EP3821571A1 - Abtastvorrichtung zur detektion eines start-bytes in einem hochfrequenten seriellen datenstrom - Google Patents

Abtastvorrichtung zur detektion eines start-bytes in einem hochfrequenten seriellen datenstrom

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EP3821571A1
EP3821571A1 EP18742744.8A EP18742744A EP3821571A1 EP 3821571 A1 EP3821571 A1 EP 3821571A1 EP 18742744 A EP18742744 A EP 18742744A EP 3821571 A1 EP3821571 A1 EP 3821571A1
Authority
EP
European Patent Office
Prior art keywords
data stream
clock signal
detection unit
scanning device
frequency
Prior art date
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Withdrawn
Application number
EP18742744.8A
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English (en)
French (fr)
Inventor
Uwe KETTERING
Matthias LANSING
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fraba BV
Original Assignee
Fraba BV
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Filing date
Publication date
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Publication of EP3821571A1 publication Critical patent/EP3821571A1/de
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40006—Architecture of a communication node
    • H04L12/40013—Details regarding a bus controller
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/14—Two-way operation using the same type of signal, i.e. duplex
    • H04L5/1469—Two-way operation using the same type of signal, i.e. duplex using time-sharing
    • H04L5/1484—Two-way operation using the same type of signal, i.e. duplex using time-sharing operating bytewise

Definitions

  • the invention relates to a scanning device for detecting a start byte in a high-frequency serial data stream, in particular a scanning device for an absolute position measuring device, with a detection unit which is designed to detect the start byte in the data stream and a clock signal generator which is designed to provide the detection unit with a high-frequency clock signal synchronized with the data stream, the clock signal having a higher frequency than the data stream.
  • a typical serial data interface for data transmission between the position measuring device and the subsequent electronics is provided by the disclosed BiSS interface, which uses the BiSS line protocol.
  • an endless data stream with a high frequency, for example 6.25 MHz, is transmitted between the position measuring device and the subsequent electronics.
  • a master generally the subsequent electronics
  • continuously sends an idle data stream to a slave generally the position measuring device, in order to avoid electrostatic charging of the interface and to avoid a common mode Ensure data line of the interface.
  • the master interrupts the idle data stream and sends a start byte to signal the start of a data transfer. This start byte must be detected by the scanning device of the slave in order to enable an evaluation of the data subsequently transmitted in the data stream.
  • a position measuring device with such a scanning device is known for example from DE 10 2014 212 288 A1.
  • the scanning device comprises a detection unit and a clock signal generator.
  • the scanning device is provided in order to detect a start byte in a high-frequency serial data stream provided by subsequent electronics via a serial data interface.
  • the clock signal generator provides the detection unit with a clock signal synchronized with the data stream.
  • the detection unit samples the data stream in time with the clock signal in order to detect a start byte in the data stream.
  • the scanning device is typically formed by a so-called field programmable gate array (FPGA).
  • FPGA field programmable gate array
  • An FPGA is an integrated circuit in which logic circuits can be programmed.
  • FPGAs allow complex digital circuits to be implemented and the data stream to be scanned very quickly, as is required for start byte detection in the case of high-frequency serial data streams.
  • the sampling must be carried out at a significantly higher frequency than the frequency of the data stream in order to enable reliable start byte detection.
  • the sampling is often carried out at twice the frequency of the data stream.
  • operating temperatures of up to about 115 ° C can occur. In order to enable reliable start byte detection in the scanning device at such high operating temperatures special high temperature FPGAs are required, but they are expensive.
  • the high-frequency detection unit of the scanning device is formed by an independent logic detection circuit which excludes addition blocks.
  • the detection circuit comprises only temperature-uncritical circuit elements.
  • the detection circuit does not have any temperature-sensitive and / or cost-intensive addition blocks as are generally present on FPGA.
  • the scanning device according to the invention enables reliable start byte detection even at high temperatures of up to 115 ° C. and can be implemented inexpensively.
  • Conventional microcontrollers typically have an integrated clock generator that can generate clock signals with the high clock frequencies required for reliable start byte detection.
  • the clock signal generator is therefore preferably formed by a microcontroller, which enables an inexpensive design of the scanning device according to the invention.
  • the detection unit is formed by an integrated circuit, whereby the Scanning device can be performed particularly compact and inexpensive.
  • the detection unit is advantageously designed to provide a feedback clock signal to the clock signal generator. This enables a particularly exact synchronization between the data stream and the clock signal and thus a particularly reliable start byte detection in the detection unit.
  • the detection unit is advantageously designed to provide a feedback clock signal to the clock signal generator. This enables a particularly exact synchronization between the data stream and the clock signal and thus a particularly reliable start byte detection in the detection unit.
  • Detection unit on a shift register element with n memory locations and several lookup table elements The shift register element serves as a data buffer in order to buffer the received data stream bits for the start byte detection. Shift register elements shift their memory content by one memory location with each work cycle and are therefore particularly suitable for processing serial data streams. The last received data stream bits are always stored in the shift register element. The number n of storage locations of the shift register element corresponds to the number of bits in the start byte to be detected. Shift register elements have a simple structure and can work reliably at high clock rates even at high temperatures. LUT enable a simple comparison of the data buffered in the shift register element with a bit sequence predetermined by the start byte.
  • the LUTs are designed such that they each compare a specific section of the temporarily stored data with a corresponding start byte section.
  • the use of several LUTs enables a particularly reliable start byte detection.
  • the detection unit with a shift register and a plurality of LUTs enables the scanning device according to the invention to be implemented inexpensively and reliably.
  • the lookup table elements are designed such that at most n-1 memory locations of the shift register can be evaluated. Consequently, not all of the data stream bits buffered in the shift register element are compared with the corresponding start byte bits in order to detect a start byte. Some bits are deliberately ignored to create a tolerance for errors in data transmission. This enables reliable start byte detection even in the event of a briefly disturbed data stream transmission.
  • FIG. 1 showing a schematic circuit diagram of a scanning device according to the invention
  • FIG. 2 shows a schematic circuit diagram of a detection unit of the scanning device from FIG. 1.
  • the scanning device 10 can, for example, be used in a position measuring device (not shown in more detail).
  • the scanning device 10 is provided with a high-frequency serial data stream D from an external master device 12, for example from subsequent electronics.
  • the data stream D is 8bl0b-coded and has a frequency of 6.25 MFIz.
  • an endless idle data stream for example with an endless sequence of the bit sequence 0101010101, is transmitted from the master device 12 to the scanning device 10 via the data stream in order to avoid electrical charging of the data line.
  • the master device 12 sends a start byte, which in the present exemplary embodiment has the bit sequence 0010111011, in order to send a subsequent data transmission signal. This start byte must be detected by the scanning device 10 in order to signal the beginning of data transmission to a downstream external data evaluation device 14 by providing a trigger signal A.
  • the scanning device 10 comprises a detection unit 16, which in the present exemplary embodiment is formed by an independent integrated circuit, and a clock signal generator 18, which is formed in the present exemplary embodiment by a microcontroller.
  • the data stream D is provided to the detection unit 16 and the clock signal generator.
  • the clock signal generator 18 generates a clock signal TI which is synchronous with the data stream D but is out of phase and is provided to the detection unit 16.
  • the clock signal TI has twice the frequency of the data stream D, that is, a frequency of 12.5 MFIz. The higher frequency is required to ensure reliable start byte detection.
  • the detection unit 16 samples the data stream D in the work cycle of the clock signal TI, that is to say at a frequency of 12.5 MFIz, in order to detect a start byte in the data stream D. In the case of a start byte detection by the detection unit 16, the trigger signal A of the
  • Detection unit 16 is provided to the external data evaluation device 14. Furthermore, the detection unit 16 provides a feedback clock signal T2 with half the frequency of the clock signal TI to the clock signal generator 18 in order to improve the synchronization between the clock signal TI and the data stream D.
  • the detection unit 16 is formed by an independent logic detection circuit 19, which in the present exemplary embodiment comprises only one shift register element 20, four lookup table elements 22, 24, 26, 28, an AND gate element 30 and a frequency divider element 32.
  • the frequency divider element 32 is provided with the clock signal TI in order to generate the feedback clock signal T2 with half the frequency of the clock signal TI.
  • Shift register element 20 includes ten memory locations 20a-20j for buffering received data stream bits.
  • the data stream D and the clock signal TI are provided to the shift register element 20.
  • Shift register elements 20 have the last ten received data stream bits buffered for each work cycle.
  • the first lookup table element 22 evaluates the content of the first two memory locations 20a, 20b of the shift register element 20 and compares them with the first two start byte bits (00). If both storage locations 20a, 20b each contain a logical 0, then the first lookup table element 22 outputs a logical 1.
  • the second lookup table element 24 evaluates the content of the last three memory locations 20h-20j of the shift register element 20 and compares this with the last three start byte bits (111). If all three storage locations 20h-20j each contain a logical 1, then the second lookup table element 24 outputs a logical 1.
  • the third lookup table element 26 evaluates the content of three middle storage locations 20d-20f of the remaining five storage locations 20c-20g of the shift register element 20 and compares them with the corresponding three start byte bits (011). If storage location 20d contains a logical 0 and storage locations 20e, 20f each contain one contain logical 1, then the third lookup table element 26 outputs a logical 1.
  • the fourth lookup table element 28 evaluates the output values of the first three lookup table elements 22, 24, 26 and outputs a logical 1 if at least two of the three output values contain a logical 1.
  • the output value of the fourth lookup table element 28 is provided to the AND gate element 30 together with the clock signal TI, so that the output signal A is provided if the output value of the fourth lookup table element 28 contains a logical 1 , Of the ten memory locations 20a-20j, at least five memory locations, ie only half of the memory locations 20a-20j, must consequently correspond to the corresponding start byte section of the start byte to be detected during a start byte detection. This enables fault-tolerant and thus particularly reliable start byte detection.
  • the high-frequency detection device in this case comprises only temperature-uncritical elements;

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Facsimile Scanning Arrangements (AREA)

Abstract

Abtastvorrichtung zur Detektion eines Start-Bytes in einem hochfrequenten seriellen Datenstrom Abtastvorrichtung (10) zur Detektion eines Start-Bytes in einem hochfrequenten seriellen Datenstrom (D), mit einer Detektionseinheit (16), die ausgebildet ist, das Start-Byte in dem Datenstrom (D) zu detektierenund einem Takt-Signal-Generator (18), der ausgebildet ist,der Detektionseinheit (16) ein zu dem Datenstrom (D) synchronisiertes hochfrequentes Takt-Signal (T1) bereitzustellen, wobei das Takt-Signal (T1) eine höhere Frequenz als der Datenstrom (D) aufweist,wobei die Detektionseinheit (16) durch eine einfache logische Detektionsschaltung (19) gebildet ist, die Additionsblöcke ausschließt.

Description

B E S C H R E I B U N G Abtastvorrichtung zur Detektion eines Start-Bytes in einem hochfrequenten seriellen Datenstrom
Die Erfindung betrifft eine Abtastvorrichtung zur Detektion eines Start- Bytes in einem hochfrequenten seriellen Datenstrom, insbesondere eine Abtastvorrichtung für eine absolute Positionsmesseinrichtung, mit einer Detektionseinheit, die ausgebildet ist das Start-Byte in dem Datenstrom zu detektieren und einem Takt-Signal-Generator, der ausgebildet ist der Detektionseinheit ein zu dem Datenstrom synchronisiertes hochfrequentes Takt-Signal bereitzustellen, wobei das Takt-Signal eine höhere Frequenz als der Datenstrom aufweist.
Heutzutage werden vorzugsweise absolute Positionsmesseinrichtungen verwendet, die absolute Messwerte erzeugen, die über eine digitale, meist serielle Schnittstelle an eine Folgelogik übertragen werden. Ferner besteht häufig auch die Notwendigkeit, über die serielle Daten-Schnittstelle Befehle von der Folgeelektronik an die Positionsmesseinrichtung zu übertragen, um dort Ereignisse auslösen zu können. Eine typische serielle Daten-Schnittstelle für die Daten-Übertragung zwischen der Positionsmesseinrichtung und der Folgeelektronik liefert die offengelegte BiSS-Schnittstelle, die das BiSS-Line-Protokoll verwendet. Hierbei wird zwischen der Positionsmesseinrichtung und der Folgeelektronik ein endloser Datenstrom mit einer hohen Frequenz, beispielsweise 6,25 MHz, übertragen. Im Leerlauf sendet ein Master, im Allgemeinen die Folgeelektronik, kontinuierlich einen Leerlauf-Datenstrom an einen Slave, im Allgemeinen die Positionsmesseinrichtung, um eine elektrostatische Aufladung der Schnittstelle zu vermeiden und um eine gleichtaktfreie Datenleitung der Schnittstelle zu gewährleisten. Zu einem beliebigen Zeitpunkt unterbricht der Master den Leerlauf-Datenstrom und sendet ein Start-Byte, um den Start einer Daten-Übertragung zu signalisieren. Dieses Start-Byte muss von der Abtastvorrichtung des Slave detektiert werden, um eine Auswertung der nachfolgend in dem Datenstrom übertragenen Daten zu ermöglichen.
Eine Positionsmesseinrichtung mit einer derartigen Abtastvorrichtung ist beispielsweise aus der DE 10 2014 212 288 Al bekannt. Die Abtastvorrichtung umfasst eine Detektionseinheit sowie einen Takt-Signal- Generator. Die Abtastvorrichtung ist vorgesehen, um ein Start-Byte in einem von einer Folgeelektronik über eine serielle Daten-Schnittstelle bereitgestellten hochfrequenten seriellen Datenstrom zu detektieren. Der Takt-Signal-Generator stellt der Detektionseinheit ein zu dem Datenstrom synchronisiertes Takt-Signal bereit. Die Detektionseinheit tastet den Datenstrom im Takt des Takt-Signals ab, um ein Start-Byte in dem Datenstrom zu detektieren.
Typischerweise ist die Abtastvorrichtung durch ein sogenanntes Field Programmable Gate Array (FPGA) gebildet. Ein FPGA ist ein integrierter Schaltkreis, in den logische Schaltungen einprogrammiert werden können. FPGA erlauben die Realisierung komplexer digitaler Schaltungen und eine sehr schnelle Abtastung des Datenstroms, wie sie für die Start-Byte- Detektion bei hochfrequenten seriellen Datenströmen erforderlich ist. Die Abtastung muss hierbei mit einer deutlich höheren Frequenz als die Frequenz des Datenstroms erfolgen, um eine zuverlässige Start-Byte- Detektion zu ermöglichen. Häufig erfolgt die Abtastung mit der doppelten Frequenz des Datenstroms. Je nach Anwendungsgebiet der Positionsmesseinrichtung können Betriebstemperaturen von bis zu etwa 115 °C auftreten. Um bei derart hohen Betriebstemperaturen eine zuverlässige Start-Byte-Detektion in der Abtastvorrichtung zu ermöglichen sind spezielle hochtemperatur-geeignete FPGA erforderlich, die jedoch teuer sind.
Es stellt sich daher die Aufgabe, eine kostengünstige Abtastvorrichtung zu schaffen, die eine zuverlässige Start-Byte-Detektion in einem hochfrequenten seriellen Datenstrom bei hohen Temperaturen ermöglicht.
Diese Aufgabe wird durch eine Abtastvorrichtung zur Detektion eines Start-Bytes in einem hochfrequenten seriellen Datenstrom mit den Merkmalen des Hauptanspruchs 1 gelöst.
Erfindungsgemäß ist die hochfrequent arbeitende Detektionseinheit der Abtastvorrichtung durch eine eigenständige logische Detektionsschaltung gebildet, die Additionsblöcke ausschließt. Die Detektionsschaltung umfasst nur temperatur-unkritische Schaltungselemente. Insbesondere weist die Detektionsschaltung keine temperatursensitiven und/oder kostenintensiven Additionsblöcke auf wie sie im Allgemeinen auf FPGA vorhanden sind. Die erfindungsgemäße Abtastvorrichtung ermöglicht eine zuverlässige Start-Byte-Detektion auch bei hohen Temperaturen von bis zu 115 °C und kann dabei kostengünstig realisiert werden.
Konventionelle Mikrokontroller weisen typischerweise einen integrierten Taktgenerator auf, der Taktsignale mit den für eine zuverlässige Start- Byte-Detektion benötigten hohen Taktfrequenzen generieren kann. Vorzugsweise ist daher der Takt-Signal-Generator durch einen Mikrokontroller gebildet, wodurch eine kostengünstige Ausführung der erfindungsgemäßen Abtastvorrichtung ermöglicht wird.
In einer bevorzugten Ausführung der Erfindung ist die Detektionseinheit durch einen integrierten Schaltkreis gebildet, wodurch die Abtastvorrichtung besonders kompakt und kostengünstig ausgeführt werden kann.
Vorteilhafterweise ist die Detektionseinheit ausgebildet ist, ein Feedback- Takt-Signal an den Takt-Signal-Generator bereitzustellen. Dies ermöglicht eine besonders exakte Synchronisation zwischen dem Datenstrom und dem Takt-Signal und somit eine besonders zuverlässige Start-Byte- Detektion in der Detektionseinheit. In einer vorteilhaften Ausführung der Erfindung weist die
Detektionseinheit ein Schieberegister-Element mit n Speicherstellen und mehrere Lookup-Tabellen-Elemente (LUT) auf. Das Schieberegister- Element dient hierbei als Daten-Zwischenspeicher um die empfangenen Datenstrom-Bits für die Start-Byte-Detektion zwischenzuspeichern. Schieberegister-Elemente schieben ihren Speicherinhalt bei jedem Arbeitstakt um eine Speicherstelle weiter und eignen sich somit besonders gut für die Verarbeitung serieller Datenströme. Hierbei sind in dem Schieberegister-Element immer die letzten empfangenen Datenstrom-Bits gespeichert. Die Anzahl n der Speicherstellen des Schieberegister- Elements entspricht hierbei der Bit-Anzahl des zu detektierenden Start- Bytes. Schieberegister-Elemente sind einfach aufgebaut und können auch bei hohen Temperaturen zuverlässig mit hohen Taktraten arbeiten. LUT ermöglichen einen einfachen Vergleich der in dem Schieberegister- Element zwischengespeicherten Daten mit einer durch das Start-Byte vorbestimmten Bitfolge. Hierbei sind die LUT derart ausgebildet, dass sie jeweils einen bestimmten Abschnitt der zwischengespeicherten Daten mit einem entsprechenden Start-Byte-Abschnitt vergleichen. Durch die Verwendung mehrerer LUT wird eine besonders zuverlässige Start-Byte- Detektion ermöglicht. Die Detektionseinheit mit einem Schieberegister und mehreren LUT erlaubt eine kostengünstige und zuverlässige Ausführung der erfindungsgemäßen Abtastvorrichtung. In einer besonders bevorzugten Ausführung der Erfindung sind die Lookup-Tabellen-Elemente derart ausgebildet, dass höchstens n-1 Speicherstellen des Schieberegisters auswertbar sind. Es werden folglich nicht alle in dem Schieberegister-Element zwischengespeicherten Datenstrom-Bits mit den entsprechenden Start-Byte-Bits verglichen um ein Start-Byte zu detektieren. Einige Bits verwendet bewusst ignoriert, um eine Toleranz bezüglich Fehlern in der Daten-Übertragung zu schaffen. Dies ermöglicht eine zuverlässige Start-Byte-Detektion auch bei einer kurzzeitig gestörten Datenstrom-Übertragung
Ein Ausführungsbeispiel einer erfindungsgemäßen Abtastvorrichtung zur Detektion eines Start-Bytes in einem hochfrequenten seriellen Datenstrom wird nachfolgend anhand der beigefügten Figuren beschrieben, wobei Figur 1 ein schematisches Schaltbild einer erfindungsgemäßen Abtastvorrichtung zeigt, und
Figur 2 ein schematisches Schaltbild einer Detektionseinheit der Abtastvorrichtung aus Figur 1 zeigt.
Die erfindungsgemäße Abtastvorrichtung 10 kann, beispielsweise, in einer nicht näher gezeigten Positionsmesseinrichtung verwendet werden. Der Abtastvorrichtung 10 wird ein hochfrequenter serieller Datenstrom D von einer externen Mastervorrichtung 12 bereitgestellt, beispielsweise von einer Folgeelektronik. Der Datenstrom D ist im vorliegenden Ausführungsbeispiel 8bl0b-codiert und weist eine Frequenz von 6,25 MFIz auf. Im Leerlauf wird von der Mastervorrichtung 12 über den Datenstrom ein endloser Leerlauf-Datenstrom, beispielsweise mit einer endlosen Sequenz der Bitfolge 0101010101, an die Abtastvorrichtung 10 übertragen um eine elektrische Aufladung der Datenleitung zu vermeiden. Zu einem unbekannten Zeitpunkt sendet die Mastervorrichtung 12 ein Start-Byte, das im vorliegenden Ausführungsbeispiel die Bitfolge 0010111011 aufweist, um eine nachfolgende Datenübertragung zu signalisieren. Dieses Start-Byte muss von der Abtastvorrichtung 10 detektiert werden, um einer nachgeschalteten externen Daten- Auswertevorrichtung 14 die beginnenden Datenübertragung durch Bereitstellung eines Auslöse-Signals A zu signalisieren.
Die Abtastvorrichtung 10 umfasst eine Detektionseinheit 16, die im vorliegenden Ausführungsbeispiel durch einen eigenständigen integrierten Schaltkreis gebildet ist, und einen Takt-Signal-Generator 18, der im vorliegenden Ausführungsbeispiel durch einen Mikrokontroller gebildet ist. Der Detektionseinheit 16 und dem Takt-Signal-Generator wird jeweils der Datenstrom D bereitgestellt.
Der Takt-Signal-Generator 18 erzeugt ein zu dem Datenstrom D synchrones jedoch phasenverschobenes Takt-Signal TI, das der Detektionseinheit 16 bereitgestellt wird. Das Takt-Signal TI hat hierbei die doppelte Frequenz des Datenstroms D, also eine Frequenz von 12,5 MFIz. Die höhere Frequenz ist erforderlich um eine zuverlässig Start-Byte- Detektion zu gewährleisten. Die Detektionseinheit 16 tastet den Datenstrom D im Arbeitstakt des Takt- Signals TI ab, also mit einer Frequenz von 12,5 MFIz, um ein Start-Byte in dem Datenstrom D zu detektieren. Bei einer Start-Byte-Detektion durch die Detektionseinheit 16 wird das Auslöse-Signal A von der
Detektionseinheit 16 an die externe Daten-Auswertevorrichtung 14 bereitgestellt. Ferner stellt die Detektionseinheit 16 ein Feedback-Takt - Signal T2 mit der halben Frequenz des Takt-Signals TI an den Takt- Signal-Generator 18 bereit, um die Synchronisation zwischen dem Takt- Signal TI und dem Datenstrom D zu verbessern. Die Detektionseinheit 16 ist durch eine eigenständige logische Detektionsschaltung 19 gebildet, die im vorliegenden Ausführungsbeispiel nur ein Schieberegister-Element 20, vier Lookup-Tabellen-Elemente 22,24,26,28, ein Und-Gatter-Element 30 und ein Frequenz-Teiler-Element 32 umfasst. Dem Frequenz-Teiler-Element 32 wird hierbei das Takt-Signal TI bereitgestellt, um das Feedback-Takt-Signal T2 mit der halben Frequenz des Takt-Signals TI zu generieren.
Das Schieberegister-Element 20 umfasst zehn Speicherstellen 20a-20j zum Zwischenspeichern von empfangenen Datenstrom-Bits. Dem Schieberegister-Element 20 werden der Datenstrom D und das Takt- Signal TI bereitgestellt. In den Speicherstellen 20a-20j des
Schieberegister-Elements 20 sind bei jedem Arbeitstakt jeweils die letzten zehn empfangenen Datenstrom-Bits zwischengespeichert.
Das erste Lookup-Tabellen-Element 22 wertet den Inhalt der ersten beiden Speicherstellen 20a, 20b des Schieberegister-Elements 20 aus und vergleicht diese mit den ersten beiden Start- Byte- Bits (00). Wenn beide Speicherstellen 20a, 20b jeweils eine logische 0 enthalten, dann gibt das erste Lookup-Tabellen-Element 22 eine logische 1 aus. Das zweite Lookup-Tabellen-Element 24 wertet den Inhalt der letzen drei Speicherstellen 20h-20j des Schieberegister-Elements 20 aus und vergleicht diese mit den letzten drei Start-Byte-Bits (111). Wenn alle drei Speicherstellen 20h-20j jeweils eine logische 1 enthalten, dann gibt das zweite Lookup-Tabellen-Element 24 eine logische 1 aus.
Das dritte Lookup-Tabellen-Element 26 wertet den Inhalt von drei mittleren Speicherstellen 20d-20f der verbleibenden fünf Speicherstellen 20c-20g des Schieberegister-Elements 20 aus und vergleicht diese mit den entsprechenden drei Start-Byte-Bits (011). Wenn die Speicherstelle 20d eine logische 0 enthält und die Speicherstellen 20e,20f jeweils eine logische 1 enthalten, dann gibt das dritte Lookup-Tabellen-Element 26 eine logische 1 aus.
Das vierte Lookup-Tabellen-Element 28 wertet die Ausgabewerte der ersten drei Lookup-Tabellen-Elemente 22,24,26 aus und gibt eine logische 1 aus, wenn mindestens zwei der drei Ausgabewerte eine logische 1 enthalten.
Der Ausgabewert des vierten Lookup-Tabellen-Elements 28 wird zusammen mit dem Takt-Signal TI an das Und-Gatter-Element 30 bereitgestellt, sodass das Ausgabesignal A bereitgestellt wird, wenn der Ausgabewert des vierten Lookup-Tabellen-Elements 28 eine logische 1 enthält. Von den zehn Speicherstellen 20a-20j müssen bei einer Start-Byte- Detektion folglich mindestens fünf Speicherstellen, also lediglich die Hälfte der Speicherstellen 20a-20j, mit dem entsprechenden Start-Byte- Abschnitt des zu detektierenden Start-Bytes übereinstimmen. Dies ermöglicht eine fehlertolerante und somit besonders zuverlässige Start- Byte-Detektion. Die hochfrequent arbeitende Detektionsvorrichtung umfasst hierbei nur temperatur-unkritische Elemente, insbesondere umfasst die erfindungsgemäße Detektionsvorrichtung keine
Additionsblöcke, wodurch eine zuverlässige Start-Byte-Detektion auch bei hohen Temperaturen von bis zu etwa 115 °C gewährleistet ist und wodurch die erfindungsgemäße Detektionsschaltung und somit die Abtastvorrichtung gleichzeitig besonders kostengünstig ausgeführt werden kann. Bezugszeichenliste
10 Abtastvorrichtung
12 Mastervorrichtung
14 Daten-Auswertevorrichtung
16 Detektionseinheit
18 Takt-Signal-Generator
20 Schieberegister-Element
20a-20j Speicherstellen
22 erstes Lookup-Tabellen-Element
24 zweites Lookup-Tabellen-Element 26 drittes Lookup-Tabellen-Element
28 viertes Lookup-Tabellen-Element
30 Und-Gatter-Element
32 Frequenz-Teiler-Element
A Auslöse-Signal
D Datenstrom
TI Takt-Signal
T2 Feedback-Takt-Signal

Claims

io P A T E N T A N S P R Ü C H E
1. Abtastvorrichtung (10) zur Detektion eines Start-Bytes in einem hochfrequenten seriellen Datenstrom (D), mit
einer Detektionseinheit (16), die ausgebildet ist, das Start-Byte in dem Datenstrom (D) zu detektieren und
einem Takt-Signal-Generator (18), der ausgebildet ist, der Detektionseinheit (16) ein zu dem Datenstrom (D) synchronisiertes hochfrequentes Takt-Signal (TI) bereitzustellen, wobei das Takt- Signal (TI) eine höhere Frequenz als der Datenstrom (D) aufweist, dadurch gekennzeichnet, dass
die Detektionseinheit (16) durch eine eigenständige logische Detektionsschaltung (19) gebildet ist, die Additionsblöcke ausschließt.
2. Abtastvorrichtung (10) nach Anspruch 1, wobei der Takt-Signal- Generator (18) durch einen Mikrokontroller gebildet ist.
3. Abtastvorrichtung (10) nach einem der vorigen Ansprüche, wobei die Detektionseinheit (16) durch einen integrierten Schaltkreis gebildet ist.
4. Abtastvorrichtung (10) nach einem der vorigen Ansprüche, wobei die Detektionseinheit (16) ausgebildet ist, ein Feedback-Takt-Signal (T2) an den Takt-Signal-Generator (18) bereitzustellen.
5. Abtastvorrichtung (10) nach einem der vorigen Ansprüche, wobei die Detektionseinheit (16) ein Schieberegister-Element (20) mit n Speicherstellen (20a-20j) und mehrere Lookup-Tabellen-Elemente (22,24,26,28) aufweist.
6. Abtastvorrichtung (10) nach Anspruch 5, wobei die Lookup-Tabellen- Elemente (22,24,26,28) derart ausgebildet sind, dass höchstens n-1 Speicherstellen (20a,20b,20d-20f,20h-20j) des Schieberegisters (20) auswertbar sind.
EP18742744.8A 2018-07-11 2018-07-11 Abtastvorrichtung zur detektion eines start-bytes in einem hochfrequenten seriellen datenstrom Withdrawn EP3821571A1 (de)

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