JPH02257730A

JPH02257730A - パターン同期回路

Info

Publication number: JPH02257730A
Application number: JP1079098A
Authority: JP
Inventors: Akihiko Uchiyama; 昭彦内山; Kiyoyuki Koike; 小池　清之; Junji Tada; 順次多田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1989-03-30
Filing date: 1989-03-30
Publication date: 1990-10-18
Also published as: KR900015252A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、無線通信システムで同期信号として用いら
れるＭ系列ＰＮ５段同期パターン信号のパターン同期回
路に関する。

［従来の技術］第５図は無線通信システムにおけるデータ信号のフォー
マットの一例を示すものである。データの前にはビット
クロックを再生するためのビット同期信号およびデータ
の開始点を明確にするためのフレーム同ＩＩＩ信号が配
されている。従来、このフレーム同門信号としてＭ系列
ＰＮ５段同期バタ−ン信号を用いることが知られている
。

第６図は送信装置ｌＯの要部の構成を示すものである。

同図において、１１はＭ系列ＰＮ５段同期パターン信号
を形成するための同期パターン信号形成回路である。こ
の同期パターン信号形成回路１１は、５ビットシフトレ
ジスタｌｌａおよびエクスクル−シブオア回路（ＥＸ−
オア回路）１１ｂとで構成される。すなわち、シフトレ
ジスタＩｌａの３ビツト目のレジスタＱ３および５ビツ
ト目のレジスタＱ５の出力信号はＥＸ−オア回路１１ｂ
に供給され、このＥＸ−オア回１ｉ’８１　ｌ　ｂの出
力信号はシフトレジスタｌｌａの１ビツト目のレジスタ
Ｑｌに供給される。

この場合、シフトレジスタｌｌａの各ビットＱ１〜Ｑ５
には同期開始パターン信号がセットされ、以下シフトレ
ジスタＩｌａのシフト動作が順次行なわれることにより
、第８図Ａに示すようなＭ系列ＰＮ５段同期パターン信
号Ｓ１が形成される。

この同門パターン信号形成回路１１て形成される同期パ
ターン１言号Ｓｌは、ビ・ント同朋信号に続いて無線送
信回路１２に供給され、アンテナ１３を介して送信され
る。

また、第７図は受信Ｈ置２０の要部の構成を示すもので
ある。

同図において、アンテナ２１からの受信信号は無線受信
回路２２を介して５ビウトシフトレジスタ２３に供給さ
れる。このシフトレジスタ２３には、ビット同期信号か
ら再生されたクロックＣＬ１（（第８図Ｂに図示）がシ
フトクロックとして供給される。このシフトレジスタ２
３の各ビットＱ１−Ｑ５の出力信号は、それぞれＥＸ−
オア回路列２４に供給される。

また、２５はＭ系列ＰＮ５段同期パターン信号を形成す
るための同期パターン信号形成回路である。この同期パ
ターン信号形成回路２５は、上述した送信装置ｌＯ内の
同期パターン信号形成回路】１と同様に、５ビットシフ
トレジスタ２５ａおよびＥＸ−オア回１１２５　ｂ　′
Ｔ！構成される。シフトレジスタ２５ａの各ビットＱｌ
’〜Ｑ５’には最初に同期開始パターン信号がセットさ
れると共に、このシフトレジスタ２５ａにはクロックＣ
ＬＫがシフトクロックとして供給される。このシフトレ
ジスタ２５ａの各ピッ）Ｑ＋’〜Ｑ５’の出力信号はＥ
Ｘ−オア回路列２４に供給される。

ＥＸ−オア回路列２４では、シフトレジスタ２３および
２５ａの各ビットの出力信号の一致、不一致が検出され
る。つまり、一致しているビットに対応するＥＸ−オア
回路からは低レベル゛０”の信号が出力され、一致して
いないビットに対応するＥＸ−オア回路からは高レベル
“１パの信号が出力される。

このＥＸ−オア回路列２４の各ＥＸ−オア回路の出力信
号はノア回路２６に供給される。このノア回路２６から
は、シフトレジスタ２３および２５ａの各ビットの出力
信号が全て一致しているときには高レベル゛ｌ”の信号
が出力され、それ以外のときには低レベル“□　ｌ＋の
信号が出力される。

このノア回路２６の出力信号Ｓ２はシフトレジスタ２５
ａに供給される。この場合、信号Ｓ２が低レベル゛０”
であるときにはシフトレジスタ２５ａはシフト動作がさ
れずに同期開始パターン信号がセットされ続け、一方、
信号Ｓ２が高レベル“１″であるときにはシフトレジス
タ２５ａのシフト動作が開始される。

また、シフトレジスタ２５ａの各ビットＱｌ’〜Ｑ５’
の出力信号はＥＸ−オア回路列２７に供給される。この
ＥＸ−オア回路列２７には同期終了パターン信号が供給
される。ＥＸ−オア回路列２７では、シフトレジスタ２
５ａの各ビットＱ＋’〜Ｑ５’の出力信号および同期終
了パターン信号の一致、不一致がビットごとに検出され
る。つまり、一致しているビットに対応するＥＸ−オア
回路からは低レベル１１０　Ｊ＋の信号が出力され、一
致していないビットに対応するＥＸ−オア回路からは高
レベル“′１”の信号が出力される。

このＥＸ−オア回路列２７の各ＥＸ−オア回路の出力信
号はノア回路２８に供給される。このノア回路２８から
は、シフトレジスタ２５ａの各ビットＱ＋’〜Ｑ５’の
出力信号および同期終了パターン信号が一致していると
きには高レベル“１”の信号が出力され、一致していな
いときには低レベル“Ｏ”の信号が出力される。

以上の構成において、シフトレジスタ２３に無線受信回
路２２で受信される同期パターン信号Ｓｌ′が供給され
るとき、このシフトレジスタ２３にはクロックＣＬ　Ｋ
が供給されてシフト動作が行なわれる。

シフトレジスタ２５ａには５ビツトの同期開始パターン
信号が初期値としてセットされているが、シフトレジス
タ２３の各ビットＱｌ−Ｑ５の出力信号およびシフトレ
ジスタ２５ａの各ビットＱｌ’〜Ｑ５’の出力信号の各
ビットが全て一致していないときにはノア回路２６の出
力信号Ｓ２は低レベル“０”のままであり、シフトレジ
スタ２１５ａには５ビツトの同期開始パターン信号がセ
ットされ続ける。各ビットが全て一致すると、ノア回路
２６の出力信号Ｓ２は、第８図Ｃに示すように、高レベ
ル“１”の信号（同期信号）となってシフトレジスタ２
δａのシフトが開始され、同期パターン信号形成回路２
５ては同期パターン信号Ｓ１（第８図Ａに図示）が生成
され始める。

この後、シフトレジスタ２３と２５ａはクロックＣＬ　
Ｋにより同じタイミングでシフトされていき、１つシフ
トされるごとにＥｘ−オア回路列２４およびノア回ｙ３
２６によってシフトレジスタ２３の各ピッ）Ｑｌ−０５
の出力信号および２５ａの各ピッ）Ｑｌ’〜Ｑ５’の出
力信号の一致が検出される。

この場合、一致しているときには、ノア回路２６の出力
信号Ｓ２は高レベル“ｌ”のまま、つまり同期中であり
、シフトレジスタ２５ａは順次シフｊ・されていく。一
方、一致していないときには、ノア回路２６の出力信号
Ｓ２が低レベル“′０″となり、シフトレジスタ２５ａ
のシフト動作は停止され、再び同期開始パターンがセッ
トされて同期パターン信号Ｓｌ′が受信されるのを待つ
状態となる。

一致していて、シフトレジスタ５ａが順次シフトされて
いくと、次第に同期パターン信号Ｓ１の終了に近づいて
いく。そして、シフトレジスタ２５ａの各ピッ）Ｑ＋’
〜Ｑ５’の出力信号が同期終了パターン信号と一致する
と、ノア回路２８の出力信号Ｓ３は、第８図りに示すよ
うに高レベル゛１”の信号となる。つまり、データの開
始点を知らせる同期終了信号が出力される。

［発明が解決しようとする課題］このように第７図例によれば、受信信号の同期パターン
信号Ｓｌ’および内部で形成される同門パターン信号Ｓ
ｔとを比較し、完全に一致する場合に同期終了信号が出
力されて、同期が確立されるものである。

ところで、無線によるデータ通信においては、フェージ
ング等の影響により有線によるデータ通信システムに比
べ、データのビット誤りを発生する確立が非常に高くな
る。そのため、第７図例のようにして同期パターン信号
Ｓ１’、Ｓｌの比較を行なっても、比較した結果が不一
致となることが多く、同期を確立する可能性が低い。

同期パターン信号ＳＩ’、Ｓ＋を比較した結果が誤る場
合としては、以下の２点が挙げられる。

■比較される２つの同期パターン信号５ＩＳｌが互いに
何ビットか前後している、いわゆる同期ずれによる比較
結果の峡り。

■受信される同期パターン信号Ｓｌ’中のあるビットが
、フェージング等の影響により変化してしまうことによ
る比較結果の誤り。

■の場合、同期パターン信号Ｓ１の発生タイミングを比
較結果が一致するまでずらすことにより同期を確立する
ことができるが、■の場合には同期パターン信号Ｓｌの
発生タイミングをずらしても比較結果は一致しない。

そこで、この発明では、■と■の場合を区別することに
より、良好に同期の確立を行なうことができるようにす
るものである。

［課題を解決するための手段］この発明は、第１の８ビットシフトレジスタよりなり受
信データを取り込むデータ取込回路と、エクスクル−シ
ブオア回路および第２の８ビットシフトレジスタよりな
りＭ系列ＰＮ５段同期パタ−ンｊ言号を形成する同期パ
ターン信号形成回路と、第１のエクスクル−シブオア回
路列よりなり上記第１および第２の８ビットシフトレジ
スタの各ビットの出力信号の一致、不一致を検出する第
１の検出回路と、この第１の検出回路で検出される不一
致数が１以下のときには、上記第２の８ビットシフトレ
ジスタをシフト状態とする同期信号を出力する同期信号
発生回路と、第２のエクスクル−シブオア回路列よりな
り上記第１の８ビットシフトレジスタの各ビットの出力
信号およびＭ系列ＰＮ５段同期パターン信号の終アバタ
ーン信号の一致を検出する第２の検出回路と、この第２
の検出回路で一致が検出されるときには、同期終了信号
を出力する同期終了信号出力回路とを備えてなるもので
ある。

［作　用］受信される同期パターン信号Ｓｔ’および内部で形成さ
れる同期パターン信号Ｓｌを８ビツトずつ比較した場合
、不一致数が１以下のときには受信パターン信号Ｓｌ’
が１ビツトの誤りを有するものと判定でき、一方、不一
致数が２以上のときには同期すれと判定できる。

上述構成においては、第１および第２の８ビットシフト
レジスタの出力信号が各ビットごとに比較されるもので
、受信される同期パターン信号Ｓ１′および内部で形成
される同期パターン信号Ｓｌが８ビツトずつ比較される
。そして、不一致の個数が１ビツト以下の場合、つまり
、同期ずれでないときには、同期信号発生回路より同期
信号が出力され続けて同期中として同期パターン信号の
比較が続けられる。

［実　施　例］上述したように　同期パターン信号Ｓｌ’、　　Ｓｌを
比較した結果が訣る場合としては、以下の２点が挙げら
れる。

■比較される２つの同期パターン信号Ｓｌ’Ｓｌが互い
に何ビットか前後している、いわゆる同期ずれによる比
較結果の誤り。

■の場合、同期パターン信号Ｓｌの発生タイミングを比
較結果が一致するまでずらすことにより同期を確立する
ことができるが、■の場合には同期パターン信号Ｓ１の
発生タイミングをずらしても比較結果は一致しない。

この発明においては、これら■の場合と■の場合を区別
して処理するようにしたものである。

これら■の場合と■の場合の区別は、以下のようにして
行なうことができる。

つまり、Ｍ系列ＰＮ５段同期パターン信号を用いて７ビ
ツトずつ同期パターンを比較していった場合、同期ずれ
を起こしたときの７ビツトの仕切り中における不一致数
は、第３図に示すようになる。また、Ｍ系列ＰＮ５段同
期パターン信号を用いて８ビツトずつ同期パターンを比
較していった場合、同期ずれを起こしたときの８ビツト
の仕切り中における不一致数は、第４図に示すようにな
る。

７ビツトずつ比較したときの７ビツトの仕切り中におけ
る不一致数は、１〜５までまちまちであり、なんら規則
性を見いだすことができない。

また、８ビツトずつ比較したときの８ビツトの仕切り中
における不一致数は、全て２以上となる。

この場合、不一致数が１のときには同門ずれてはなく、
受信された同期パターン信号Ｓｌ’が１ビット誤ってい
るものと判定できる。

したがって、受信される同期パターン信号Ｓ＋’および
内部で形成される同期パターン信号Ｓ１を８ビツトずつ
比較し、不一致数が１以下の場合には同期ずれてなく、
一方、不一致数が２以上の場合には同期すれとみなすこ
とができる。

以下、１１図を参照しながら、この発明の一実施例につ
いて説明する。この第１図において、第７図と対応する
部分には同一符号を付し、その詳細説明は省略する。

同図において、無線受信回路２２からの受信信号は８ビ
ットシフトレジスタ３に供給される。このシフトレジス
タ３には、ビット同期信号から再生されたクロックＣＬ
Ｋ（第２図Ｂに図示）がシフトクロックとして供給され
る。シフトレジスタ３の各ピッ１＝ＱＩ〜Ｑ８の出力信
号は、それぞれＥｘ−オア回路列４に供給される。

また、５はＭ系列ＰＮ５段同期パターン信号Ｓｌ　（第
２図Ａに図示）を形成するための同期パターン信号形成
回路５である。この同門パターン信号形成回路５は、８
ビットシフトレジスタ５ａおよびＥＸ−オア回路５ｂで
構成される。シフトレジスタ５ａのビットＱｌ’〜Ｑ８
’には、最初に同門開始パターン信号がセットされると
共に、このシフトレジスタ５ａにはクロックＣＬＫがシ
フトクロックとして供給される。このシフトレジスタ５
ａの各ピッ）Ｑｌ’〜Ｑ８’の出力信号はＥＸ−オア回
路列４に供給される。

このＥＸ−オア回路列４では、シフトレジスタ３の各ビ
・ン）Ｑｌ〜Ｑ８の出力信号およびシフトレジスタ６ａ
の各ビットの出力信号Ｑｌ’〜Ｑ８′の一致、不一致が
検出される。つまり、一致しているビットに対応するＥ
Ｘ−オア回路からは低レベル“Ｏ”の信号が出力され、
一致していないヒツトに対応するＥＸ−オア回路からは
高レベル“′１″の信号が出力される。

このＥＸ−オア回路列４の各ＥＸ−オア回路の出力信号
は同期信号発生回路６に供給される。この同１ｊｌ信号
発生回路６からは、シフトレジスタ３および５ａの各ビ
ットの出力信号の不一致数が１以下のときには高レベル
“１”の信号が出力され、不一致数が２以上のときには
低レベル“Ｏ１１の信号が出力される。

この同期信号発生回路６の出力信号Ｓ２はシフトレジス
タ５ａに供給される。この場合、信号Ｓ２が低レベル“
□　Ｉ＋であるときにはシフトレジスタ５ａはシフト動
作がされずに同期開始パターン信号がセットされ続け、
一方、信号Ｓ２が高レベルＩＩ　Ｉ　１１であるときに
はシフトレジスタ５ａのシフト動作が開始される。

また、シフトレジスタ５ａの各ビットＱ１〜Ｑ８’の出
力信号はＥｘ−オア回路列７に供給される。このＥＸ−
オア回路列７には同期終了パターン信号が供給される。

このＥＸ−オア回路列７では、シフトレジスタ５ａの各
ビットの出力信号および同期終了パターン信号の各ビッ
トの一致、不一致が検出される。つまり、一致している
ビ・ントに対応するＥｘ−オア回路からは低レベル“０
゛９の信号が出力され、一致していないビットに対応す
るＥＸ−オア回路からは高レベル“１”の信号が出力さ
れる。

このＥｘ−オア回路列７の各ＥＸ−オア回路の出力信号
はノア回路８に供給される。このノア回路８からは、シ
フトレジスタ５ａの各ビットＱｌ〜Ｑ８’の出力信号お
よび同期終了パターン信号が一致するときには高レベル
“ｌ”の信号が出力され、それ以外のときには低レベル
“０”の信号が出力される。

以上の構成において、シフトレジスタ３に無線受信回路
２２で受信される同期パターン信号Ｓｌが供給されると
き、このシフトレジスタ３にはクロックＣＬＫが供給さ
れてシフト動作が行なわれる。

シフトレジスタ５ａには８ビツトの同期開始パターン信
号が初期値としてセットされているが、シフトレジスタ
３の各ビットＱ１〜Ｑ８の出力信号およびシフトレジス
タ５ａの各ピッ１−Ｑｌ’〜Ｑ８’の出力信号の不一致
数が２以上のときには同期信号発生回路６の出力信号Ｓ
２は低レベル″゛Ｏ”のままであり、シフトレジスタ５
ａには８ビツトの同期開始パターン信号がセットされ続
ける。

この不一致数が１以下となると、同期信号発生回路６の
出力信号Ｓ２は、第２図Ｃに示すように、高レベル１“
１”の信号（同期信号）となってシフトレジスタ５ａの
シフトが開始され、同期パターン信号形成回路５では同
期パターン信号Ｓｌ　　（第２図Ａに図示）が生成され
始める。

この後、シフトレジスタ３と５ａはクロックＣＬ　Ｉ（
により同じタイミングでシフトされていき、１つシフト
されるごとにＥＸ−オア回路列４および同期信号発生回
路６によってシフトレジスタ３の各ビットＱｌ−Ｑ８の
出力信号およびシフトレジスタ５ａの各ピッ）Ｑｌ’〜
Ｑ８’の出力信号の不一致数が検出される。

この場合、不一致数が１以下のときは、同期信号発生回
路６の出力信号Ｓ２は高レベル“１１″のまま、つまり
同期中てあり、シフトレジスタ５ａは順次シフトされて
いく。一方、不一致数が２以上のときは、同ＩＩＩ信号
発生回路６の出力信号Ｓ２が低レベル１１０”となり、
シフトレジスタ５ａのシフト動作は停止され、再び同期
開始パターンがセットされて同期パターン信号Ｓｌ’が
受信されるのを待つ状態となる。

不一致数が１以下で、シフトレジスタ５ａが順次シフト
されていくと、次第に同期パターン信号Ｓ１の終了に近
づいていく。そして、シフトレジスタ５ａの各ピッ）Ｑ
ｌ’〜Ｑ８’の出力信号が同期終了パターン信号と一致
すると、ノア回路日の出力信号Ｓ３は、第２図りに示す
ように高レベル“１″の信号となる。つまり、データの
開始点を知らせる同期終了信号が出力される。

このように本例によれば、受信される同期パターン信号
Ｓ１’および内部で形成される同期パターン信号Ｓｌと
が８ビツトずつ比較され、不一致数が１以下の場合、つ
まり同期ずれでないときには、同間中であるとして同期
パターン信号の比較がそのまま続けられる。したがって
、同門パターン信号Ｓ＋’の８ビツト中のピッ）Ｎり数
が１以下であれば、良好に同期を確立することができる
。

［発明の効果コ以上説明したように、この発明によれば、受Ｉ言される
同期パターン信号および内部で形成される同期パターン
信号が８ビツトずつ比較され、不一致数が１以下で同期
ずれてないときには、同期中として同期開始パターン信
号の比較が続けられるので、受信されるパターン信号の
８ビツト中のビット娯り数が１以下であれば、受信信号
の同期パターン信号および内部で形成される同期パター
ン信号が完全に一致しなくても、良好に同期を確立する
ことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成図、第２図〜第
４図はその説明のための図、第５図はデータ信号の信号
フォーマットを示す図、第６図は送信装置の要部の構成
図、第７図は受信装置の要部の構成図、第８図はその説
明のための図である。３、　　δ　ａ４、　７ｂ・８ビットシフトレジスタ・エクスクル−シブオア回路列・同門パターン信号形成回路・エクスクル−シブオア回路・同門信号発生回路・ノア回路・受信装置

Claims

【特許請求の範囲】

（１）第１の８ビットシフトレジスタよりなり受信デー
タを取り込むデータ取込回路と、エクスクルーシブオア回路および第２の８ビットシフト
レジスタよりなりＭ系列ＰＮ５段同期パターン信号を形
成する同期パターン信号形成回路と、第１のエクスクルーシブオア回路列よりなり上記第１お
よび第２の８ビットシフトレジスタの各ビットの出力信
号の一致、不一致を検出する第１の検出回路と、この第１の検出回路で検出される不一致数が１以下のと
きには、上記第２の８ビットシフトレジスタをシフト状
態とする同期信号を出力する同期信号発生回路と、第２のエクスクルーシブオア回路列よりなり上記第１の
８ビットシフトレジスタの各ビットの出力信号およびＭ
系列ＰＮ５段同期パターン信号の終了パターン信号の一
致を検出する第２の検出回路と、この第２の検出回路で一致が検出されるときには、同期
終了信号を出力する同期終了信号出力回路とを備えてな
るパターン同期回路。