JP2002507341A

JP2002507341A - データを受信する回路及び方法

Info

Publication number: JP2002507341A
Application number: JP50135399A
Authority: JP
Inventors: アキハッポネン
Original assignee: ノキアネットワークスオサケユキチュア
Priority date: 1997-06-02
Filing date: 1997-06-02
Publication date: 2002-03-05
Also published as: EP0983660A1; US6721378B1; WO1998056137A1; AU3171397A; AU744820B2

Abstract

(57)【要約】データを受信するための回路は、上記データを受信する入力手段(6a)及び第１クロック信号(CLK2)を受信する入力(6b)を有する第１受信手段(6)を備え、上記データは上記第１クロック信号によってこの第１受信手段へ調時供給される。又、この回路は、上記データを受信する入力手段(8a)及び第２クロック信号(_CLK2)を受信する入力(8b)を有する第２受信手段(8)を備え、上記第１及び第２クロック信号(CLK2，_CLK2)は同じ周波数を有し且つ互いに位相シフトされ、これにより、上記データは、上記第２クロック信号により上記第２受信手段へ調時供給される。上記受信手段の少なくとも一方が上記データを正しく受信したかどうかを決定するための決定手段(12，14)が設けられる。この決定手段によりなされた決定に基づいて一方の受信手段の第１出力を選択的にイネーブルするための手段が設けられる。

Description

【発明の詳細な説明】データを受信する回路及び方法発明の分野本発明は、データを受信する回路及び方法に係り、より詳細には、移動テレコミュニケーションネットワークのようなテレコミュニケーションネットワークに使用するのに適したデータを受信する回路及び方法に係るが、これに限定されるものではない。先行技術の説明データがある回路からデータバスを経て別の回路へ送信される既知の構成においては、２つの回路の各々がそれ自身のクロック信号を有している。第１のクロック信号は、データバスへデータを調時供給するために送信回路によって使用される。第２のクロック信号は、データバスから例えばシフトレジスタへデータを調時供給するために受信回路によって使用される。これら２つのクロック信号は同じ周波数を有する。しかしながら、送信回路のクロック信号と受信回路のクロック信号との間の有効位相差は未知である。この有効位相差は、一般に、２つの主たるファクタに依存する。第１に、送信回路のクロック信号と受信回路のクロック信号との間には位相差がある。第２に、送信回路と受信回路との間のデータバスの送信遅延が有効位相差に影響する。２つの回路の２つのクロック信号間の有効位相差が未知であるために、これが問題を引き起こす。一般に、送信回路からのデータは、受信回路のクロック信号の立上り縁において受信回路へ調時供給される。受信回路に使用されるクロック信号と同じ周波数を有するクロック信号を使用して送信回路によりデータがデータバスへ調時供給される場合には、受信回路のクロック信号は、実際上、到来するデータと同じ周波数を有する。信号レベルの移行が生じ得る点において受信回路が到来信号の読み取りを試みる場合には、受信回路が送信回路からデータを確実に読み取ることができない。例えば、「１」が「０」と読み取られたり又はその逆に読み取られたりすることがある。これは、望ましくないことである。この問題を取り扱うために、送信回路に使用されるクロック信号の２倍の周波数を有するクロック信号を受信回路に使用することが提案されている。しかしながら、これは回路を複雑にし、従って、送信回路及び受信回路のクロック信号が同じ周波数を有することが一般に望ましい。又、受信回路と送信回路との間にハンドシェークプロトコルを使用することも提案されている。しかしながら、これは、送信回路と受信回路との間のワイヤの本数を増加する必要があるという欠点がある。ある用途では、これは、構成を複雑化しそしてコストの増加を招くので望ましくない。発明の要旨そこで、本発明の目的は、これらの問題を低減し又は少なくとも緩和することである。本発明の第１の特徴によれば、データを受信するための回路において、データを受信するための入力手段及び第１クロック信号を受信するための入力を有する第１受信手段を備え、上記データは上記第１クロック信号によってこの第１受信手段へ調時供給され；更に、上記データを受信するための入力手段及び第２クロック信号を受信するための入力を有する第２受信手段を備え、上記第１及び第２クロック信号は同じ周波数を有し且つ互いに位相シフトされ、これにより、上記データは上記第２クロック信号により上記第２受信手段へ調時供給され；更に、上記受信手段の少なくとも一方が上記データを正しく受信したかどうかを決定するための決定手段と；この決定手段によりなされた決定に基づいて一方の受信手段の第１出力を選択的にイネーブルするための手段とを備えた回路が提供される。周波数は同じであるが互いに位相がシフトしたクロック信号を用いて入力データを各々受信する２つの受信手段を使用することにより、受信回路の受信データとクロック信号との間の有効位相差が不確実であることにより生じる問題を回避することができる。特に、一方のクロック信号と受信データとの間の有効位相差が例えば実質的にゼロ（ｎを整数とすれば、ｎｘ３６０°）であるために一方の受信手段がデータを正しく受信できない場合には、他方の受信手段がデータを正しく受信できねばならない。本発明のある用途においては、ここに提供する解決策は、受信回路と送信回路との間のラインの本数を増加する必要性を回避するという点でコスト効率が良い。付加的な受信手段を設けることに関連したコスト及び複雑さは、例えば、ハンドシェークプロトコルのために付加的なラインが必要とされる状態に比して最小とすることができる。上記受信データは、１ビットのデータが１つのクロックサイクルに受信されるように第１及び第２のクロック信号の周波数の半分であるのが好ましい。第１及び第２のクロック信号の一方は、第１及び第２のクロック信号の他方の反転信号であるのが好ましい。これは、共通のクロック信号及び例えばインバータを使用して２つのクロック信号が簡単に得られるという点で特に効果的である。しかしながら、本発明のある実施形態では、第１及び第２のクロック信号は、その位相差が１８０°以外であってもよいことが明らかである。好ましくは、受信データは、既知のパターンを含み、そして上記決定手段は、少なくとも一方の受信手段により受信されたデータが上記既知のパターンを含むかどうか決定するように構成される。この既知のパターンは、送信されるべき実際のデータと混合されてもよい。これは、データが各受信回路により正しく受信されたかどうかチェックするための容易で且つ簡単な方法を与える。好ましくは、上記データは、そのデータの開始を指示するデータを含み、上記決定手段は、少なくとも一方の受信手段により受信されたデータがデータの開始を指示する上記データを含むかどうか決定するように構成される。好ましくは、上記決定手段は、データの開始を指示する上記データが検出された場合にのみ少なくとも一方の受信手段により受信されたデータが上記既知のパターンを含むかどうか決定するように構成される。好ましくは、上記決定手段は、第１受信手段の第２出力に接続された第１比較手段と、第２受信手段の第２出力に接続された第２比較手段とを備えている。受信データが既知のパターンを含む場合には、各比較手段は、既知のパターンを、各受信手段により受信された実際のパターンと比較する。１つの実施形態において、上記決定手段は、第１及び第２の受信手段の一方がデータを正しく受信したかどうか決定するように構成され、そして上記イネーブル手段は、データが正しく受信されたことを決定手段が決定した場合に上記第１及び第２の受信手段の上記一方の第１出力をイネーブルし、そして上記一方の受信手段によりデータが正しく受信されなかったと決定手段が決定した場合に上記第１及び第２の受信手段の他方の第１出力をイネーブルするように構成される。本発明の１つの実施形態において、２つの受信手段の一方のみにより受信されたデータが正しいかどうか調べるべくチェックされる。そのデータが正しくない場合には、他方の受信手段が自動的にイネーブルされる。これは、どの受信手段をイネーブルすべきかを決定するために必要とされる処理時間を短縮できるという効果を有する。又、本発明のある実施形態では、一方の受信手段がデータを正しく受信しなかった場合に、他方の受信手段がそのデータを正しく受信したことが合理的に仮定される。本発明の別の実施形態では、上記決定手段は、上記一方の受信手段が上記データを正しく受信しなかったことが上記決定手段により決定された場合にのみ第１及び第２の受信手段の他方が上記データを正しく受信したかどうか決定するように構成される。本発明のある実施形態では、他方の受信手段によりデータが正しく受信されたかどうか調べるべくチェックすることにより、受信回路により受信されたデータが破壊されたかどうかについて決定できることが明らかである。２つの受信手段のいずれもデータを正しく受信しない場合には、データが破壊されたと仮定することができる。本発明の更に別の実施形態では、上記決定手段は、第１及び第２の受信手段が上記データを正しく受信したかどうか決定するように構成され、そして上記イネーブル手段は、データを正しく受信した一方の受信手段の第１出力をイネーブルするように構成される。従って、この変形構成において、第１及び第２の両受信手段により受信されたデータが正しいかどうか調べるべくチェックされる。受信データのこのチェックは、第１及び第２の受信手段に対して同時に行なわれる。上記第１受信手段又は第２受信手段によってデータが正しく受信されない場合には、上記イネーブル手段は、エラー出力を与える。これは、受信回路により受信されたデータが破壊されたという指示を与える。好ましくは、第１及び第２の受信手段の一方は、デフォールト受信手段として指定され、上記イネーブル手段は、上記第１及び第２の両受信手段が上記データを正しく受信した場合に上記デフォールト受信手段をイネーブルするように構成される。一方の受信手段のみにより受信されたデータがチェックされる実施形態では、デフォールト受信手段により受信されたデータがチェックされることが明らかである。一方の受信手段は、デフォールト受信器であり、このデフォールト受信器がデータを正しく受信しない場合には、他方の受信手段がデフォールト受信器となる。好ましくは、上記データは、フレームデータであり、そして上記デフォールト受信手段は、以前のデータフレームに対してイネーブル手段によってイネーブルされた受信手段である。本発明の別の実施形態では、受信手段の所与の１つが常にデフォールト受信手段として指定される。上記受信手段の少なくとも１つが所定の時間周期中にイネーブルされる回数を監視するための監視手段が設けられるのが好ましい。これは、受信回路と更に別の回路との間の接続の信頼性に関する指示を与える。接続が確実な場合には、全ての所定時間周期ではなくともそのほとんどの間に１つの受信手段がイネーブルされねばならない。しかしながら、接続が信頼できない場合には、両方の受信手段が所定の時間周期に著しい回数イネーブルされることになる。上記データは、エラーチェックデータを含み、そして上記回路は、更に、受信データをエラーに対してチェックする手段も含むのが好ましい。クロックレートは、２０ないし３０ＭＨｚであるのが好ましく、本発明の１つの実施形態では、２６ＭＨｚである。好ましくは、本発明の実施形態は、上述したような受信回路と、送信回路と、これら受信回路と送信回路との間のデータバスとを結合して備え、上記受信回路は、上記送信回路から上記データバスを経て上記データを受け取るように構成される。監視手段が設けられているときには、この監視手段がデータバスの信頼性を効果的に監視することが明らかである。送信回路は、上記データバスにデータを調時供給するのに使用されるクロック信号を有するのが好ましく、送信回路のクロック信号は、受信回路の第１及び第２のクロック信号と同じ周波数を有する。２つの受信手段の使用により、送信回路と受信回路との間の有効位相差が末知であることにより生じる公知問題が解消される。又、本発明の実施形態は、送信回路のクロック信号の周波数が第１及び第２の受信手段のクロック周波数と同じでない状態にも適用できることが明らかである。好ましくは、送信回路と受信回路との間にデータがリアルタイムで送信される。しかしながら、本発明のある変形においては、より高速なデータレートを取り扱うためにバッファを使用することができる。このときには、送信レートはリアルタイムではない。バスは、シリアルバスでもよいしパラレルバスでもよい。しかしながら、ある実施形態では、パラレルバスより信頼性が高いという点でシリアルバスが好ましい。データは、回路間をデジタル形態で通過するのが効果的であるが、アナログデータを送信することもできる。デジタルデータの使用は、信頼性の高い結果をもたらす。本発明の実施形態は、移動（セルラー）テレコミュニケーションネットワークに含まれるのが好ましい。特に、本発明の実施形態は、移動テレコミュニケーションネットワークのベースステーションに含まれるのが好ましい。例えば、本発明の実施形態は、ベーストランシーバステーションの受信部又はベーストランシーバステーションの送信部に含まれる。好ましくは、上記第１回路は、上記移動テレコミュニケーションネットワークのステーションからデータを受信するように構成され、そして上記第２回路は、上記ベーストランシーバステーションのデジタル信号プロセッサに接続される。本発明の第２の特徴によれば、データを受信するための方法において、第１クロック信号を使用してデータを第１受信手段へ調時供給し、第２クロック信号を使用して上記データを第２受信手段へ調時供給し、第１及び第２のクロック信号は同じ周波数を有するが、互いに位相がシフトされており、上記受信手段の少なくとも一方が上記データを正しく受信したかどうか決定し、そしてこの決定段階でなされた決定に基づいて上記受信手段の一方の出力をイネーブルするという段階を含む方法が提供される。図面の簡単な説明本発明及び本発明をいかに実施するかを良く理解するために、添付図面を参照して本発明を一例として詳細に説明する。図１は、本発明の実施形態のブロック図である。図２ａは、図１に示された実施形態の第１回路から第２回路へ送られるデータ信号を例示する図である。図２ｂは、データバスへデータを調時供給するために第１回路に使用されるクロック信号を示す図である。図２ｃは、図１の第２回路に使用されるクロック信号を示す図である。図２ｄは、図２ｃに示すクロック信号の立上り縁により第２回路へ調時供給されるときに第１回路から受け取られるデータを示す図である。図２ｅは、図２ｃに示すクロック信号の立下り縁により第２回路へ調時供給されるときに第１回路から受け取られるデータを示す図である。図３ａは、本発明の更に別の実施形態において第１回路に使用されるクロック信号を示す図である。図３ｂ−ｄは、本発明の更に別の実施形態において３線パラレルデータバスの３本のワイヤに送られる信号を示す図である。図４は、本発明による回路を組み込んだベーストランシーバステーションにおけるデータ経路を示す回路図である。好ましい実施形態の詳細な説明本発明の実施形態を示す図１について説明する。第１回路即ち回路１は、データバス４を経て第２回路即ち回路２に接続される。回路１は、回路２へフレームデータを送信するように構成された送信回路である。データバス４は、シリアルバスである。回路１からシリアルデータバス４へ送られるデータは、第１回路１に対するマスタークロックＣＬＫ１によりデータバス４へ調時供給される。受信回路である回路２は、シリアルデータバス４からデータを受信するように構成される。回路２は、それ自身のマスタークロックＣＬＫ２を有する。２つの個別の受信ブロック６及び８が回路２に設けられている。データバス４からのデータは、入力６ａ及び８ａを経て受信ブロック６及び８へ各々入力される。従って、両方の受信ブロック６及び８が回路１から送られるデータを受信する。又、各受信ブロック６及び８は、クロック信号に対してそれ自身の入力６ｂ及び８ｂも有している。第１の受信ブロック６は、入力６ｂを経て、受信回路２に対するマスタークロック信号ＣＬＫ２の非変更信号を受信する。第２の受信ブロック８は、入力８ｂを経て、クロック信号ＣＬＫ２の変更信号＿ＣＬＫ２を受信する。特に、マスタークロック信号ＣＬＫ２は、インバータ９を経て第２の受信ブロック８へ入力される。従って、第２の受信ブロック８は、クロック信号ＣＬＫ２の反転信号を受信する。２つの受信ブロック６及び８に使用されるクロック信号の周波数は同じであるが、位相が互いに１８０°シフトされている。受信ブロック６及び８の各々は、データバス４からのデータが記憶されるシフトレジスタより成る。第１の受信ブロック６のケースでは、データバス４からのデータが、クロック信号ＣＬＫ２の立上り縁においてシフトレジスタへ調時供給される(クロックされる)。第２の受信ブロック８のケースでは、データバス４からのデータは、第２の受信ブロック８へ入力されるマスタークロック信号ＣＬＫ２の反転信号の立上り縁においてシフトレジスタへ調時供給される。これは、マスタークロック信号ＣＬＫ２の立下り縁において第２の受信ブロックのシフトレジスタへデータを調時供給するのと同等であるとみなすことができる。受信ブロック６及び８の各々は、一度に１つのデータフレームを記憶するように構成される。以下のテーブルは、本発明の実施形態に使用される１つのフレーム構造を例示する。テーブル１に示すフレーム構造は、同期フラグを与える８個の０で始まる。これは、決定されるべきフレームの開始点を位置決めできるようにする。各８番目のビットは、１となるように構成される。換言すれば、８番目、１６番目、２４番目及び３２番目のビットは、全て、１である。フレームの第１ビットは０ビットであることが明らかである。従って、回路１から回路２へ送られるデータは、フレームの既知の位置に１、１、１、１の既知のパターンを含む。この既知のパターンは、回路２のメモリ容量１０に予め記憶される。本発明の実施形態では、８個の０の後に１が続く組合せは、実際に、フレームの開始点を指示する。１は、実際に、既知のパターンの第１ビットである。実際に、隣接フレーム間には一連の０が与えられる。従って、８つ以上の連続する０が生じることがある。既知のパターンにおける最初の１は、フレームの開始点を位置決めできるようにする。データは、一度に１つのデータフレームを記憶するシフトレジスタに記憶される。本発明の別の実施形態では、シフトレジスタは、一度に２つ以上のデータフレームを記憶することもできる。従って、シフトレジスタが、０から８番目のビット位置において８個の０の後に１を有するときには、フレームの開始点が識別される。２つの比較ブロック１２及び１４が設けられている。各比較ブロック１２、１４は、２っの入力１２ａ、１２ｂ及び１４ａ、１４ｂを各々有する。比較ブロック１２及び１４は、論理ゲートを含む。例えば、比較ブロック１２及び１４は、少なくとも１つのＡＮＤゲート及び／又はＮＡＮＤゲートを含む。第１入力１２ａ及び１４ａは、メモリ容量１０から１、１、１、１の既知のパターンを受信するように各々構成され、一方、第２の入力１２ｂ及び１４ｂは、各ブロック６及び８の出力６ｃ及び８ｃに各々接続される。より詳細には、各比較ブロック１２及び１４の第２入力１２ｂ及び１４ｂは、８番目、１６番目、２４番目及び３２番目のビットに対応する各受信ブロック６及び８のシフトレジスタからデータを受信するように構成される。比較ブロック１２及び１４は、既知のパターンが各受信ブロック６及び８によって受け取られるパターンに一致する場合には第１の出力を与え、そして一致が生じない場合には第２の異なる出力を与える。又、メモリ容量１０は、フレームの始めの８つの連続する０より成る同期フラグを記憶するように構成される。又、各比較ブロック１２及び１４は、各受信ブロック６及び８から、シフトレジスタの最初の８つのビット又はフレームの開始点に対応する８つのビットを受け取るように構成される。従って、各比較ブロック１２及び１４は、各受信ブロック６及び８のシフトレジスタにおける最初の８ビットと同期フラグとの間の比較を行うように構成される。本発明の１つの好ましい実施形態では、各比較ブロック１２及び１４は、第１の比較回路即ち回路Ａと、第２の比較回路即ち回路Ｂとで構成される。回路Ａは、メモリ容量１０から同期フラグを受け取ると共に、各受信ブロックのシフトレジスタから最初の８つのビットを受け取るように構成される。回路Ａは、そのデータを比較して、回路Ｂへ出力を与える。回路Ｂは、回路Ａが同期フラグと各シフトレジスタの最初の８ビットとの間の一致を検出した場合にのみイネーブルされる。一致が生じない場合に、回路Ａは、回路Ｂをディスエイブルする出力を回路Ｂに与える。回路Ｂは、メモリ記憶容量１０から既知のパターンを受け取ると共に、各受信ブロックから受信パターンを受け取る。回路Ｂの出力は、各比較ブロック１２及び１４の出力となる。回路Ｂは、既知のパターンと受信パターンとの間に一致が生じた場合に第１出力を与える。又、この第１出力は、フレームの開始点を指示する同期フラグも受信されたことも効果的に確認する。回路Ｂにより与えられる第２出力は、既知のパターンと受信パターンとの間に一致が生じないこと及び／又は同期フラグが受信されないことを指示する。本発明の１つの実施形態においては、受信ブロックの１つがデフォールトブロックとして指定される。この実施形態では、指定のデフォールト受信ブロックに接続された比較ブロックのみがアクチベートされる。アクチベートされた比較ブロックは、次いで、既知のパターンを受信パターンと比較する。既知のパターンが受信パターンに一致する場合には、指定のデフォールト受信ブロックに接続された比較ブロックが第１の出力を与える。しかしながら、一致が生じない場合には、当該比較ブロックが第２の出力を与える。指定のデフォールトブロックに接続されない比較ブロックは、アクチベートされず、それ故、出力を与えない。或いは又、デフォールト受信ブロックに接続されない比較ブロックの出力は、比較を行なわずに第２の出力を与えるように制御することができる。各比較ブロック１２及び１４の出力は判断実行回路１６に接続され、この回路は、２つの比較ブロック１２及び１４のいずれがアクチベートされたかを調べるように構成される。換言すれば、判断実行回路１６は、どの比較ブロックが出力を与えるか決定することにより、どちらが指定のデフォールト受信ブロックであるかを確認する。上記変形においては、判断実行回路１６は、２つの比較ブロックのどちらがアクチベートされたか決定することによりデフォールト受信ブロックを確認する。或いは又、デフォールト受信ブロックに接続された比較ブロックは、それがデフォールト受信ブロックに接続された比較ブロックであることを示す信号を判断実行回路に与えるように構成されてもよい。又、判断実行回路は、デフォールト受信ブロックに接続された比較ブロックによりどんな出力が与えられるかも確認する。判断実行回路１６は、ライン１６ａ及び１６ｂを経て各々２つの受信ブロック６及び８に接続される。判断実行回路１６の出力は、デフォールト受信ブロックに接続された各比較ブロックが既知のパターンと受信パターンとの間に一致があることを指示する場合にデフォールト受信ブロック６又は８にイネーブル信号を与える。しかしながら、デフォールト受信ブロックに接続された比較ブロックが一致がないことを指示する場合には、判断実行回路は、他方の受信ブロック、即ちデフォールト受信ブロック以外の受信ブロックをイネーブルする。判断実行ブロック１６は、デフォールト受信ブロックに接続された比較ブロックが所定の時間周期内に第１出力を与えない場合に一致がないと決定する。その所定の時間は、必要に応じて設定することができ、例えば、１００クロックサイクルである。従って、デフォールト受信ブロックに接続された比較ブロックが、所定の時間周期内に既知のパターンと記憶されたパターンとの間に一致があると決定しない場合には、デフォールト受信ブロック以外の受信ブロックが新たなデフォールト受信ブロックとなる。１つの変形においては、新たなデフォールト受信ブロックが自動的にイネーブルされる。各受信ブロック６及び８は、更に別の出力ライン１８及び２０を各々有する。受信ブロック６又は８が判断実行回路１６によりイネーブルされると、データバス４を経て受信されたデータが、その所与の受信ブロック６又は８により各出力ライン１８又は２０に出力される。又、判断実行回路１６は、イネーブルされなかった受信ブロック６又は８をディスエイブルするディスエイブル信号も与える。それ故、ディスエイブルされた受信ブロック６又は８が、各出力ライン１８又は２０に受信データを出力することが防止される。従って、一方の受信ブロックがイネーブルされ、他方がディスエイブルされる。本発明の１つの変形において、指定のデフォールト受信ブロックに接続された比較ブロックが、既知のパターンと受信パターンとの間に一致がないことを指示する第２の出力を与える場合には、他方の比較ブロックがアクチベートされる。デフォールト受信ブロックに接続されていない他方の比較ブロックが、既知のパターンと受信パターンとの一致を指示する第１信号を与える場合には、他方の比較ブロックが接続された受信ブロックがアクチベートされる。しかしながら、他方の比較ブロックが、既知のパターンと受信パターンとの不一致を指示する第２の信号を与える場合には、いずれの受信ブロックもイネーブルされず、判断実行回路１６は、出力２１にエラーフラグを与える。上記実施形態の更に別の変形においては、両方の比較ブロックが常に同時にアクチベートされる。従って、各比較ブロックは、各受信パターンと既知のパターンを同時に比較する。一方の比較ブロックしか一致を指示しない場合には、一致を表わす出力を与える比較ブロックが接続された受信ブロックが判断実行回路１６によりイネーブルされる。しかしながら、両方の比較ブロック１２及び１４が一致を表わす出力を与える場合には、指定のデフォールト受信ブロックがイネーブルされ、そして他方の受信ブロックがディスエイブルされる。比較ブロック１２及び１４のいずれもが既知のパターンと受信パターンとの間の一致を指示する出力を与えない場合には、判断実行回路がその出力２１にエラーフラグを出力する。本発明のある実施形態では、例えば、第１回路と第２回路との間のバスに欠陥が生じることがある。この状態において、第２回路への入力は、１つの論理レベル１又は０に固定される。これらの状況において、比較回路１２及び１４のいずれも、既知のパターンと受信パターンとの間に一致があることを指示する出力を与えることができない。これは、同期フラグ又は既知のパターンが検出されないからである。同期フラグ及び既知のパターンの両方が検出されない限り、比較ブロック１２も１４も、第１出力を与えない。従って、本発明の構成体は、第１回路と第２回路との間のバスにおけるエラーを検出するのにも使用できる。バスに伴う問題は、例えば、回路１が存在せずそして第２回路がプルアップ抵抗に接続されて、信号が実際にバスから受信されるかのように見える場合に生じる。上記実施形態においては、各比較ブロックは、各受信ブロックによりフレーム全体が受信されたときだけ第１信号を与えることができればよいことが明らかである。これは、同期フラグと既知のパターンが分離された場合しか第１信号が与えられないからである。各比較ブロックは、既知のパターンと受信パターンとの間で２進ＡＮＤ演算を実行できる回路Ｂを形成する簡単な構造でよい。同様に、各比較ブロックの回路Ａは、同期フラグとシフトレジスタの当該ビットとの間で２進ＡＮＤ演算を実行できる簡単な構造でよい。デフォールト受信ブロックと指定される受信ブロックは、時々変更することができる。例えば、手前のデータフレームに対してイネーブルされる受信ブロックは、現在データフレームに対するデフォールト受信ブロックである。或いは又、受信ブロックの１つが常にデフォールト受信ブロックとして指定されてもよい。次に、図２について説明する。図２ａは、データバス４を経て回路１から回路２へ送られるデータを例示する。図２ａに示すデータは、テーブル１に示すフレーム構造を有する。より詳細には、最初の８ビットが０であり、フレームの開始点であることを受信ブロック６及び８に指示する。８番目、１６番目、２４番目及び３２番目のビットは全て１であり、既知のパターンを定義する。残りのビットは、送信されるべきデータを定義する。回路１に使用されるマスタークロック信号ＣＬＫ１が図２ｂに示されている。図２ａ及び２ｂから明らかなように、データは、クロック信号ＣＬＫ１の立上り縁において回路１から調時供給される。図２から明らかなように、各クロックサイクルごとに１ビットのデータが受け取られる。図２ｃは、回路２のマスタークロック信号ＣＬＫ２を示す。第２回路即ち回路２のクロック信号ＣＬＫ２は、第１回路のクロック信号ＣＬＫ１と同じ周波数を有する。明らかなように、２つのクロック信号ＣＬＫ１及びＣＬＫ２は、実質的に同相である。図２に示す実施形態は、バスに沿った回路１から回路２へのデータの送信により遅延が生じないと仮定した簡単な実施形態であることが明らかである。図２ｄは、回路１から第１の受信ブロック６により受け取られるデータを示すもので、このデータは、クロック信号ＣＬＫ２の立上り縁において各シフトレジスタへ調時供給される。これに対して、図２ｅは、第１回路から第２の受信ブロック８により受け取られるデータを示し、このデータは、反転クロック信号＿ＣＬＫ２の立上り縁において各シフトレジスタへ調時供給される。これは、クロック信号ＣＬＫ２の立下り縁においてシフトレジスタへデータを調時供給するのと同等である。図２ｄから明らかなように、クロック信号ＣＬＫ２の立上り縁は、回路１からのデータの値に変化が生じる点に一致する。例えば、クロック信号ＣＬＫ２の立上り縁は、第１回路により送られたデータの第８ビットに対しレベル０とレベル１との間の移行が生じる点に一致する。クロック信号ＣＬＫ２の立上り縁を使用する受信ブロック６は、移行が生じる点においてデータを決定するよう試みるときに、データを確実に読み取ることができない。図２ｄから明らかなように、例えば、２４番目のビットは、１ではなく０と誤って読み取られる。従って、第１の受信ブロック６により受け取られるパターンは、既知の１、１、１、１ではなく、１、１、０、１となる。従って、この誤ったパターンは、レベル０と１との移行が生じる点において受信ブロックが受信データを読み取ろうと試みた結果によるものである。これらの移行点において、回路１からのデータは、確実に読み取ることかできない。データ信号と、クロック信号９例えばＣＬＫ２とが同時に立上る場合には、受信データが「１」と読み取られ、他のときには、「０」と読み取られる。立上る受信データは、当然、「１」と読み取られねばならない。クロック信号が立上るのと同時にデータ信号が立下がる場合にも、同様の問題が生じる。第１の受信ブロック６に接続された比較ブロック１２は、受信データと既知のパターンとの間に一致がないことを指示する第２信号を与える。図２ｅを参照すれば、受信信号は、クロック信号ＣＬＫ２の立下り縁において第２の受信ブロック８のシフトレジスタへ調時供給される。クロック信号ＣＬＫ２の立下り縁は、レベル０とレベル１との間の移行が生じた後に生じる。換言すれば、回路１からのデータが第２の受信ブロック８へ調時供給される点においてそのデータの値にあいまいさはない。従って、第２の受信ブロック８は、回路１から送られたデータを正しい状態で受け取る。第２の受信ブロックにより受け取られるパターンは、１、１、１、１であり、既知のパターンに一致する。従って、第２の受信ブロック８に接続された比較ブロック１４は、受信パターンと既知のパターンとの間に一致があることを指示する第１出力を与える。上述したように、データ信号がクロック信号の立上りと同時に立上るか又は立下るときには到来データの読み取りに問題が生じる。これは、例えば、温度変化によって生じ、これは、次いで、送信及び／又は受信回路に異なる遅延を生じさせる。それとは別に又はそれに加えて、例えば、他のワイヤとの間のクロストークによって生じる電気的な干渉がデータバスの立上り及び立下り時間に影響を及ぼし得る。又、第１回路のクロック信号と第２回路のクロック信号との間の相対的位相の変化が、回路の使用中に、例えば、使用による温度上昇によって生じ得ることが明らかである。上述したように、２つの比較ブロックは、常に、同時にアクチベートされるのではない。受信ブロック６がデフォールト受信ブロックである場合には、第１の受信ブロックに接続された比較ブロック１２が不一致を示す第２出力を与えるときに、第２の受信ブロック８が自動的にイネーブルされる。上述したように、第２の受信ブロック８に接続された比較ブロック１４は、第２の受信ブロック８がイネーブルされる前に比較を行ってもよい。或いは又、両比較ブロック１２及び１４は、既知のパターンを受信パターンと同時に比較してもよい。この場合にも、第２の受信ブロック８がイネーブルされることになる。従って、判断実行回路１６は、受信ブロック８にイネーブル信号を与えると共に、受信ブロック６にディスエイブル信号を与える。従って、第２の受信ブロック８により受け取られるデータは、回路１から送られたデータを表わすと考えられ、従って、更に処理される。特に、第２の受信ブロック１４により受け取られるデータは、出力ライン２０を経て出力される。第１の受信ブロックにより受け取られるデータは無視され、出力ライン１８には出力が与えられない。第１の受信ブロック６がデフォールト受信ブロックである場合に、第２の受信ブロック８は、次のデータフレームに関して新たなデフォールト受信ブロックとなる。上述した実施形態の１つの変形において、判断実行回路１６は、次々の各フレームに対し２つの受信ブロック６又は８のいずれがイネーブルされるかの情報を記憶するメモリ容量も含む。これは、シリアルバスの信頼性に関する指示を与える。従って、１つの受信ブロックが大部分の時間中に連続的にイネーブルされるか又はディスエイブルされる場合には、シリアルバスの信頼性が高いと決定することができる。しかしながら、受信ブロック６及び８の両方が規則的にイネーブルされる場合には、シリアルバス４の信頼性が特に高くないと決定することができる。本発明の１つの変形においては、シリアルバスに代わってパラレルバスを使用することができる。パラレルバスは、第１回路即ち回路１と、第２回路即ち回路２との間に設けられる。このようなバスを用いて回路１と回路２との間に送られるデータを示した図３について説明する。図３に示すデータバスはパラレルであり、３ビット巾である。回路１から回路２へ送られる最初の１７個のデータワードが、回路１に対するクロック信号ＣＬＫ１と共に図３に示されている。ＤＡＴＡ２は最上位ビット（ＭＳＢ）であり、一方、ＤＡＴＡ０は最下位ビット（ＬＳＢ）である。ＤＡＴＡ１は、各ワードの中間ビットを与える。図３について説明する変形に使用されるフレーム構造は、次の通りである。上記構造は、完全なフレーム構造であってもよいし、もちろん、必要に応じて選択することのできるフレーム構造の一部分のみであってもよい。上記テーブルから明らかなように、最初の８個のワード（ワード０ないし７）は全て０、０、０であり、同期フラグを与える。これは、最初に述べた実施形態に関連して使用されたフレーム構造において０であった最初の８ビットと同様である。８番目及び１６番目のワードは、どちらも、１、１、１であり、これは、第１実施形態の既知のパターンに対応する。各ワードは３ビットで構成されるので、８番目及び１２番目のワードのみが既知のパターンを構成する。しかしながら、既知のパターンは、例えば、もしあれば、２４番目及び３２番目のワードを含んでもよいことが明らかである。最終的に、回路１から回路２へ送信されるべきデータは、データワード番号９ないし１５に含まれる。もちろん、１つのフレームに８個より多いデータワードを設けてもよいことが明らかである。ここに示す実施形態では、受信回路に使用される２つのクロック信号の一方は、受信回路２に使用される他方のクロック信号の反転信号である。換言すれば、受信回路使用される２つのクロック信号間の位相差は、１８０°である。別の実施形態では、受信回路２に使用される２つのクロック信号は、他の適当な位相差を有してもよい。上述した本発明の実施形態の別の変形においては、受信回路２が、３つ以上の受信ブロックを有してもよい。より詳細には、いかなる数の受信ブロックを設けることもできる。各受信ブロックごとにクロック信号が与えられ、全てのクロック信号は互いに位相シフトされる。例えば、３つの受信ブロックが設けられ、各クロック信号は、互いに１２０°位相シフトされる。別の変形においては、受信ブロックの複数のセットが設けられる。例えば、各セットは上述した２つの受信ブロックを含む。受信ブロックの多数のセットが設けられる場合には、データは、関連データフィールド内にアドレスフィールドを含むことができる。アドレスが与えられる場合には、各データフィールドが受信ブロックの各アドレスされたセットによって受信される。換言すれば、受信ブロックの異なるセットによって異なるデータフィールドが受信される。アドレスフィールドがある場合には、受信ブロックの各セットは、フレーム全体を受信し、既知のビットと受信ビットとの間の比較を実行する。一致が生じた場合には、アドレスがチェックされ、もし正しいものであれば、そのアドレスに関連したデータが記憶されそして他のデータが破壊される。アドレスが与えられないときには、受信ブロックのセットがそれら自身のデータフィールドを取り上げる。例えば、受信ブロックの第１セットは、最初の１６ビットを取り上げ、そして受信ブロックの第２セットは、残りのビットを取り上げる。本発明の実施形態は、テレコミュニケーションネットワーク、特に、移動テレコミュニケーションネットワークに適用できる。移動テレコミュニケーションネットワークにおいては、本発明の実施形態は、移動通信ネットワークのベースステーションに設けられるのが効果的である。移動通信ネットワークは、アナログ又はデジタルであり、例えば、ＧＳＭネットワークである。本発明の実施形態は、ベースステーションの多数の異なる位置に使用することができる。例えば、第１回路は、移動電話からデータを受信する受信回路の一部分を形成することができる。このデータは、第１回路によって操作され、受信データが変更される。第２回路は、受信データを更に変更しそしてベースステーションの主部分に信号を通すように構成される。第１及び第２回路は、ベーストランシーバステーションの受信部分に配置されたデジタルボードに設けられる。これに対し、本発明の実施形態は、ベーストランシーバステーションの送信部分に配置されてもよい。従って、第１回路は、ベーストランシーバステーションの主部分からデータを受信するように構成され、一方、第２回路は、ベーストランシーバステーションの送信部分に設けられる。図４は、本発明の実施形態を組み込んだセルラーテレコミュニケーションネットワークのベーストランシーバステーションのデータ経路を示す回路図である。移動ステーションにより送信されるデータは、搬送波周波数で搬送され、これは、ベーストランシーバステーションのアンテナ構成体５０により受信される。受信された高周波信号は、搬送波周波数成分を除去するように処理され、受信信号が基本帯域周波数へと下げられる。受信信号は、アナログ／デジタルコンバータ５２へ通され、これは、アナログ信号をデジタル信号に変換する。アナログ／デジタルコンバータ５２の出力は、上述したように回路１に接続される。回路１の出力は、上述した回路２の入力へ接続される。第１回路即ち回路１と、第２回路即ち回路２との間のバスは、これら回路間の信号に未知の遅延を導入する。回路２の出力は、デジタル信号プロセッサ５４へ接続され、このプロセッサは、通常、信号を処理してスピーチを回復する。回路１から回路２へ送信されるデータは、「リアルタイム」である。しかしながら、本発明のある実施形態では、第１回路によるデータの受信レートが、第２回路への送信レートより大きくてもよいことが考えられる。これらの状況においては、データバッファが必要となる。第１クロックＣＬＫ１及び第２クロックＣＬＫ２のクロックレートは、リアルタイム送信が達成されるように選択される。図４に示す特定例では、選択されたクロックレートが２６ＭＨｚである。これは、次のサンプルを送信しなければならなくなる前に第２回路即ち回路２へデータサンプルを送信するに充分な時間を回路１に与える。クロックレートは、もちろん、送信されるべきデータサンプルの長さと、テレコミュニケーションシステムの規格とに依存する。又、回路１は、回路２に制御データを送信するように構成される。制御データとして、ＨＤＬＣ（高レベルデータリンク制御）フレームを使用することができる。通常のデータとしては、ＨＤＬＣフレームは、データサンプルを送信するのに低速過ぎる。しかしながら、これらは、制御信号では、あまり時間的に厳密でない。回路１と回路２との間のバスは、シリアルバスであるのが好ましい。というのは、これは、パラレルバスが使用される場合に比して信頼性の高い結果を与えることができるからである。図４に示す実施形態は、ベーストランシーバステーションに関連して説明したが、本発明の実施形態は移動ステーションにも組み込めることが明らかである。本発明の実施形態は、移動テレコミュニケーションネットワークに使用したときには、公知技術に比して、回路間のバスの本数を減少することができる。通常、送信及び受信回路は、各々、アプリケーション指向の集積回路（ＡＳＩＣ）である。例えば、送信回路は、ベーストランシーバステーションの受信部分に配置されるＡＳＩＣであり、一方、受信回路は、受信データを処理するのに使用されるベーストランシーバの処理部分に配置することができる。第１回路と第２回路との間に通されるデータは、制御データ及びＧＳＭデータサンプルである。上述したシリアル又はパラレルバスは、２つのデジタルボード間に設けられる。送信回路は、１つのボード上にあり、そして受信回路は、別のボード上にある。送信及び受信回路は、各ボード上に配置されたＡＳＩＣである。判断実行回路がデータバスの信頼性を監視するような本発明の実施形態においては、通常、１つのＧＳＭタイムスロット又は１つのＧＳＭフレームに対応する周期にわたって信頼性が監視される。通常、１つのタイムスロットが使用される。１つのＧＳＭタイムスロットにおいて第１回路と第２回路との間に多数のデータフレームを送信することができる。本発明の実施形態に使用されるデータフィールドは、幾つかの既知のフレーム構造を含むことができる。例えば、データフィールドは、ＨＤＬＣフレーム（高レベルデータリンク制御）であるか又はＨＤＬＣフレームの一部分であり、従って、ＨＤＬＣフレーム全体が多数のフレーム内に送信される。フレーム構造が使用される場合には、フレームの長さが既知であることが明らかである。連続するフレーム間にはスペーシングビットが設けられる。これらのスペーシングビットは、例えば、５つの０である。同期フラグは、フレームの開始点を位置決めできるようにし、従って、フレームにおける８番目、１６番目、２４番目及び３２番目のビット値を考慮することができる。フレーム構造が使用される場合には、データフィールドは、幾つかのスペアビットを含むことができる。全てのデータビットを使用する必要はないが、全ての既知のビット、即ち既知のパターンをフレーム内の正しい位置において送信しなければならない。又、フレームのデータフィールドは、ある既知のチェック和パリティチェックフィールド、例えば、ＣＲＣ和（繰り返し冗長度チェック和）を含むこともできる。これは、第２回路の信頼性を高め、そしてＣＲＣ情報を使用して、受信回路の出力を修正することもできる。第２回路即ち回路２は、受信データを処理して例えば繰り返し冗長度チェック和を形成するプロセッサを含むことができる。このプロセッサは、エラーが検出された場合に各受信器の出力を禁止し、或いはエラーを修正するように受信データを変更するように構成される。このチェックは、各比較ブロックにより種々の比較がなされるのと同時に又はその後に行うことができる。本発明の好ましい実施形態において、２つの受信ブロックは同一の構成であることが明らかである。本発明の実施形態は、上述したように、デジタルのシリアルバス又はデジタルのパラレルバスと共に使用されるのが好ましい。しかしながら、２つの回路間のバスは、無線リンクのようなワイヤレスリンクと置き換えることができる。

【手続補正書】特許法第１８４条の８第１項【提出日】平成１１年６月５日（１９９９．６．５）【補正内容】請求の範囲１．データを受信するための回路において、上記データを受信するための入力手段及び第１クロック信号を受信するための入力を有する第１受信手段を備え、上記データは上記第１クロック信号によってこの第１受信手段へ調時供給され；更に、上記データを受信するための入力手段及び第２クロック信号を受信するための入力を有する第２受信手段を備え、上記第１及び第２クロック信号は同じ周波数を有し且つ互いに位相シフトされ、これにより、上記データは、上記第２クロック信号により上記第２受信手段へ調時供給され；更に、上記受信手段の少なくとも一方が上記データを正しく受信したかどうかを決定するための決定手段と；この決定手段によりなされた決定に基づいて一方の受信手段の第１出力を選択的にイネーブルするための手段とを備え、上記決定手段は、データの開始の指示を検出しそして上記受信手段の少なくとも一方により受信されたデータが既知のパターンを含むかどうか決定するように構成され、そして上記決定手段は、データの開始の指示が検出された場合だけ少なくとも一方の受信手段により受信されたデータが既知のパターンを含むかどうか決定するように構成されることを特徴とする回路。２．上記決定手段は、少なくとも一方の上記受信手段により受信されたデータが、データの開始を指示するデータを含むかどうか決定するように構成される請求項１に記載の回路。３．上記第１及び第２クロック信号のクロックサイクルに上記受信データの１ビットが受け取られる請求項１又は２に記載の回路。４．上記第１及び第２のクロック信号の一方は、上記第１及び第２のクロック信号の他方の反転信号である請求項１、２又は３に記載の回路。５．上記決定手段は、第１受信手段の第２出力に接続された第１比較手段と、第２受信手段の第２出力に接続された第２比較手段とを含む請求項１ないし４のいずれかに記載の回路。６．上記決定手段は、第１及び第２の受信手段の一方がデータを正しく受信したかどうか決定するように構成され、そして上記イネーブル手段は、データが正しく受信されたことを決定手段が決定した場合に上記第１及び第２の受信手段の上記一方の第１出力をイネーブルし、そして上記一方の受信手段によりデータが正しく受信されなかったと決定手段が決定した場合に上記第１及び第２受信手段の他方の第１出力をイネーブルするように構成される請求項１ないし５のいずれかに記載の回路。７．上記決定手段は、上記一方の受信手段が上記データを正しく受信しなかったことが上記決定手段により決定された場合にのみ第１及び第２の受信手段の他方が上記データを正しく受信したかどうか決定するように構成される請求項６に記載の回路。８．上記決定手段は、第１及び第２の受信手段が上記データを正しく受信したかどうか決定するように構成され、そして上記イネーブル手段は、上記データを正しく受信した一方の受信手段の第１出力をイネーブルするように構成される請求項１ないし５のいずれかに記載の回路。９．上記第１受信手段又は第２受信手段によってデータが正しく受信されない場合には、上記イネーブル手段がエラー出力を与えるように動作し得る請求項１ないし８のいずれかに記載の回路。 10．第１及び第２の受信手段の一方は、デフォールト受信手段として指定され、上記イネーブル手段は、上記第１及び第２の両受信手段が上記データを正しく受信した場合に上記デフォールト受信手段をイネーブルするように構成される請求項１ないし９のいずれかに記載の回路。 11．一方の受信手段は、デフォールト受信器であり、このデフォールト受信器がデータを正しく受信しない場合には、他方の受信手段がデフォールト受信器となるように動作し得る請求項１ないし１０のいずれかに記載の回路。 12．以前のデータ部分に対し上記イネーブル手段によりどの受信手段がイネーブルされたかに基づいてデフォールト受信手段を指定するように動作し得る請求項１０又は１１に記載の回路。 13．上記受信手段の少なくとも１つが所定の時間周期中にイネーブルされる回数を監視するための手段を更に含む請求項１ないし１２のいずれかに記載の回路。 14．上記回路は、更に、受信データをエラーに対してチェックする手段を含む請求項１ないし１３のいずれかに記載の回路。 15．上記クロックレートは、２０ないし３０ＭＨｚである請求項１ないし１４のいずれかに記載の回路。 16．受信回路と送信回路との間のデータバスによって送信回路に接続され、上記送信回路から上記データバスを経て上記データを受け取るように構成された請求項１ないし１５のいずれかに記載のデータ受信回路。 17．上記送信回路及び受信回路は各デジタルボード上に配置される請求項１６に記載の回路。 18．上記送信回路には、上記バスにデータを調時供給するのに使用されるクロック信号が与えられ、送信回路のクロック信号は、受信回路の第１及び第２のクロック信号と同じ周波数を有する請求項１６又は１７に記載の回路。 19．上記バスは、シリアルバスである請求項１６、１７又は１８に記載の回路。 20．上記バスは、パラレルバスである請求項１６、１７又は１８に記載の回路。 21．上記データは、上記送信回路と受信回路との間をリアルタイムで送信される請求項１６ないし２０のいずれかに記載の回路。 22．請求項１６ないし２１のいずれかに記載の回路を含むテレコミュニケーションネットワーク。 23．請求項１６ないし２１のいずれかに記載の回路を含む移動テレコミュニケーションネットワークのベーストランシーバステーション。 24．上記所定の時問周期はＧＳＭタイムスロットである請求項１３及び２３に記載のベーストランシーバステーション。 25．上記送信回路の一部分は、上記移動テレコミュニケーションネットワークの移動ステーションからデータを受け取るように構成され、そして上記受信回路の一部分は、上記ベーストランシーバステーションのデジタル信号プロセッサに接続される請求項２３に記載のベーストランシーバステーション。 26．請求項１６ないし２１のいずれかに記載の回路を含む移動テレコミュニケーションネットワークの移動ステーション。 27．データを受信するための方法において、第１クロック信号を使用して上記データを第１受信手段へ調時供給し、第２クロック信号を使用して上記データを第２受信手段へ調時供給し、第１及び第２のクロック信号は同じ周波数を有するが、互いに位相がシフトされており、データの開始の指示を検出し、上記受信手段の少なくとも一方が上記データを正しく受信したかどうか決定し、そしてこの決定段階でなされた決定に基づいて上記受信手段の一方の出力をイネーブルし、上記受信手段の少なくとも一方が上記データを正しく受信したかどうかの上記決定は、データの開始の上記指示が検出された場合にのみ行なわれることを特徴とする方法。 28．データを受信するための回路において、上記データを受信するための入力手段及び第１クロック信号を受信するための入力を有する第１受信手段を備え、上記データは上記第１クロック信号によってこの第１受信手段へ調時供給され；更に、上記データを受信するための入力手段及び第２クロック信号を受信するための入力を有する第２受信手段を備え、上記第１及び第２クロック信号は同じ周波数を有し且つ互いに位相シフトされ、これにより、上記データは、上記第２クロック信号により上記第２受信手段へ調時供給され；更に、上記受信手段の少なくとも一方が上記データを正しく受信したかどうかを決定するための決定手段と；この決定手段によりなされた決定に基づいて一方の受信手段の第１出力を選択的にイネーブルするための手段とを備え、上記回路は、以前のデータ部分に対し上記イネーブル手段によりどの受信手段がイネーブルされたかに基づいてデフォールト受信手段を指定するように動作し得ることを特徴とする回路。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ

Claims

【特許請求の範囲】１．データを受信するための回路において、上記データを受信するための入力手段及び第１クロック信号を受信するための入力を有する第１受信手段を備え、上記データは上記第１クロック信号によってこの第１受信手段へ調時供給され；更に、上記データを受信するための入力手段及び第２クロック信号を受信するための入力を有する第２受信手段を備え、上記第１及び第２クロック信号は同じ周波数を有し且つ互いに位相シフトされ、これにより、上記データは、上記第２クロック信号により上記第２受信手段へ調時供給され；更に、上記受信手段の少なくとも一方が上記データを正しく受信したかどうかを決定するための決定手段と；この決定手段によりなされた決定に基づいて一方の受信手段の第１出力を選択的にイネーブルするための手段とを備えたことを特徴とする回路。２．上記第１及び第２クロック信号のクロックサイクルに上記受信データの１ビットが受け取られる請求項１に記載の回路。３．上記受信データは、既知のパターンを含み、そして上記決定手段は、少なくとも一方の受信手段により受信されたデータが上記既知のパターンを含むかどうか決定するように構成される請求項１又は２に記載の回路。４．上記データは、そのデータの開始を指示するデータを含み、上記決定手段は、少なくとも一方の受信手段により受信されたデータがデータの開始を指示する上記データを含むかどうか決定するように構成される請求項１ないし３のいずれかに記載の回路。５．上記決定手段は、データの開始を指示する上記データが検出された場合にのみ少なくとも一方の受信手段により受信されたデータが既知のパターンを含むかどうか決定するようにのみ構成される請求項３及び４に記載の回路。６．上記第１及び第２のクロック信号の一方は、上記第１及び第２のクロック信号の他方の反転信号である請求項１ないし５のいずれかに記載の回路。７．上記決定手段は、第１受信手段の第２出力に接続された第１比較手段と、第２受信手段の第２出力に接続された第２比較手段とを含む請求項１ないし６のいずれかに記載の回路。８．上記決定手段は、第１及び第２の受信手段の一方がデータを正しく受信したかどうか決定するように構成され、そして上記イネーブル手段は、データが正しく受信されたことを決定手段が決定した場合に上記第１及び第２の受信手段の上記一方の第１出力をイネーブルし、そして上記一方の受信手段によりデータが正しく受信されなかったと決定手段が決定した場合に上記第１及び第２受信手段の他方の第１出力をイネーブルするように構成される請求項１ないし７のいずれかに記載の回路。９．上記決定手段は、上記一方の受信手段が上記データを正しく受信しなかったことが上記決定手段により決定された場合にのみ第１及び第２の受信手段の他方が上記データを正しく受信したかどうか決定するように構成される請求項８に記載の回路。 10．上記決定手段は、第１及び第２の受信手段が上記データを正しく受信したかどうか決定するように構成され、そして上記イネーブル手段は、上記データを正しく受信した一方の受信手段の第１出力をイネーブルするように構成される請求項１ないし７のいずれかに記載の回路。 11．上記第１受信手段又は第２受信手段によってデータが正しく受信されない場合には、上記イネーブル手段は、エラー出力を与える請求項１ないし１０のいずれかに記載の回路。 12．第１及び第２の受信手段の一方は、デフォールト受信手段として指定され、上記イネーブル手段は、上記第１及び第２の両受信手段が上記データを正しく受信した場合に上記デフォールト受信手段をイネーブルするように構成される請求項１ないし１１のいずれかに記載の回路。 13．一方の受信手段は、デフォールト受信器であり、このデフォールト受信器がデータを正しく受信しない場合には、他方の受信手段がデフォールト受信器となる請求項１ないし１２のいずれかに記載の回路。 14．上記データは、フレーム状データであり、そして上記デフォールト受信手段は、以前のデータフレームに対してイネーブル手段によってイネーブルされた受信手段である請求項１２又は１３に記載の回路。 15．上記受信手段の少なくとも１つが所定の時間周期中にイネーブルされる回数を監視するための手段を更に含む請求項１ないし１４のいずれかに記載の回路。 16．上記データは、エラーチェックデータを含み、そして上記回路は、更に、受信データをエラーに対してチェックする手段を含む請求項１ないし１５のいずれかに記載の回路。 17．上記クロックレートは、２０ないし３０ＭＨｚである請求項１ないし１６のいずれかに記載の回路。 18．請求項１ないし１７のいずれかに記載の受信回路と、送信回路と、これら受信回路と送信回路との間のデータバスとの組合せにおいて、上記受信回路は、上記送信回路から上記データバスを経て上記データを受け取るように構成される組合せ。 19．上記送信回路及び受信回路は各デジタルボード上に配置される請求項１８に記載の組合せ。 20．上記送信回路には、上記バスにデータを調時供給するのに使用されるクロック信号が与えられ、送信回路のクロック信号は、受信回路の第１及び第２のクロック信号と同じ周波数を有する請求項１８又は１９に記載の組合せ。 21．上記バスは、シリアルバスである請求項１８、１９又は20に記載の組合せ。 22．上記バスは、パラレルバスである請求項１８、１９又は２０に記載の組合せ。 23．上記データは、上記第１回路と第２回路との間をリアルタイムで送信される請求項１８ないし２２のいずれかに記載の組合せ。 24．請求項１８ないし２３のいずれかに記載の組合せを含むテレコミュニケーションネットワーク。 25．請求項１８ないし２３のいずれかに記載の組合せを含む移動テレコミュニケーションネットワークのベーストランシーバステーション。 26．上記所定の時間周期はＧＳＭタイムスロットである請求項１５及び２５に記載のベーストランシーバステーション。 27．上記第１回路は、上記移動テレコミュニケーションネットワークのステーションからデータを受け取るように構成され、そして上記第２回路は、上記ベーストランシーバステーションのデジタル信号プロセッサに接続される請求項２５又は２６に記載のベーストランシーバステーション。 28．請求項１８ないし２３のいずれかに記載の組合せを含む移動テレコミュニケーションネットワークの移動ステーション。 29．データを受信するための方法において、第１クロック信号を使用して上記データを第１受信手段へ調時供給し、第２クロック信号を使用して上記データを第２受信手段へ調時供給し、第１及び第２のクロック信号は同じ周波数を有するが、互いに位相がシフトされており、上記受信手段の少なくとも一方が上記データを正しく受信したかどうか決定し、そしてこの決定段階でなされた決定に基づいて上記受信手段の一方の出力をイネーブルする、という段階を含むことを特徴とする方法。