EP3539148A1 - Mos-bauelement, elektrische schaltung sowie batterieeinheit für ein kraftfahrzeug - Google Patents

Mos-bauelement, elektrische schaltung sowie batterieeinheit für ein kraftfahrzeug

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EP3539148A1
EP3539148A1 EP17768094.9A EP17768094A EP3539148A1 EP 3539148 A1 EP3539148 A1 EP 3539148A1 EP 17768094 A EP17768094 A EP 17768094A EP 3539148 A1 EP3539148 A1 EP 3539148A1
Authority
EP
European Patent Office
Prior art keywords
single layer
mos device
gate element
channel region
layer
Prior art date
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Pending
Application number
EP17768094.9A
Other languages
English (en)
French (fr)
Inventor
Joachim Joos
Walter Von Emden
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
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Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
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Pending legal-status Critical Current

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    • Y02T10/70—Energy storage systems for electromobility, e.g. batteries

Definitions

  • the present invention relates to a MOS device, an electrical
  • the accumulator technology is one of the key elements for electromobility.
  • Critical here are mainly the storage density, which is reflected directly in the range of the vehicles and the handling of
  • a MOS component with a gate element and a channel region wherein between the gate element and the channel region an electrically insulating layer is arranged which consists of at least three individual layers, wherein a first single layer of an electrically insulating material adjacent to the gate element is a second single layer adjacent neither to the gate nor to the channel region is a memory layer which is for permanently storing charges, and a third adjacent to the channel region
  • Single layer consists of an electrically insulating material.
  • the MOS device is characterized in that the entirety of the between the
  • a MOS component is understood to mean a metal-oxide-semiconductor component, "metal oxide semiconductor”, for example a MOSFET, ie a “metal oxide semiconductor field effect transistor”, or a MOS diode. Also conceivable are further, possibly multifunctional components, which however have at least one section according to the invention with the disclosed function.
  • a gate element is understood in particular to mean a component or a section of the component or of a component which, when a voltage is applied to the gate element or when a change is made to the component
  • Gate element applied voltage causes a change in the conductivity from source to drain of the MOS device.
  • a channel region is understood to mean, in particular, a segment made of a doped semiconductor material, the conductivity of which is determined by applying a
  • an equivalent oxide thickness EOT is meant a quantity indicating the insulating effect of a dielectric in the unit of a layer thickness of silicon oxide.
  • the actual layer thickness d mat is modified via the ratio of the electric field constant ⁇ ⁇ of the relevant material to the electrical field constant s r SiO 2 of the silicon oxide as a factor:
  • the MOS component according to the invention for example a MOSFET or power MOSFET or power MOSFET with a low channel resistance and the low battery voltage adapted to the battery cell to be protected, can be used as a fuse or short-circuit element for the battery cell.
  • the device has a charge storage layer, which traps charges, so trap and store, and thus the threshold voltage of the transistor, so the voltage at which the MOSFET switches, can change.
  • Memory layer can change the threshold voltage of the MOSFET. If the charge introduced is sufficiently large, then the sign of the threshold voltage and thus the characteristic of the component can change in the state without voltage applied to the gate.
  • the formula applies: where AV thiNnit the difference of the threshold voltage to the threshold voltage in the neutral state as a function of the charge introduced into the storage layer, that is usually in the nitride layer, N nit , d topox is the thickness of Topoxids, ie the third single layer, d nit is the thickness of the nitride layer or storage layer, ie the second single layer and ⁇ 0 , s r SiO 2 and s rinit are the known electrical field constants for the vacuum, silicon oxide and silicon nitride. Of course, if the storage layer is not silicon nitride, the material constants of the corresponding material must be used for the calculation.
  • the MOS component according to the invention has the advantage that, for the first time, a long-term stable short-circuit switch, which can also be referred to as antifuse, is available. It can be used for example as a battery backup.
  • the MOS component in particular a MOSFET, can be converted from a "normally-off" state, that is to say a self-blocking state, in which the component is in so-called enhancement mode, by manipulating the memory layer into a "normally-on" state.
  • both states are long-term stable over many years and not dependent on a permanent power supply.
  • a normally-off device can thus be a permanently conductive
  • Component for example, to a so-called self-retaining
  • the memory layer can be applied by application or by a programming voltage applied to the gate element, for example in the form of a programming pulse
  • Removal of charge can be manipulated such that the MOS device changes from the blocking to the conductive state, thus allowing a controlled discharge of the battery cell.
  • a total equivalent oxide thickness of all individual layers arranged between the gate element and the channel region is between 15 nm and 25 nm, preferably between 18 nm and 22 nm, particularly preferably between 19 nm and 21 nm.
  • the equivalent oxide thickness of the entire insulating layer is directly related to the required gate voltages as well as to the
  • the first single layer and the third single layer can each be made out
  • Silicon oxide (S1O2) and the second single layer may be silicon nitride (S13N4). Both substances are well known from the prior art, so it will not be discussed further here.
  • Other materials for the insulating single layers such as
  • the second single layer is designed as a floating gate. It can then consist of polysilicon. Whether an execution of the second single layer, so the memory layer, as a floating gate
  • Polysilicon or as described above of silicon nitride is preferable depends on the specific application. Both variants entail different required layer thicknesses and dopings, which can lead to different channel resistances. Usually a low channel resistance is preferred.
  • the second single layer has a thickness between 8 nm and 12 nm, preferably between 9 nm and 11 nm, particularly preferably between 9.5 nm and 10.5 nm.
  • a thickness between 8 nm and 12 nm, preferably between 9 nm and 11 nm, particularly preferably between 9.5 nm and 10.5 nm.
  • the tunneling process may advantageously be Fowler-Nordheim tunneling. It is then not necessary that charges, ie electrons or holes, tunnel through the complete energy barrier of the respective insulating layer, but the band diagram is already slightly bent by the application of a voltage at the gate, so that the effective barrier for the charges is reduced.
  • Fowler-Nordheim tunnels usually start at a voltage of about 10 MV / cm.
  • the programming voltage is configured in the form of a voltage pulse. This is not a permanent one Voltage source necessary, but the voltage pulse can be kept for example in the form of a charged capacitor.
  • Voltage pulse for example, have a length between 100 ⁇ and 1 ms and have a voltage with an amount between 5 V and 20 V.
  • a programming voltage in the form of a voltage pulse having a length between 100 ⁇ and 1 ms may be sufficient to change the charge in the second single layer by a tunneling current such that the MOS device permanently changes from a blocking state to a conducting state or vice versa. The essential to the invention switching process can thus be easily triggered.
  • the MOS component transitions from a normal-off state to a normally-on state by the tunneling.
  • the device can thus bring about a controlled short circuit, for example a defective battery cell, which then leads to the slow discharge of the battery cell.
  • An alternative embodiment advantageously provides that the second individual layer is electrically pre-charged in a delivery state of the MOS component. It is then possible with advantage that stored in the second single layer
  • Charges can be released by applying a voltage to the gate element. This process is referred to as "detrapping.”
  • the memory layer for switching the device is not charged but discharged, which may be advantageous when it is desired to specifically tunnel electrons or holes, due to the different effective Masses can lead to significant changes in the required programming voltage and other parameters.
  • the precharging of the floating gate with electrons may be due to negative voltage at the gate during the final measurement, ie in a test step during the
  • the native threshold voltage which is less than 0 V, is increased by injection, for example, to 3 to 5 volts.
  • a development of the invention provides that the first intermediate layer is thinned out in at least one area, so that charges can be injected into the second single layer through the thinned area. In this way an anisotropy of the tunnel barrier can be achieved. It is then easier for the charges to tunnel into the storage layer than to tunnel out of it. The temporal stability of the "self-retaining" state, ie the conductive state, is thus increased.
  • an electrical circuit with an ASIC that is to say an application-specific integrated circuit, or "custom chip”, and a MOS component according to the invention are also proposed
  • the ASIC can be used to determine the state of the to monitor the battery cell to be protected.
  • the ASIC If the ASIC detects a fault condition, it can initiate the triggering of the anti-fuse so that the battery cell is discharged in a controlled manner.
  • the ASIC can serve as the programming pulse
  • the ASIC may have a charge storage for this purpose.
  • An amount of charge large enough to hold a sufficient amount of charge in the charge storage may be stored in the charge storage
  • the charge storage device may be, for example, a capacitor or a small battery.
  • the MOS component is a power MOSFET.
  • Such power MOSFETs are characterized by a low channel resistance and can be used practically in the automotive industry in particular. It is particularly advantageous if the MOS component can be used as an antifuse or as an anti-fuse.
  • Such a device fulfills the purpose of creating an opportunity with the help of an electronic component to establish a conductive connection in the event of a fault.
  • FIG. 1 shows a schematic cross section through a first embodiment of a MOS component according to the invention
  • Figure 2 shows a schematic cross section through a second embodiment of a MOS component according to the invention
  • FIG. 3 shows a schematic cross section through a third exemplary embodiment of a MOS component according to the invention
  • FIG. 4 shows a schematic cross section through a fourth exemplary embodiment of a MOS component according to the invention
  • FIG. 5 shows a MOS component according to the invention during precharging of the storage layer
  • FIG. 6 shows a MOS component according to the invention during the discharge of the storage layer
  • FIG. 7 shows a schematic band diagram for an exemplary embodiment in FIG
  • FIG. 8 shows a schematic band diagram for a SONOS-type embodiment in the state with a charged memory layer
  • FIG. 9 shows a schematic band diagram for a TANOS-type embodiment in the state with uncharged storage layer
  • FIG. 10 shows a schematic band diagram for a TANOS-type embodiment in the state with a charged memory layer
  • FIG. 11 shows a schematic cross section through a fifth exemplary embodiment of a MOS component according to the invention in the form of a trench MOSFET
  • FIG. 12 shows a circuit diagram with a MOS component according to the invention and an ASIC in the normal state
  • Figure 13 is a circuit diagram with a MOS device according to the invention and an ASIC during the switching of the MOS device, and
  • Figure 14 is a circuit diagram with a MOS device according to the invention and an ASIC after the switching of the MOS device.
  • FIG. 1 shows a MOS component 2 according to the invention in the form of a MOSFET.
  • This may be, for example, a DMOS ("double-diffused metal-oxide semiconductor field effect transistor"), UMOS ("v-grooved MOS field-effect transistor”) or a field-plate-based
  • MOSFET act acts.
  • the lower part of the figure shows the classical structure of an npn MOSFET.
  • npn MOSFET it is also possible to construct a pnp MOSFET according to the invention. The sign of all dopings and voltages is then inverted and the type of majority charge carriers changes accordingly.
  • Essential for the invention is the stapeiförmige layer structure between that from the source and drain regions 4 and 6, the body region 8 and the Drift zone 10 existing active semiconductor region and the gate element 12.
  • This range consists in the illustrated and simplest possible case according to the invention of three individual layers, namely a first single layer 14, which may be referred to as bottom oxide, a second single layer 16, which may be referred to as a storage layer, and a third single layer 18, which may be referred to as top oxide.
  • Bottom oxide 14 is made thicker than the top oxide 18. This is a significant difference to the design of known MOSFETs in nonvolatile memory chips, which is otherwise similar. This is due to the fact that in the
  • the memory layer 16 is loaded and unloaded from the gate element 12, whereas access to the memory layer in the case of the known non-volatile memory chips occurs from the channel region.
  • Figure 2 shows an embodiment analogous to the MOS component 2 shown in Figure 1 with a concrete embodiment of the thicknesses of the three
  • the first single layer 14, so the bottom oxide is relatively thick with a thickness of 10 nm and consists of silicon oxide.
  • the second single layer 16, ie the memory layer consists of silicon nitride and likewise has a thickness of 10 nm.
  • the third single layer 18, ie the top oxide again consists of silicon oxide and has a relatively small thickness of 5 nm in order to allow the tunneling of charge carriers through the third single layer.
  • EOT equivalent oxide thickness
  • the MOSFET 2 is manufactured using SONOS technology, ie it has a "silicon-oxide-nitride-oxide-silicon” stack, the first "silicon” referring to the gate electrode, which is usually made of polysilicon, ie heavily doped polycrystalline silicon, is made.
  • the newer TANOS technology is also possible, in this case a "tantalum nitride-alumina (silicon) nitride-oxide-silicon” stack is used, the gate material is tantalum nitride and the top oxide is alumina has technical advantages, for example because of the high work function of the
  • Trigger voltage and a shorter trigger pulse allows.
  • Provision of the programming pulse or the trigger pulse required energy storage which may be integrated, for example, in an ASIC, then may be smaller.
  • Figure 3 shows a variant in which the storage layer not as
  • the floating gate 20 is made of polysilicon and is completely electrically isolated from the other active elements such as source region 4, drain region 6 or gate element 12.
  • the thicknesses of the bottom oxide 14 and the top oxide 18 in the case shown here correspond to those shown in FIG.
  • Embodiment but may also differ from the values described there.
  • FIG. 4 shows a variation of the exemplary embodiment illustrated in FIG. 3, in which the top oxide 18 is thinned out in a region 22. The thinned
  • Region 22 is filled by an injection tip 24 of the gate element 12, which is usually made of metal or polysilicon.
  • FIG. 5 shows the embodiment from FIG. 3 during precharging. In this case, by a magnitude relatively large charging voltage of -20 V in the example shown, which is applied to the gate element 12, the
  • Tunneling probability for electrons 22 increased such that a
  • MOSFET is to be put in a non-conductive state.
  • Figures 7 to 10 show schematic band diagrams of the respective first to third individual layers 14, 16 and 18 with the lower edges of the valence band 38 and the upper edges of the conduction band 40.
  • the figures 7 and 8 show a MOS device in SONOS design and Figures 9 and 10, a MOS device in TANOS design.
  • FIGS. 7 and 9 each show the state in which no voltage is applied to the gate 12.
  • FIGS. 8 and 10 show the state in which during the
  • Programming pulse a programming voltage, for example, +5 V, is applied to the gate 12.
  • the bands 38, 40 respectively bend and allow holes 42 to tunnel into the storage layer 16 where they accumulate as positive charges.
  • FIG. 11 shows a variant embodiment as a vertical trench MOSFET 26.
  • the drain region 6 is arranged here in the lower region of the figure. Furthermore, the source region 4, the body region 8, the gate element 12 and the
  • Field plate 26 can be seen.
  • the layer structure between the gate element 12 and the channel region 10 is relevant to the invention. This in turn consists of a first single layer 14, a second single layer 16 and a third single layer 18. The three individual layers 14, 16 and 18
  • the second single layer 16 is in turn designed as a silicon nitride layer.
  • a floating gate would be just as possible here.
  • Top oxide layer 18 deposited. The trench geometry changes only slightly.
  • the changed threshold voltage due to higher EOT can be due to the
  • FIG. 12 shows a circuit diagram for a MOS component according to the invention in the form of a MOSFET 2. This is connected in series with the battery or a battery cell 28 to be protected. A separate circuit in the form of an ASIC 30 is used to monitor the state of the battery cell 28. In case of failure of the battery cell 28 is in the ASIC 30 has its own smaller
  • Charge storage 32 for example in the form of a capacitor integrated. This gives, as shown in Figure 13, upon detection of a fault condition of
  • Battery cell 28 a switching or trigger pulse 34 to the MOSFET 2 from. Due to the external short circuit by means of the MOSFET 2 or by the fault condition of the battery cell 28 itself, the voltage on the ASIC 30 and the charge storage 32 now drops, so that no signal can be generated here. This is shown in FIG. The storage load of
  • charge storage 32 is sufficient enough to trigger a trigger pulse 34 of the required size.
  • the trigger pulse 34 By the trigger pulse 34, the MOSFET 2 is turned on and the injection described above takes place. This sometimes happens very fast, for example in a time between 100 ⁇ and 1 ms, similar to known chargeable trapping memories.
  • Trigger pulse 34 remains due to breakdown of the ASIC power supply the MOSFET 2 is turned on by the injected holes in the memory layer, so it is in the depletion mode.
  • the ONO or ANO construction (oxide-nitride-oxide or
  • Alumina-nitride-oxide ensures that the charge is permanent in the
  • Charge storage 32 remains and thus remains on for life. A permanent short circuit of the battery cell 28 in case of failure is guaranteed.

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Abstract

Es wird ein MOS-Bauelement (2) mit einem Sourcebereich (4), einem Drainbereich (6), einem Bodybereich (8), einem Kanalbereich (10) und einem Gateelement (12) vorgeschlagen, wobei der Kanalbereich (10) und das Gateelement (12) elektrisch durch eine Gesamtheit von zumindest drei Einzelschichten in Form einer ersten Einzelschicht (14), einer zweiten Einzelschicht (16) und einer dritten Einzelschicht (18) voneinander isoliert werden. Die zweite Einzelschicht (16) ist dabei derart ausgestaltet, dass sie dauerhaft elektrische Ladungen speichern kann. Die zwischen dem Kanalbereich (10) und der zweiten Einzelschicht (16) angeordnete dritte Einzelschicht (18) weist dabei eine größere äquivalente Oxiddicke auf als die zwischen der zweiten Einzelschicht (16) und dem Gateelement (12) angeordnete erste Einzelschicht (14).

Description

Beschreibung Titel
MOS-Bauelement, elektrische Schaltung sowie Batterieeinheit für ein Kraftfahrzeug
Die vorliegende Erfindung betrifft ein MOS-Bauelement, eine elektrische
Schaltung sowie eine Batterieeinheit für ein Kraftfahrzeug mit einem solchen MOS-Bauelement.
Stand der Technik
Für zukünftige Elektromobilitätskonzepte ist die Verfügbarkeit sicherer und hochbelastbarer Akkumulatortechnik von großer Bedeutung. Während
Elektromotoren und sonstige Fahrzeugtechnologie in ihrer Entwicklung bereits weit fortgeschritten und in zufriedenstellender Qualität verfügbar sind, stellt sich die Akkumulatortechnik als eines der Schlüsselelemente für die Elektromobilität dar. Kritisch sind hier hauptsächlich die Speicherdichte, die sich unmittelbar in der Reichweite der Fahrzeuge niederschlägt sowie das Handling der
Energiespeicher. Bei vertretbarem Gesamtgewicht erreichen elektrisch
angetriebene Fahrzeuge wegen der begrenzten Kapazität der Akkumulatoren deutlich kleinere Reichweiten, als Fahrzeuge mit Verbrennungsmotor. Darüber hinaus sind die Produktionskosten für elektrisch angetriebene Fahrzeuge derzeit noch deutlich höher als für herkömmliche Kraftfahrzeuge mit
Verbrennungsmotor.
Neben der Erhöhung der Speicherdichte und der gleichzeitigen Reduktion der Kosten ist die funktionale Sicherheit der Batterien von entscheidender Bedeutung für den flächendeckenden Einsatz im Automobil. Kommt es zu einem internen Kurzschluss der Batterie, sei es durch mechanische Beschädigung oder durch Dendritenwachstum, ist eine kontrollierte Entladung der Batterie
wünschenswert, damit eine unkontrollierte Energiefreisetzung nicht zu
Explosionen, Rauch- oder Flammentwicklung führen kann. Es ist daher wünschenswert, eine Möglichkeit zu schaffen, im Fehlerfall eine kontrollierte Entladung der betroffenen Akkumulatorzelle herbeizuführen. Bisher stehen hierfür thermo-/mechanische Antifuse-Lösungen, in welchen
beispielsweise durch Pyrotechnik oder Durchschmelzen langzeitstabile
Kurzschlüsse generiert werden, zur Verfügung. Elektronische, die die
erforderliche Nonvolatilität aufweisen, sind hingegen bisher nicht verfügbar.
Offenbarung der Erfindung
Erfindungsgemäß wird ein MOS-Bauelement mit einem Gateelement und einem Kanalbereich zur Verfügung gestellt, wobei zwischen dem Gateelement und dem Kanalbereich eine elektrisch isolierende Schicht angeordnet ist, welche aus zumindest drei Einzelschichten besteht, wobei eine an das Gateelement angrenzende erste Einzelschicht aus einem elektrisch isolierenden Material besteht, eine weder an das Gateelement noch an den Kanalbereich grenzende zweite Einzelschicht eine Speicherschicht ist, welche zum dauerhaften Speichern von Ladungen ist, und eine an den Kanalbereich angrenzende dritte
Einzelschicht aus einem elektrisch isolierenden Material besteht. Das MOS- Bauelement zeichnet sich dadurch aus, dass die Gesamtheit der zwischen dem
Kanalbereich und der zweiten Einzelschicht angeordneten Einzelschichten eine höhere effektive Oxiddicke aufweist als die Gesamtheit der zwischen der zweiten Einzelschicht und dem Gatebereich angeordneten Einzelschichten. Unter einem MOS-Bauelement wird dabei ein Metall-Oxid-Halbleiter-Bauelement, engl.„Metal Oxide Semiconductor", beispielsweise ein MOSFET, also ein„Metal Oxide Semiconductor Field Effect Transistor", oder eine MOS-Diode, verstanden. Denkbar sind auch weitere, möglicherweise multifunktionale Bauelemente, die aber zumindest einen erfindungsgemäßen Abschnitt mit der offenbarten Funktion aufweisen.
Unter einem Gateelement wird insbesondere ein Bauelement oder ein Abschnitt des Bauteils oder eines Bauelements verstanden, welcher bei Anlegen einer Spannung an das Gateelement oder bei einer Änderung einer an das
Gateelement angelegten Spannung eine Änderung der Leitfähigkeit von Source nach Drain des MOS-Bauelements bewirkt. Unter einem Kanalbereich wird insbesondere ein Abschnitt aus einem dotierten Halbleitermaterial verstanden, dessen Leitfähigkeit durch Anlegen einer
Spannung an das Gateelement geändert werden kann. Dabei wird eine
Raumladungszone mit starker Inversion geschaffen, ein n-leitender Bereich wird dadurch p-leitend und umgekehrt.
Unter einer äquivalenten Oxiddicke EOT wird eine Größe verstanden, die die isolierende Wirkung eines Dielektrikums in der Einheit einer Schichtdicke von Siliziumoxid angibt. Konkret wird dabei die tatsächliche Schichtdicke dmat über das Verhältnis der elektrischen Feldkonstante ενιΊηαΐ des betreffenden Materials zur elektrischen Feldkonstante sr Si02 des Siliziumoxids als Faktor modifiziert:
Das erfindungsgemäße MOS-Bauelement, beispielsweise ein MOSFET beziehungsweise Power-MOSFET oder Leistungs-MOSFET mit niedrigem Kanalwiderstand und an die abzusichernde Batteriezelle angepasster, gegebenefalls niedriger Sperrspannung kann als Sicherungs- beziehungsweise Kurzschluss-Element für die Batteriezelle verwendet werden. Das Bauelement weist eine Ladungsspeicherschicht auf, welche Ladungen trappen, also einfangen und speichern, und damit die Einsatzspannung des Transistors, also die Spannung, bei der der MOSFET schaltet, ändern kann.
Durch das Einbringen oder Abziehen von elektrischer Ladung in die
Speicherschicht lässt sich die Einsatzspannung des MOSFET ändern. Ist die eingebrachte Ladung ausreichend groß, so kann sich das Vorzeichen der Einsatzspannung und somit die Charakteristik des Bauelements im Zustand ohne an das Gate angelegte Spannung ändern. Es gilt die Formel: wobei AVthiNnit die Differenz der Einsatzspannung zur Einsatzspannung im neutralen Zustand in Abhängigkeit von der in die Speicherschicht, üblicherweise also in die Nitridschicht, eingebrachten Ladung Nnit ist, dtopox ist die Dicke des Topoxids, also der dritten Einzelschicht, dnit ist die Dicke der Nitridschicht beziehungsweise Speicherschicht, also der zweiten Einzelschicht und ε0, sr Si02 und srinit sind die bekannten elektrischen Feldkonstanten für das Vakuum, Siliziumoxid und Siliziumnitrid. Falls die Speicherschicht nicht aus Siliziumnitrid besteht, müssen natürlich die Materialkonstanten des entsprechenden Materials zur Berechnung verwendet werden.
Vorteile der Erfindung Das erfindungsgemäße MOS-Bauelement hat den Vorteil, dass erstmals ein langzeitstabiler Kurzschlussschalter, der auch als Antifuse bezeichnet werden kann, verfügbar ist. Es kann beispielsweise als Batteriesicherung verwendet werden. Das MOS-Bauelement, insbesondere ein MOSFET, kann aus einem „normally-off'-Zustand, also einem selbstsperrenden Zustand, in dem sich das Bauelement im sogenannten enhancement mode befindet, durch Manipulation der Speicherschicht in einen„normally-on"-Zustand, also einen selbstleitenden Zustand, in dem sich das Bauelement im sogenannten depletion mode befindet, überführt werden, oder umgekehrt. Beide Zustände sind über viele Jahre langzeitstabil und nicht auf eine dauerhafte Stromversorgung angewiesen. Ein im Normalzustand sperrendes Bauelement kann somit zu einem dauerhaft leitenden
Bauelement werden, beispielsweise zu einem sogenannten self-retaining
MOSFET.
Wird an einer Batteriezelle eine Fehlfunktion festgestellt, so kann durch eine an das Gateelement angelegte Programmierspannung, beispielsweise in Form eines Programmierimpulses, die Speicherschicht durch Aufbringen oder
Abziehen von Ladung derart manipuliert werden, dass das MOS-Bauelement vom sperrenden in den leitenden Zustand wechselt und somit eine kontrollierte Entladung der Batteriezelle ermöglicht. Ist die Ladung der Speicherschicht erst einmal geändert ist das System nicht mehr von einer externen Spannungsquelle abhängig, was im Fall eines Sicherungssystems für defekte Batteriezellen unabdingbar ist, da die Fehlerquelle auch die entsprechende externe
Spannungsquelle beeinflussen könnte. Ein erfindungsgemäßer Kurzschluss-MOSFET in der genannten Batterie-
Anwendung muss sicher über die gesamte Lebensdauer niederohmig sein, ohne, dass eine externe Stromversorgung zur Verfügung steht, da die Batterie als Leistungsquelle entweder zerstört sein oder wegen des Kurzschlusses am externen MOSFET einen sehr niedrigen Spannungsabfall aufweisen kann, aus welchem sich mittels Ladungspumpen kein Schaltsignal mehr erzeugen lässt. Auch bei vollständiger Entladung der Batterie einige Zeit nach dem Fehlerfall bleibt der erfindungsgemäße SR (self-retaining) MOSFET eingeschaltet und kann, beispielsweise bei einer Serienschaltung einzelner Batteriezellen eine sichere Überbrückung der Zelle gewährleisten. Mögliche Einsatzgebiete der Erfindung sind Lithium-Ionen Batterien
beispielsweise für Elektroautos, Hybridautos, aber auch für Werkzeuge oder Consumer-Elektroartikel, für Bleiakkumulatoren, Lithium-Polymer-Akkumulatoren, Lithium-Eisen-Phosphat-Akkumulatoren oder Lithium-Titanat-Akkumulatoren, sowie allgemein für Energiespeicher, insbesondere im Feld der Elektromobilität und Leistungselektronik. Die funktionale Sicherheit der Batterietechnik in den genannten Einsatzgebieten kann so erhöht werden.
In einer vorteilhaften Ausgestaltung ist vorgesehen, dass eine gesamte äquivalente Oxiddicke aller zwischen dem Gateelement und dem Kanalbereich angeordneten Einzelschichten zwischen 15 nm und 25 nm, vorzugsweise zwischen 18 nm und 22 nm, besonders bevorzugt zwischen 19 nm und 21 nm liegt. Eine derartige Ausgestaltung ist vorteilhaft für die Effizienz des Bauteils. Die äquivalente Oxiddicke der gesamten isolierenden Schicht steht dabei im direkten Zusammenhang mit den benötigten Gatespannungen sowie mit der
Spannungsfestigkeit des gesamten Bauteils.
Die erste Einzelschicht und die dritte Einzelschicht können jeweils aus
Siliziumoxid (S1O2) bestehen, und die zweite Einzelschicht kann aus Siliziumnitrid (S13N4) bestehen. Beide Stoffe sind aus dem Stand der Technik hinlänglich bekannt, sodass an dieser Stelle nicht näher darauf eingegangen wird. Andere Materialien für die isolierenden Einzelschichten wie beispielsweise
Aluminiumoxid (AI2O3) oder ein anderes Oxid mit einem hohen k-Wert sind ebenso wie alternative Materialien für die Speicherschicht natürlich ebenfalls möglich. Alternativ ist es möglich, dass die zweite Einzelschicht als Floating Gate ausgeführt ist. Sie kann dann aus Polysilizium bestehen. Ob eine Ausführung der zweiten Einzelschicht, also der Speicherschicht, als Floating Gate aus
Polysilizium oder wie weiter oben beschrieben aus Siliziumnitrid zu bevorzugen ist, hängt vom konkreten Anwendungsfall ab. Beide Varianten ziehen jeweils unterschiedliche benötigte Schichtdicken und Dotierungen nach sich, was zu unterschiedlichen Kanalwiderständen führen kann. Gewöhnlich ist hierbei ein niedriger Kanalwiderstand zu bevorzugen.
Vorteilhafterweise weist die zweite Einzelschicht eine Dicke zwischen 8 nm und 12 nm, bevorzugt zwischen 9 nm und 11 nm, besonders bevorzugt zwischen 9,5 nm und 10,5 nm auf. Eine solche Konfiguration ergibt ein vielseitig einsetzbares Bauteil. Für spezielle Einsatzzwecke können aber auch andere Schichtdicken vorteilhaft sein.
Für den Einsatz im Rahmen der Energieversorgung für ein Kraftfahrzeug ist es vorteilhaft, wenn beim Anlegen einer Programmierspannung an das Gateelement mit einem Betrag von 15 bis 25 V, bevorzugt von 18 bis 22 V, besonders bevorzugt von 19 bis 21 V Ladungen von dem Gateelement in die zweite
Einzelschicht oder von der zweiten Einzelschicht in das Gateelement tunneln, während gleichzeitig keine Ladungen von der zweiten Einzelschicht in den Kanalbereich oder von dem Kanalbereich in die zweite Einzelschicht tunneln. Spannungen im genannten Bereich sind einfach verfügbar, gleichzeitig aber hoch genug, um ein versehentliches Umschalten des Bauteils aus dem einen Zustand in den anderen zuverlässig auszuschließen.
Der Tunnelprozess kann vorteilhafterweise ein Fowler-Nordheim-Tunneln sein. Es ist dann nicht notwendig, dass Ladungen, also Elektronen oder Löcher, durch die vollständige Energiebarriere der jeweiligen isolierenden Schicht tunneln, sondern das Bänderdiagramm ist durch das Anlegen einer Spannung am Gate bereits etwas verbogen, sodass die effektive Barriere für die Ladungen reduziert wird. Fowler-Nordheim-Tunneln setzt in der Regel ab einer Spannung von etwa 10 MV/cm ein. In einer vorteilhaften Ausgestaltung der Erfindung ist die Programmierspannung in Form eines Spannungsimpulses ausgestaltet. Hierfür ist keine dauerhafte Spannungsquelle notwendig, sondern der Spannungsimpuls kann beispielsweise in Form eines aufgeladenen Kondensators bereitgehalten werden. Der
Spannungspuls kann beispielsweise eine Länge zwischen 100 με und 1 ms aufweisen sowie eine Spannung mit einem Betrag zwischen 5 V und 20 V haben. Eine Programmierspannung in Form eines Spannungsimpulses mit einer Länge zwischen 100 με und 1 ms kann ausreichen, um die Ladung in der zweiten Einzelschicht durch einen Tunnelstrom derart zu verändern, dass das MOS- Bauelement dauerhaft aus einem sperrenden Zustand in einen leitenden Zustand oder umgekehrt übergeht. Der erfindungswesentliche Schaltvorgang kann somit einfach ausgelöst werden.
Um eine kontrollierte Entladung einer Batteriezelle zu ermöglichen, ist es von Vorteil, wenn das MOS-Bauelement durch das Tunneln aus einem Normally-Off- Zustand in einen Normally-On-Zustand übergeht. Das Bauelement kann so einen kontrollierten Kurzschluss, beispielsweise einer defekten Batteriezelle, herbeiführen, der dann zur langsamen Entladung der Batteriezelle führt.
Eine alternative Ausgestaltung sieht mit Vorteil vor, dass die zweite Einzelschicht in einem Auslieferungszustand des MOS-Bauelements elektrisch vorgeladen ist. Es ist dann mit Vorteil möglich, dass in der zweiten Einzelschicht gespeicherte
Ladungen durch Anlegen einer Spannung an das Gateelement freigesetzt werden können. Dieser Vorgang wird als„Detrapping" bezeichnet. In diesem Fall wird die Speicherschicht zum Umschalten beziehungsweise Umprogrammieren des Bauelements dann nicht geladen, sondern entladen. Dies kann von Vorteil sein, wenn gewünscht wird, dass speziell Elektronen oder Löcher tunneln, was aufgrund der unterschiedlichen effektiven Massen zu deutlichen Veränderungen der benötigten Programmierspannung sowie sonstiger Parameter führen kann.
Das Vorladen des Floating Gates mit Elektronen kann durch negative Spannung am Gate während des Endmessens, also in einem Prüfschritt während der
Produktion, erreicht werden. Hierdurch wird die native Schwellspannung, die kleiner als 0 V ist, durch Injektion beispielsweise auf 3 bis 5 V erhöht. Im
Betriebsfall beziehungsweise im Einschaltfall des Bauelements wird ein
Rücktunnein der Elektronen zum Gate durch eine leichte positive Vorspannung des Gates erreicht, sodass das Bauelement zu niedrigeren Einsatzspannungen, die wiederum kleiner als 0 V sind, umprogrammiert wird und später auch ohne Gatespannung geöffnet bleibt.
Eine Weiterbildung der Erfindung sieht vor, dass die erste Zwischenschicht in zumindest einem Bereich ausgedünnt ist, sodass durch den ausgedünnten Bereich Ladungen in die zweite Einzelschicht injiziert werden können. Auf diese Weise kann eine Anisotropie der Tunnelbarriere erzielt werden. Es ist dann für die Ladungen einfacher, in die Speicherschicht hinein zu tunneln, als aus ihr heraus zu tunneln. Die zeitliche Stabilität des„self-retaining" Zustandes, also des leitenden Zustandes, wird so erhöht.
Erfindungsgemäß wird weiterhin eine elektrische Schaltung mit einem ASIC, also einer anwendungsspezifischen integrierten Schaltung, englisch„application- specific integrated circuit" oder auch "custom chip" genannt, und einem erfindungsgemäßen MOS-Bauelement vorgeschlagen. Der ASIC kann eingesetzt werden, um den Zustand der abzusichernden Batteriezelle zu überwachen.
Wenn der ASIC einen Fehlerzustand detektiert, kann er das Auslösen der AntiSicherung veranlassen, sodass die Batteriezelle kontrolliert entladen wird.
Insbesondere kann der ASIC den als Programmierpuls dienenden
Spannungspuls veranlassen oder bereitstellen, um das MOS-Bauelement umzuprogrammieren und so den gewünschten Kurzschluss herzustellen.
In einer vorteilhaften Weiterbildung kann der ASIC hierzu einen Ladungsspeicher aufweisen. In dem Ladungsspeicher kann eine Ladungsmenge gespeichert sein, die groß genug ist, um eine ausreichende Menge an Ladung in der
Speicherschicht des MOS-Bauelements zu platzieren, um ein Schalten des MOS-Bauelements in den leitenden Zustand zu erreichen. Der Ladungsspeicher kann beispielsweise ein Kondensator oder eine kleine Batterie sein.
Eine vorteilhafte Ausgestaltung der Erfindung sieht vor, dass das MOS- Bauelement ein Leistungs-MOSFET ist. Solche Leistungs-MOSFETs zeichnen sich durch einen geringen Kanalwiderstand aus und lassen sich besonders in der Automobilindustrie praktisch einsetzen. Von besonderem Vorteil ist es, wenn das MOS-Bauelement als Antifuse beziehungsweise als Anti-Sicherung verwendbar ist. Ein solches Bauelement erfüllt den Zweck, mit Hilfe eines elektronischen Bauteils eine Möglichkeit zu schaffen, im Störfall eine leitende Verbindung herzustellen.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben und in der Beschreibung beschrieben.
Zeichnungen
Ausführungsbeispiele der Erfindung werden anhand der Zeichnungen und der nachfolgenden Beschreibung näher erläutert. Es zeigen:
Figur 1 einen schematischen Querschnitt durch ein erstes Ausführungsbeispiel eines erfindungsgemäßen MOS-Bauteils, Figur 2 einen schematischen Querschnitt durch ein zweites Ausführungsbeispiel eines erfindungsgemäßen MOS-Bauteils
Figur 3 einen schematischen Querschnitt durch ein drittes Ausführungsbeispiel eines erfindungsgemäßen MOS-Bauteils,
Figur 4 einen schematischen Querschnitt durch ein viertes Ausführungsbeispiel eines erfindungsgemäßen MOS-Bauteils,
Figur 5 ein erfindungsgemäßes MOS-Bauelement während des Vorladens der Speicherschicht,
Figur 6 ein erfindungsgemäßes MOS-Bauelement während des Entladens der Speicherschicht, Figur 7 ein schematisches Bänderdiagramm für ein Ausführungsbeispiel in
SONOS-Bauweise im Zustand mit ungeladener Speicherschicht,
Figur 8 ein schematisches Bänderdiagramm für ein Ausführungsbeispiel in SONOS-Bauweise im Zustand mit geladener Speicherschicht, Figur 9 ein schematisches Bänderdiagramm für ein Ausführungsbeispiel in TANOS-Bauweise im Zustand mit ungeladener Speicherschicht,
Figur 10 ein schematisches Bänderdiagramm für ein Ausführungsbeispiel in TANOS-Bauweise im Zustand mit geladener Speicherschicht,
Figur 11 einen schematischen Querschnitt durch ein fünftes Ausführungsbeispiel eines erfindungsgemäßen MOS-Bauteils in Form eines Trench-MOSFETs, Figur 12 ein Schaltdiagramm mit einem erfindungsgemäßen MOS- Bauteil und einem ASIC im Normalzustand,
Figur 13 ein Schaltdiagramm mit einem erfindungsgemäßen MOS-Bauteil und einem ASIC während der Umschaltung des MOS-Bauteils, und
Figur 14 ein Schaltdiagramm mit einem erfindungsgemäßen MOS-Bauteil und einem ASIC nach dem Umschalten des MOS-Bauteils.
Ausführungsformen der Erfindung
In der Figur 1 ist ein erfindungsgemäßes MOS-Bauelement 2 in Form eines MOSFET gezeigt. Es kann sich dabei beispielsweise um einen DMOS (engl, „double-diffused metal-oxide semiconductor field effect transistor"), UMOS (engl, „v-groved MOS field-effect transistor") oder um einen feldplattenbasierten
MOSFET handeln. Im unteren Bereich der Figur ist der klassische Aufbau eines npn-MOSFET gezeigt. Der stark n-dotierte Sourcebereich 4 sowie der ebenfalls stark n-dotierte Drainbereich 6, der p-dotierte Bodybereich 8, der niederohmig mit dem Sourcebereich 4 verbunden ist, sowie der n-dotierte Kanalbereich 10, in dem sich bei Anlegen einer Spannung an das Gateelement 12 in Form einer Gateelektrode ein leitfähiger Kanal ausbildet. Anstatt eines npn-MOSFET ist es natürlich auch möglich, einen erfindungsgemäßen pnp-MOSFET zu konstruieren. Das Vorzeichen aller Dotierungen und Spannungen wird dann invertiert und die Art der Majoritätsladungsträger ändert sich entsprechend. Für die Erfindung wesentlich ist der stapeiförmige Schichtaufbau zwischen dem aus den Source- und Drainbereichen 4 und 6, dem Bodybereich 8 und der Driftzone 10 bestehenden aktiven Halbleiterbereich und dem Gatelement 12. Dieser Bereich besteht im dargestellten und erfindungsgemäß einfachst möglichen Fall aus drei Einzelschichten, nämlich einer ersten Einzelschicht 14, die als Bottomoxid bezeichnet werden kann, einer zweiten Einzelschicht 16, die als Speicherschicht bezeichnet werden kann, und einer dritten Einzelschicht 18, die als Topoxid bezeichnet werden kann. Es ist zu erkennen, dass das
Bottomoxid 14 dicker ausgeführt ist, als das Topoxid 18. Dies ist ein wesentlicher Unterschied zum Aufbau bekannter MOSFET in nichtflüchtigen Speicherchips, der ansonsten ähnlich ist. Dies ist der Tatsache geschuldet, dass im
erfindungsgemäßen MOS-Bauelement die Speicherschicht 16 vom Gateelement 12 aus be- und entladen wird, wohingegen der Zugriff auf die Speicherschicht bei den bekannten nichtflüchtigen Speicherchips vom Kanalbereich her passiert. Die erste Einzelschicht 14, also das Bottomoxid, soll hingegen effektiv
Elektronen-Injektion vom Kanalbereich 10 her unterdrücken.
Figur 2 zeigt ein Ausführungsbeispiel analog zu dem in Figur 1 gezeigten MOS- Bauelement 2 mit einer konkreten Ausgestaltung der Dicken der drei
Einzelschichten 14, 16 und 18. Die erste Einzelschicht 14, also das Bottomoxid, ist mit einer Dicke von 10 nm relativ dick und besteht aus Siliziumoxid. Die zweite Einzelschicht 16, also die Speicherschicht, besteht aus Siliziumnitrid und weist ebenfalls eine Dicke von 10 nm auf. Die dritte Einzelschicht 18, also das Topoxid, besteht wiederum aus Siliziumoxid und weist eine relativ geringe Dicke von 5 nm auf, um das Tunneln von Ladungsträgern durch die dritte Einzelschicht hindurch zu ermöglichen.
Ladungsträger, also entweder Elektronen oder Löcher, können so schon beim Anlegen von relativ geringen Spannungen an das Gateelement 12 aus dem Gateelement 12 in die Speicherschicht 16 oder aus der Speicherschicht 16 in das Gateelement 12 tunneln. Gleichzeitig ist die Dicke des Bottomoxids 18 groß genug, um ein Tunneln in beziehungsweise aus dem aktiven Halbleiterbereich durch das Bottomoxid hindurch zu verhindern. Es ergibt sich eine gesamte äquivalente Oxiddicke (equivalent oxide thickness, EOT) von etwa 20 nm.
Der MOSFET 2 ist in SONOS-Technologie hergestellt, weist also einen„Silizium- Oxid-Nitrid-Oxid-Silizium"-Stapel auf. Das erste„Silizium" bezieht sich dabei auf die Gateelektrode, die üblicherweise aus Polysilizium, also hochdotiertem polykristallinen Silizium, gefertigt ist. Als Alternative ist auch die neuere TANOS- Technologie möglich, in diesem Fall kommt ein„Tantalnitrid-Aluminiumoxid- (Silizium-)Nitrid-Oxid-Silizium"-Stapel zum Einsatz. Das Gatematerial ist dann Tantalnitrid und das Topoxid besteht aus Aluminiumoxid. Diese Alternative hat technische Vorteile, beispielsweise da durch die hohe Austrittsarbeit des
Gatematerials und die niedrige Barriere in das Valenzband des AI2O3
Löcherinjektion vom Gate gefördert wird, was wiederum eine niedrigere
Triggerspannung und einen kürzeren Triggerpuls ermöglicht. Der zur
Bereitstellung des Programmierpulses beziehungsweise des Triggerpulses benötigte Energiespeicher, der beispielsweise in einem ASIC integriert sein kann, kann dann kleiner ausfallen. Durch die Verwendung von Materialen wie AI2O3 und Tantalnitrid ist die Produktion derzeit aber noch aufwendiger als im herkömmlichen SONOS-Verfahren. Figur 3 zeigt eine Variante, bei der die Speicherschicht nicht als
Siliziumnitridschicht, sondern als sogenanntes Floating Gate 20 ausgeführt ist. Das Floating Gate 20 besteht aus Polysilizium und ist elektrisch vollständig von den anderen aktiven Elementen wie Sourcebereich 4, Drainbereich 6 oder Gateelement 12 isoliert. Die Dicken des Bottomoxids 14 und des Topoxids 18 entsprechen im hier gezeigten Fall dem in Figur 2 dargestellten
Ausführungsbeispiel, können aber auch von den dort beschriebenen Werten abweichen.
Figur 4 zeigt eine Variation des in Figur 3 dargestellten Ausführungsbeispiels, bei dem das Topoxid 18 in einem Bereich 22 ausgedünnt ist. Der ausgedünnte
Bereich 22 wird von einer Injektionsspitze 24 des Gateelements 12, das im Regelfall aus Metall oder Polysilizium besteht, ausgefüllt. Durch diese
Konstruktion wird das Tunneln von Ladungsträgern aus dem Gateelement 12 in die Speicherschicht vereinfacht, wohingegen die Wahrscheinlichkeit für den umgekehrten Tunnelvorgang aus der Speicherschicht 16 in das Gateelement 12 sich nur geringfügig ändert. Dies hat zur Folge, dass die Speicherschicht in Form des Floating Gates 20 leicht aufgeladen werden kann, die eingebrachte Ladung aber langfristig im Floating Gate 20 gespeichert werden kann. Zum Laden des Floating Gates 20 ist also eine betragsmäßig kleinere Spannung notwendig, als dies zum Entladen der Fall ist. Figur 5 zeigt das Ausführungsbeispiel aus Figur 3 während des Vorladens. Dabei wird durch eine betragsmäßig relativ große Ladespannung von im gezeigten Beispiel -20 V, die an das Gateelement 12 angelegt wird, die
Tunnelwahrscheinlichkeit für Elektronen 22 derart erhöht, dass ein
Nettoladungstransfer aus dem Gateelement 12 durch das Topoxid 18 in die
Speicherschicht, die hier wiederum als Floating Gate 20 ausgeführt ist, stattfindet. Wird die Ladespannung nun ausgeschaltet, verbleiben die Elektronen 22 im Floating Gate 20. Dieser Zustand ins Langzeitstabil und kann 10 Jahre oder länger andauern. Durch das Aufladen des Floating Gates 20 kann der MOSFET 2, der im neutralen Zustand leitfähig ist, also ein„normally on"-
MOSFET ist, in einen nichtleitenden Zustand gebracht werden.
In Figur 6 ist nun das Entladen des Floating Gates 20 dargestellt. Hierzu reicht eine relativ kleine Entladespannung von +5 V aus, die an das Gateelement 20 angelegt wird. Die Elektronen 22 tunneln nun wiederum durch das Topoxid 18 in das Gateelement 20. Die Speicherschicht in Form des Floating Gates 20 wird somit entladen und elektrisch wieder neutral. Der MOSFET 2 nimmt somit wieder seinen leitenden Zustand an und kann somit nach dem Entladen des Floating Gates 20 als Kurzschlusssicherung beziehungsweise Antifuse genutzt werden.
Die Figuren 7 bis 10 zeigen schematische Bänderdiagramme der jeweiligen ersten bis dritten Einzelschichten 14, 16 und 18 mit den unteren Kanten des Valenzbandes 38 und den oberen Kanten des Leitungsbandes 40. Die Figuren 7 und 8 zeigen dabei ein MOS-Bauelement in SONOS-Bauweise und die Figuren 9 und 10 ein MOS-Bauelement in TANOS-Bauweise. In den Figuren 7 und 9 ist jeweils der Zustand dargestellt, in dem keine Spannung am Gate 12 anliegt. In den Figuren 8 und 10 ist der Zustand dargestellt, in dem während des
Programmierpulses eine Programmierspannung, beispielsweise von +5 V, an dem Gate 12 angelegt ist. Die Bänder 38, 40 verbiegen sich jeweils und ermöglichen das Tunneln von Löchern 42 in die Speicherschicht 16, wo sie sich als positive Ladungen ansammeln.
Figur 1 1 zeigt eine Ausführungsvariante als vertikaler Trench-MOSFET 26. Der Drainbereich 6 ist hier im unteren Bereich der Figur angeordnet. Weiterhin sind der Sourcebereich 4, der Bodybereich 8, das Gateelement 12 sowie die
Feldplatte 26 zu erkennen. Wie auch beim in den Figuren 1 bis 6 gezeigten horizontalen MOSFET ist die Grundstruktur aus dem Stand der Technik hinlänglich bekannt. Erfindungsrelevant ist wiederum der Schichtaufbau zwischen dem Gateelement 12 und dem Kanalbereich 10. Dieser besteht wiederum aus einer ersten Einzelschicht 14, einer zweiten Einzelschicht 16 und einer dritten Einzelschicht 18. Die drei Einzelschichten 14, 16 und 18
übernehmen gemeinsam die herkömmlich von einer einzigen Schicht geleistete elektrische Isolation vom Gateelement 12 gegenüber dem Kanalbereich 10 und somit gegenüber dem gesamten aktiven Halbleiterbereich des Trench-MOSFET 26. Die zweite Einzelschicht 16 ist wiederum als Siliziumnitridschicht ausgeführt. Ein Floating Gate wäre hier aber ebenso möglich.
Zur Herstellung müssen die bekannten Prozesse nur wenig abgeändert werden. Dabei wird die von Trench-MOSFET bekannt Gate-Oxidation als Bottomoxid 14 verwendet. Anschließend werden jeweils eine Nitridschicht 16 und die
Topoxidschicht 18 abgeschieden. Die Trench-Geometrie ändert sich nur wenig.
Die veränderte Einsatzspannung aufgrund höherer EOT kann durch die
Bodydotierung ausgeglichen werden.
Figur 12 zeigt ein Schaltdiagramm für ein erfindungsgemäßes MOS-Bauteil in Form eines MOSFET 2. Dieser ist in Serie mit der abzusichernden Batterie beziehungsweise einer Batteriezelle 28 geschaltet. Eine separate Schaltung in Form eines ASIC 30 dient zur Überwachung des Zustandes der Batteriezelle 28. Im Fehlerfall der Batteriezelle 28 ist in dem ASIC 30 ein eigener kleiner
Ladungsspeicher 32, beispielsweise in Form eines Kondensators, integriert. Dieser gibt, wie in Figur 13 gezeigt, bei Detektion eines Fehlerzustandes der
Batteriezelle 28 einen Schalt- beziehungsweise Trigger-Impuls 34 an den MOSFET 2 ab. Durch den externen Kurzschluss mittels des MOSFET 2 oder durch den Fehlerzustand der Batteriezelle 28 selbst sinkt nun die Spannung am ASIC 30 und am Ladungsspeicher 32, sodass hier kein Signal mehr generiert werden kann. Dies ist in Figur 14 dargestellt. Die Speicherladung des
Ladungsspeichers 32 reicht aber sicher aus, um einen Triggerpuls 34 der benötigten Größe auszulösen. Durch den Triggerpuls 34 wird der MOSFET 2 eingeschaltet und die oben beschriebene Injektion findet statt. Dies geschieht mitunter sehr schnell, beispielsweise in einer Zeit zwischen 100 με und 1 ms, ähnlich wie bei bekannten chargetrapping Speichern. Nach Wegfall des
Triggerpulses 34 durch Zusammenbruch der ASIC-Spannungsversorgung bleibt der MOSFET 2 durch die injizierten Löcher in der Speicherschicht eingeschaltet, befindet sich also im Depletion Mode.
Die ONO- oder ANO-Konstruktion (Oxid-Nitrid-Oxid beziehungsweise
Aluminiumoxid-Nitrid-Oxid) stellt sicher, dass die Ladung dauerhaft im
Ladungsspeicher 32 verbleibt und damit über Lebensdauer eingeschaltet bleibt. Ein dauerhafter Kurzschluss der Batteriezelle 28 im Fehlerfall ist damit gewährleistet.

Claims

Ansprüche
1. MOS-Bauelement (2) mit einem Gateelement (12) und einem Kanalbereich (10), wobei zwischen dem Gateelement (12) und dem Kanalbereich (12) eine elektrisch isolierende Schicht angeordnet ist, welche aus zumindest drei Einzelschichten (14, 16, 18) besteht, wobei eine an das Gateelement (12) angrenzende erste
Einzelschicht (14) aus einem elektrisch isolierenden Material besteht, eine weder an das Gateelement (12) noch an den Kanalbereich (10) grenzende zweite Einzelschicht (16) eine Speicherschicht ist, welche geeignet zum dauerhaften Speichern von Ladungen ist, und eine an den Kanalbereich (10) angrenzende dritte Einzelschicht (18) aus einem elektrisch isolierenden Material besteht, dadurch gekennzeichnet, dass die Gesamtheit der zwischen dem Kanalbereich (10) und der zweiten
Einzelschicht (16) angeordneten Einzelschichten eine äquivalente Oxiddicke aufweist, die größer ist als die Gesamtheit der äquivalenten Oxiddicken der zwischen der zweiten Einzelschicht (16) und dem Gatebereich (12) angeordneten
Einzelschichten.
2. MOS-Bauelement (2) nach Anspruch 1 , wobei eine gesamte äquivalente Oxiddicke aller zwischen dem Gateelement (12) und dem Kanalbereich (10) angeordneten Einzelschichten (14, 16, 18) zwischen 15 nm und 25 nm, vorzugsweise zwischen 18 nm und 22 nm, besonders bevorzugt zwischen 19 nm und 21 nm liegt.
3. MOS-Bauelement (2) nach einem der Ansprüche 1 oder 2, wobei die zweite
Einzelschicht als Floating Gate (20) ausgeführt ist.
4. MOS-Bauelement (2) nach einem der vorstehenden Ansprüche, wobei die zweite Einzelschicht (16) eine Dicke zwischen 8 nm und 12 nm, bevorzugt zwischen 9 nm und 1 1 nm, besonders bevorzugt zwischen 9,5 nm und 10,5 nm aufweist.
5. MOS-Bauelement (2) nach einem der vorstehenden Ansprüche, wobei beim Anlegen einer Programmierspannung an das Gateelement (12) mit einem Betrag von 15 bis 25 V, bevorzugt von 18 bis 22 V, besonders bevorzugt von 19 bis 21 V Ladungen von dem Gateelement (12) in die zweite Einzelschicht (16) oder von der zweiten
Einzelschicht (16) in das Gateelement (12) tunneln, während gleichzeitig keine Ladungen von der zweiten Einzelschicht (16) in den Kanalbereich (10) oder von dem Kanalbereich (10) in die zweite Einzelschicht (16) tunneln.
6. MOS-Bauelement (2) nach einem der vorstehenden Ansprüche, wobei eine
Programmierspannung in Form eines Spannungsimpulses (34) mit einer Länge zwischen 100 με und 1 ms ausreicht, um die Ladung in der zweiten Einzelschicht (16) durch einen Tunnelstrom derart zu verändern, dass das MOS-Bauelement (2) dauerhaft aus einem sperrenden Zustand in einen leitenden Zustand oder umgekehrt übergeht.
7. MOS-Bauelement (2) nach einem der vorstehenden Ansprüche, wobei die zweite Einzelschicht (16) in einem Auslieferungszustand des MOS-Bauelements (2) elektrisch vorgeladen ist.
8. MOS-Bauelement (2) nach einem der vorstehenden Ansprüche, wobei das MOS- Bauelement (2) als Anti-Sicherung verwendbar ist.
9. Elektrische Schaltung (44) mit einem ASIC (30) und einem MOS-Bauelement (2) nach einem der vorstehenden Ansprüche.
10. Batterieeinheit für ein Kraftfahrzeug mit einem MOS-Bauelement (2) oder einer
elektrischen Schaltung (44) nach einem der vorstehenden Ansprüche.
EP17768094.9A 2016-11-11 2017-09-13 Mos-bauelement, elektrische schaltung sowie batterieeinheit für ein kraftfahrzeug Pending EP3539148A1 (de)

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