EP3087592A2 - Verfahren zur herstellung eines chipmoduls - Google Patents

Verfahren zur herstellung eines chipmoduls

Info

Publication number
EP3087592A2
EP3087592A2 EP14815258.0A EP14815258A EP3087592A2 EP 3087592 A2 EP3087592 A2 EP 3087592A2 EP 14815258 A EP14815258 A EP 14815258A EP 3087592 A2 EP3087592 A2 EP 3087592A2
Authority
EP
European Patent Office
Prior art keywords
contact
chip
material layer
carrier substrate
contact material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP14815258.0A
Other languages
English (en)
French (fr)
Inventor
Ghassem Azdasht
Thorsten Teutsch
Ricardo GEELHAAR
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Pac Tech Packaging Technologies GmbH
Original Assignee
Pac Tech Packaging Technologies GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pac Tech Packaging Technologies GmbH filed Critical Pac Tech Packaging Technologies GmbH
Priority to EP17151929.1A priority Critical patent/EP3236489A3/de
Publication of EP3087592A2 publication Critical patent/EP3087592A2/de
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828Etching
    • H01L21/4832Etching a temporary substrate after encapsulation process to form leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0618Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13022Disposition the bump connector being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251Disposition
    • H01L2224/2518Disposition being disposed on at least two different sides of the body, e.g. dual array
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73259Bump and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812Applying energy for connecting
    • H01L2224/8122Applying energy for connecting with energy being in the form of electromagnetic radiation
    • H01L2224/81224Applying energy for connecting with energy being in the form of electromagnetic radiation using a laser
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/819Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector with the bump connector not providing any mechanical bonding
    • H01L2224/81901Pressing the bump connector against the bonding areas by means of another connector
    • H01L2224/81903Pressing the bump connector against the bonding areas by means of another connector by means of a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/82005Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82035Reshaping, e.g. forming vias by heating means
    • H01L2224/82039Reshaping, e.g. forming vias by heating means using a laser
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92142Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92222Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49562Geometry of the lead-frame for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]

Definitions

  • the present invention relates to a method for producing a chip module having a carrier substrate and at least one arranged on the carrier substrate chip and a contact conductor arrangement for connecting Chipanschlus s vom with arranged on a contact side of the chip module connection scontakten, wherein the chip s vom provided with its with the Chipanschlus Front on the
  • Carrier substrate is fixed and subsequently carried out the formation of the contact conductor arrangement by structuring a contact material layer of the carrier substrate.
  • Chip modules which are often also termed "chip package” in technical terms, basically have a carrier substrate provided with a contact conductor arrangement and a chip which is received protected in a chip housing and which is contacted with the contact conductor arrangement via its chip contact surfaces to form a suitable arrangement for the outer contact of the chip module arrangement of connection contacts, wherein the connection contacts have a greater distance from each other than the chip pads and larger Have contact surfaces to facilitate the external contact of the chip module.
  • an adaptation of terminal contact arrangements of further chip modules or boards can be carried out by means of the contact conductor arrangement, so that the chip module can be contacted with the further chip module or the board without further rewiring.
  • the contact conductor arrangement can therefore also be regarded as an integrated "rewiring" of the chip module, which makes an external rewiring between chip modules to be contacted redundant
  • the special layout or the special, the chip module individualizing distribution of the external connection scontakte is also often referred to as so-called " footprint ".
  • Known methods for producing a chip module provide, for example, that s as a chip carrier sub strate of a dielectric material is used, which is provided with a contact conductor arrangement for forming the "internal rewiring", wherein after production of the contact conductor arrangement, the contacting of the chip on the chip carrier and then the formation of a chip housing the chip housing on the chip carrier takes place in that the chip is wrapped by a so-called “mold”, which in liq sigem
  • the inventive method has the features of claim 1.
  • the chip is fixed with its front side provided with chip pads on a contact material layer of a Suub strats.
  • the formation of the contact conductor arrangement is carried out by structuring the contact material of the carrier substrate. This eliminates the need to provide chip carriers which are already provided with a contact conductor arrangement. Rather, the formation of the contact conductor arrangement with a chip module individualizing footprint can be carried out together with the production of the chip module.
  • the arrangement of the chip on the carrier substrate takes place prior to the formation of the contact conductor arrangement.
  • the formation of the contact conductor arrangement takes place in that from the
  • Contact material formed carrier substrate is structured.
  • the fixation of the chip on the carrier substrate is effected by arranging the chip with its front side provided with chip connection surfaces on an adhesive coating of the contact material layer of the carrier substrate. Due to the adhesive coating of the carrier substrate, it is possible, for example, to dispense with providing the position of the chip on the carrier substrate defining recesses in the carrier substrate or the like.
  • the carrier substrate can be particularly easily configured with flat surfaces. It when the Suub strat is formed from a contact material film, which allows a particularly thin configuration of the carrier substrate formed from the contact material is particularly advantageous.
  • the contact material film can be provided to form the carrier substrate as a continuous material, whereby an automated inline production of the chip module is facilitated in large quantities, since the contact material film at the same time as an endless conveyor for a clocked Vormony in Stanfordsprozes s of the chip module can be used.
  • a contact material foil is used for the carrier substrate, which is already provided with an adhesive coating, so that it is not necessary to apply an adhesive coating in a separate process step preceding the loading of the carrier substrate with the chip.
  • connection contacts that make an electrically conductive connection between the contact conductor arrangement and the Chipanschlus s vom, done in a particularly simple manner.
  • the connection contacts can be formed by using a solder material as the contact material which is applied in the contact recesses.
  • solder material can be effected, for example, by means of a method in which molten solder material deposits are thrown onto the chip terminals accessible by means of the contact recesses.
  • contact material Another possibility to introduce contact material into the contact recesses, is to introduce the contact material by a deposition process in the contact recesses, in principle, both a galvanic deposition and an electroless deposition process is eligible, in which the contact material preferably by autocatalytic deposition, so for example by deposition of Nickel and / or gold.
  • autocatalytic deposition so for example by deposition of Nickel and / or gold.
  • contact material can be made prior to formation of the contact conductor arrangement contacting the Chipanschlus s vom with the Kunststoffmateriallage independent of the structuring of the contact material layer.
  • the provided with contact increases Chipanschlus s vom brought to rest against the contact material layer, and subsequently the connection of the Chipanschlus s vom with the contact material position by melting the contact increases.
  • the fixation of the chip on the carrier substrate can also take place simultaneously with the formation of the connection contact to the contact material layer.
  • a shell material is applied to the carrier substrate prior to formation of the contact conductor arrangement for forming an envelope material layer which houses the chip.
  • the Hüllmateriallage forms a support substrate from stiff support means, so that even in the case of the formation of the carrier substrate as a film material processing of the carrier substrate for structuring the contact material layer can be done without the flexibility of the carrier substrate would make the processing difficult.
  • the cladding material layer is provided from its upper side with at least one contact recess which exposes the contact material of the carrier substrate to form a contact surface on the contact material layer of the carrier substrate, through-contacting of the cladding material layer with direct contact with the contact conductor arrangement of the carrier substrate getting produced.
  • the contact recess can be filled with contact material to form a through-contact formed as a contact column, or a contact material introduced into the contact recess by a deposition process can be used to form a contact column.
  • a particularly thin design of the chip module is possible if the Hüllmateriallage is machined material from its upper side to expose a chip back material, such that the chip back and the contact column are arranged flush in a formed by the processing Hüllmaterialober Design.
  • a bit metallization can preferably be carried out. be introduced, which is subsequently provided with a contact material layer to electrically connect the back of the chip with the arranged on the chip front side contact conductor arrangement, so that s the back of the chip can be used as Anschlußs squares for an electric field.
  • the contact conductor material layer can be structured to form a chip backside contact conductor arrangement.
  • the base metalization can also be applied to the surface of the Hüllmateriallage before forming the contact recesses in Hüllmateriallage, and subsequently applied a contact material on the base metallization and to form a Chip backside contact conductor arrangement are structured.
  • the cladding material layer can be provided with at least one contact recess from its upper side which exposes the contact material to form a contact surface on the contact material layer of the carrier substrate, and subsequently the contact recess can Formation of the via with a contact column of contact material are filled.
  • the chip back side is first exposed by exposure of the enveloping material with laser radiation and subsequently a deposition of a Contact material is applied to the back of the chip to make contact between the back of the chip and the back of the chip contact layer.
  • FIGS. 14 to 21 show the production of a chip module according to a variant of the method in steps which follow one another in different steps;
  • FIGS. 22 and 23 show the formation of a bonding contact between chips and a carrier substrate via contact increases
  • FIG. 24 shows the laminate structure of a chip module before structuring the contact material layer
  • FIG. 25 shows the structuring of the contact material layer for forming the chip module
  • FIG. 26 shows the laminate structure of a chip module before structuring the contact material layer
  • FIG. 27 shows the structuring of the contact material layer for forming the chip module.
  • Fig. 1 shows as a starting point for carrying out the method the
  • the carrier substrate 30 is provided with an adhesive coating 32, which may be formed, for example, as a thermally activatable epoxy resin.
  • the coating is formed as an adhesive layer which is also independent of an activation and which can be provided with a peel-off paper or the like for handling or providing the carrier film so that the carrier film can also be provided, for example
  • an arrangement of at least one, in the present case a plurality of chip s 33, the s vom 34 are arranged with their downwardly directed Chipanschlus on the carrier substrate 30, wherein by the adhesive coating 32 one of the chips 33 positioning on the carrier substrate 30 positioning takes place.
  • the envelope material layer 35 is brought into abutment against the carrier substrate 30 under simultaneous action of pressure and temperature, whereby the material of the envelope material layer 35 is displaced by the chips 33, with the result that s, as in FIG. 3 shown, after completion of the lamination step, the chips 33 are embedded embedded in the Hüllmateriallage 35, so in particular the chip back sides 36 of the chips 33 through the Material of Hüllmateriallage 35 are covered.
  • the material of Hüllmateriallage 35 is chosen in its composition so that the thermal expansion coefficient of the shell material is as close as possible to the thermal expansion coefficient of the contact material 3 1 of the support substrate 30.
  • this can be achieved by sufficiently adding a silicon oxide to the epoxy material of the coating material as a filler, for example by means of which a thermal expansion coefficient in the range of 7 to 8 K -1 can be achieved, which corresponds to the thermal expansion coefficient of copper,
  • an essential component of the contact material is 3 1 and has a thermal expansion coefficient of about 16 K "1 , is not so far apart that s after curing of Hüllmateriallage 35 delamination between the Hüllmateriallage 35 and the support substrate 30 would have to be counted ste , Rather, the remaining after curing flexibility of the
  • Envelope material 35 sufficient to compensate for the difference in the expansion coefficient can.
  • contact recesses 38 are formed in the envelope material layer 35 from an upper side 37 of the envelope material layer 35, exposing the contact material 3 1 of the carrier substrate 30 to form an inner contact surface 39.
  • the formation of the contact recesses 38 can be effected by applying the upper side 37 of the Hüllmateriallage 35 with laser radiation.
  • Contact recesses 38 with a contact material 40, which are deposited, for example, autocatalytically on the contact surfaces 39 can, preferably before deposition of the contact material 40 on the contact surfaces 39, a seeding of the contact surfaces 39 can be done with zincate or palladium example, to the adhesion between the deposited on the contact surface 39 contact material 40 and the contact surface 39 to verbes fibers.
  • the contact material 40 is preferably a matching with the contact material 3 1, at least predominantly copper having material composition selected.
  • a subsequent method step preferably after the preceding formation of a base metallization 44 shown in Fig. 7 on the Hüllmaterialober Structure 41, the formation of a shown in Fig. 8 contact material layer 43 on the Hüllmateriallage 35, preferably as the contact material of the contact material layer 43 copper or copper Alloy is selected.
  • the formation of the intermediate metallization 44 can be effected, for example, by depositing the material of the base metallization 44 onto the shell material surface 41, for example by sputtering a titanium / copper alloy.
  • the contact material layer 43 can subsequently be applied to the base metalization 44 by deposition, wherein the deposition can be effected either galvanically or also autocatalytically.
  • a lithographic structuring is preferably carried out. tion of the applied on the Hüllmateriallage 35 contact material layer 43, such that s the chip backside contact conductor assembly 5 1 in the present case has two contact conductors 52, 53, which in each case connect a chip rear side 36 with a contact column 42.
  • a contact conductor arrangement 45 produced by structuring the carrier substrate 30 and shown in FIG. 12, as shown in the sequence of FIGS. 10 and 11, processing of the carrier substrate 30 is first performed in a first lithographic method, so that on the one hand Contact conductor 46, 47, 48 and the other contact recesses 49 are formed in the carrier substrate 30.
  • connection contacts 68 which connect the contact conductors 46, 47, 48 to the chip connection surfaces 34 is then preferably effected by autocatalytic deposition of a contact material 50, which preferably consists of copper or a copper alloy and which furthermore preferably has been previously treated with zincate or palladium germinated chip pads 34 is de-energized.
  • the contact conductor arrangement 45 shown in FIG. 12 is completed and thus the formation of a carrier substrate 30 based on FIG produced chip module 72 in a second lithographic process step in which from the contact conductors 46 and 48 terminal contacts 69, 70 and 7 1 are formed.
  • the connection contacts 69 allow via the contact posts 42 and the contact conductors 52 and 53, a contacting of the chip backs 36 and the connection scontakte 70, 7 1 a contacting the Chipanschlus s vom 34th
  • both a terminal contact side 56 and a back side 57 of the chip module 72 with a preferably formed from an epoxy resin Pas siv réelle 58, 59 is provided, wherein in the Pas siv réelle 58 of the outer contact side 56th Contact recesses 60 are formed, the contact surfaces 61 exposed so that s on the contact surfaces 61 Lotbumps 62 can be applied, which allow contact points for any external contact of the chip module 72.
  • FIGS. 14 to 21 a variant of the method is shown in which, starting from the method illustrated in FIG. 3, that is to say subsequently the positioning and fixing of the chips 33 with their contact sides provided with the chip contact surfaces 34 on the carrier substrate 30, the upper side 37 of the wrapping material layer 35 is provided with the contact material layer 43, without the s previously, as shown in FIG. 6, a material-removing machining of the wrapping material surface 41 has taken place.
  • the formation of a contact structure 63 on the envelope material layer 35 and subsequently, as in FIG. 16, is then carried out in a first step to form a chip back contact contact arrangement 62 shown in FIG. 19, preferably by using a lithographic method illustrated, the formation of contact recesses 64 in the Hüllmateriallage 35, the contact material 3 1 of the Suub strats 30 exposed in the area of contact surfaces 39, so the s, as shown in Fig. 17, and as already with reference to FIG 5, contact posts 42 may be formed in the skin layer 35.
  • contact recesses 64 and contact surfaces 65 of the contact columns 42 formed on the chip backs 36 in the envelope material layer 35 are preferably provided with a contact material 66 by electroless deposition of copper or a copper alloy, which in conjunction with the previously by structuring the contact material layer 43 formed contact structure 63 contact conductor 67 forms, which in each case connect a chip rear side 36 with a contact column 42, as shown in Fig. 19.
  • the structuring of the carrier substrate 30, as already described with reference to FIGS. 10 to 12, takes place so that the chip module 73 shown in FIG. 20 is formed.
  • both the connection scontaktseite 56 and a back side 57 of the chip module 73 with a preferably formed from an epoxy resin Pas siv réelle 58, 59 is provided, wherein in the Pas siv réelle 58 of the outer contact page 56 contact recesses 60 are formed, the contact surfaces 61 exposed so that s on the contact surfaces 61 Lotbumps 62 can be applied, the contact points for any external contact of the chip module 73 allow.
  • 22 and 23 is an alternative to the contacting of the chip pads 34 with the carrier substrate 30 shown in FIGS. 10 and 11 by forming contact recesses 49 in the contact material layer 3 1 by structuring the contact material layer 3 1 and subsequent filling of the contact recesses 49 shown with contact material 50.
  • a contacting of the chip connection surfaces 34 with a contact material layer 80 of a support sub strate 8 1 is provided with an electrically non-conductive adhesive application 82.
  • Chipanschlus s vom 34 with the Kunststoffmateriallage 80
  • Chipanschlus s vom 34 provided with contact increases 83, which brought to rest against the contact material layer 80 and subsequently connected by melting with the contact material layer 80 become.
  • the chips 33 are fixed on the carrier substrate 8 1.
  • the contact material layer 80 or the chips 33 are exposed to laser radiation from their rear side.
  • the chip modules 89, 90 produced in this way can then, like the chip modules 72, 73 shown in FIGS. 13 and 21, have a passivation 58, 59, preferably formed of an epoxy resin, on both the terminal contact side 56 and its rear side 57 are provided, wherein in the Pas siv réelle 58 of the outer contact side 56 contact recesses 60 are formed, the contact surfaces 61 expose so that s on the contact surfaces 61 Lotbumps 62 can be applied, the contact points for any external Maisie- tion of the chip modules 89, 90 allow ,

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Led Device Packages (AREA)
  • Wire Bonding (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung eines Chipmoduls (90) mit einem Trägersubstrat und zumindest einem auf dem Trägersubstrat angeordneten Chip sowie einer Kontaktleiteranordnung (45) zur Verbindung von Chipanschlussflächen mit auf einer Kontaktseite (56) des Chipmoduls angeordneten Anschlusskontakten (69, 70, 71), bei dem der Chip mit seiner mit den Chipanschlussflächen versehenen Frontseite auf dem Trägersubstrat fixiert wird und nachfolgend die Ausbildung der Kontaktleiteranordnung durch eine Strukturierung einer Kontaktmateriallage des Trägersubstrats erfolgt.

Description

Verfahren zur Herstellung eines Chipmoduls
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines Chipmoduls mit einem Trägersubstrat und zumindest einem auf dem Trägersubstrat angeordneten Chip sowie einer Kontaktleiteranordnung zur Verbindung von Chipanschlus sflächen mit auf einer Kontaktseite des Chipmoduls angeordneten Anschlus skontakten, bei dem der Chip mit seiner mit den Chipanschlus sflächen versehenen Frontseite auf dem
Trägersubstrat fixiert wird und nachfolgend die Ausbildung der Kontaktleiteranordnung durch eine Strukturierung einer Kontaktmateriallage des Trägersubstrats erfolgt.
Chipmodule, die häufig fachterminologisch auch als„chip package" bezeichnet werden, weisen grundsätzlich ein mit einer Kontaktleiteranordnung versehenes Trägersubstrat und einen in einer Chipgehäusung geschützt aufgenommenen Chip auf, der über seine Chipanschlussflächen mit der Kontaktleiteranordnung kontaktiert ist. Die Kontaktleiteranordnung hat dabei im Wesentlichen die Aufgabe, eine für die äußere Kon- taktierung des Chipmoduls geeignete Anordnung von Anschlusskontakten auszubilden, wobei die Anschlusskontakte einen größeren Abstand voneinander aufweisen als die Chipanschlussflächen sowie größere Kontaktflächen aufweisen, um die äußere Kontaktierung des Chipmoduls zu vereinfachen.
Insbesondere kann mittels der Kontaktleiteranordnung eine Anpas sung an Anschlusskontaktanordnungen von weiteren Chipmodulen oder Platinen vorgenommen werden, so das s das Chipmodul ohne weiteren Umverdrah- tungsaufwand mit dem weiteren Chipmodul oder der Platine kontaktiert werden kann . Die Kontaktleiteranordnung kann daher auch als integrierte „Umverdrahtung" des Chipmoduls aufgefasst werden, die eine externe Umverdrahtung zwischen miteinander zu kontaktierenden Chipmodulen überflüs sig macht. Das besondere Layout bzw. die besondere, das Chipmodul individualisierende Verteilung der äußeren Anschlus skontakte wird auch häufig als sogenannter„footprint" bezeichnet.
Bekannte Verfahren zur Herstellung eines Chipmoduls sehen beispielsweise vor, das s als Chipträger ein Sub strat aus einem dielektrischen Material verwendet wird, das mit einer Kontaktleiteranordnung zur Ausbildung der„internen Umverdrahtung" versehen wird, wobei nach Herstellung der Kontaktleiteranordnung die Kontaktierung des Chips auf dem Chipträger und anschließend die Ausbildung einer den Chip aufnehmenden Chipgehäusung auf dem Chipträger dadurch erfolgt, dass der Chip von einem sogenannten„mold" umhüllt wird, der in flüs sigem
Zustand auf den Chip aufgebracht wird und nach Aushärtung die beabsichtigte schützende Gehäusung für den Chip ausbildet.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren vorzuschlagen, das die Herstellung eines Chipmoduls wesentlich verein- facht und insbesondere eine industrielle Herstellung von Chipmodulen mit hohen Stückzahlen mit einem geringen Kostenaufwand ermöglicht.
Zur Lösung dieser Aufgabe weist das erfindungsgemäße Verfahren die Merkmale des Anspruchs 1 auf. Bei dem erfindungsgemäßen Verfahren wird der Chip mit seiner mit Chipanschlussflächen versehenen Frontseite auf einer Kontaktmateriallage eines Trägersub strats fixiert. Nach erfolgter Fixierung zur Positionierung des Chip s auf dem Trägersubstrat, erfolgt die Ausbildung der Kontaktleiteranordnung durch eine Strukturierung des Kontaktmaterials des Trägersubstrats . Hiermit erübrigt sich die Bereitstellung von Chipträgern, die bereits mit einer Kontaktleiteranordnung versehen sind. Vielmehr kann die Ausbildung der Kontaktleiteranordnung mit einem das Chipmodul individualisierenden foot-print zusammen mit der Herstellung des Chipmoduls erfolgen.
Im Unterschied zu dem eingangs erörterten bekannten Verfahren erfolgt also bei dem erfindungsgemäßen Verfahren zur Herstellung eines Chipmoduls zum einen die Anordnung des Chips auf dem Trägersubstrat vor der Ausbildung der Kontaktleiteranordnung . Zum anderen erfolgt die Ausbildung der Kontaktleiteranordnung dadurch, dass das aus dem
Kontaktmaterial gebildete Trägersubstrat strukturiert wird.
Vorzugsweise erfolgt die Fixierung des Chips auf dem Trägersubstrat dadurch, das s der Chip mit seiner mit Chipanschlus sflächen versehenen Frontseite auf einer adhäsiven Beschichtung der Kontaktmateriallage des Trägersubstrats angeordnet wird. Aufgrund der adhäsiven Beschichtung des Trägersubstrats kann beispielsweise darauf verzichtet werden, die Position des Chip s auf dem Trägersubstrat definierende Ausnehmungen im Trägersubstrat oder dergleichen vorzusehen. Damit kann das Trägersubstrat besonders einfach mit ebenen Oberflächen ausgestaltet sein. Besonders vorteilhaft ist es , wenn das Trägersub strat aus einer Kontaktmaterialfolie gebildet ist, die eine besonders dünne Ausgestaltung des aus dem Kontaktmaterial gebildeten Trägersubstrats ermöglicht. Darüber hinaus kann die Kontaktmaterialfolie zur Ausbildung des Trägersubstrats als Endlosmaterial zur Verfügung gestellt werden, wodurch eine automa- tisierte Inline-Herstellung des Chipmoduls in großer Stückzahl erleichtert wird, da die Kontaktmaterialfolie gleichzeitig als Endlosförderer für eine getaktete Vorbewegung im Herstellungsprozes s des Chipmoduls verwendet werden kann.
Besonders vorteilhaft ist es , wenn für das Trägersubstrat eine Kontaktmaterialfolie verwendet wird, die bereits mit einer adhäsiven Beschich- tung versehen ist, so das s ein Auftrag einer adhäsiven Beschichtung in einem separaten Verfahrensschritt vorausgehend der Bestückung des Trägersubstrats mit dem Chip nicht notwendig ist.
Wenn durch die Strukturierung des Trägersubstrats in Überdeckung mit den Chipanschlus sflächen Kontaktausnehmungen ausgebildet werden, die zur Kontaktierung der Chipanschlus sflächen mit der Kontaktleiteranordnung mit Kontaktmaterial verfüllt werden, kann die Ausbildung von Verbindungskontakten, die eine elektrisch leitende Verbindung zwischen der Kontaktleiteranordnung und den Chipanschlus sflächen herstellen, auf besonders einfache Art und Weise erfolgen. Beispielweise können die Verbindungskontakte dadurch ausgebildet werden, das s als Kontaktmaterial ein Lotmaterial verwendet wird, das in die Kontaktausnehmungen appliziert wird. Eine derartige Applikation von Lotmaterial kann beispielsweise mittels eines Verfahrens erfolgen, bei dem aufgeschmolzene Lotmaterialdepots auf die mittels der Kontakt- ausnehmungen zugänglichen Chipanschlus sflächen geschleudert werden .
Eine weitere Möglichkeit Kontaktmaterial in die Kontaktausnehmungen einzubringen, liegt darin, das Kontaktmaterial durch ein Abscheideverfahren in die Kontaktausnehmungen einzubringen, wobei grundsätzlich sowohl ein galvanisches Abscheideverfahren als auch ein stromloses Abscheideverfahren infrage kommt, bei dem das Kontaktmaterial vorzugsweise durch autokatalytische Abscheidung, also beispielsweise durch Abscheidung von Nickel und/oder Gold, erfolgt. Zur Verbesserung der Haftung zwischen den autokatalytischen abgeschiedenen Metallen und den Chipanschlussflächen kann dabei vorteilhaft eine elektrolytische Beaufschlagung der Anschlussflächen mit Zinkat oder auch Palladium erfolgen, um eine„Bekeimung" der Chipanschlus sflächen vorzunehmen.
Alternativ zu der Kontaktierung der Chipanschlus sflächen mit dem Trägersubstrat durch Ausbildung von Kontaktausnehmungen in der Kontaktmateriallage durch Strukturierung der Kontaktmateriallage und Verfüllung der Kontaktausnehmungen mit Kontaktmaterial kann vor Ausbildung der Kontaktleiteranordnung eine Kontaktierung der Chipanschlus sflächen mit der Kontaktmateriallage auch unabhängig von der Strukturierung der Kontaktmateriallage erfolgen . Vorzugsweise werden zur Kontaktierung der Chipanschlus sflächen mit der Kontaktmateriallage die mit Kontakterhöhungen versehenen Chipanschlus sflächen zur Anlage gegen die Kontaktmateriallage gebracht, und nachfolgend erfolgt die Verbindung der Chipanschlus sflächen mit der Kontaktmateriallage durch Aufschmelzen der Kontakterhöhungen. Dabei kann die Fixierung des Chips auf dem Trägersubstrat auch gleichzeitig mit Ausbildung des Verbindungskontakts zur Kontaktmateriallage erfolgen .
Besonders vorteilhaft ist es , wenn das Aufschmelzen der Kontakterhöhungen mittels einer Laserbeaufschlagung des Chips oder der Kontakt- materiallage erfolgt.
Bei einer besonders bevorzugten Ausführungsform des Verfahrens wird vor Ausbildung der Kontaktleiteranordnung zur Ausbildung einer den Chip einhäusenden Hüllmateriallage ein Hüllmaterial auf das Trägersubstrat aufgebracht. Hierdurch wird nicht nur eine Gehäusung für den Chip ausgebildet. Vielmehr erfolgt gleichzeitig mit Ausbildung der Gehäusung für den Chip eine mechanische Stabilisierung des Trägersub strats , so das s die nachfolgende Ausbildung der Kontaktleiteranordnung durch Strukturierung des Kontaktmaterials des Trägersubstrats ohne separate mechanische Stützeinrichtungen für das Trägersub strat ermöglicht wird. Insbesondere dann, wenn das Hüllmaterial als Hüllmateriallage auf den Chip aufgelegt wird, derart, das s der Chip sandwichartig zwischen der Hüllmateriallage und dem Trägersubstrat angeordnet ist, und die Hüllmateriallage nachfolgend in einem Laminiervorgang zur Ausbildung einer das Trägersubstrat umfas senden Laminatstruktur mit dem Trägersubstrat verbunden wird, bildet die Hüllmateriallage eine das Trägersubstrat aus steifende Stützeinrichtung, so das s selbst in dem Fall der Ausbildung des Trägersubstrats als Folienmaterial eine Bearbeitung des Trägersubstrats zur Strukturierung der Kontaktmateriallage erfolgen kann, ohne das s die Flexibilität des Trägersubstrats die Bearbeitung erschweren würde.
Wenn bei einer bevorzugten Ausführungsform des Verfahrens die Hüllmateriallage von ihrer Oberseite her mit zumindest einer Kontaktaus- nehmung versehen wird, die zur Ausbildung einer Kontaktfläche auf der Kontaktmateriallage des Trägersubstrats das Kontaktmaterial des Trägersubstrats freilegt, kann eine Durchkontaktierung der Hüllmateriallage mit unmittelbarem Kontakt zur Kontaktleiteranordnung des Trägersubstrats hergestellt werden.
Die Kontaktausnehmung kann zur Ausbildung einer als Kontaktsäule ausgebildeten Durchkontaktierung mit Kontaktmaterial verfüllt werden, oder es kann ein durch ein Abscheideverfahren in die Kontaktausnehmung eingebrachtes Kontaktmaterial zur Ausbildung einer Kontaktsäule verwendet werden.
Eine besonders dünne Ausbildung des Chipmoduls wird möglich, wenn die Hüllmateriallage von ihrer Oberseite her zur Freilegung einer Chiprückseite Material abtragend bearbeitet wird, derart, dass die Chiprückseite und die Kontaktsäule bündig in einer durch die Bearbeitung ausgebildeten Hüllmaterialoberfläche angeordnet sind.
Sowohl auf die Chiprückseite als auch auf die Hüllmaterialoberfläche und die Kontaktsäule kann vorzugsweise eine B asismetallisierung aufge- bracht werden, die nachfolgend mit einer Kontaktmaterialschicht versehen wird, um die Chiprückseite mit der auf der Chipfrontseite angeordneten Kontaktleiteranordnung elektrisch leitend zu verbinden, so das s die Chiprückseite als Anschlus sfläche für ein elektrisches Feld nutzbar ist.
Gleichzeitig oder alternativ kann über die Kontaktmaterialschicht eine Abführung von Prozes swärme von der Chiprückseite zur Kontaktleiteranordnung hin erfolgen, so dass sich das erfindungsgemäße Verfahren besonders für die Herstellung von Leistungsmodulen eignet. Die Kontaktleitermaterialschicht kann zur Ausbildung einer Chiprücksei- tenkontaktleiteranordnung strukturiert werden.
Abweichend von einer Ausbildung einer B asismetallisierung auf einer zuvor Material abtragend bearbeiteten Oberfläche der Hüllmateriallage kann die Basismetallisierung auch bereits vor Ausbildung der Kontakt- ausnehmungen in der Hüllmateriallage auf die Oberfläche der Hüllmateriallage aufgebracht werden, und nachfolgend ein Kontaktmaterial auf die Basismetallisierung aufgebracht und zur Ausbildung einer Chiprück- seitenkontaktleiteranordnung strukturiert werden .
Ausgehend von einer derartigen Strukturierung der Kontaktmateriallage kann zur Ausbildung einer Durchkontaktierung in der Hüllmateriallage die Hüllmateriallage von ihrer Oberseite her mit zumindest einer Kon- taktausnehmung versehen werden, die zur Ausbildung einer Kontaktfläche auf der Kontaktmateriallage des Trägersubstrats das Kontaktmaterial freilegt, und nachfolgend kann die Kontaktausnehmung zur Ausbildung der Durchkontaktierung mit einer Kontaktsäule aus Kontaktmaterial verfüllt werden.
Zur Kontaktierung der Chiprückseite ist es besonders vorteilhaft, wenn die Chiprückseite zunächst durch Beaufschlagung des Hüllmaterials mit Laserstrahlung freigelegt wird und nachfolgend eine Abscheidung eines Kontaktmaterials auf die Chiprückseite zur Herstellung eines Kontakts zwischen der Chiprückseite und der Chiprückseitenkontaktlage erfolgt.
Nachfolgend werden Bezug nehmend auf die Zeichnung verschiedene Varianten der Herstellung eines Chipmoduls erläutert. Es zeigen:
Fig. 1 bis 13 die Herstellung eines Chipmoduls gemäß einer ersten Ausführungsform des Verfahrens in aufeinanderfolgenden Verfahrens schritten; Fig. 14 bis 21 die Herstellung eines Chipmoduls gemäß einer Variante des Verfahrens in verschieden aufeinanderfolgenden Verfahrens schritten;
Fig. 22 und 23 die Ausbildung eines Verbindungskontakts zwischen Chips und einem Trägersubstrat über Kontakterhöhungen;
Fig. 24 die Laminatstruktur eines Chipmoduls vor Strukturierung der Kontaktmateriallage;
Fig. 25 die Strukturierung der Kontaktmateriallage zur Ausbildung des Chipmoduls ;
Fig. 26 die Laminatstruktur eines Chipmoduls vor Strukturierung der Kontaktmateriallage;
Fig. 27 die Strukturierung der Kontaktmateriallage zur Ausbildung des Chipmoduls . Fig. 1 zeigt als Ausgangsbasis zur Ausführung des Verfahrens die
Bereitstellung eines Trägersubstrats 30 mit einer aus einem Kontaktma- terial 3 1 gebildeten metallischen Folie, die im vorliegenden Fall als
Kupfer-Folie ausgebildet ist. Das Trägersubstrat 30 ist mit einer adhäsiven Beschichtung 32 versehen, die beispielsweise als ein thermisch aktivierbares Epoxydharz ausgebildet sein kann. Vorstellbar ist jedoch auch, dass die Beschichtung als eine auch unabhängig von einer Aktivie- rung adhäsive Schicht ausgebildet ist, die zur Handhabung oder Bereitstellung der Trägerfolie mit einem Peel-off-Papier oder ähnlichem versehen sein kann, so dass die Trägerfolie beispielsweise auch in
Rollenform, also aufgerollt, bereit gehalten werden kann.
Wie Fig. 2 zeigt, erfolgt zu Beginn des Verfahrens eine Anordnung von zumindest einem, im vorliegenden Fall mehreren Chip s 33 , die mit ihren nach unten gerichteten Chipanschlus sflächen 34 auf dem Trägersubstrat 30 angeordnet werden, wobei durch die adhäsive Beschichtung 32 eine die Chips 33 auf dem Trägersubstrat 30 positionierende Fixierung erfolgt. Anschließend wird eine vorzugsweise aus einer im Wesentlichen ein
Epoxydharz aufweisenden Materialmischung bestehende Hüllmateriallage 35 auf den Chips 33 so angeordnet, dass die Chip s 33 nunmehr sandwichartig zwischen dem Trägersubstrat 30 und der Hüllmateriallage 35 aufgenommen sind. Im nun folgenden Laminierschritt wird die Hüllmate- riallage 35 unter gleichzeitiger Einwirkung von Druck und Temperatur zur Anlage gegen das Trägersubstrat 30 gebracht, wobei das Material der Hüllmateriallage 35 durch die Chips 33 verdrängt wird, mit der Folge, das s , wie in Fig. 3 dargestellt, nach Abschlus s des Laminierschrittes die Chips 33 eingebettet in der Hüllmateriallage 35 aufgenommen sind, derart, das s insbesondere Chiprückseiten 36 der Chips 33 durch das Material der Hüllmateriallage 35 abgedeckt sind. Das Material der Hüllmateriallage 35 ist in seiner Zusammensetzung so gewählt, dass der thermische Ausdehnungskoeffizient des Hüllmaterials möglichst dem thermischen Ausdehnungskoeffizienten des Kontaktmaterials 3 1 des Trägersubstrats 30 angenähert ist. Beispielsweise kann dies dadurch erreicht werden, dass der Epoxyd-B asis des Hüllmaterials als Füller ein Siliziumoxyd in ausreichendem Maß beigemengt wird, wodurch beispielsweise ein thermischer Ausdehnungskoeffizient im Bereich von 7 bis 8 K" 1 erreichbar ist, der vom thermischen Ausdehnungskoeffizienten von Kupfer, das bevorzugt ein wesentlicher Bestandteil des Kontaktmaterials 3 1 ist und das einen thermischer Ausdehnungskoeffizient von etwa 16 K" 1 aufweist, nicht so weit beabstandet ist, das s nach einer Aushärtung der Hüllmateriallage 35 mit Delaminationen zwischen der Hüllmateriallage 35 und dem Trägersubstrat 30 gerechnet werden müs ste. Vielmehr ist die auch nach Aushärtung verbleibende Flexibilität des
Hüllmaterials 35 ausreichend, um die Differenz im Ausdehnungskoeffizienten ausgleichen zu können.
Durch die Fixierung der Chips 33 während des Laminiervorgangs , welche im vorliegenden Fall durch die adhäsive Beschichtung 32 erfolgt, wird verhindert, das s während der Aushärtung des Hüllmaterials 35 eine Positionsänderung der Chips 33 auf dem Trägersub strat 30 erfolgt.
Wie Fig. 4 zeigt, werden nach dem Aushärten des Materials der Hüllmateriallage 35 von einer Oberseite 37 der Hüllmateriallage 35 her Kon- taktausnehmungen 38 in der Hüllmateriallage 35 ausgebildet, die zur Ausbildung einer inneren Kontaktfläche 39 das Kontaktmaterial 3 1 des Trägersubstrats 30 freilegen. Vorzugsweise kann die Ausbildung der Kontaktausnehmungen 38 durch eine Beaufschlagung der Oberseite 37 der Hüllmateriallage 35 mit Laserstrahlung erfolgen.
Anschließend erfolgt, wie in Fig. 5 dargestellt, die Verfüllung der
Kontaktausnehmungen 38 mit einem Kontaktmaterial 40 , das beispielsweise autokatalytisch auf die Kontaktflächen 39 abgeschieden werden kann, wobei vorzugsweise vor Abscheidung des Kontaktmaterials 40 auf die Kontaktflächen 39 eine Bekeimung der Kontaktflächen 39 mit beispielsweise Zinkat oder Palladium erfolgen kann, um die Haftung zwischen dem auf die Kontaktfläche 39 abgeschiedenen Kontaktmaterial 40 und der Kontaktfläche 39 zu verbes sern . Als Kontaktmaterial 40 wird vorzugsweise eine mit dem Kontaktmaterial 3 1 übereinstimmende, zumindest überwiegend Kupfer aufweisende Materialzusammensetzung gewählt.
Anschließend erfolgt, wie in Fig. 6 dargestellt, eine Material abtragende Bearbeitung der Hüllmateriallage 35 , mit dem Ergebnis , das s in der dadurch erzeugten Hüllmaterialoberfläche 41 sowohl die Oberflächen von durch das Kontaktmaterial 40 in den Kontaktausnehmungen 38 ausgebildeten Kontaktmaterialsäulen 42 als auch die Chiprückseiten 36 bündig in der Hüllmaterialoberfläche 41 angeordnet sind. Dabei kann gleichzeitig eine Dünnung der Chips 33 , also eine Reduzierung der Höhe der Chips 33 erfolgen.
In einem nachfolgenden Verfahrens schritt erfolgt, vorzugsweise nach vorausgehender Ausbildung einer in Fig. 7 dargestellten Basismetallisierung 44 auf der Hüllmaterialoberfläche 41 , die Ausbildung einer in Fig. 8 dargestellten Kontaktmateriallage 43 auf der Hüllmateriallage 35 , wobei vorzugsweise als Kontaktmaterial der Kontaktmateriallage 43 Kupfer oder eine Kupfer-Legierung gewählt wird. Die Ausbildung der Zwischenmetallisierung 44 kann beispielsweise durch eine Abscheidung des Materials der Basismetallisierung 44 auf die Hüllmaterialoberfläche 41 erfolgen, beispielsweise durch Sputtern einer Titan/Kupfer- Legierung . Auf die B asismetallisierung 44 kann anschließend die Kontaktmateriallage 43 durch Abscheidung aufgebracht werden, wobei die Abscheidung wahlweise galvanisch oder auch autokatalytisch erfolgen kann. Zur Ausbildung einer in Fig. 9 dargestellten Chiprückseiten-Kontaktleiteranordnung 5 1 erfolgt vorzugsweise ein lithographische Strukturie- rung der auf die Hüllmateriallage 35 aufgebrachten Kontaktmateriallage 43, derart, das s die Chiprückseiten-Kontaktleiteranordnung 5 1 im vorliegenden Fall zwei Kontaktleiter 52, 53 aufweist, welche j eweils eine Chiprückseite 36 mit einer Kontaktsäule 42 verbinden. Zur Ausbildung einer durch Strukturierung des Trägersubstrats 30 erzeugten und in Fig. 12 dargestellten Kontaktleiteranordnung 45 erfolgt nunmehr, wie aus der Abfolge der Fig. 10 und 11 deutlich wird, zunächst eine Bearbeitung des Trägersub strats 30 in einem ersten lithographischen Verfahrens schritt, so dass einerseits Kontaktleiter 46, 47 , 48 und zum anderen Kontaktausnehmungen 49 im Trägersubstrat 30 ausgebildet werden . Vorzugsweise erfolgt ergänzend zum Lithographieverfahren nachfolgend der Entfernung des Kontaktmaterials 3 1 des Trägersubstrats 30 zur Ausbildung der Kontaktausnehmungen 49 noch eine Laserbeaufschlagung der Chipanschlussflächen 34, um diese oberflächlich zu reinigen, also insbesondere etwaige verbliebene Rückstände der adhäsiven Beschichtung 32 zu entfernen . Die Ausbildung von Verbindungskontakten 68 , die die Kontaktleiter 46, 47 , 48 mit den Chipanschlus sflächen 34 verbinden, erfolgt dann vorzugsweise durch autokatalytische Ab- scheidung eines Kontaktmaterials 50, das vorzugsweise aus Kupfer oder einer Kupferlegierung besteht und das weiterhin vorzugsweise auf die zuvor mit Zinkat oder Palladium bekeimten Chipanschlussflächen 34 stromlos abgeschieden wird.
Ausgehend von den in Fig. 11 dargestellten und in dem ersten lithografi- schen Verfahrens schritt ausgebildeten Kontaktleitern 46, 47 , 48 erfolgt die Fertigstellung der in Fig. 12 dargestellten Kontaktleiteranordnung 45 und damit die Ausbildung eines auf Basis des in Fig. 1 dargestellten Trägesubstrats 30 hergestellten Chipmoduls 72 in einem zweiten litho- grafischen Verfahrensschritt, in dem aus den Kontaktleitern 46 und 48 Anschlusskontakte 69, 70 und 7 1 gebildet werden. Dabei ermöglichen die Anschlusskontakte 69 über die Kontaktsäulen 42 und die Kontaktleiter 52 bzw. 53 eine Kontaktierung der Chiprückseiten 36 und die Anschlus skontakte 70, 7 1 eine Kontaktierung der Chipanschlus sflächen 34.
Wie eine Zusammenschau der Fig. 12 und 13 zeigt, wird anschließend sowohl eine Anschlusskontaktseite 56 als auch eine Rückseite 57 des Chipmoduls 72 mit einer vorzugsweise aus einer Epoxydharz gebildeten Pas sivierung 58 , 59 versehen, wobei in der Pas sivierung 58 der Außen- kontaktseite 56 Kontaktausnehmungen 60 ausgebildet werden, die Kontaktflächen 61 freilegen, so das s auf die Kontaktflächen 61 Lotbumps 62 aufgebracht werden können, die Kontaktstellen für eine etwaige äußere Kontaktierung des Chipmoduls 72 ermöglichen .
In der Abfolge der Fig. 14 bis 21 ist eine Variante des Verfahrens dargestellt, bei der ausgehend von dem in Fig. 3 dargestellten Verfahrens stand, also nachfolgend der Positionierung und Fixierung der Chips 33 mit ihren mit den Chipanschlus sflächen 34 versehenen Kontaktseiten auf dem Trägersubstrat 30, die Oberseite 37 der Hüllmateriallage 35 mit der Kontaktmateriallage 43 versehen wird, ohne das s zuvor, wie in Fig . 6 dargestellt, eine Material abtragende Bearbeitung der Hüllmaterialoberfläche 41 erfolgt ist.
Wie in Fig. 15 dargestellt, erfolgt anschließend in einem ersten Schritt zur Ausbildung einer in Fig. 19 dargestellten Chiprückseitenkontaktlei- teranordnung 62, vorzugweise durch Einsatz eines lithographischen Verfahrens , die Ausbildung einer Kontaktstruktur 63 auf der Hüllmateriallage 35 und anschließend, wie in Fig. 16 dargestellt, die Ausbildung von Kontaktausnehmungen 64 in der Hüllmateriallage 35 , die im Bereich von Kontaktflächen 39 das Kontaktmaterial 3 1 des Trägersub strats 30 frei legen, so das s, wie in Fig. 17 dargestellt, und wie bereits Bezug nehmend auf die Fig. 4 und 5 beschrieben, Kontaktsäulen 42 in der Hüllmateriallage 35 ausgebildet werden können.
Nach der in Fig. 18 dargestellten Freilegung der Chiprückseiten 36, beispielsweise durch Beaufschlagung der Oberseite 37 der Hüllmaterial- läge 35 mittels Laserstrahlung, werden auf den Chiprückseiten 36 in der Hüllmateriallage 35 gebildete Kontaktausnehmungen 64 und Kontaktoberflächen 65 der Kontaktsäulen 42 vorzugsweise durch stromlose Abscheidung von Kupfer oder einer Kupferlegierung mit einem Kon- taktmaterial 66 versehen, das in Verbindung mit der zuvor durch Strukturierung der Kontaktmateriallage 43 ausgebildeten Kontaktstruktur 63 Kontaktleiter 67 ausbildet, welche j eweils eine Chiprückseite 36 mit einer Kontaktsäule 42 verbinden, wie in Fig. 19 dargestellt.
Zur Ausbildung der Kontaktleiteranordnung 45 aus dem Trägersubstrat 30 erfolgt nunmehr, wie bereits Bezug nehmend auf die Fig. 10 bis 12 beschrieben, die Strukturierung des Trägersubstrats 30, so das s das in Fig. 20 dargestellte Chipmodul 73 ausgebildet wird.
Wie eine Zusammenschau der Fig. 20 und 21 zeigt, wird anschließend sowohl die Anschlus skontaktseite 56 als auch eine Rückseite 57 des Chipmoduls 73 mit einer vorzugsweise aus einer Epoxydharz gebildeten Pas sivierung 58 , 59 versehen, wobei in der Pas sivierung 58 der Außen- kontaktseite 56 Kontaktausnehmungen 60 ausgebildet werden, die Kontaktflächen 61 freilegen, so das s auf die Kontaktflächen 61 Lotbumps 62 aufgebracht werden können, die Kontaktstellen für eine etwaige äußere Kontaktierung des Chipmoduls 73 ermöglichen.
In den Fig. 22 und 23 ist eine Alternative zu der in den Fig. 10 und 11 dargestellten Kontaktierung der Chipanschlussflächen 34 mit dem Trägersubstrat 30 durch Ausbildung von Kontaktausnehmungen 49 in der Kontaktmateriallage 3 1 durch Strukturierung der Kontaktmateriallage 3 1 und nachfolgende Verfüllung der Kontaktausnehmungen 49 mit Kontaktmaterial 50 dargestellt. Hierzu erfolgt bereits vor Ausbildung der in den Fig. 25 und 27 dargestellten Kontaktleiteranordnung 45 eine Kontaktierung der Chipanschlus sflächen 34 mit einer Kontaktmateriallage 80 eines Trägesub strats 8 1 , das mit einem elektrisch nicht leitenden Kleber- auftrag 82 versehen ist. Bei dem in den Fig. 22 und 23 dargestellten Ausführungsbeispiel sind zur Vorbereitung der Kontaktierung der Chipanschlus sflächen 34 mit der Kontaktmateriallage 80 die Chipanschlus sflächen 34 mit Kontakterhöhungen 83 versehenen, die zur Anlage gegen die Kontaktmateriallage 80 gebracht und nachfolgend durch Aufschmelzen mit der Kontaktmateriallage 80 verbunden werden. Bei dem dargestellten Ausführungsbeispiel erfolgt mittels des Kleberauftrags 82 vor Durchführung der Verbindung eine Fixierung der Chips 33 auf dem Trägersubstrat 8 1 .
Zum Aufschmelzen der Kontakterhöhungen 83 werden die Kontaktmate- riallage 80 oder die Chips 33 von ihrer Rückseite her mit Laserstrahlung beaufschlagt.
Nach Herstellung der in Fig. 23 dargestellten Verbindung der Chips 33 mit dem Trägersubstrat 8 1 erfolgen die bereits unter Bezugnahme auf die Fig. 3 bis 9 betreffend die Herstellung des Chipmoduls 72 und die Fig. 14 bis 19 betreffend die Herstellung des Chipmoduls 73 erläuterten Verfahrens schritte, so dass eine in Fig. 24 bzw. Fig. 26 dargestellte Laminatstruktur 84 bzw. 85 auf Basis des Trägesubstrats 8 1 hergestellt wird.
Auf B asis der Laminatstruktur 84 bzw. 85 , die bis dahin noch eine nicht strukturierte Kontaktmateriallage 80 des Trägersubstrats 8 1 aufweist, erfolgt nun eine in den Fig. 25 und 27 dargestellte Strukturierung der Kontaktmateriallage 80 zur Ausbildung der Kontaktleiteranordnung 45 , derart, das s zur Definition der Anschlus skontakte 69, 70 , 7 1 vorzugsweise durch ein fotolithografisches Verfahren oder Laserablation Kontakt- ausnehmungen 86, 87 , 88 in der Kontaktmateriallage 80 ausgebildet werden.
Die so hergestellten Chipmodule 89, 90 können anschließend noch wie die in den Fig. 13 und 21 dargestellten Chipmodule 72, 73 sowohl auf der Anschlusskontaktseite 56 als auch ihrer Rückseite 57 mit einer vorzugsweise aus einem Epoxydharz gebildeten Passivierung 58 , 59 versehen werden, wobei in der Pas sivierung 58 der Außenkontaktseite 56 Kontaktausnehmungen 60 ausgebildet werden, die Kontaktflächen 61 freilegen, so das s auf die Kontaktflächen 61 Lotbumps 62 aufgebracht werden können, die Kontaktstellen für eine etwaige äußere Kontaktie- rung der Chipmodule 89, 90 ermöglichen.

Claims

Patentansprüche
Verfahren zur Herstellung eines Chipmoduls (72, 73 , 89, 90) mit einem Trägersubstrat (30, 8 1 ) und zumindest einem auf dem Trägersubstrat angeordneten Chip (33 ) sowie einer Kontaktleiteranordnung (45 ) zur Verbindung von Chipanschlus sflächen (34) mit auf einer Kontaktseite (56) des Chipmoduls angeordneten Anschlusskontakten (69 , 70, 7 1 ) , bei dem der Chip mit seiner mit den Chipanschlus sflächen versehenen Frontseite auf dem Trägersubstrat fixiert wird und nachfolgend die Ausbildung der Kontaktleiteranordnung durch eine Strukturierung einer Kontaktmateriallage (3 1 , 80) des Trägersubstrats erfolgt.
Verfahren nach Anspruch 1 ,
dadurch gekennzeichnet,
das s die Fixierung des Chips (33) auf dem Trägersubstrat (30) mittels einer adhäsiven Beschichtung (32) der Kontaktmateriallage (3 1 ) des Trägersub strats erfolgt.
Verfahren nach Anspruch 2,
dadurch gekennzeichnet,
das s das Trägersubstrat aus einer mit der adhäsiven Beschichtun (32) versehenen Kontaktmaterialfolie gebildet ist.
Verfahren nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
das s durch die Strukturierung der Kontaktmateriallage (3 1 ) des Trägersubstrats (30) in Überdeckung mit den Chipanschlus sflächen (34) Kontaktausnehmungen (49) ausgebildet werden, die zur Kontaktie- rung der Chipanschlus sflächen mit der Kontaktleiteranordnung (45 ) mit Kontaktmaterial (50) verfüllt werden. Verfahren nach Anspruch 4,
dadurch gekennzeichnet,
dass als Kontaktmaterial (50) ein Lotmaterial verwendet wird.
6. Verfahren nach Anspruch 4,
dadurch gekennzeichnet,
dass das Kontaktmaterial (50) durch ein Abscheideverfahren in die Kontaktausnehmungen (49) eingebracht wird.
7. Verfahren nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet,
dass vor Ausbildung der Kontaktleiteranordnung (45) eine Kontaktie- rung der Chipanschlussflächen (34) mit der Kontaktmateriallage (80) erfolgt.
8. Verfahren nach Anspruch 7,
dadurch gekennzeichnet,
dass zur Kontaktierung der Chipanschlussflächen (34) mit der Kontaktmateriallage (80) die mit Kontakterhöhungen (83) versehenen Chipanschlussflächen zur Anlage gegen die Kontaktmateriallage (80) gebracht werden, und nachfolgend die Verbindung der Chipanschlussflächen mit der Kontaktmateriallage durch Aufschmelzen der Kontakterhöhungen erfolgt.
9. Verfahren nach Anspruch 8,
dadurch gekennzeichnet,
dass das Aufschmelzen der Kontakterhöhungen (83) mittels einer Laserbeaufschlagung des Chips (33) oder der Kontaktmateriallage (80) erfolgt. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet,
dass vor Ausbildung der Kontaktleiteranordnung (45) zur Ausbildun; einer den Chip (33) einhäusenden Hüllmateriallage (35) ein Hüllmaterial auf das Trägersubstrat (30, 81) aufgebracht wird.
11. Verfahren nach Anspruch 10,
dadurch gekennzeichnet,
dass das Hüllmaterial als Hüllmateriallage (35) auf den Chip (33) aufgelegt wird, derart, dass der Chip sandwichartig zwischen der Hüllmateriallage und dem Trägersubstrat angeordnet ist, und die
Hüllmateriallage nachfolgend in einem Laminiervorgang zur Ausbildung einer das Trägersubstrat (30, 81) umfassenden Laminatstruktur mit dem Trägersubstrat verbunden wird.
12. Verfahren nach Anspruch 10 oder 11,
dadurch gekennzeichnet,
dass die Hüllmateriallage (35) von ihrer Oberseite (37) her mit zumindest einer Kontaktausnehmung (38) versehen wird, die zur Ausbildung einer Kontaktfläche (39) auf der Kontaktmateriallage (31) das Kontaktmaterial des Trägersubstrats (30) freilegt. 13. Verfahren nach Anspruch 12,
dadurch gekennzeichnet,
dass die Kontaktausnehmung (38) zur Ausbildung einer Kontaktsäule (42) mit Kontaktmaterial (40) verfüllt wird.
14. Verfahren nach Anspruch 13,
dadurch gekennzeichnet,
dass als Kontaktmaterial (40) ein Lotmaterial verwendet wird.
15. Verfahren nach Anspruch 13,
dadurch gekennzeichnet,
dass das Kontaktmaterial (40) durch ein Abscheideverfahren in die Kontaktausnehmung (38) eingebracht wird 16. Verfahren nach einem der Ansprüche 11 bis 15,
dadurch gekennzeichnet,
dass die Hüllmateriallage (35) von ihrer Oberseite (37) her zur Freilegung einer Chiprückseite (36) Material abtragend bearbeitet wird, derart, dass die Chiprückseite und die Kontaktsäule (42) bündig in einer durch die Bearbeitung ausgebildeten Hüllmaterialoberfläche
(41) angeordnet sind.
17. Verfahren nach Anspruch 16,
dadurch gekennzeichnet,
dass durch die Bearbeitung der Hüllmateriallage (35) der Chip (33) gedünnt wird.
18. Verfahren nach Anspruch 16 oder 17,
dadurch gekennzeichnet,
dass auf die Chiprückseite (36) eine Basismetallisierung (44) aufgebracht wird. 19. Verfahren nach Anspruch 18,
dadurch gekennzeichnet,
dass die Basismetallisierung (44) sowohl auf die Chiprückseite (36) als auch auf die Hüllmaterialoberfläche (41) und die Kontaktsäule (42) aufgebracht wird.
20. Verfahren nach Anspruch 18 oder 19,
dadurch gekennzeichnet,
dass auf die Basismetallisierung (44) eine Kontaktmaterialschicht (43) aufgebracht wird. 21. Verfahren nach Anspruch 20,
dadurch gekennzeichnet,
dass die Kontaktmaterialschicht (43) durch Abscheidung aufgebracht wird.
22. Verfahren nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass die Kontaktmaterialschicht (43) zur Ausbildung einer Chiprück- seitenkontaktleiteranordnung (51, 62) strukturiert wird.
23. Verfahren nach Anspruch 10 oder 11,
dadurch gekennzeichnet,
dass auf die Hüllmaterialoberfläche (41) eine Basismetallisierung
(44) aufgebracht wird.
24. Verfahren nach Anspruch 23,
dadurch gekennzeichnet,
dass auf die Basismetallisierung (44) eine Kontaktmaterialschicht ( 43) aufgebracht wird, die nachfolgend zur Ausbildung einer Chip- rückseitenkontaktleiteranordnung (62) strukturiert wird.
25. Verfahren nach Anspruch 23 oder 24,
dadurch gekennzeichnet,
dass die Hüllmateriallage (35) von ihrer Oberseite (37) her mit zumindest einer Kontaktausnehmung (38) versehen wird, die zur Aus- bildung einer Kontaktfläche (39) auf der Kontaktmateriallage (31) des Trägersubstrats (30) das Kontaktmaterial freilegt und nachfolgend die Kontaktausnehmung zur Ausbildung einer Kontaktsäule (42) mit einem Kontaktmaterial (40) verfüllt wird.
26. Verfahren nach einem der Ansprüche 23 bis 25,
dadurch gekennzeichnet,
dass eine Chiprückseite (36) durch Beaufschlagung des Hüllmaterials mit Laserstrahlung freigelegt wird und nachfolgend eine Abscheidung eines Kontaktmaterials (66) auf die Chiprückseite zur Herstellung eines Kontakts zwischen der Chiprückseite und der Chiprückseiten- kontaktleiteranordnung (62) erfolgt.
EP14815258.0A 2013-12-27 2014-11-25 Verfahren zur herstellung eines chipmoduls Withdrawn EP3087592A2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
EP17151929.1A EP3236489A3 (de) 2013-12-27 2014-11-25 Verfahren zur herstellung eines chipmoduls

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102013114907.3A DE102013114907A1 (de) 2013-12-27 2013-12-27 Verfahren zur Herstellung eines Chipmoduls
PCT/EP2014/075518 WO2015096946A2 (de) 2013-12-27 2014-11-25 Verfahren zur herstellung eines chipmoduls

Related Child Applications (1)

Application Number Title Priority Date Filing Date
EP17151929.1A Division EP3236489A3 (de) 2013-12-27 2014-11-25 Verfahren zur herstellung eines chipmoduls

Publications (1)

Publication Number Publication Date
EP3087592A2 true EP3087592A2 (de) 2016-11-02

Family

ID=52130214

Family Applications (2)

Application Number Title Priority Date Filing Date
EP17151929.1A Pending EP3236489A3 (de) 2013-12-27 2014-11-25 Verfahren zur herstellung eines chipmoduls
EP14815258.0A Withdrawn EP3087592A2 (de) 2013-12-27 2014-11-25 Verfahren zur herstellung eines chipmoduls

Family Applications Before (1)

Application Number Title Priority Date Filing Date
EP17151929.1A Pending EP3236489A3 (de) 2013-12-27 2014-11-25 Verfahren zur herstellung eines chipmoduls

Country Status (5)

Country Link
US (1) US10354971B2 (de)
EP (2) EP3236489A3 (de)
CN (1) CN105849901B (de)
DE (1) DE102013114907A1 (de)
WO (1) WO2015096946A2 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170373011A1 (en) * 2016-06-28 2017-12-28 General Electric Company Semiconductor die backside devices and methods of fabrication thereof
DE102019103281B4 (de) * 2019-02-11 2023-03-16 Infineon Technologies Ag Verfahren zum bilden eines die-gehäuses
EP3799539B1 (de) * 2019-09-27 2022-03-16 Siemens Aktiengesellschaft Schaltungsträger, package und verfahren zu ihrer herstellung
TWI768349B (zh) * 2020-05-22 2022-06-21 台灣愛司帝科技股份有限公司 晶片移轉系統以及晶片移轉模組

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
JPH07321444A (ja) * 1994-05-24 1995-12-08 Fujitsu Ltd 金属パターン形成方法
JP4722757B2 (ja) 2006-04-19 2011-07-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102007044754A1 (de) 2007-09-19 2009-04-09 Robert Bosch Gmbh Verfahren zur Herstellung einer elektronischen Baugruppe sowie elektronische Baugruppe
US7968378B2 (en) * 2008-02-06 2011-06-28 Infineon Technologies Ag Electronic device
US7759163B2 (en) * 2008-04-18 2010-07-20 Infineon Technologies Ag Semiconductor module
US7994646B2 (en) * 2008-12-17 2011-08-09 Infineon Technologies Ag Semiconductor device
US8008125B2 (en) * 2009-03-06 2011-08-30 General Electric Company System and method for stacked die embedded chip build-up
US8314486B2 (en) * 2010-02-23 2012-11-20 Stats Chippac Ltd. Integrated circuit packaging system with shield and method of manufacture thereof
US8723299B2 (en) * 2010-06-01 2014-05-13 Infineon Technologies Ag Method and system for forming a thin semiconductor device
DE102011003852A1 (de) 2011-02-09 2012-08-09 Robert Bosch Gmbh Kontaktsystem mit einem Verbindungsmittel und Verfahren
US8883561B2 (en) * 2011-04-30 2014-11-11 Stats Chippac, Ltd. Semiconductor device and method of embedding TSV semiconductor die within encapsulant with TMV for vertical interconnect in POP
US9564413B2 (en) * 2011-09-15 2017-02-07 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming semiconductor die with active region responsive to external stimulus
KR101253514B1 (ko) * 2011-10-27 2013-04-11 아페리오(주) 열팽창수축률 차이로 인한 기판 휨 문제 해결방법 및 이를 적용한 전자부품 내장형 인쇄회로기판
US9082780B2 (en) * 2012-03-23 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a robust fan-out package including vertical interconnects and mechanical support layer
US8967452B2 (en) * 2012-04-17 2015-03-03 Asm Technology Singapore Pte Ltd Thermal compression bonding of semiconductor chips

Also Published As

Publication number Publication date
EP3236489A2 (de) 2017-10-25
WO2015096946A3 (de) 2015-11-19
US20170133340A1 (en) 2017-05-11
US10354971B2 (en) 2019-07-16
DE102013114907A1 (de) 2015-07-02
EP3236489A3 (de) 2018-01-10
WO2015096946A2 (de) 2015-07-02
CN105849901B (zh) 2019-03-01
CN105849901A (zh) 2016-08-10

Similar Documents

Publication Publication Date Title
DE102005047856B4 (de) Halbleiterbauteil mit in Kunststoffgehäusemasse eingebetteten Halbleiterbauteilkomponenten, Systemträger zur Aufnahme der Halbleiterbauteilkomponenten und Verfahren zur Herstellung des Systemträgers und von Halbleiterbauteilen
DE69534543T2 (de) Halbleiteranordnung, Montagesubstrat für die Halbleiteranordnung und Verfahren zum Ersetzen der Halbleiteranordnung
DE102013103015B4 (de) Gitter-Gehäuse auf Wafer-Ebene vom Fan-Out-Typ und Verfahren zum Herstellen eines Gitter-Gehäuses auf Wafer-Ebene vom Fan-Out-Typ
DE10352946B4 (de) Halbleiterbauteil mit Halbleiterchip und Umverdrahtungslage sowie Verfahren zur Herstellung desselben
DE102007018914B4 (de) Halbleiterbauelement mit einem Halbleiterchipstapel und Verfahren zur Herstellung desselben
WO2004015770A1 (de) Mehrlagiger schaltungsträger und herstellung desselben
DE102009029873A1 (de) Reparierbares Halbleiterbauelement und Verfahren
EP1351298A2 (de) Method for producing a semiconductor wafer
WO2015096946A2 (de) Verfahren zur herstellung eines chipmoduls
DE10250778B3 (de) Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zum Bestücken eines Schaltungsträgers beim Herstellen des elektronischen Bauteils
EP1508166A2 (de) Elektronisches bauteil mit usseren fl chenkontakten un d verfahren zu seiner herstellung
EP2061071A2 (de) Verfahren zur Herstellung einer Halbleiterbaugruppe
DE102014105957B3 (de) Verfahren zur Herstellung einer Lötverbindung
EP0948813B1 (de) Chipmodul sowie verfahren zur herstellung eines chipmoduls
DE102015214222A1 (de) Verfahren zur Herstellung eines Bauelements und ein Bauelement
DE10255844B3 (de) Verfahren zur Herstellung einer integrierten Schaltung mit einer Umverdrahtungseinrichtung und entsprechende integrierte Schaltung
DE19702014A1 (de) Chipmodul sowie Verfahren zur Herstellung eines Chipmoduls
DE10318074B4 (de) Verfahren zur Herstellung von BOC Modul Anordnungen mit verbesserten mechanischen Eigenschaften
DE102005015036A1 (de) Verfahren zur Montage eines Chips auf einer Unterlage und nach diesem Verfahren hergestellte Anordnung
DE102004005361B4 (de) Verfahren zur Herstellung von metallischen Leitbahnen und Kontaktflächen auf elektronischen Bauelementen
DE2136201C3 (de) Verfahren zum Anbringen metallischer Zuleitungen an einem elektrischen Festkörper-Bauelement
DE10133571B4 (de) Elektronisches Bauteil und Verfahren zu seiner Herstellung
DE102007010882B4 (de) Verfahren zur Herstellung einer Lötverbindung zwischen einem Halbleiterchip und einem Substrat
WO1999035690A1 (de) Verfahren zum herstellen eines halbleiterbauelementes und ein derart hergestelltes halbleiterbauelement
EP2478753B1 (de) Verfahren zur herstellung eines keramikbauteils, keramikbauteil

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20160706

AK Designated contracting states

Kind code of ref document: A2

Designated state(s): AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR

AX Request for extension of the european patent

Extension state: BA ME

DAX Request for extension of the european patent (deleted)
STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: REQUEST FOR EXAMINATION WAS MADE

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20170214