EP2976784A1 - Procede d'assemblage flip chip comportant le pre-enrobage d'elements d'interconnexion - Google Patents

Procede d'assemblage flip chip comportant le pre-enrobage d'elements d'interconnexion

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EP2976784A1
EP2976784A1 EP14718658.9A EP14718658A EP2976784A1 EP 2976784 A1 EP2976784 A1 EP 2976784A1 EP 14718658 A EP14718658 A EP 14718658A EP 2976784 A1 EP2976784 A1 EP 2976784A1
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EP
European Patent Office
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component
inserts
elements
components
solid
Prior art date
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Withdrawn
Application number
EP14718658.9A
Other languages
German (de)
English (en)
Inventor
François Marion
Alexis Bedoin
Frédéric Berger
Alain Gueugnot
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/13617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13624—Aluminium [Al] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13644—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13647—Copper [Cu] as principal constituent
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    • H01L2224/13663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13669—Platinum [Pt] as principal constituent
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    • H01L2224/1605—Shape
    • H01L2224/16052—Shape in top view
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/83874—Ultraviolet [UV] curing
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
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    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector

Definitions

  • the invention relates to the field of microelectronics, and more particularly to the assembly of two electronic components according to the so-called “face-to-face” technique, better known by the Anglo-Saxon “flip chip”, which carries out interconnections. between the two components.
  • the invention thus finds particular application in assemblies known as “chip on chip”, “chip on wafer” and “wafer on wafer”.
  • the invention is advantageously applicable to devices requiring interconnections of metal units with very small steps, in particular for the production of imagers of very large dimensions and with very small steps, such as, for example, large heterogeneous detection matrices comprising a a large number of connections, temperature-sensitive and cold-hybridized detection matrices, or detection matrices sensitive to mechanical stresses.
  • the invention is also advantageously applicable to so-called "3D" structures which comprise a stack of circuits made of different materials and therefore sensitive to thermal stresses.
  • the invention is also particularly applicable to high sensitivity detectors capable of detecting a limited number of photons, in particular a single photon.
  • the invention is also applicable to the cold hybridization of components.
  • the assembly of two electronic components by the so-called "flip chip” technique by thermocompression usually consists in forming electrically conductive solder balls on a face of a first electronic component and on a face of a second component according to a connection pattern predetermined.
  • the first component is then transferred to the second component so as to match the respective solder balls thereof, then the assembly is pressed and heated.
  • the contacted beads deform and melt to form electrical connections perpendicular to the main plane of the electronic components, usually in the form of a wafer.
  • a recurring problem in this type of hybridization is that, without particular measurement, the surface of the beads oxidizes, which creates poor electrical connections between the hybridized components. Indeed, not only the metal oxides are very bad conductors of electricity but also the oxide present on the surface of the balls opposes the mixing of the beads during hybridization.
  • the beads are usually subjected, prior to hybridization, or during hybridization, to deoxidizing agents, commonly known as "deoxidation streams", which dissolve the oxide layer.
  • the deoxidation flow is usually an acid, such as, for example, benzoic acid or carboxylic acid.
  • an acid such as, for example, benzoic acid or carboxylic acid.
  • the vertical interconnections obtained by the hybridization are sensitive to thermal stresses, especially since the first and second components consist of different materials. Indeed, the components most often have different coefficients of thermal expansion, so that under the effect of a temperature variation the interconnections are subjected to a shear which weakens them and breaks them.
  • the fast-flow technique follows the hybridization of the components.
  • the components are subjected to the deoxidation flow and heated to a temperature greater than or equal to the melting temperature of the metal balls.
  • a cleaning of the deoxidation stream present between the components is then implemented to prevent the latter from creating short circuits between the interconnections and corrodes thereof.
  • the "fast-flow” technique then consists in depositing on one or more edges of one of the components of the liquid resin, that is to say uncured resin.
  • the coating resin migrates by capillarity between the hybridized components and fills the volume separating them.
  • the assembly then undergoes a heat treatment, or "curing", to solidify the resin.
  • the "no-flow” technique was mainly developed to achieve rapid volume filling between the hybridized components, and is now described in connection with the schematic figures in section 1-3 as part of a "flip" hybridization. chip “by solder balls.
  • the coating resin 40 is deposited on a first electronic component 12a provided with solder balls 18a so as to cover them (FIG.
  • a second electronic component 12b provided with solder balls 18b, is aligned with the first component 12a, then a pressure is exerted on the second component according to the arrows illustrated by further raising the temperature of the assembly to a temperature greater than or equal to the melting temperature of the constituting metal of the balls 18a, 18b (FIG. 2).
  • the balls 18a, 18b then solidify one another the others by thermocompression to form interconnections 42, the resin 40 also occupying the volume between the components 12a, 12b in which are housed the interconnections 42 ( Figure 3).
  • heating being exerted to heat-compressing the solder balls 18a, 18b this heating is chosen to activate the heat treatment of the resin 40 in order to harden it.
  • the fast-flow technique there is no need for a preliminary cleaning step, and only one heating step is implemented.
  • the no-flow technique is fast.
  • the resin is a mixture of a glue as a main component, for example an epoxy glue, and a solvent which makes it possible to adjust the viscosity of the resin and which is evaporated during the heat treatment. of the resin.
  • the mixture may also comprise curing agents, especially polymerization agents, for example a catalyst, a photoinitiator or a thermo-initiator, and / or surfactants, for example silane, which increases the adhesion and the wettability of the resin on the surfaces of the components with which comes into contact, and / or particles to adjust the coefficient of thermal expansion of the resin, usually referred to as "fillers".
  • the deoxidation flow is thus also incorporated into the resin in order to dissolve the oxide layer covering the solder balls 18a, 18b.
  • the deoxidizing agents include ionic agents of high electrical conductivity. Since they are present in the resin and can not be removed from it once the coating has been completed, these agents therefore limit the electrical resistivity of the resin, the latter being able to take values of less than 10 12 ⁇ / cm. Some applications, especially in cooled infrared detection, require resistivities greater than 2.10 13 ⁇ / cm, making the "no-flow" technique unsuitable for these applications.
  • the aim of the present invention is to provide a "flip-chip” type hybridization method which makes it possible to implement a “no-flow” coating, or "underfilling", having an increased electrical resistivity. .
  • the subject of the invention is a method of assembling a first and a second electronic component, comprising:
  • connection elements of the first component are hollow inserts having an open end and the connection elements of the second component are solid elements of lower hardness than the inserts, the application of the force resulting in the insertion of the elements. hollow in the solid elements;
  • ⁇ each insert includes:
  • a metal core not oxidized on at least a portion of its surface, and of hardness greater than that of the solid elements
  • a metal layer covering at least said unoxidized portion of the core, the first layer having a plasticity greater than that of the core and / or consisting of a non-oxidizable metal;
  • the geometry of the hollow inserts and the geometry of the solid elements, and / or the relative positioning thereof during the insertion, are chosen so as to leave free a portion of the open end of the hollow inserts during the insertion ;
  • curable material does not include deoxidizing flux.
  • electrically insulating is meant a material of high electrical resistivity, especially resistivity materials greater than 10 12 ⁇ / cm.
  • liquid is meant here the phase of the hardenable material when it is not solid.
  • the insert when inserting a hollow insert into a solid member, the latter does not completely block the opening of the insert. There is therefore a leakage passage, or "vent", for the material contained in the insert. As the hollow insert progresses in the solid member, the material is thus driven out. Accordingly, the effective section of the insert bearing on the solid element during insertion is that of the hollow insert. In particular, since the section of the insert is small, the pressure exerted on the solid element by the insert is sufficient to break the oxide layer covering the solid element.
  • the insert when the insert consists of a core covered with a non-oxidizable metal layer, this layer is plugged into the solid element and forms with it a quality interconnection.
  • the coating material being free of flux, it consequently has a high electrical resistivity. It is therefore possible to choose coating materials having a very high resistivity, that is to say a resistivity greater than 10 12 ⁇ / cm.
  • the insert when the insert consists of a metal core covered with a metal layer of plasticity greater than that of the core, under the effect of insertion into the solid element, the different regions of the insert undergo deformation. Having a plasticity greater than that of the core, the metal layer will therefore undergo a greater deformation than the latter during penetration into a stud. Also, if this metal layer is also covered with a native oxide layer, the native oxide layer can not deform as much as the metal layer without breaking because the oxide layer, which is very brittle, has a lower plasticity to that of the metal layer. Unable to conform to the deformation experienced by the metal layer, the native oxide layer "crackles".
  • the adhesion of an oxide layer to the metal from which it is derived is small, the native oxide layer "peels" by sliding on the metal layer under the effect of shear exerted during insertion and therefore remains outside the solid element, then fully discovering the metal layer.
  • a quality electrical interconnection is thus obtained without the use of a deoxidizing flux in the coating material.
  • the invention furthermore makes it possible to combine the advantages of reduced-pressure flip chip hybridization by using hollow and open inserts, with the advantages of rapid coating, thanks to the use of the technique. "no flow" coating.
  • the hybridization is advantageously carried out at ambient temperature, without it being necessary to heat the connection elements so as to obtain their fusion.
  • a length of the hollow inserts along an axis perpendicular to the assembly direction is greater than a length of the solid elements along said axis.
  • the hollow inserts are inserted on an edge of the solid elements.
  • the open end of the hollow inserts has several branches partially disposed out of the solid elements during insertion.
  • the curable material does not comprise a deoxidizing flow.
  • the layer of curable material is deposited on a predetermined portion of the assembly face, the curable material is a negative photoresin capable of becoming insoluble in a predetermined developer following the application of a predetermined radiation, and following the insertion of the hollow inserts into the solid elements:
  • Said radiation is applied to the resin layer except for the portion of the resin layer covering said portion of the assembly face;
  • the photoresist covering said zone is removed by applying the developer.
  • Figures 1 to 3 are diagrammatic sectional views illustrating a coating technique of the prior art of the "no flow” type applied to hybridization "flip chip” by thermocompression of solder balls;
  • Figures 4 to 8 are schematic sectional views and top views showing an hybridization method "flip chip” with a “no flow” coating according to the invention;
  • FIGS. 9 and 10 are schematic sectional views respectively of an alternative embodiment of the inserts and the peeling of an oxide layer covering the inserts during the penetration of the inserts in the solid elements;
  • Figures 11 to 15 are diagrammatic top views illustrating different variants and hollow inserts open and solid elements.
  • FIGS 16 to 19 are schematic sectional views of a method according to the invention for releasing the areas covered with the coating material.
  • FIGS 4 to 8 schematically illustrate the "flip-chip" hybridization of a first and a second electronic component 50, 52 a hybridization method according to the invention.
  • the first component 50 has on one of its faces 54, called “assembly”, a set of inserts 56 hollow, open and electrically conductive, intended to penetrate into solid pads 58 respective electrically conductive conductors arranged on one of its faces 60, called “assembly", the second component 52.
  • the bottom of each insert 56 is also in contact with a connection pad 62 formed in the thickness of the first component 50 this range 62 interfacing with, for example, an electronic circuit 64.
  • each pad 58 is in contact with a connection pad 66 formed in the thickness of the second component 52, the pad 66 forming the interface for example with an electronic circuit 68.
  • the hollow insert is advantageously made of a hard material, such as in particular W, WSi, Ti, Cu, Pt or Ni, covered by a noble metal layer, such as in particular Au or Pt, and therefore non-oxidizable, to avoid surface oxide formation that would weaken the electrical contact with the solid element.
  • the solid element is preferably constituted by In or an In-based composite, such as InSb, an alloy based on tin, lead, Al or a Al alloy, such as AlCu.
  • a volume of curable material 70 especially a resin as described above, for example an epoxy resin comprising a hardener, is also deposited in liquid form on the portion of the surface 56 comprising the pads 58 so as to coat them.
  • the electronic components 50 and 52 are aligned so as to present each hollow insert 56 in front of a stud 58, and an appropriate pressure, illustrated by the arrows, is exerted on the first component which is movable and thus moves in an assembly direction A.
  • an appropriate pressure illustrated by the arrows, is exerted on the first component which is movable and thus moves in an assembly direction A.
  • the geometry of the hollow inserts 56 and the geometry of the solid pads 58 are chosen so that, during the insertion of the hollow inserts 56 into the studs 58, the studs 58 do not completely block the opening of the studs 58. Hollow inserts 56. In this way, there is a leakage passage for the encapsulating material 70 occupying the inserts during their progression in the studs 58 so that the section pressing on the studs 58 is that of the inserts 56.
  • the hollow inserts 56 each have a section perpendicular to the assembly direction A, or "cross-section", taking the form of a cross (FIG. 5) and the pads 58 each have a section perpendicular to the direction A. taking the form of a cross angularly offset by 45 ° relative to the cross of the corresponding insert 56 and centered on it ( Figure 6).
  • the inserts 56 which have a hardness greater than that of the pads 68, then penetrate into them by breaking the native oxide layer covering, if appropriate, the pads 58 Due to the offset of the crosses of the inserts 56 and the pads 58, as illustrated in FIG.
  • the only bearing surface of the inserts 56 on the pads 58 consists of the thickness of the inserts, so that the pressure exerted to hybridize the two components 50, 52 is reduced.
  • only part of the section of the inserts 56 is actually introduced into the pads 58, which further reduces said pressure. Electrical interconnections between the first and the second electronic components 50, 52 are thus formed and mechanically secure them.
  • a heat treatment for example a heating, can be applied in order to harden the coating materials 70 in order to obtain a solid layer of protection against the thermomechanical stresses filling the volume separating the two components at the interconnections created.
  • the assembly material is chosen so as not to comprise a deoxidizing agent, which makes it possible to obtain, for the latter, resistivity values greater than 10 12 ⁇ / cm, or even values greater than 2.10 13 ⁇ / cm, desirable especially for an application to infrared detection, for example cooled.
  • a deoxidizing agent which makes it possible to obtain, for the latter, resistivity values greater than 10 12 ⁇ / cm, or even values greater than 2.10 13 ⁇ / cm, desirable especially for an application to infrared detection, for example cooled.
  • the inserts 56 each comprise a metal central core 80 covered by a metal layer 82.
  • the central core 80 has a hardness greater than that of the pads 58 so as to be able to be there. inserted.
  • the central core 80 preferably has a Young's modulus greater than 1.5 times the Young's modulus of the material of the pads 58.
  • the central core 80 is made of a hard metal, such as nitride titanium (TiN), copper (Cu), vanadium (V), molybdenum (Mo), nickel (Ni), titanium tungstenate (TiW), WSi, or tungsten (W) for example, and the pads 58 are made of a ductile metal, for example aluminum, tin, indium, lead, silver, copper, zinc, or an alloy of these metals. Moreover, the central core 80 is not oxidized.
  • a hard metal such as nitride titanium (TiN), copper (Cu), vanadium (V), molybdenum (Mo), nickel (Ni), titanium tungstenate (TiW), WSi, or tungsten (W)
  • the pads 58 are made of a ductile metal, for example aluminum, tin, indium, lead, silver, copper, zinc, or an alloy of these metals.
  • the central core 80 is not oxidized.
  • the metal layer 82 in addition to its function of being electrically conductive and of adhering strongly to the central core 80 because of the metal-metal interface that it forms with the core 80, has the function of deform, while remaining attached to the core 80, during the penetration of ⁇ insert in a stud. It has for this purpose a plasticity greater than that of the core 80.
  • the layer 82 may thus be made of a ductile metal.
  • a ductile metal having a Young's modulus greater than 1.5 times that of the material of the core 80 has a suitable plasticity.
  • the layer 82 has a ductility substantially equal to that of the pads 58 so as to allow penetration of the hard core 80 without breaking and obtain relative deformations of the layer 82 and the pad 58 substantially equal.
  • the layer 80 is thus advantageously made of aluminum, tin, indium, lead, silver, copper, zinc or an alloy of these metals, and preferably aluminum, this metal having the advantage of having a very high melting point above 500 ° C.
  • a native oxide layer 84, originating from the oxidation of the layer 82, is moreover optionally present.
  • the oxidation layer 84 is by nature very thin, of the order of a few nanometers, hard and brittle, and in particular of plasticity and ductility very internal to those of the metal of the layer 82 and adheres weakly to the latter.
  • This embodiment has the advantage that it is not necessary to take special measures to prevent oxidation of the inserts during storage, since it is deliberately allowed to oxidize the inserts 56.
  • FIGS. 11 to 15 are top views of alternative embodiments of the inserts 56 and elements 58.
  • the cross section of the hollow and open inserts 56 take the form of a cross as described previously, and the cross section of the solid elements takes any shape, but preferably convex, for example in the form of square, disk, ellipse, rectangle or other.
  • the dimensions of the inserts and solid elements are then chosen so that the branches of the inserts protrude from each side of the solid elements, thus creating four passages allowing the coating material to escape during the insertion.
  • the cross section of the inserts 56 takes the form of a star comprising more than four branches, for example 6.
  • the solid elements 58 can take any form but convex preference, for example in the form of a square, disk, ellipse, rectangle or other.
  • the solid elements 58 have a cross-section in the shape of a cross or a star, and the cross-section takes any shape, but preferably convex, for example in the form of a square, a disk, a d ellipse, rectangle or other.
  • the inserts 56 are cylindrical and the solid elements comprise lobes 68, the inserts 50 being centered, not necessarily accurately, where the lobes 60 meet.
  • the inserts 56 and the solid elements 58 are those of the state of the art, including cylindrical inserts and solid elements 58 convex, for example of square or circular section.
  • each hollow and open insert 56 is placed in alignment with a solid element 58, so that a portion 82 of the opening of the inserts 56 is not facing the elements 58.
  • the patterns formed by the inserts 56 on the assembly face of the first component 50 are offset with respect to the pattern formed by the elements 58 on the assembly face of the second component 58.
  • This offset of the patterns is for example obtained during the manufacture of the components 50 and 52 followed by the implementation of a conventional alignment of the components, or the manufacture of the inserts 56 and the elements 58 is carried out in a conventional manner and components 50 and 52 are then staggered upon insertion.
  • the invention applies to an infrared detector intended to operate in space.
  • the first component is an infrared detection matrix for a spatial application of 2000 * 2000 detection unit elements made of InGaAs on InP substrate, or "pixels", distributed with a pitch of 10 micrometers
  • the second component, with which the matrix detection is hybridized is a CMOS reading matrix provided with indium pads.
  • the size of the detection matrix is therefore 20 * 20mm. Due to the large difference between the coefficients of thermal expansion of the detection matrix and the read array, it is unthinkable to hot hybridize the two components, in particular by implementing a thermocompression of solder balls.
  • the vertical interconnections between the two components require to be coated to ensure a reliability of the detector vis-à-vis the strong cyclic thermal variations when the detector is in orbit.
  • the detector must be able to have a very low detection threshold, of the order of a few photons, so that the coating material must have a very high resistivity, greater than or equal to 10 12 ⁇ / cm, or even 2.10 13 Q / cm.
  • the hybridization process then consists in successively implementing the following steps:
  • the hybridization of the detection matrix and the reading matrix for example a "C2W” type hybridization (wafer chip) in the context of a collective fabrication of a detector, by insertion of the pads the reading matrix in the cross inserts of the reading matrix; and
  • the epoxy adhesive is also preferably chosen to crosslink at room temperature if the matrices are very sensitive to strong thermal cycles.
  • Epoxy resins having photosensitive properties are so-called “negative” resins.
  • a photosensitive epoxy resin subjected to a particular light radiation, especially ultraviolet radiation becomes insoluble in a particular chemical bath called “developer”.
  • developer a particular chemical bath
  • the radiation-exposed portion is retained while the unexposed portion is removed. Protection against irradiation is usually obtained using a mask, the negative impression of the mask is preserved, hence the name of photoresin "negative”.
  • the process is continued by the application of a mask above the zones to be released, the mask being opaque to a predetermined radiation capable of allowing the removal of the resin exposed by a developer, followed by application of said radiation to the hybridized assembly (FIG. 17).
  • the mask is then removed and a developer applied to remove the unexposed resin portions, namely the resin portions on the areas to be released ( Figure 18).
  • the exposed resin portions having crosslinked they close the volumes between the components 50a, 50b so that the portion of resin contained in these volumes remains therein.
  • Final crosslinking of the resin between the componentsSOa, 50b is then obtained by a heat treatment, for example by heating the assembly at 150 ° C for 1 hour for the resin type "SU-8".
  • the components 50a are transparent to the electromagnetic radiation 96 so that a resin crosslinking is provided between the components 50a, 50b by the application of the radiation.

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Abstract

Ce procédé d'assemblage d'un premier et d'un second composants électroniques (50, 2), comporte: la réalisation d'éléments de connexion sur une face d'assemblage du premier composant (50) et la réalisation d'éléments de connexion sur une face d'assemblage du second composant (52); le dépôt d'une couche liquide de matériau durcissable et électriquement isolant (70) sur la face d'assemblage du premier et/ou du second composant; le report des premier et second composants (50, 52) l'un sur l'autre de manière à mettre les éléments de connexion du second composant en face des éléments de connexion du premier composant; l'application d'une force selon une direction prédéterminée (A) sur le premier et/ou le second des composants (50, 52) de manière à créer des interconnexions électriques constituées chacune d'un élément de connexion (56) du premier composant (50) et d'un élément de connexion (58) du second composant(52); et le durcissement du matériau durcissable (70). Les éléments de connexion (56) du premier composant (50) sont des inserts creux présentant une extrémité ouverte et les éléments de connexion (58) du second composant (52) sont des éléments pleins (58), de dureté inférieure à celle des inserts (56), l'application de la force résultant en l'insertion des inserts (56) dans les éléments pleins (58). La géométrie des inserts (56) et la géométrie des éléments pleins (58), et/ou le positionnement relatif de ceux-ci lors de l'insertion, sont choisis de manière à laisser libre une portion de l'extrémité ouverte des inserts (56) pendant l'insertion. Le matériau durcissable (70) ne comprend pas de flux désoxydant.

Description

PROCEDE D'ASSEMBLAGE FLIP CHIP COMPORTANT LE PRE-ENROBAGE D'ELEMENTS D'INTERCONNEXION
DOMAINE DE L'INVENTION
L'invention a trait au domaine de la microélectronique, et plus particulièrement à l'assemblage de deux composants électroniques selon la technique dite « face contre face », mieux connue sous l'expression anglo-saxonne « flip chip », qui réalise des interconnexions verticales entre les deux composants.
L'invention trouve ainsi particulièrement application dans les assemblages dits « puce sur puce », « puce sur wafer » et « wafer sur wafer ».
L'invention s'applique avantageusement aux dispositifs requérant des interconnexions de motifs métalliques à très petits pas, notamment pour la fabrication d'imageurs de très grandes dimensions et à très petits pas, comme par exemple les matrices de détection hétérogènes de grande taille comprenant un grand nombre de connexions, des matrices de détection sensibles à la température et hybridées à froid, ou encore des matrices de détection sensibles aux contraintes mécaniques. L'invention s'applique également avantageusement aux structures dites « 3D » qui comprennent un empilement de circuits constitués de matériaux différents et par conséquent sensibles aux contraintes thermiques. L'invention s'applique également particulièrement aux détecteurs à forte sensibilité capables de détecter un nombre restreint de photons, notamment un photon unique. L'invention s'applique également à l'hybridation à froid de composants.
ETAT DE LA TECHNIQUE
L'assemblage de deux composants électroniques par la technique dite « flip chip » par thermocompression consiste usuellement à former des billes de soudure électriquement conductrices sur une face d'un premier composant électronique et sur une face d'un second composant selon un motif de connexion prédéterminé. Le premier composant est alors reporté sur le second composant de manière à mettre en correspondance les billes respectives de soudure de ceux-ci, puis l'ensemble est pressé et chauffé. Les billes mises en contact se déforment et fondent pour former des connexions électriques perpendiculaires au plan principal des composants électroniques, généralement sous la forme d'une tranche. Si l'hybridation « flip chip » présente de nombreux avantages, deux problèmes se posent cependant pour ce type d'hybridation.
Tout d'abord, un problème récurrent dans ce type d'hybridation réside dans le fait que, sans mesure particulière, la surface des billes s'oxyde, ce qui crée des connexions électriques de mauvaise qualité entre les composants hybridés. En effet, non seulement les oxydes métalliques sont de très mauvais conducteurs d'électricité mais en outre l'oxyde présent à la surface des billes s'oppose au mélange des billes lors de l'hybridation.
Pour éviter que les billes ne soient thermo-compressées alors qu'elles présentent à leur surface une couche d'oxyde natif, c'est-à-dire une couche d'oxyde obtenue par l'oxydation naturelle du métal lorsqu'il est au contact avec l'oxygène, les billes sont usuellement soumises préalablement à l'hybridation, ou lors de l'hybridation, à des agents désoxydants, communément appelés « flux de désoxy dation», qui dissolvent la couche d'oxyde. Le flux de désoxydation est usuellement un acide, comme par exemple de l'acide benzoïque ou de l'acide carboxylique. On pourra notamment se référer aux documents JP 2012077214, EP 1 621 566 ou US 6 197 560 pour des exemples de flux de désoxydation.
Ensuite, les interconnexions verticales obtenues par l'hybridation sont sensibles aux contraintes thermiques, et ce d'autant plus que les premier et second composants sont constitués de matériaux différents. En effet, les composants présentent le plus souvent des coefficients d'expansion thermique différents, de sorte que sous l'effet d'une variation de température les interconnexions sous soumises à un cisaillement qui les fragilise et les casse.
Afin d'accroître la fiabilité thermo-mécanique d'un ensemble hybridé et fournir une protection des interconnexions contre l'environnement, il est généralement prévu de remplir l'espace séparant les deux composants par une couche de résine connue sous le nom de résine « d'enrobage » ou d'« underfill », l'action de remplir cet espace étant connue sous le nom d « underfilling ». Les forces de cisaillement sont ainsi réparties sur l'ensemble de la couche séparant les deux composants hybridés, et non plus uniquement sur les interconnexions, ces dernières étant donc protégées de manière efficace. On connaît deux techniques de remplissage du volume séparant les deux composants hybridés par des billes de soudure, la première étant connue sous l'expression de « fast flow », et la seconde étant connue sous l'expression de « no-flow ». Ces techniques sont par exemple décrites dans le document « Characterization of a No-Flow Underfill Encapsulant During the Solder Reflow Process », de C.P. Wong et al, Proceedings of the Electronic Components and Technoloy Conférence, 1998, pages 1253-1259.
La technique « fast-flow » fait suite à l'hybridation des composants. Notamment, lors de l'hybridation, les composants sont soumis au flux de désoxydation et chauffé à une température supérieure ou égale à la température de fusion des billes métalliques. Une fois les billes soudées, un nettoyage du flux de désoxydation présent entre les composants est alors mis en œuvre pour éviter que ce dernier ne créer des courts-circuits entre les interconnexions et corrode celles-ci. Une fois le nettoyage effectué, la technique « fast- flow » consiste alors à déposer sur un ou plusieurs bords de l'un des composants de la résine liquide, c'est-à-dire non durcie. La résine d'enrobage migre alors par capillarité entre les composants hybridés et remplit le volume les séparant. L'ensemble subit alors un traitement thermique, ou « curing », afin de solidifier la résine.
Cette technique est cependant très longue en raison de la lenteur à la fois de la migration de la résine et du traitement thermique. En outre, la durée de migration augmente en fonction de la densité des interconnexions entre les composants, de sorte que cette technique est de moins en moins adaptée à la fabrication de composants présentant une densité élevée d'interconnexions. La technique « no-flow » a été principalement mise au point pour réaliser un remplissage rapide du volume entre les composants hybridés, et est à présent décrite en relation avec les figures schématiques en coupe 1 à 3 dans le cadre d'une hybridation « flip chip » par billes de soudure. Dans une première étape, de la résine d'enrobage 40 est déposée sur un premier composant électronique 12a munie de billes de soudure 18a de manière à recouvrir celles-ci (figure 1
Dans une seconde étape, un second composant électronique 12b, muni de billes de soudure 18b, est aligné sur le premier composant 12a, puis une pression est exercée sur le second composant selon les flèches illustrées en élevant en outre la température de l'ensemble à une température supérieure ou égale à la température de fusion du métal constitif des billes 18a, 18b (figure 2). Les billes 18a, 18b se solidarisent alors les unes aux autres par thermocompression pour former des interconnections 42, la résine 40 occupant par ailleurs le volume entre les composants 12a, 12b dans lequel sont logées les interconnections 42 (figure 3). En outre, un chauffage étant exercé pour thermo- compresser les billes de soudure 18a, 18b, ce chauffage est choisi pour activer le traitement thermique de la résine 40 afin de durcir celle-ci. Comparativement à la technique « fast-flow », il n'est donc pas besoin de procéder à une étape préliminaire de nettoyage, et une seule étape de chauffage est mise en œuvre. En outre, il n'existe pas de migration de la résine, qui est déposée directement à l'endroit qu'elle doit ultérieurement occuper. La technique « No-flow » est donc rapide.
Cette technique présente cependant un certain nombre de désavantages. Tout d'abord, comme décrit précédemment, pour former des interconnexions de qualité, il convient d'ôter la couche d'oxyde recouvrant les billes 18a, 18b avant leur mélange par thermocompression. Pour ce faire, la résine comporte un flux de désoxydation.
Comme cela est connu en soi, la résine est un mélange d'une colle en tant que composant principal, par exemple une colle époxy, et d'un solvant qui permet de régler la viscosité de la résine et qui est évaporé lors du traitement thermique de la résine. Le mélange peut également comporter des agents durcisseur, notamment de polymérisation, par exemple un catalyseur, un photo -initiateur ou un thermo-initiateur, et/ou des agents de surface, par exemple du silane, qui augmente l'adhésion et la mouillabilité de la résine sur les surfaces des composants avec lesquelles est rentre en contact, et/ou des particules pour régler le coefficient d'expansion thermique de la résine, usuellement désignées sous le terme de « fillers ».
Dans le cadre de la technique « no flow », du flux de désoxydation est donc également incorporé dans la résine afin de dissoudre la couche d'oxyde recouvrant les billes de soudures 18a, 18b. Toutefois, les agents désoxydants comprennent des agents ioniques de conductivité électrique élevée. Etant présents dans la résine et ne pouvant être ôtés de celle-ci une fois l'enrobage achevé ces agents limitent donc la résistivité électrique de la résine, cette dernière pouvant prendre des valeurs inférieures à 1012 Ω/cm. Certaines applications, notamment dans la détection infrarouge refroidie, nécessitent des résistivités supérieures à 2.1013 Ω/cm, rendant donc la technique « no-flow » impropre à ces applications. EXPOSE DE L'INVENTION
Le but de la présente invention est de fournir un procédé d'hybridation de type « flip- chip » qui permettent la mise en œuvre d'un enrobage, ou « underfilling », de type « no- flow », ayant une résistivité électrique accrue.
A cet effet, l'invention a pour objet un procédé d'assemblage d'un premier et d'un second composants électroniques, comportant :
■ la réalisation d'éléments de connexion sur une face d'assemblage du premier composant et la réalisation d'éléments de connexion sur une face d'assemblage du second composant ;
■ le dépôt d'une couche liquide de matériau durcissable et électriquement isolant sur la face d'assemblage du premier et/ou du second composant de manière à enrober au moins les éléments de connexion réalisés sur ladite face ;
" le report des premier et second composants l'un sur l'autre de manière à mettre les éléments de connexion du second composant en face des éléments de connexion du premier composant ;
■ l'application d'une force selon une direction prédéterminée sur le premier et/ou le second des composants de manière à créer des interconnexions électriques constituées chacune d'un élément de connexion du premier composant et d'un élément de connexion du second composant;
■ et le durcissement du matériau durcissable.
Selon l'invention :
■ les éléments de connexion du premier composant sont des inserts creux présentant une extrémité ouverte et les éléments de connexion du second composant sont des éléments pleins, de dureté inférieure à celle des inserts, l'application de la force résultant en l'insertion des éléments creux dans les éléments pleins ;
■ chaque insert comporte :
o une âme métallique, non oxydée sur au moins une portion de sa surface, et de dureté supérieure à celle des éléments pleins ; et
o une couche métallique recouvrant au moins ladite portion non oxydée de l'âme, la première couche ayant une plasticité supérieure à celle de l'âme et/ou étant constituée d'un métal non oxydable;
■ la géométrie des inserts creux et la géométrie des éléments pleins, et/ou le positionnement relatif de ceux-ci lors de l'insertion, sont choisis de manière à laisser libre une portion de l'extrémité ouverte des inserts creux pendant l'insertion;
■ et le matériau durcissable ne comprend pas de flux désoxydant. Par « électriquement isolant », on entend un matériau de forte résistivité électrique, notamment des matériaux de résistivité supérieure à 1012 Ω/cm.
Par « liquide », on entend ici la phase du matériau durcissable lorsque celui-ci n'est pas solide.
En d'autres termes, lors de l'insertion d'un insert creux dans un élément plein, ce dernier ne bouche pas entièrement l'ouverture de F insert. Il existe donc un passage de fuite, ou « évent », pour le matériau contenu dans l'insert. A mesure que l'insert creux progresse dans l'élément plein, le matériau est ainsi chassé. En conséquence, la section efficace de l'insert faisant appui sur l'élément plein lors de l'insertion est celle de l'insert creux. Notamment, la section de l'insert étant faible, la pression exercée sur l'élément plein par l'insert est suffisante pour casser la couche d'oxyde recouvrant l'élément plein. En outre, selon la première variante, lorsque l'insert est constitué d'une âme recouverte d'une couche métallique non oxydable, cette couche est donc enfichée dans l'élément plein et forme avec celui-ci une interconnexion de qualité. Il n'est donc pas nécessaire de prévoir de flux désoxydant dans le matériau d'enrobage pour garantir la qualité de l'interconnexion. Le matériau d'enrobage étant dépourvu de flux, il présente en conséquence une résistivité électrique élevée. Il est donc possible de choisir des matériaux d'enrobage ayant une très forte résistivité, c'est-à-dire une résistivité supérieure à 1012 Ω/cm.
De même, selon la seconde variante, lorsque l'insert est constitué d'une âme métallique recouverte d'une couche métallique de plasticité supérieure à celle de l'âme, sous l'effet de l'insertion dans l'élément plein, les différentes régions de l'insert subissent une déformation. Ayant une plasticité supérieure à celle de l'âme, la couche métallique va donc subir une plus forte déformation que celle-ci lors de la pénétration dans un plot. Aussi, si cette couche métallique est par ailleurs recouverte une couche d'oxyde natif, la couche d'oxyde natif ne peut se déformer autant que la couche métallique sans casser car la couche d'oxyde, qui est très cassante, a une plasticité inférieure à celle de la couche métallique. Ne pouvant se conformer à la déformation subie par la couche métallique, la couche d'oxyde natif se « craquelle ». Comme par ailleurs, l'adhérence d'une couche d'oxyde sur le métal dont elle est issue est faible, la couche d'oxyde natif « pèle » en glissant sur la couche métallique sous l'effet d'un cisaillement exercé lors de l'insertion et demeure donc à l'extérieur de l'élément plein, découvrant alors entièrement la couche métallique. Une interconnexion électrique de qualité est ainsi obtenue sans usage d'un flux désoxydant dans le matériau d'enrobage. L'invention permet en outre de combiner les avantages d'une hybridation « flip chip » à pression réduite grâce à l'utilisation d'inserts creux et ouverts, avec les avantages d'un enrobage rapide, grâce à l'utilisation de la technique d'enrobage « no flow ». Notamment, l'hybridation est avantageusement réalisée à température ambiante, sans qu'il soit nécessaire de chauffer les éléments de connexion de manière à obtenir leur fusion.
Selon un mode de réalisation, une longueur des inserts creux selon un axe perpendiculaire à la direction d'assemblage est supérieure à une longueur des éléments pleins selon ledit axe.
Selon un mode de réalisation, les inserts creux sont insérés sur un bord des éléments pleins.
Selon un mode de réalisation, l'extrémité ouverte des inserts creux présente plusieurs branches partiellement disposées hors des éléments pleins lors de l'insertion.
Selon un mode de réalisation, le matériau durcissable ne comprend pas de flux désoxydant. Selon un mode de réalisation, la couche de matériau durcissable est déposée sur une portion prédéterminée de la face d'assemblage, le matériau durcissable est une photorésine négative apte à devenir insoluble dans un révélateur prédéterminé consécutivement à l'application d'un rayonnement prédéterminé, et consécutivement à l'insertion des inserts creux dans les éléments pleins :
■ ledit rayonnement est appliqué à la couche de résine hormis la portion de couche de résine recouvrant ladite portion de la face d'assemblage ; et
■ la photorésine recouvrant ladite zone est retirée en appliquant le révélateur.
BRÈVE DESCRIPTION DES FIGURES
L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée uniquement à titre d'exemple, et réalisée en relation avec les dessins annexés, dans lesquels des références identiques désignent des éléments identiques ou analogues, et dans lesquels :
" les figures 1 à 3 sont des vues schématiques en section illustrant une technique d'enrobage de l'art antérieur de type « no flow » appliquée à une hybridation « flip chip » par thermocompression de billes de soudure ; ■ les figures 4 à 8 sont des vues schématiques en section et de dessus illustrant un procédé d'hybridation « flip chip » avec un enrobage « no flow » selon l'invention ;
■ les figures 9 et 10 sont des vues schématiques en coupe respectivement d'une variante de réalisation des inserts et du pélage d'une couche d'oxyde recouvrant les inserts lors de la pénétration des inserts dans les éléments pleins ;
■ les figures 11 à 15 sont des vues schématiques de dessus illustrant différentes variantes d'inserts creux et ouverts et d'éléments pleins ; et
■ les figures 16 à 19 sont des vues schématiques en section d'un procédé selon l'invention permettant de dégager des zones recouvertes par le matériau d'enrobage.
DESCRIPTION DÉTAILLÉE DE L'INVENTION
Les figures 4 à 8 illustrent de manière schématique l'hybridation « flip-chip » d'un premier et d'un second composants électroniques 50, 52 un procédé d'hybridation selon l'invention.
En se référant à la figure 4, le premier composant 50 comporte sur l'une de ses faces 54, dite d'« assemblage », un ensemble d'inserts 56 creux, ouverts et électriquement conducteurs, destinés à pénétrer dans des plots pleins 58 électriquement conducteurs respectifs agencés sur une de ses faces 60, dite d'« assemblage », du second composant 52. Le fond de chaque insert 56 est par ailleurs au contact d'une plage de connexion 62 formée dans l'épaisseur du premier composant 50, cette plage 62 faisant l'interface avec par exemple avec un circuit électronique 64. De manière analogue, chaque plot 58 est au contact d'une plage de connexion 66 formée dans l'épaisseur du second composant 52, la plage 66 faisant l'interface par exemple avec un circuit électronique 68.
L 'insert creux est avantageusement constitué d'un matériau dur, tel que notamment du W, du WSi, du Ti , du Cu, du Pt ou du Ni, recouvert par une couche de métal noble, tel que notamment Au ou Pt, et donc non oxydable, afin d'éviter la formation d'oxyde en surface qui affaiblirait le contact électrique avec l'élément plein. L'élément plein est quant à lui de préférence constitué d'In ou d'un composite à base d'In, comme par exemple InSb, d'un alliage à base d'étain, de plomb, d'Al ou d'un alliage d'Al, comme par exemple AlCu. Un volume de matériau durcissable 70, notamment un résine telle que décrite précédemment, par exemple une résine époxy comportant un durcisseur, est par ailleurs déposé sous forme liquide sur la portion de la surface 56 comportant les plots 58 de manière à enrober ceux-ci. Pour réaliser l'hybridation, préférentiellement à froid, les composants électroniques 50 et 52 sont alignés de manière à présenter chaque insert creux 56 en face d'un plot 58, et une pression appropriée, illustrée par les flèches, est exercée sur le premier composant qui est mobile et se déplace ainsi selon une direction d'assemblage A. Une fois au contact du matériau d'enrobage 70, les inserts creux se remplissent alors de celui-ci par capillarité.
De manière avantageuse, la géométrie des inserts creux 56 et la géométrie des plots pleins 58 sont choisies de manière à ce que, lors de l'insertion des inserts creux 56 dans les plots 58, les plots 58 ne bouchent pas totalement l'ouverture des inserts creux 56. De cette manière, il existe un passage de fuite pour le matériau d'enrobage 70 occupant les inserts lors de leur progression dans les plots 58 de sorte que la section appuyant sur les plots 58 est celle des inserts 56.
Par exemple, les inserts creux 56 ont chacun une section perpendiculaire à la direction d'assemblage A, ou « section transversale », prenant la forme d'une croix (figure 5) et les plots 58 ont chacun une section perpendiculaire à la direction A prenant la forme d'une croix angulairement décalée de 45° par rapport à la croix de l'insert 56 correspondant et centrée sur celle-ci (figure 6). Ainsi, lorsqu'une pression est exercée sur le premier composant 50, les inserts 56, qui ont une dureté supérieure à celle des plots 68, pénètrent alors dans ceux-ci en cassant la couche d'oxyde natif recouvrant le cas échéant les plots 58. En raison du décalage des croix des inserts 56 et des plots 58, tel qu'illustré à la figure 7, il existe quatre portions 72, 74, 76, 78 des inserts 56 qui ne sont pas recouvertes par les plots 58, créant ainsi quatre passages, ou évents, pour le matériau d'enrobage 70 occupant les inserts 56. Ainsi, à mesure que les inserts 56 progressent dans les plots 58, le matériau d'enrobage est chassé des inserts, comme cela est illustré par les flèches sur la vue en coupe de détail 8 et des interconnexions électriques sont formées entre les plots 58 et les inserts 56 recouverts d'une couche de métal noble.
Ainsi, la seule surface d'appui des inserts 56 sur les plots 58 est constituée de l'épaisseur des inserts, de sorte que la pression exercée pour hybrider les deux composants 50, 52 est réduite. En outre, seule une partie de la section des inserts 56 est effectivement introduite dans les plots 58, ce qui permet encore de réduire ladite pression. Des interconnexions électriques entre le premier et les second composants électroniques 50, 52 sont ainsi réalisées et solidarisent mécaniquement ceux-ci. Parallèlement, ou consécutivement à l'application de la pression pour hybrider les composants 50, 52, un traitement thermique, par exemple un chauffage, peut être appliqué afin de durcir les matériaux d'enrobage 70 afin d'obtenir une couche solide de protection contre les contraintes thermo-mécaniques remplissant le volume séparant les deux composants au niveau des interconnexions créées.
De préférence, le matériau d'assemblage est choisi pour ne pas comprendre d'agent désoxydant, ce qui permet d'obtenir pour ce dernier des valeurs de résistivité supérieures à 1012 Ω/cm, voire même des valeurs supérieures à 2.1013 Ω/cm, souhaitables notamment pour une application à la détection infrarouge, par exemple refroidie.
Selon une seconde variante de réalisation des inserts 56 illustrée à la figure 9, les inserts 56 comportent chacun une âme centrale métallique 80 recouverte par une couche métallique 82. L'âme centrale 80 présente une dureté supérieure à celle des plots 58 pour pouvoir y être insérée. A cet effet, l'âme centrale 80 a de préférence un module de Young supérieur à 1,5 fois le module de Young du matériau des plots 58. Avantageusement, l'âme centrale 80 est constituée d'un métal dur, comme du nitrure de titane (TiN), du cuivre (Cu), du vanadium (V), du molybdène (Mo), du nickel (Ni), du tungstènate de titane (TiW), du WSi, ou du tungstène (W) par exemple, et les plots 58 sont constitués d'un métal ductile, par exemple de l'aluminium, de l'étain, de l'indium, du plomb, de l'argent, du cuivre, du zinc, ou un alliage de ces métaux. Par ailleurs, l'âme centrale 80 n'est pas oxydée.
La couche métallique 82, outre sa fonction d'être conductrice de l'électricité et d'adhérer fortement à l'âme centrale 80 en raison de l'interface métal-métal qu'elle forme avec l'âme 80, a pour fonction de se déformer, tout en restant accrochée à l'âme 80, lors de la pénétration de Γ insert dans un plot. Elle présente à cet effet une plasticité supérieure à celle de l'âme 80. La couche 82 peut ainsi être constituée d'un métal ductile. Notamment, un métal ductile ayant un module de Young supérieur à 1,5 fois celui du matériau de l'âme 80 présente une plasticité appropriée.
De préférence, la couche 82 présente une ductilité sensiblement égale à celle des plots 58 de manière à permettre la pénétration de l'âme dure 80 sans se casser et obtenir des déformations relatives de la couche 82 et du plot 58 de manière sensiblement égales. La couche 80 est ainsi avantageusement constituée d'aluminium, d'étain, d'indium, de plomb, d'argent, de cuivre, de zinc ou d'un alliage de ces métaux, et préférence en aluminium, ce métal présentant l'avantage d'avoir une température de fusion très élevée supérieure à 500°C. Une couche d'oxyde natif 84, provenant de l'oxydation de la couche 82, est par ailleurs le cas échéant présente. La couche d'oxydation 84 est par nature très fine, de l'ordre de quelques nanomètres, dure et cassante, et notamment de plasticité et de ductilité très intérieure à celles du métal de la couche 82 et adhère faiblement à cette dernière. Ce mode de réalisation présente l'avantage qu'il n'est pas besoin de prendre des mesures particulières pour éviter l'oxydation des inserts lors de leur stockage, puisqu'on laisse volontairement s'oxyder les inserts 56.
Comme illustré à la figure 10, lors de la pénétration d'un insert 56 dans un plot 58, une déformation, même faible de la couche métallique 82, casse la couche d'oxyde 84 en plaques, et sous l'effet du cisaillement, les plaques d'oxydes natifs glissent sur la couche métallique 82 en demeurant en dehors du plot 58. La couche d'oxyde 84 est ainsi « pelée » lors de l'insertion en mettant à nue la couche métallique 82, créant ainsi une connexion électrique de qualité, notamment sans oxyde.
D'autres formes géométriques sont bien évidemment possibles pour les inserts et/ou les plots. Il suffit par exemple, lors de l'insertion, qu'une dimension des inserts selon un axe perpendiculaire à la direction A soit supérieure à une dimension des plots selon le même axe, par exemple l'axe B sur la figure 7, et/ou que les inserts soient introduits sur le bord des plots.
Les figures 11 à 15 sont des vues de dessus de variantes de réalisation des inserts 56 et des éléments 58. Selon une variante illustrée à la figure 11, la section transversale des inserts creux et ouverts 56 prennent la forme d'une croix tel que décrit précédemment, et la section transversale des éléments pleins prend une forme quelconque, mais de préférence convexe, par exemple en forme de carré, de disque, d'ellipse, de rectangle ou autre. Les dimensions des inserts et des éléments pleins sont alors choisies pour que les branches des inserts dépassent de chaque côté des éléments pleins, créant ainsi quatre passages permettant au matériau d'enrobage de s'échapper lors de l'insertion.
Selon une variante illustrée à la figure 12, la section transversale des inserts 56 prend la forme d'une étoile comprenant plus de quatre branches, par exemple 6. En multipliant le nombre de passages, le risque de voir du matériau d'enrobage piégé dans les inserts, en raison par exemple d'un défaut de fabrication des inserts et des éléments pleins, est minimisé. Les éléments pleins 58 peuvent prendre une forme quelconque mais de préférence convexe, par exemple en forme de carré, de disque, d'ellipse, de rectangle ou autre.
Selon une variante illustrée à la figure 13, les éléments pleins 58 ont une section transversale en forme de croix ou d'étoile, et la section transversale prend une forme quelconque mais de préférence convexe, par exemple en forme de carré, de disque, d'ellipse, de rectangle ou autre.
Selon une variante illustrée à la figure 14, les inserts 56 sont cylindriques et les éléments plein comportent des lobes 68, les inserts 50 étant centrés, non nécessairement de manière précise, à l'endroit où les lobes 60 se rejoignent.
Selon une variante illustrée à la figure 15, les inserts 56 et les éléments pleins 58 sont ceux de l'état de la technique, notamment des inserts cylindriques et des éléments pleins 58 convexes, par exemple de section carré ou circulaire. Lors de l'assemblage du premier composant électronique 50 avec le second composant électronique 52, chaque insert creux et ouvert 56 est disposé à l'aplomb d'un élément plein 58, de manière à ce qu'une portion 82 de l'ouverture des inserts 56 ne soit pas en regard des éléments 58. Avantageusement, les motifs que forment les inserts 56 sur la face d'assemblage du premier composant 50 sont décalés par rapport au motif que forment les éléments 58 sur la face d'assemblage du second composant 58. Ce décalage des motifs est par exemple obtenu lors de la fabrication des composants 50 et 52 suivi de la mise en œuvre d'un alignement classique des composants, ou bien la fabrication des inserts 56 et des éléments 58 est réalisée de manière classique et les composants 50 et 52 sont ensuite décalés lors de l'insertion.
A titre d'exemple numérique, l'invention s'applique à un détecteur infrarouge destiné à fonctionner dans l'espace. Le premier composant est une matrice de détection infrarouge pour une application spatiale de 2000*2000 éléments unitaires de détection réalisés en InGaAs sur substrat InP, ou « pixels », répartis avec un pas de 10 micromètres, et le second composant, avec lequel la matrice de détection est hybridée, est une matrice de lecture CMOS munie de plots en indium. La taille de la matrice de détection est donc de 20*20mm. En raison de la forte différence entre les coefficients d'expansion thermique de la matrice de détection et de la matrice de lecture, il est inenvisageable d'hybrider à chaud les deux composants, notamment en mettant en œuvre une thermocompression de billes de soudure. Ensuite, les interconnexions verticales entre les deux composants nécessitent d'être enrobées pour garantir une fiabilité du détecteur vis-à-vis des fortes variations thermiques cycliques lorsque le détecteur est en orbite. En outre, le détecteur doit être à même d'avoir un seuil de détection très bas, de l'ordre de quelques photons, de sorte que le matériau d'enrobage doit présenter une résistivité très élevée, supérieure ou égale à 1012 Q/cm, voire à 2.1013 Q/cm.
Le procédé d'hybridation consiste alors à mettre en œuvre successivement les étapes suivantes :
1. la fabrication de tubes ouverts de section transversale en forme de croix d'une hauteur de 5 micromètres avec un pas de 10 micromètres sur une face de la matrice de lecture CMOS ;
2. la fabrication de plots en indium d'une hauteur de 5 micromètres avec un pas de 10 micromètres sur une face de la matrice de détection InGaAs ;
3. la dispense d'une couche de épaisseur 5,5 micromètres d'épaisseur de colle, ou résine, photosensible époxy sans agent désoxydants sur la face de la matrice CMOS comprenant les tubes, par exemple au moyen d'une tournette connue en soit.
4. le retrait de la colle époxy sur les zones où l'on ne souhaite pas la trouver, comme par exemple des zones comprenant des plots destinés à des connections électriques par fils (« wire bonding »), par exemple en mettant en œuvre une technique de photo- masquage de ces zones comme cela est décrit ci-après ;
5. l'hybridation de la matrice de détection et de la matrice de lecture, par exemple une hybridation de type « C2W » (puce sur galette, ou chip wafer) dans le cadre d'une fabrication collective de détecteur, par insertion des plots de la matrice de lecture dans les inserts en croix de la matrice de lecture ; et
6. la réticulation de la colle époxy enrobant les interconnexions verticales ainsi obtenues, la colle époxy étant en outre de préférence choisie pour réticuler à température ambiante si les matrices sont très sensibles aux forts cycles thermiques.
Les résines époxy ayant des propriétés photosensibles sont des résines dites « négatives ». Comme cela est connu en soi, une résine époxy photosensible soumise à une radiation lumineuse particulière, notamment un rayonnement ultraviolet, devient insoluble dans un bain chimique particulier appelé « révélateur ». Ainsi, en exposant partiellement une couche de résine époxy à un rayonnement ultraviolet, puis en appliquant un révélateur sur cette couche, la portion exposée au rayonnement est conservée alors que la portion non exposée est retirée. La protection contre l'irradiation étant usuellement obtenu à l'aide d'un masque, l'empreinte négative du masque est donc conservée, d'où l'appellation de photorésine « négative ». Un procédé selon l'invention appliqué à des composants sur lequel des zones ne devant pas être couvertes par du matériau d'enrobage va à présent être décrit en relation avec les figures 16 à 19. En se référant à la figure 16, plusieurs composants 50a, 50b ont été hybridés sur un substrat 90 définissant plusieurs composants 52a, 52b devant ensuite être individualisés par découpage selon le plan de découpe D. L'hybridation est analogue à celle décrite précédemment, et comprend l'enrobage des inserts ou des éléments pleins réalisés sur le substrat 90 avec une photorésine négative, par exemple une résine époxy dite « SU-8 » , suivi de l'insertion des plots ou des éléments pleins des composants 50a, 50b dans les éléments correspondants des composants 52a, 52b. Le dépôt de la résine époxy a été réalisée pleine plaque, c'est-à-dire sur la totalité du substrat 90, et notamment sur des zones comprenant des plages 92 de reprise de contact devant être utilisées ultérieurement pour la réalisation de connexions fïlaires du type « wirebonding ».
Afin de dégager lesdites zones, le procédé se poursuit par l'application d'un masque au- dessus des zones à dégager, le masque étant opaque à un rayonnement prédéterminé apte à permettre le retrait de la résine exposée par un révélateur, suivi de l'application dudit rayonnement sur l'ensemble hybridé (figure 17).
Le masque est alors retiré et un révélateur appliqué de manière à ôter les portions de résines non exposée, à savoir les portions de résines sur les zones à dégager (figure 18).
Par ailleurs, les portions de résine exposées ayant réticulées, elles ferment les volumes entre les composants 50a, 50b de sorte que la portion de résine contenue dans ces volumes reste dans ceux-ci. Une réticulation finale de la résine entre les composantsSOa, 50b est alors obtenue par un traitement thermique, par exemple en chauffant l'ensemble à 150°C pendant 1 heure concernant la résine de type « SU-8 ». En variante, les composants 50a sont transparents au rayonnement électromagnétique 96 de sorte qu'il est obtenu une réticulation de la résine disposée entre les composants 50a, 50b par l'application du rayonnement.
Une découpe selon le plan A est alors mise en œuvre pour individualiser les deux composants (figure 19).

Claims

REVENDICATIONS
1. Procédé d'assemblage d'un premier et d'un second composants électroniques (50, 52), comportant :
■ la réalisation d'éléments de connexion sur une face d'assemblage du premier composant (50) et la réalisation d'éléments de connexion sur une face d'assemblage du second composant (52) ;
■ le dépôt d'une couche liquide de matériau durcissable et électriquement isolant (70) sur la face d'assemblage du premier et/ou du second composant de manière à enrober au moins les éléments de connexion réalisés sur ladite face ;
■ le report des premier et second composants (50, 52) l'un sur l'autre de manière à mettre les éléments de connexion du second composant en face des éléments de connexion du premier composant ;
■ l'application d'une force selon une direction prédéterminée (A) sur le premier et/ou le second des composants (50, 52) de manière à créer des interconnexions électriques constituées chacune d'un élément de connexion (56) du premier composant (50) et d'un élément de connexion (58) du second composant (52);
■ et le durcissement du matériau durcissable (70),
caractérisé :
■ en ce que les éléments de connexion (56) du premier composant (50) sont des inserts creux présentant une extrémité ouverte et les éléments de connexion (58) du second composant (52) sont des éléments pleins (58), de dureté inférieure à celle des inserts (56), l'application de la force résultant en l'insertion des éléments creux (56) dans les éléments pleins (58) ;
■ en ce que chaque insert (56) comporte :
o une âme métallique, non oxydée sur au moins une portion de sa surface, et de dureté supérieure à celle des éléments pleins (58) ; et
o une couche métallique recouvrant au moins ladite portion non oxydée de l'âme, la première couche ayant une plasticité supérieure à celle de l'âme et/ou étant constituée d'un métal non oxydable;
■ en ce que la géométrie des inserts creux (56) et la géométrie des éléments pleins (58), et/ou le positionnement relatif de ceux-ci lors de l'insertion, sont choisis de manière à laisser libre une portion (72, 74, 76, 78) de l'extrémité ouverte des inserts creux (56) pendant l'insertion;
■ et en ce que le matériau durcissable (70) ne comprend pas de flux désoxydant. Procédé d'assemblage d'un premier et d'un second composants électroniques (50, 52) selon la revendication 1, caractérisé en ce qu'une longueur des inserts creux (56) selon un axe perpendiculaire à la direction d'assemblage est supérieure à une longueur des éléments pleins (58) selon ledit axe.
Procédé d'assemblage d'un premier et d'un second composants électroniques (50, 52) selon la revendication 1 ou 2, caractérisé en ce que les inserts creux (56) sont insérés sur un bord des éléments pleins (58).
Procédé d'assemblage d'un premier et d'un second composants électroniques (50, 52) selon la revendication 1, 2 ou 3, caractérisé en ce que l'extrémité ouverte des inserts creux (56) présente plusieurs branches partiellement disposées hors des éléments pleins (58) lors de l'insertion.
Procédé d'assemblage d'un premier et d'un second composants électroniques (50, 52) selon l'une quelconque des revendications précédentes, caractérisé en ce que le matériau durcissable (70) a une résistivité électrique supérieure à 1012 ohms/cm.
Procédé d'assemblage d'un premier et d'un second composants électroniques (50, 52) selon l'une quelconque des revendications précédentes, caractérisé en ce que la couche de matériau durcissable (70) est déposée sur une portion prédéterminée de la face d'assemblage, en ce que le matériau durcissable (70) est une photorésine négative apte à devenir insoluble dans un révélateur prédéterminé consécutivement à l'application d'un rayonnement prédéterminé, et en ce que, consécutivement à l'insertion des inserts creux dans les éléments pleins :
■ ledit rayonnement est appliqué à la couche de résine hormis la portion de couche de résine recouvrant ladite portion de la face d'assemblage ; et
■ la photorésine recouvrant ladite zone est retirée en appliquant le révélateur.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3003688B1 (fr) * 2013-03-22 2016-07-01 Commissariat Energie Atomique Procede d'assemblage flip chip comportant le pre-enrobage d'elements d'interconnexion
DE102014002824A1 (de) * 2014-02-25 2015-08-27 Northrop Grumman Litef Gmbh Verfahren zur Herstellung eines Bauteils
TWI582929B (zh) * 2016-06-07 2017-05-11 南茂科技股份有限公司 晶片封裝結構
TWI636533B (zh) 2017-09-15 2018-09-21 Industrial Technology Research Institute 半導體封裝結構
JP7525878B2 (ja) * 2020-06-17 2024-07-31 東北マイクロテック株式会社 積層型半導体装置及びこれに用いる搭載部品、基体及びバンプ接続体
DE102021105366A1 (de) * 2020-06-25 2021-12-30 Samsung Electronics Co., Ltd. Halbleiterpackage

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249524A (ja) * 2002-02-25 2003-09-05 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2782914B2 (ja) * 1990-04-26 1998-08-06 日本電気株式会社 バンプ電極結合の形成方法
US6179198B1 (en) * 1996-09-18 2001-01-30 Matsushita Electric Industrial Co., Ltd. Method of soldering bumped work by partially penetrating the oxide film covering the solder bumps
JP3381593B2 (ja) * 1997-12-22 2003-03-04 松下電器産業株式会社 バンプ付電子部品の実装方法
HU226966B1 (en) 1998-03-20 2010-03-29 Teva Gyogyszergyar Zartkoeruee Fermentation process
JP3506233B2 (ja) * 2000-06-28 2004-03-15 シャープ株式会社 半導体装置及びその製造方法
US6543674B2 (en) * 2001-02-06 2003-04-08 Fujitsu Limited Multilayer interconnection and method
KR100431181B1 (ko) * 2001-12-07 2004-05-12 삼성전기주식회사 표면 탄성파 필터 패키지 제조방법
FR2856844B1 (fr) * 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
US7312261B2 (en) * 2004-05-11 2007-12-25 International Business Machines Corporation Thermal interface adhesive and rework
US20060025509A1 (en) 2004-07-29 2006-02-02 Ruzhi Zhang Fluxing no-flow underfill composition containing benzoxazines
FR2876244B1 (fr) * 2004-10-04 2007-01-26 Commissariat Energie Atomique Composant muni d'un ensemble de micropointes conductrices dures et procede de connexion electrique entre ce composant et un composant muni de protuberances conductrices ductiles
KR100568496B1 (ko) * 2004-10-21 2006-04-07 삼성전자주식회사 주석-인듐 합금층을 갖는 필름 회로 기판
KR20080003002A (ko) * 2005-04-27 2008-01-04 린텍 가부시키가이샤 시트상 언더필재 및 반도체장치의 제조방법
US7538033B2 (en) * 2005-06-14 2009-05-26 John Trezza Post-attachment chip-to-chip connection
DE102005046280B4 (de) * 2005-09-27 2007-11-08 Infineon Technologies Ag Halbleiterbauteil mit einem Halbleiterchip sowie Verfahren zur Herstellung desselben
JP2008124376A (ja) * 2006-11-15 2008-05-29 Canon Inc 素子基板の接続方法
JP5320165B2 (ja) * 2009-05-27 2013-10-23 パナソニック株式会社 半導体装置
FR2949171B1 (fr) * 2009-08-13 2011-08-26 Commissariat Energie Atomique Procede d'assemblage de deux composants electroniques
JP5681432B2 (ja) 2010-10-01 2015-03-11 ナミックス株式会社 エポキシ樹脂組成物及びそれを使用した半導体装置
FR2971081B1 (fr) * 2011-02-02 2013-01-25 Commissariat Energie Atomique Procédé de fabrication de deux substrats relies par au moins une connexion mécanique et électriquement conductrice obtenue
FR2972569A1 (fr) * 2011-03-10 2012-09-14 Commissariat Energie Atomique Composant de connexion muni d'inserts creux
FR2977370B1 (fr) * 2011-06-30 2013-11-22 Commissariat Energie Atomique Composant de connexion muni d'inserts creux
US8779588B2 (en) * 2011-11-29 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for multi-chip packaging
FR2996053A1 (fr) * 2012-09-27 2014-03-28 Commissariat Energie Atomique Procede d'assemblage de deux composants electroniques, de type flip-chip, assemblage obtenu selon le procede.
FR3003688B1 (fr) * 2013-03-22 2016-07-01 Commissariat Energie Atomique Procede d'assemblage flip chip comportant le pre-enrobage d'elements d'interconnexion

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249524A (ja) * 2002-02-25 2003-09-05 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器

Also Published As

Publication number Publication date
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