EP1831929A1 - Structure de grille et procede de fabrication - Google Patents

Structure de grille et procede de fabrication

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EP1831929A1
EP1831929A1 EP05810641A EP05810641A EP1831929A1 EP 1831929 A1 EP1831929 A1 EP 1831929A1 EP 05810641 A EP05810641 A EP 05810641A EP 05810641 A EP05810641 A EP 05810641A EP 1831929 A1 EP1831929 A1 EP 1831929A1
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EP
European Patent Office
Prior art keywords
layer
polycrystalline silicon
grid
gate
metal silicide
Prior art date
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Withdrawn
Application number
EP05810641A
Other languages
German (de)
English (en)
Inventor
Markus Müller
Benoît FROMENT
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Crolles 2 SAS
NXP BV
Original Assignee
STMicroelectronics Crolles 2 SAS
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Crolles 2 SAS, Koninklijke Philips Electronics NV filed Critical STMicroelectronics Crolles 2 SAS
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Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation

Definitions

  • MOS transistors generally comprise a polycrystalline silicon gate.
  • Figure 1 is a schematic sectional view of such a transistor.
  • a transistor 2 is formed between shallow isolation zones 3, for example made of silicon oxide, commonly known as STI (Shallow Trench Isolation).
  • the transistor 2 comprises a polycrystalline silicon gate 4 formed on a gate insulator 5 which may be an example of silicon oxide or a material with a high dielectric constant such as hafnium oxide.
  • Lightly doped zones 8 and 9, commonly called LDD (Lightly Doped Drain), are then produced, for example by ion implantation.
  • spacers 10 of insulating material, for example oxide or silicon nitride.
  • Source 11 and drain 12 areas are performed, for example by ion implantation.
  • Source areas 11 and drain 12 as well as on the top of the gate 4 are simultaneously developed contacts 13, 14 and 16 metal silicide, for example silicon nitride.
  • the gate structure is thus composed of a stack ⁇ ment of an insulating layer, a polycrystalline silicon layer doped by ion implantation and a metal silicide layer.
  • the first reason is to overcome the phenomenon of depletion of polycrystalline silicon. Indeed, the electrons of the gate 4 are repelled with respect to the gate oxide 5. A depletion zone is thus created above the oxide 5 with fewer carriers. By way of example, this zone may have a thickness of 0.4 nm. A parasitic capacitance is thus generated in series with the capacity of the gate oxide 5, the capacitance of the assembly becoming lower. Since the operating current of the transistor is proportional to this capacitance, it will be lower. The second reason is to decrease the resistance of the grid.
  • Figure 2 is a schematic sectional view illus trating ⁇ a possibility to realize a fully silicided gate. We start from a structure such as that of the figure
  • an insulating layer 31 made of silicon oxide, a polycrystalline silicon layer 32 and then a hard oxide mask layer are successively formed. of silicon 33.
  • the three layers 31, 32 and 33 are etched successively. This results in a grid pattern 34 consisting of a stack of a gate oxide 36, an insulated gate 37 and a hard mask 38.
  • the implantations of LDD zones 8 and 9 are carried out using the grid pattern 34 as a mask and then spacers 10 are made before doping source 11 and drain 12 zones using the grid pattern as mask.
  • the source and drain zones 12 are metallically silicided to obtain the contact zones 13 and 14.
  • the hard mask 38 before depositing a thick layer of oxide 40.
  • a planarization of the layer 40 is carried out by chemical mechanical polishing CMP
  • the layer 40 is etched until the grid 37 is exposed.
  • nickel layer 41 before annealing for a period of time sufficient to completely silicide polycrystalline silicon 37.
  • FIG. 3G is a schematic sectional view of the resulting MOS transistor whose gate 20 is completely siliconized.
  • the gate structure is therefore composed of a stack of an insulating layer and a metal silicide layer.
  • this manufacturing process is difficult to implement because of the high number of steps that it requires and is critical regarding the uniformity of the Supe ⁇ higher area of the grid due to the presence of a CMP planarization step. Summary of the invention
  • An object of the present invention is to obtain a new structure of the fully siliconized gate MOS transistor.
  • the encapsulation layer is selected from the group consisting of titanium nitride and tantalum nitride. According to one embodiment of the present invention, the thickness of the metal silicide layer is less than 25 nm.
  • the thickness of the encapsulation layer is less than 20 nm.
  • the gate further comprises a second layer of a metal silicide at the top of the polysilicon layer.
  • the present invention also provides a process for fabri ⁇ cation of a MOS transistor gate comprising the sequential steps of forming an insulating layer of gate insulator; forming a thin polycrystalline silicon layer; implanting an N or P type dopant in the polycrystalline silicon layer; transforming the polycrystalline silicon into a metal silicide; forming a layer of a material conduc tor ⁇ encapsulation; and forming a layer of polysilicon ⁇ lens so that the total thickness of the grid have the usual thickness of a gate in a MOS transistor fabrication given technology.
  • FIG. 1, previously described is a schematic sectional view of a conventional transistor comprising a polycrystalline silicon gate
  • Figure 2 previously described, is a schematic sectional view of a conventional transistor comprising a metal silicide grid
  • FIGS. 3A to 3G previously described, illustrate a conventional manufacturing method making it possible to obtain a totally silicided grid
  • 4A to 4D illustrate a method of manufac ⁇ a gate of a MOS transistor according to the invention.
  • FIGS. 4A to 4D The present invention will be described in relation to FIGS. 4A to 4D in the context of a particular method of obtaining the desired structure, it being understood that this method constitutes only one example and that those skilled in the art may devise other methods for arriving at the invention and variants of the structure according to the invention.
  • a solid silicon substrate 1 or constituted by a layer of silicon on insulator or any other conventional integrated circuit substrate In the substrate 1 is defined an active region delimited by insulating zones 3.
  • an insulating thin layer 31 is formed for serving as a gate oxide.
  • a thin layer of polycrystalline silicon 50 is deposited.
  • the layer 31 intended to serve as a gate oxide layer will have a thickness of the order of a few nanometers.
  • the polycrystalline silicon layer 46 will for example have a thickness of the order of 10 to 30 nm.
  • the structure is covered with a mask 51 having an opening which projects relative to the location where it is desired to form higher ⁇ the grid.
  • FIG. 4B results from a succession of steps during which the mask 51 is eliminated and any known means, for example a metal layer deposited and annealed, are subjected to the silicidation of the thin layer.
  • polycrystalline silicon 50 The metal is for example nickel or cobalt which has the property of rejecting at conventional silicon doping dopants such as As, B, P are then deposited.
  • a layer 53 of an encapsulating conductive material is then deposited which does not react with the polycrystalline silicon, for example TiN or TaN on a sufficient thickness to provide the desired encapsulation function. After which a polycrystalline silicon layer 55 is deposited.
  • the thickness of the polycrystalline silicon layer 55 is chosen so that the total thickness of the layers 50, 53, 55 corresponds to the thickness commonly used of a grid in a techno. - vector gy of manufacturing MOS transistors as described in connection with Figure 1.
  • the thickness of the polycrystalline silicon layer 55 is chosen so that the total thickness of the layers 50, 53, 55 corresponds to the thickness commonly used of a grid in a techno. - vector gy of manufacturing MOS transistors as described in connection with Figure 1.
  • the etched stack ⁇ gate 31, 50, 53, 55 to form a grid having the usual desired configuration.
  • LDD zones 8 and 9 are implanted, side spacers 10 are formed around the grid, and then source areas 11 and drain 12 are implanted.
  • source areas 11 and drain 12 are implanted.
  • the upper polycrystalline silicon portion 55 of the grid will be implanted, which will therefore be made highly conductive.
  • a conventional siliciding step is performed to silicide the upper part of the source 11 and drain 12 zones and obtain silicide regions 13 and 14.
  • a silicic region 57 is obtained. on the top of the grid stack.
  • NiSi NiSi
  • the encapsulation layer overcomes this disadvantage.
  • dopant ion implantation has been carried out in the polycrystalline silicon layer 50 prior to its silicidation.
  • the dopant chosen is not or only slightly soluble in silicide.
  • N- or P-type dopants remain and modify in a desired manner the gate extraction work for operation. optimum of an N-channel or P-channel transistor.
  • the grid according to the present invention is not totally silicided as there is a region 55 of non-silicided polycrystalline silicon. In fact, this has no effect on the operation of the transistor gate according to the invention because what matters is that a layer having a metallic behavior is present in the immediate vicinity of the gate insulator 31.
  • each technology particu ⁇ transistor manufacturing MOS die is characterized by the minimum gate length, and the thickness of the grid to obtain dimensions of spacers satisfactory and sufficient protection of the zone under the grid with respect to the implantations carried out for the realization of the source and drain zones.
  • the gate width is of the order of 0.3 microns

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

L'invention concerne un transistor MOS dont la grille comprend successivement une couche isolante (31), une couche d'un siliciure métallique (50), une couche d'un matériau conducteur d'encapsulation (53), et une couche de silicium polycristallin (55).

Description

STRUCTURE DE GRILLE ET PROCEDE DE FABRICATION
Domaine de l' invention
La présente invention concerne le domaine des struc¬ tures MOS réalisées sous la forme de circuits intégrés, et leurs procédés de fabrication. Elle concerne plus particulièrement la structure de grille d'un transistor MOS et son procédé de fabri¬ cation. Exposé de l'art antérieur
Les transistors MOS comprennent en général une grille en silicium polycristallin. La figure 1 est une vue en coupe schématique d'un tel transistor. Dans un substrat semiconducteur 1, par exemple en silicium, est réalisé un transistor 2 entre des zones d'isolation peu profondes 3, par exemple en oxyde de silicium, couramment appelées STI (de l'anglais Shallow Trench Isolation) . Le transistor 2 comprend une grille 4 en silicium polycristallin, formée sur un isolant de grille 5 qui peut être à titre d'exemple de l'oxyde de silicium ou un matériau à forte constante diélectrique tel que de l'oxyde d'hafnium. On réalise ensuite des zones faiblement dopées 8 et 9 couramment appelées LDD (de l'anglais Lightly Doped Drain), par exemple par implan- tation ionique. Sur les flancs de la grille 5 sont réalisés des espaceurs 10 en matériau isolant, par exemple en oxyde ou en nitrure de silicium. Des zones de source 11 et de drain 12 sont réalisées, par exemple par implantation ionique. Sur les zones de source 11 et de drain 12 ainsi que sur le haut de la grille 4 sont élaborés simultanément des contacts 13, 14 et 16 en siliciure métallique, par exemple en nitrure de silicium. La structure de grille est donc composée d'un empile¬ ment d'une couche isolante, d'une couche de silicium polycris- tallin dopée par implantation ionique et d'une couche de siliciure métallique.
Divers auteurs ont suggéré de remplacer les grilles en silicium polycristallin surmontées de siliciure métallique par des grilles totalement en siliciure pour principalement deux raisons. La première raison est de pallier au phénomène de déplétion du silicium polycristallin. En effet les électrons de la grille 4 sont repoussés par rapport à l'oxyde de grille 5. On crée donc une zone de déplétion au-dessus de l'oxyde 5 avec moins de porteurs. A titre d'exemple, cette zone peut avoir une épaisseur de 0,4 nm. Une capacité parasite est donc générée en série avec la capacité de l'oxyde de grille 5, la capacité de l'ensemble devenant plus faible. Le courant de fonctionnement du transistor étant proportionnel à cette capacité, il sera donc plus faible. La deuxième raison est de diminuer la résistance de la grille.
La figure 2 est une vue en coupe schématique illus¬ trant une possibilité pour réaliser une grille complètement siliciurée. On part d'une structure telle que celle de la figure
1 et au lieu d'effectuer une siliciuration seulement partielle de la grille 4, on poursuit la durée de traitement pour que la grille 20 soit complètement siliciurée. L'inconvénient d'un tel procédé dans une technologique classique est que si l'on pour- suit la siliciuration pour qu'elle s'étende sur toute l'épais¬ seur de la grille en silicium polycristallin 20, une même épaisseur de siliciuration prendra place au niveau 21 et 22 des régions de source et de drain. Cela soulève de nombreux problèmes. En effet, il faut que la profondeur de siliciuration soit moins grande que la profondeur des zones de source 11 et de drain 12 (voir figure 1) pour assurer un fonctionnement conve¬ nable du transistor MOS. Ceci n'est en pratique pas possible si l'on veut garder des transistors MOS de très petites dimensions, ce qui est un objet constant dans la réalisation des circuits intégrés.
Pour résoudre ce problème, divers procédés ont été proposés, parmi lesquels celui proposé dans l'article intitulé "Démonstration of Fully Ni-Silicided Métal Gates on Hfθ2 based high-k gâte dielectrics as a candidate for low power applica- tions" de Anil et al. publié dans le 2004 Symposium on VLSI Technology. Les figures 3A à 3G illustrent ce procédé.
A l'étape illustrée sur la figure 3A, après avoir réalisé les zones d'isolation 3 dans le substrat 1, on forme successivement une couche isolante 31 en oxyde de silicium, une couche de silicium polycristallin 32 puis une couche de masque dur en oxyde de silicium 33.
A l'étape illustrée sur la figure 3B, après avoir réalisé une photolithographie, on grave successivement les trois couches 31, 32 et 33. On obtient ainsi un motif de grille 34 constitué d'un empilement d'un oxyde de grille 36, d'une grille isolée 37 et d'un masque dur 38.
A l'étape illustrée sur la figure 3C, on réalise les implantations de zones LDD 8 et 9 en utilisant le motif de grille 34 comme masque puis on réalise des espaceurs 10 avant de doper des zones de source 11 et de drain 12 en utilisant le motif de grille comme masque.
A l'étape illustrée sur la figure 3D, on procède à la siliciuration métallique des zones de source 11 et de drain 12 afin d'obtenir les zones de contact 13 et 14. A l'étape illustrée sur la figure 3E, on élimine le masque dur 38 avant de déposer une épaisse couche d'oxyde 40.
A l'étape illustrée sur la figure 3F, on réalise une planarisation de la couche 40 par polissage mécano-chimique CMP
(de l'anglais Chemical Mecanical Polishing) . On grave la couche 40 jusqu'à exposer la grille 37. On dépose par la suite une couche de nickel 41 avant de procéder à un recuit pendant une durée suffisante pour siliciurer totalement le silicium polycristallin 37.
La figure 3G est une vue en coupe schématique du tran- sistor MOS résultant dont la grille 20 est totalement sili- ciurée. La structure de grille est donc composée d'un empilement d'une couche isolante et d'une couche de siliciure métallique. Toutefois, ce procédé de fabrication est difficile à mettre en oeuvre en raison du nombre élevé d'étapes qu'il nécessite et est critique en ce qui concerne l'uniformité de la surface supé¬ rieure de la grille en raison de la présence d'une étape de planarisation CMP. Résumé de l'invention
Un objet de la présente invention est d'obtenir une nouvelle structure du transistor MOS à grille totalement sili- ciurée.
Un autre objet de la présente invention est de propo¬ ser un procédé de fabrication de transistor MOS à grille tota¬ lement siliciurée, facile à mettre en oeuvre. Un autre objet de la présente invention est de propo¬ ser un tel procédé de fabrication compatible avec un procédé CMOS standard.
Pour atteindre ces objets, la présente invention prévoit une grille de transistor MOS comprenant successivement une couche isolante, une couche d'un siliciure métallique, une couche d'un matériau conducteur d'encapsulâtion, et une couche de silicium polycristallin.
Selon un mode de réalisation de la présente invention, la couche de siliciure métallique est une couche de siliciure de nickel.
Selon un mode de réalisation de la présente invention, la couche d'encapsulation est choisie dans le groupe comprenant le nitrure de titane et le nitrure de tantale. Selon un mode de réalisation de la présente invention, l'épaisseur de la couche de siliciure métallique est inférieure à 25 nm.
Selon un mode de réalisation de la présente invention, l'épaisseur de la couche d'encapsulâtion est inférieure à 20 nm.
Selon un mode de réalisation de la présente invention, la grille comprend en outre une deuxième couche d'un siliciure métallique à la partie supérieure de la couche de silicium poly- cristallin. La présente invention prévoit aussi un procédé de fabri¬ cation d'une grille de transistor MOS comprenant les étapes successives consistant à former une couche isolante d'isolant de grille ; former une couche mince de silicium polycristallin ; implanter un dopant de type N ou P dans la couche de silicium polycristallin ; transformer le silicium polycristallin en un siliciure métallique ; former une couche d'un matériau conduc¬ teur d'encapsulation ; et former une couche de silicium poly¬ cristallin de sorte que l'épaisseur totale de la grille ait l'épaisseur usuelle d'une grille dans une technologie donnée de fabrication de transistors MOS. Brève description des dessins
Ces objets, caractéristiques et avantages, ainsi que d' autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, est une vue en coupe schématique d'un transistor classique comportant une grille en silicium polycristallin ; la figure 2, précédemment décrite, est une vue en coupe schématique d'un transistor classique comportant une grille en siliciure métallique ; les figures 3A à 3G, précédemment décrites, illustrent un procédé de fabrication classique permettant d'obtenir une grille totalement siliciurée ; et les figures 4A à 4D illustrent un procédé de fabrica¬ tion d'une grille d'un transistor MOS selon l'invention. Description détaillée
Par souci de clarté, de mêmes éléments ont été dési- gnés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle.
La présente invention va être décrite en relation avec les figures 4A à 4D dans le cadre d'un procédé particulier d'obtention de la structure recherchée, étant entendu que ce procédé ne constitue qu'un exemple et que l'homme de l'art pourra imaginer d'autres procédés permettant d'arriver à l'invention et des variantes de la structure selon l'invention.
Comme l'illustre la figure 4A, on part d'un substrat 1 en silicium massif ou constitué d'une couche de silicium sur isolant ou tout autre substrat classique de circuit intégré. On définit dans le substrat 1 une région active délimitée par des zones d'isolation 3. Sur cette structure, on forme une couche mince isolante 31 destinée à servir d'oxyde de grille. Ensuite, on dépose une couche mince de silicium polycristallin 50. De façon classique, la couche 31 destinée à servir de couche d'oxyde de grille aura une épaisseur de l'ordre de quelques nanomètres. La couche de silicium polycristallin 46 aura par exemple une épaisseur de l'ordre de 10 à 30 nm. La structure est recouverte d'un masque 51 qui comporte une ouverture qui déborde par rapport à l'emplacement où l'on souhaite former ultérieure¬ ment la grille. On réalise une implantation d'un dopant N ou P schématisée par des flèches 52. L'objet de cette implantation sera exposé ci-après. La structure intermédiaire illustrée en figure 4B résulte d'une succession d'étapes au cours desquelles on élimine le masque 51 et on procède par tout moyen connu, par exemple dépôt d'une couche de métal et recuit, à la siliciuration de la couche mince de silicium polycristallin 50. Le métal est par exemple du nickel ou du cobalt qui a la propriété de rejeter à l'interface les dopants classiques de dopage du silicium tels que As, B, P. On dépose ensuite une couche 53 d'un matériau conducteur d'encapsulâtion qui ne réagit pas avec le silicium polycristallin, par exemple du TiN ou du TaN sur une épaisseur suffisante pour assurer la fonction désirée d'encapsulation. Après quoi on dépose une couche de silicium polycristallin 55. L'épaisseur de la couche de silicium polycristallin 55 est choisie pour que l'épaisseur totale des couches 50, 53, 55 corresponde à l'épaisseur couramment utilisée d'une grille dans une techno- logie classique de fabrication de transistors MOS telle que celle décrite en relation avec la figure 1. Ainsi, à la suite des étapes initiales décrites précédemment, on peut poursuivre la fabrication d'un transistor MOS sans modifier les techno¬ logies usuelles de fabrication de tels transistors telles que décrites en relation avec la figure 1.
A l'étape illustrée en figure 4C, on grave l'empile¬ ment de grille 31, 50, 53, 55 pour former une grille ayant la configuration usuelle souhaitée. Après quoi, on procède à une implantation de zones LDD 8 et 9, on forme des espaceurs laté- raux 10 autour de la grille, puis on procède à des implantations de zones de source 11 et de drain 12. Incidemment, on notera que, pendant l'implantation des zones de source 11 et de drain 12, on aura implanté la partie de silicium polycristallin supérieure 55 de la grille qui sera donc rendue fortement conductrice.
Comme l'illustre la figure 4D, on procède à une étape classique de siliciuration pour siliciurer la partie supérieure des zones de source 11 et de drain 12 et obtenir des régions siliciurées 13 et 14. On obtient en même temps une région sili- ciurée 57 sur la partie supérieure de l'empilement de grille.
On notera l'intérêt de la prévision de la couche conductrice d'encapsulation 53 qui sert également de barrière de diffusion. En effet, pendant les étapes de recuit liées à la formation des régions de source 11 et de drain 12 et des régions siliciurées 13, 14 et 57, le dispositif est élevé à des tempéra- tures de l'ordre de 10000C. Par contre le siliciure de nickel
(NiSi) ne reste stable que jusqu'à environ 75O0C. Au-delà de cette température, il tend à se transformer en NiSi2 puis se liquéfie. Les dopants risqueraient alors de se redistribuer, ou le travail de sortie de la partie siliciurée inférieure pourrait modifier le fonctionnement du transistor. La couche d'encapsula- tion remédie à cet inconvénient.
On rappellera qu'à l'étape illustrée en relation avec la figure 4A, on a procédé à une implantation ionique de dopant dans la couche de silicium polycristallin 50 avant sa siliciura- tion. Le dopant choisi est non ou peu soluble dans le siliciure. Il résulte de cette étape qu'à l'interface entre la couche de siliciure 50 et l'oxyde de grille 31 des dopants de type N ou P subsistent et modifient de façon souhaitée le travail d'extrac- tion de la grille pour un fonctionnement optimal d'un transistor à canal N ou à canal P.
On notera que la grille selon la présente invention n'est pas totalement siliciurée étant donné qu'il subsiste une région 55 de silicium polycristallin non siliciurée. En fait, ceci est sans incidence sur le fonctionnement de la grille de transistor selon l'invention car ce qui importe est qu'une couche ayant un comportement métallique soit présente au voisinage immédiat de l'isolant de grille 31.
A titre d'exemple de dimensions, on notera que la présente invention s'adapte à toute réalisation classique de transistor MOS. De façon générale, chaque technologie particu¬ lière de fabrication de transistor MOS se caractérise notamment par la longueur minimale de la grille, et par l'épaisseur de cette grille pour obtenir des espaceurs de dimensions satisfai- santés et une protection suffisante de la zone située sous la grille par rapport aux implantations effectuées pour la réalisa¬ tion des zones de source et de drain. Dans le cas d'une techno¬ logie dans laquelle la largeur de grille est de l'ordre de 0,3 μm, on pourra choisir les dimensions suivantes : épaisseur de la couche d'oxyde de grille 31 : 1 à 5 nm, épaisseur de la couche de siliciure 50 : 10 à 30 nm, épaisseur de la couche de nickel d'encapsulation 53 : 10 nm, épaisseur de la couche de silicium polycristallin 55 : 60 à 120 nm.

Claims

REVENDICATIONS
1. Grille de transistor MOS comprenant successivement une couche isolante (31), une couche d'un siliciure métallique (50), une couche d'un matériau conducteur d'encapsulation (53), et une couche de silicium polycristallin (55) .
2. Grille selon la revendication 1, dans laquelle la couche de siliciure métallique est une couche de siliciure de nickel.
3. Grille selon la revendication 1, dans laquelle la couche d'encapsulation est choisie dans le groupe comprenant le nitrure de titane et le nitrure de tantale.
4. Grille selon la revendication 1, dans laquelle l'épaisseur de la couche de siliciure métallique est inférieure à 25 nm.
5. Grille selon la revendication 1, dans laquelle l'épaisseur de la couche d'encapsulation est inférieure à 20 nm.
6. Grille selon la revendication 1, comprenant en outre une deuxième couche d'un siliciure métallique (57) à la partie supérieure de la couche de silicium polycristallin (55) .
7. Transistor MOS ayant une grille selon l'une quelconque des revendications 1 à 6.
8. Procédé de fabrication d'une grille de transistor MOS comprenant les étapes successives suivantes : former une couche isolante d'isolant de grille (31) ; former une couche mince de silicium polycristallin (50) ; implanter un dopant de type N ou P dans la couche de silicium polycristallin (50) ; transformer le silicium polycristallin (50) en un siliciure métallique ; former une couche d'un matériau conducteur d'encapsu¬ lation (53) ; et former une couche de silicium polycristallin (55) de sorte que l'épaisseur totale de la grille ait l'épaisseur usuelle d'une grille dans une technologie donnée de fabrication de transistors MOS.
9. Procédé selon la revendication 8, comprenant en outre les étapes suivantes : formation de zones de source et de drain du transistor
MOS, et siliciuration desdites zones de source et de drain.
10. Procédé selon la revendication 8, dans lequel le siliciure métallique est un siliciure de nickel.
11. Procédé selon la revendication 8, dans lequel la couche d'encapsulâtion est choisie dans le groupe comprenant le nitrure de titane et le nitrure de tantale.
EP05810641A 2004-10-05 2005-10-05 Structure de grille et procede de fabrication Withdrawn EP1831929A1 (fr)

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