JP2011023452A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】抵抗値のバラツキが小さく良好な特性を示す抵抗素子を有し、高速に動作可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１１内に形成された素子分離領域１２と、第１の活性領域１３Ａと、第２の活性領域１３Ｂと、第１の活性領域１３Ａ上に形成され、第１導電型不純物が導入されたシリコンからなる第１導電型ゲート電極１６Ａを有する第１導電型ＭＩＳトランジスタと、第２の活性領域１３Ｂ上に形成され、第２導電型不純物が導入されたシリコンからなる第２導電型ゲート電極１６Ｂを有する第２導電型ＭＩＳトランジスタと、素子分離領域１２上に形成され、ｐ型不純物が導入されたシリコンからなり、ｎ型ゲート電極１６Ａ及びｐ型ゲート電極１６Ｂよりも抵抗値の大きいｐ型抵抗体１６Ｄとを備えている。
【選択図】図１

Description

本発明は、例えばアナログ抵抗素子などを有する半導体装置及びその製造方法に関する。

近年、情報通信機器の発達に伴い、システムＬＳＩ（Large Scale Integration）等の半導体装置には高い処理能力が要求されているため、トランジスタの動作速度の高速化が図られている。特に、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタで構成されるＣＭＩＳ（Complementary Metal Insulator Semiconductor）トランジスタは、低消費電力であることから広く用いられている。そのＣＭＩＳトランジスタの高速化は、主として構造の微細化によって進められており、半導体素子を加工するリソグラフィー技術の進歩に支えられてきた。しかしながら、最近では、要求される最小加工寸法がリソグラフィーに用いる光の波長レベル以下になってきており、より一層の微細化加工は困難になりつつある。

そこで、微細化することなく、トランジスタのデバイス性能を向上させる技術が求められている。その技術の１つとして、抵抗体と高駆動トランジスタを１チップ上に混載した上で、レーザーによって不純物を高活性化し、トランジスタの駆動力向上を図るレーザーアニール技術が挙げられる。レーザーアニール技術を用いたトランジスタでは、レーザーアニールを使用しないトランジスタに比べて拡散層抵抗の低減による寄生抵抗の低下が図れ、ゲート電極の空乏化が改善されるため、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの電流駆動能力を大きくすることができる。

このレーザーアニールを用いる技術の中で、選択的レーザーアニールが提案されている（例えば、特許文献１参照）。具体的に説明すると、まず半導体基板上に素子分離領域、ゲート絶縁膜、及びゲート電極を形成してから、半導体基板内にイオン注入によりエクステンション領域及びソース・ドレイン領域を形成する。その後、半導体基板上のトランジスタに選択レーザーアニールを行うことで、特性を改善することが可能となる。

ここで、ＣＭＩＳトランジスタ回路には、ポリシリコンにｐ型不純物が導入されたｐ^＋抵抗体が用いられている。抵抗体の周囲は絶縁膜で囲まれているためリーク電流が少ない事、グレイン境界に存在する欠陥により高抵抗が得られる事などの利点があるため、幅広くＣＭＩＳトランジスタ回路に採用されている。そこで、ｐ^＋抵抗体は小面積でも高抵抗を実現するために、シリサイド化しない（非シリサイド）ポリシリコンで構成する場合がある。

特開２００８−２１８７２６号公報

一方、本願発明者らは、細い線幅からなる非シリサイドｐ^＋抵抗体がレーザーアニールされると、不純物が活性化されて、抵抗値の制御が難しくなることを独自に見出した。

本発明は、上記課題を解決するためになされたものであり、シリサイド防止膜の有無に関わらず、抵抗値のバラツキが小さく良好な特性を示す抵抗素子を有し、高速に動作可能な半導体装置及びその製造方法を提供することを目的とする。

上記課題を解決するために、本発明の一例に係る半導体装置は、半導体基板と、前記半導体基板内に形成された素子分離領域と、前記素子分離領域に取り囲まれた前記半導体基板からなる第１の活性領域と、前記素子分離領域に取り囲まれた前記半導体基板からなる第２の活性領域と、前記第１の活性領域上に形成され、第１導電型不純物が導入されたシリコンからなる第１導電型ゲート電極を有する第１導電型ＭＩＳトランジスタと、前記第２の活性領域上に形成され、第２導電型不純物が導入されたシリコンからなる第２導電型ゲート電極を有する第２導電型ＭＩＳトランジスタと、前記素子分離領域上に形成され、第２導電型不純物が導入されたシリコンからなり、前記第１導電型ゲート電極及び前記第２導電型ゲート電極よりも抵抗値の大きい第２導電型抵抗体とを備えている。

この構成によれば、第２導電型抵抗体の抵抗値は第１導電型ゲート電極及び第２導電型ゲート電極よりも大きいので、いわゆるＣＭＯＳ回路として良好に動作させることができる。

特に、第２導電型抵抗体上にレーザー反射膜が設けられている場合、不純物の活性化をレーザーアニールによって行うことで、第１導電型ゲート電極及び第２導電型ゲート電極の不純物は活性化できるとともに、第２導電型抵抗体中の不純物の活性化が抑えられ、抵抗値のバラツキの小さい半導体装置を提供することが可能となる。

本発明の一例に係る半導体装置の製造方法は、半導体基板内に素子分離領域と、前記素子分離領域に囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、前記第１の活性領域上に第１のゲート絶縁膜及びシリコンからなるｎ型ゲート電極を、前記第２の活性領域上に第２のゲート絶縁膜及びシリコンからなる第２導電型ゲート電極を、前記素子分離領域上にシリコンからなる第２導電型抵抗体をそれぞれ形成する工程（ｂ）と、前記第２導電型抵抗体を選択的に覆うレーザー反射膜を形成する工程（ｃ）と、前記工程（ｃ）の後に、前記半導体基板にレーザーアニールを行って前記第１導電型ゲート電極及び前記第２導電型ゲート電極中の不純物を活性化する工程（ｄ）とを備えている。

この方法によれば、第２導電型抵抗体上にレーザー反射膜を形成した状態でレーザーアニールを行うため、第１導電型ゲート電極及び第２導電型ゲート電極では抵抗値が低減する。また、第２導電型抵抗体は不純物の活性化が抑えられ、第１導電型ゲート電極および第２導電型ゲート電極の抵抗値を下げつつ第２導電型抵抗体の抵抗値は減少させない。このため、第２導電型抵抗体の抵抗値のバラツキは小さくなっている。

本発明の半導体装置及びその製造方法によれば、バラツキが小さく、且つ、抵抗値の高い抵抗率を有する第２導電型抵抗体を備えているため、高速に動作可能な半導体装置を実現することができる。

本発明の実施形態に係る半導体装置の製造工程を示す断面図である。 半導体基板上に形成されたシリサイド防止膜の光反射量と、ｐ^＋領域の抵抗値との関係を示す図である。

（実施形態）
以下、本発明の実施形態に係る半導体装置及びその製造方法について、図１を参照しながら説明する。図１（ａ）〜（ｆ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。最初に、本実施形態の半導体装置の製造方法について述べる。

図１（ａ）に示すように、まず、半導体基板１１内に、例えばＳＴＩ（Shallow Trench Isolation）法により素子分離領域１２を形成する。次に、半導体基板１１内の所定の領域にｐ型不純物及びｎ型不純物を導入し、素子分離領域１２にそれぞれ取り囲まれたｐ型活性領域１３Ａ、及びｎ型活性領域１３Ｂ、１３Ｃをそれぞれ形成する。ここで、図１（ａ）に示すように、本実施形態の半導体装置は、ｎ型ＭＩＳトランジスタ形成領域Ａ、ｐ型ＭＩＳトランジスタ形成領域Ｂ、Ｃ、及びｐ型抵抗素子形成領域Ｄを有している。

次に、半導体基板１１の全面上に、例えば厚さが２ｎｍでシリコン酸化膜からなるゲート絶縁膜と、厚さが１００ｎｍで、ポリシリコンなどからなるゲート電極形成膜とを順次堆積する。次いで、ゲート電極形成膜のうち、ｎ型ＭＩＳトランジスタ形成領域Ａに形成された部分にＡｓ（砒素）などのｎ型不純物をドーズ量が６×１０^１５ｃｍ^−２でイオン注入し、ｐ型ＭＩＳトランジスタ形成領域Ｂ、Ｃ、及びｐ型抵抗素子形成領域Ｄに形成された部分にＢ（ボロン）などのｐ型不純物をドーズ量が２×１０^１５ｃｍ^−２でイオン注入する。その後、ゲート電極形成膜及びゲート絶縁膜をパターニングすることで、ｎ型ＭＩＳトランジスタ形成領域Ａ上にはゲート絶縁膜１５ａを挟んでｎ型ゲート電極１６Ａを形成し、ｐ型ＭＩＳトランジスタ形成領域Ｂ上、ｐ型ＭＩＳトランジスタ形成領域Ｃ上にはゲート絶縁膜１５ｂ、１５ｃを挟んでｐ型ゲート電極１６Ｂ、１６Ｃをそれぞれ形成するとともに、ｐ型抵抗素子形成領域Ｄ上にはｐ型抵抗体１６Ｄを形成する。なお、本実施形態では、素子分離領域１２上にｐ型抵抗体１６Ｄを直接形成しているが、ゲート絶縁膜をＣＶＤ法などにより形成した場合、素子分離領域１２とｐ型抵抗体１６Ｄとの間にゲート絶縁膜が形成された構成であってもよい。その後、ｎ型ゲート電極１６Ａ、ｐ型ゲート電極１６Ｂ、１６Ｃ、及びｐ型抵抗体１６Ｄの側面上にエクステンション領域を形成するためのオフセットスペーサ（図示せず）をそれぞれ形成してもよい。

次に、ｎ型ゲート電極１６Ａをマスクにして、ｐ型活性領域１３ＡにＡｓなどのｎ型不純物をイオン注入してｎ型エクステンション領域１８Ａを形成する。同様にして、ｐ型ゲート電極１６Ｂ、１６Ｃをマスクにして、ｎ型活性領域１３Ｂ、１３ＣにＢＦ_２などのｐ型不純物をイオン注入して、ｐ型エクステンション領域１８Ｂ、１８Ｃをそれぞれ形成する。

続いて、ｎ型ゲート電極１６Ａ、ｐ型ゲート電極１６Ｂ、１６Ｃ、及びｐ型抵抗体１６Ｄの側面上に、断面形状がＬ字状の酸化シリコン膜１７と、酸化シリコン膜１７上に形成された窒化シリコン膜とからなる２層構造を有するサイドウォール２０Ａ、２０Ｂ、２０Ｃ、２０Ｄをそれぞれ形成する。その後、ｎ型ＭＩＳトランジスタ形成領域Ａでは、ｎ型ゲート電極１６Ａ及びサイドウォール２０Ａをマスクとしてｐ型活性領域１３ＡにＰ及びＡｓなどのｎ型不純物を注入し、ｎ型ソース・ドレイン領域２１Ａを形成する。同様にして、ｐ型ＭＩＳトランジスタ形成領域Ｂ、Ｃにおいて、ｎ型活性領域１３Ｂ、１３ＣにＢなどのｐ型不純物をそれぞれ注入し、ｐ型ソース・ドレイン領域２１Ｂ、２１Ｃをそれぞれ形成する。なお、ｎ型ソース・ドレイン領域２１Ａ、ｎ型エクステンション領域１８Ａ、ｐ型ソース・ドレイン領域２１Ｂ、２１Ｃ、及びｐ型エクステンション領域１８Ｂ、１８Ｃを形成する際には、ｐ型抵抗体１６Ｄに不純物が入らないようにｐ型抵抗体１６Ｄ上にマスクを設けておく。

次に、図１（ｂ）に示すように、半導体基板１１の全面上に、ＣＶＤ（Chemical Vapor Deposition）法またはスパッタ法などを用いて、例えば厚さが１０ｎｍ以上５０ｎｍ以下の範囲で酸化物からなるレーザー反射膜２４を形成する。ここで、レーザー反射膜２４は、例えばＡｌ_２Ｏ_３、ＴｉＡｌＯ、ＴｉＳｉＯ、またはＡｌＳｉＯなどの酸化物で構成され、ｐ型活性領域１３Ａおよびｐ型抵抗体においてレーザーの光を反射する膜である。

次に、図１（ｃ）に示すように、ｐ型抵抗素子形成領域Ｄ上に形成された部分を残して、レーザー反射膜２４を選択的に除去する。ここで、レーザー反射膜２４は、例えばリソグラフィ法及びドライエッチング技術を用いることにより除去される。なお、レーザー反射膜２４を設ける場合、シリコン酸化膜からなる下地絶縁膜の上にレーザー反射膜２４を積層すると、選択比が確保されるため好ましい。

続いて、ＬＳＡ（Laser Spike Anneal）により、半導体基板１１を例えば１０００度以上１１７０度以下の範囲で熱処理する。ＬＳＡは例えば、波長が１０．６μｍの赤外線を用いるが、他の波長レーザーの場合、レーザー反射膜２４の厚さや構成を波長に合わせて変更することで同様の効果が得られる。また、この時、上述の工程で形成した各エクステンション領域、及び、各ソース・ドレイン領域に注入された不純物が活性化される。さらに、本工程では、レーザー反射膜２４によりレーザーの光を反射するため、ｐ型抵抗体１６Ｄは不純物は活性化されない。また、ｎ型ゲート電極１６Ａにおいても、ｎ型ＭＩＳトランジスタＡのチャネル領域または、ｐ型ゲート電極１６Ｂ、１６Ｃはレーザーの光を受け不純物が活性化される。

なお、図示はしていないが、１チップの中にＬＳＡしないｐ型抵抗体１６Ｄが他にもある場合、その領域にはレーザー反射膜２４を残すこともある。

次に、図１（ｄ）に示すように、レーザー反射膜２４を除去する。なお、図１（ｃ）に示す工程と同様にして、レーザー反射膜２４は、例えばドライエッチングまたはウェットエッチングにより除去する。また、この時、レーザー反射膜２４を除去しないで後のシリサイド形成工程におけるシリサイド防止膜として使用してもよい。

次に、図１（ｅ）に示すように、半導体基板１１の全面上に、例えば膜厚が１０ｎｍで酸化シリコンなどからなるシリサイド防止膜２５を堆積する。その後、ｐ型抵抗素子形成領域Ｄ上に形成された部分を残して、シリサイド防止膜２５を選択的に除去する。次いで、半導体基板１１の全面上に例えば膜厚が１０ｎｍでＮｉからなる金属膜２６を堆積する。

続いて、図１（ｆ）に示すように、半導体基板１１に熱処理を行うことで、ｎ型ＭＩＳトランジスタ形成領域Ａでは、ｎ型ソース・ドレイン領域２１Ａ上、並びに、ｎ型ゲート電極１６Ａ上に、ニッケルシリサイドからなる金属シリサイド膜２７が形成される。同様にして、ｐ型ＭＩＳトランジスタ形成領域Ｂ、Ｃでは、ｐ型ソース・ドレイン領域２１Ｂ上、並びに、ｐ型ゲート電極１６Ｂ上、１６Ｃ上に、金属シリサイド膜２７が形成される。一方、シリサイド防止膜２５が形成されたｐ型抵抗素子形成領域Ｄでは、金属シリサイド膜２７は形成されない。次に、前述の工程でシリサイド化されずに残存した金属膜２６と、シリサイド防止膜２５とをそれぞれ除去する。以降、所定の工程を経て、本実施形態の半導体装置を製造することができる。

続いて、本実施形態の半導体装置の構成について図１（ｆ）を用いて簡単に説明する。なお、本実施形態の半導体装置において、各不純物の種類や、各膜の材料及び製造方法などは、上述の製造方法で述べたものと同様であるため、ここでは省略する。

図１（ｆ）に示すように、本実施形態の半導体装置は、半導体基板１１内に形成された素子分離領域１２と、素子分離領域１２に取り囲まれたｐ型活性領域１３Ａ、及びｎ型活性領域１３Ｂ、１３Ｃと、ｎ型ＭＩＳトランジスタと、ｐ型ＭＩＳトランジスタ（第１のｐ型ＭＩＳトランジスタ及び第２のｐ型ＭＩＳトランジスタ）と、素子分離領域１２上に形成されたｐ型抵抗体１６Ｄとを備えている。

ここで、ｎ型ＭＩＳトランジスタは、ｐ型活性領域１３Ａ上に形成されたゲート絶縁膜１５ａと、ゲート絶縁膜１５ａ上に形成されたｎ型ゲート電極１６Ａと、ｐ型活性領域１３Ａのうちｎ型ゲート電極１６Ａの両側方に位置する領域に形成されたｎ型ソース・ドレイン領域２１Ａ及びｎ型エクステンション領域１８Ａと、ｎ型ゲート電極１６Ａの側面上に形成されたサイドウォール２０Ａと、ｎ型ゲート電極１６Ａ上及びｎ型ソース・ドレイン領域２１Ａ上に形成された金属シリサイド膜２７とを有している。

また、ｐ型ＭＩＳトランジスタ（第１のｐ型ＭＩＳトランジスタ）は、ｎ型活性領域１３Ｂ上に形成されたゲート絶縁膜１５ｂと、ゲート絶縁膜１５ｂ上に形成されたｐ型ゲート電極１６Ｂと、ｎ型活性領域１３Ｂのうちｐ型ゲート電極１６Ｂの両側方に位置する領域に形成されたｐ型ソース・ドレイン領域２１Ｂ及びｐ型エクステンション領域１８Ｂと、ｐ型ゲート電極１６Ｂの側面上に形成されたサイドウォール２０Ｂと、ｐ型ゲート電極１６Ｂ上及びｐ型ソース・ドレイン領域２１Ｂ上に形成された金属シリサイド膜２７とを有している。

ｐ型ＭＩＳトランジスタ（第２のｐ型ＭＩＳトランジスタ）は、ｎ型活性領域１３Ｃ上に形成されたゲート絶縁膜１５ｃと、ゲート絶縁膜１５ｃ上に形成されたｐ型ゲート電極１６Ｃと、ｎ型活性領域１３Ｃのうちｐ型ゲート電極１６Ｃの両側方に位置する領域に形成されたｐ型ソース・ドレイン領域２１Ｃ及びｐ型エクステンション領域１８Ｃと、ｐ型ゲート電極１６Ｃの側面上に形成されたサイドウォール２０Ｃと、ｐ型ゲート電極１６Ｃ上及びｐ型ソース・ドレイン領域２１Ｃ上に形成された金属シリサイド膜２７とを有している。ｐ型抵抗体１６Ｄの抵抗値は、ｎ型ゲート電極１６Ａ、ｐ型ゲート電極１６Ｂ、１６Ｃよりも高くなっている。なお、ここでいう抵抗値とは、シート抵抗を意味するものとする。

次に、本実施形態で説明した製造方法の効果を説明する。

図２は、半導体基板上に形成されたシリサイド防止膜（レーザー反射膜）の光反射量と、ｐ^＋領域の抵抗値との関係を示す図である。なお、縦軸に示すｐ^＋領域の抵抗値は、最大値を１として規格化しており、最大値に対する割合を表している。また、ｐ^＋領域の抵抗値は、半導体基板上に堆積するシリサイド防止膜の膜質を変えてレーザーアニールした時のシリサイド化されていないｐ^＋領域の抵抗値を示している。なお、シリサイド防止膜の光反射がｐ^＋領域に及ぼす影響のみを判断するために、ｐ^＋領域上に酸化シリコン膜を形成した状態でレーザーアニールを行った。

図２に示す結果から、半導体基板上に形成されたシリサイド防止膜による光反射量が減少するにつれ、ｐ^＋領域の抵抗値が増加することが分かる。これにより、シリサイド防止膜の光反射量が多いほど、不純物の活性率が低下していることが分かる。以上のことから、半導体基板上に形成されたシリサイド防止膜の領域や膜厚に依存してｐ^＋領域の抵抗値が変動すると言える。

以上説明したように、本実施形態の製造方法では、図１（ｃ）に示す工程で、ｐ型抵抗素子形成領域Ｄ上にレーザー反射膜２４を設けてＬＳＡを行っている。この方法によれば、従来の半導体装置の製造方法とは異なり、ｐ型抵抗体１６Ｄではレーザー反射膜２４によりレーザー光が反射され、ｐ型抵抗体１６Ｄ内へのレーザー光の入射が防がれている。このため、ｐ型抵抗体１６Ｄに含まれるｐ型不純物の活性化率が大きく変化することがなく、活性化率のバラツキの小さい抵抗素子を得ることができる。従って、ｐ型抵抗体１６Ｄの抵抗率のバラツキも小さくなるため、本実施形態の半導体装置の製造方法では、アナログ抵抗素子など、高精度な動作が要求される抵抗素子を比較的容易に作製することが可能となる。また、本実施形態では、ｐ型抵抗体１６Ｄを用いて説明したが、ｐ型抵抗体１６Ｄの代わりもｎ型抵抗体であってもよく、同様な効果を得ることができる。なお、不純物の活性化率とは、導入された不純物原子に対する活性化された原子の個数の割合を意味する。不純物の活性化率は、広がり抵抗測定などで実測することができる。

また、レーザー反射膜２４はレーザー光を全反射するため、ｐ型抵抗体１６Ｄ内の不純物の活性化率は、レーザー反射膜２４が形成されない、例えばｐ型ゲート電極１６Ｃ内の不純物の活性化率よりも小さくなる。その結果、ｐ型抵抗体１６Ｄの抵抗値（抵抗率）は、ｐ型ゲート電極１６Ｂ、１６Ｃの抵抗値（抵抗率）よりも高くなる。従って、抵抗率の高い抵抗素子を有する半導体装置を実現することができる。また、例えば図１（ｃ）に示していないが、１チップの中で１チップの中にレーザー反射膜２４で覆われていないｐ型抵抗体を同時に設けておいてもよい。それにより、レーザー反射膜２４で覆われていないｐ型抵抗体はレーザーアニールによってｐ型抵抗体の抵抗値は低くなり、１チップ中にｐ型抵抗体の抵抗値が高い素子と低い素子を混載することができる。

一方、図１（ｃ）に示す工程で、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタのソース・ドレイン領域では、レーザー光によって高い効率で活性化されるので、ソース・ドレイン領域の抵抗値を低減することができる。

なお、本実施形態の半導体装置の製造方法では、図１（ｆ）に示す工程で、ｎ型ゲート電極１６Ａ上、ｐ型ゲート電極１６Ｂ、１６Ｃ上に金属シリサイド膜２７を形成することで、これらのゲート電極とコンタクトとの接触抵抗が低減されるため、半導体装置の駆動能力をさらに向上できる。

本発明の半導体装置及びその製造方法は、例えばシステムＬＳＩなどの半導体装置の高駆動力化に有用である。

１１ 半導体基板
１２ 素子分離領域
１３Ａ ｐ型活性領域
１３Ｂ、１３Ｃ ｎ型活性領域
１５ａ、１５ｂ、１５ｃ ゲート絶縁膜
１６Ａ ｎ型ゲート電極
１６Ｂ、１６Ｃ ｐ型ゲート電極
１６Ｄ ｐ型抵抗体
１７ 酸化シリコン膜
１８Ａ ｎ型エクステンション領域
１８Ｂ、１８Ｃ ｐ型エクステンション領域
２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ サイドウォール
２１Ａ ｎ型ソース・ドレイン領域
２１Ｂ、２１Ｃ ｐ型ソース・ドレイン領域
２４ レーザー反射膜
２５ シリサイド防止膜
２６ 金属膜
２７ 金属シリサイド膜

Claims (17)

1. 半導体基板と、
   前記半導体基板内に形成された素子分離領域と、
   前記素子分離領域に取り囲まれた前記半導体基板からなる第１の活性領域と、
   前記素子分離領域に取り囲まれた前記半導体基板からなる第２の活性領域と、
   前記第１の活性領域上に形成され、第１導電型不純物が導入されたシリコンからなる第１導電型ゲート電極を有する第１導電型ＭＩＳトランジスタと、
   前記第２の活性領域上に形成され、第２導電型不純物が導入されたシリコンからなる第２導電型ゲート電極を有する第２導電型ＭＩＳトランジスタと、
   前記素子分離領域上に形成され、第２導電型不純物が導入されたシリコンからなり、前記第１導電型ゲート電極及び前記第２導電型ゲート電極よりも抵抗値の大きい第２導電型抵抗体とを備えている半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第２導電型抵抗体での不純物の活性化率は前記第２導電型ゲート電極での不純物の活性化率よりも低いことを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記第２導電型抵抗体の上に形成されたレーザー反射膜をさらに備えていることを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記レーザー反射膜は、光を全反射することを特徴とする半導体装置。
5. 請求項１〜４のうちいずれか１つに記載の半導体装置において、
   前記第２導電型ゲート電極上には金属シリサイド膜が形成され、前記第２導電型抵抗体上には前記金属シリサイド膜が形成されていないことを特徴とする半導体装置。
6. 請求項１〜５のうちいずれか１つに記載の半導体装置において、
   前記第１導電型ＭＩＳトランジスタは、前記第１導電型ゲート電極の側面上に形成された第１のサイドウォールと、前記第１の活性領域のうち前記第１導電型ゲート電極の両側方に位置する領域に形成された第１導電型ソース・ドレイン領域とをさらに有し、
   前記第２導電型ＭＩＳトランジスタは、前記第２導電型ゲート電極の側面上に形成された第２のサイドウォールと、前記第２の活性領域のうち前記第２導電型ゲート電極の両側方に位置する領域に形成された第２導電型ソース・ドレイン領域とをさらに有していることを特徴とする半導体装置。
7. 請求項１〜６のうちいずれか１つに記載の半導体装置において、
   前記第１導電型は、ｎ型であり、
   前記第２導電型は、ｐ型であることを特徴とする半導体装置。
8. 請求項１〜６のうちいずれか１つに記載の半導体装置において、
   前記第１導電型は、ｐ型であり、
   前記第２導電型は、ｎ型であることを特徴とする半導体装置。
9. 半導体基板内に素子分離領域と、前記素子分離領域に囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、
   前記第１の活性領域上に第１のゲート絶縁膜及びシリコンからなる第１導電型ゲート電極を、前記第２の活性領域上に第２のゲート絶縁膜及びシリコンからなる第２導電型ゲート電極を、前記素子分離領域上にシリコンからなる第２導電型抵抗体をそれぞれ形成する工程（ｂ）と、
   前記第２導電型抵抗体を選択的に覆うレーザー反射膜を形成する工程（ｃ）と、
   前記工程（ｃ）の後に、前記半導体基板にレーザーアニールを行って前記第１導電型ゲート電極及び前記第２導電型ゲート電極中の不純物を活性化する工程（ｄ）とを備えている半導体装置の製造方法。
10. 請求項９に記載の半導体装置の製造方法において、
    前記工程（ｄ）の後、前記レーザー反射膜を除去する工程（ｅ）をさらに備えていることを特徴とする半導体装置の製造方法。
11. 請求項９または１０に記載の半導体装置の製造方法において、
    前記工程（ｃ）では、前記半導体基板上の全面に前記レーザー反射膜を形成した後、前記レーザー反射膜のうち前記第２導電型ゲート電極上及び前記第１導電型ゲート電極上に形成された部分を除去することを特徴とする半導体装置の製造方法。
12. 請求項９〜１１のうちいずれか１つに記載の半導体装置の製造方法において、
    前記工程（ｄ）により、前記第１導電型ゲート電極及び前記第２導電型ゲート電極の抵抗値は前記第２導電型抵抗体の抵抗値よりも低くなることを特徴とする半導体装置の製造方法。
13. 請求項９〜１２のうちいずれか１つに記載の半導体装置の製造方法において、
    前記工程（ｂ）の後、前記工程（ｃ）の前に、前記第１の活性領域のうち前記第１導電型ゲート電極の両側方に位置する領域に第１導電型エクステンション領域を形成するとともに、前記第２の活性領域のうち前記第２導電型ゲート電極の両側方に位置する領域に第２導電型エクステンション領域を形成する工程をさらに備え、
    前記工程（ｄ）では、前記第１導電型エクステンション領域及び前記第２導電型エクステンション領域中の不純物が活性化することを特徴とする半導体装置の製造方法。
14. 請求項９〜１３のうちいずれか１つに記載の半導体装置の製造方法において、
    前記工程（ｂ）の後、前記工程（ｃ）の前に、前記第１導電型ゲート電極の側面上に第１のサイドウォールを形成するとともに、前記第２導電型ゲート電極の側面上に第２のサイドウォールを形成する工程（ｅ）と、
    前記工程（ｅ）の後、前記工程（ｃ）の前に、前記第１の活性領域のうち前記第１導電型ゲート電極の両側方に位置する領域に第１導電型ソース・ドレイン領域を形成し、前記第２の活性領域のうち前記第２導電型ゲート電極の両側方に位置する領域に第２導電型ソース・ドレイン領域を形成する工程（ｆ）とをさらに備えていることを特徴とする半導体装置の製造方法。
15. 請求項９に記載の半導体装置の製造方法において、
    前記工程（ｄ）の後、前記第１導電型ゲート電極上及び前記第２導電型ゲート電極上に金属シリサイド膜を形成する工程（ｇ）をさらに備えていることを特徴とする半導体装置の製造方法。
16. 請求項１５に記載の半導体装置の製造方法において、
    前記第２導電型抵抗体上には前記金属シリサイド膜が形成されておらず、
    前記工程（ｇ）では、前記第２導電型抵抗体上の前記レーザー反射膜が前記金属シリサイド膜の形成を防ぐことを特徴とする半導体装置の製造方法。
17. 請求項９〜１６のうちいずれか１つに記載の半導体装置の製造方法において、
    前記レーザー反射膜は、Ａｌ_２Ｏ_３、ＴｉＡｌＯ、ＴｉＳｉＯ、ＡｌＳｉＯのうちいずれか１つで構成されていることを特徴とする半導体装置の製造方法。

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