EP1817795A1 - Metallisierte folie zur flächigen kontaktierung - Google Patents

Metallisierte folie zur flächigen kontaktierung

Info

Publication number
EP1817795A1
EP1817795A1 EP05815728A EP05815728A EP1817795A1 EP 1817795 A1 EP1817795 A1 EP 1817795A1 EP 05815728 A EP05815728 A EP 05815728A EP 05815728 A EP05815728 A EP 05815728A EP 1817795 A1 EP1817795 A1 EP 1817795A1
Authority
EP
European Patent Office
Prior art keywords
insulating film
substrate
metallization
contact surface
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP05815728A
Other languages
English (en)
French (fr)
Inventor
Karl Weidner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of EP1817795A1 publication Critical patent/EP1817795A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401Structure
    • H01L2224/2402Laminated, e.g. MCM-L type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405Shape
    • H01L2224/24051Conformal with the semiconductor or solid-state device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82035Reshaping, e.g. forming vias by heating means
    • H01L2224/82039Reshaping, e.g. forming vias by heating means using a laser
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82047Reshaping, e.g. forming vias by mechanical means, e.g. severing, pressing, stamping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0102Calcium [Ca]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01058Cerium [Ce]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor

Definitions

  • the invention relates to a method for contacting one or more electrical contact surfaces on a surface of a substrate and / or at least one component, comprising the step of laminating at least one insulating film of electrically insulating plastic material on the surfaces of the substrate and the component under vacuum, so that the insulating film the surface is tightly covered with the contact surface or surfaces and adheres to this surface.
  • WO03 / 030247 discloses a method of contacting, comprising the further steps of exposing each contact surface to be contacted on the surface by opening respective windows in the film, and contacting each exposed contact surface with a layer of electrically conductive material. According to this method, at least one printed conductor is produced after the surface contacting in and / or on the layer of the electrically conductive material. To produce a multilayer device, the steps of laminating, exposing, contacting and producing the printed conductor are carried out several times.
  • a disadvantage of the conventional contacting method is the effort to be made for contacting, in particular of components on a surface of a substrate. A large number of process steps are required.
  • Allow components on a substrate surface The object is achieved by a method according to the main claim and a device according to the independent claim. Advantageous embodiments can be found in the subclaims.
  • the present method is used to contact only a substrate structure or at least one component on a substrate or at least one component with a substrate together.
  • At least one metallization formed on at least one surface side of the insulating film. This serves to provide interconnects or trace or
  • connection structures can already be formed by means of conventional methods prior to lamination.
  • the films can be produced with one-sided metallization or with two-sided metallization on an insulating film.
  • a metallized insulating film is particularly suitable over the entire surface, part of the surface or pre-structured with conductor tracks copper coating a plastic film.
  • Other metals in particular comparable in electrical resistivity or in processability, may also be used.
  • Windows can be easily generated mechanically, eg, by punching, chemically, eg by etching, or physically, by lasing, plasma opening, before or after the respective laminating step.
  • the contacting may be performed by inserting the metallization toward the electrical contact surface or by leading the electrical contact surface out to the metallization.
  • the contacting takes place at an advantageous pressure and at an advantageous temperature. Surface contact is preferred.
  • Suitable components are electronic components, LEDs, semiconductor chips or power semiconductor chips. A multiplicity of process steps of conventional contacting methods can be dispensed with.
  • Suitable substrates are any circuit carriers based on organic or inorganic substances.
  • Such substrates include PCB (Printed Circuit Board), DCB, IM (Insulated Metal), HTCC (High Temperature Cofired Ceramics) and LTCC (Low Temperature Cofired Ceramics) substrates.
  • the lamination is advantageously carried out in a vacuum press. Vacuum thermoforming, hydraulic vacuum pressing, vacuum gas pressure pressing or similar laminating methods are conceivable for this purpose.
  • the pressure is advantageously applied isostatically.
  • the lamination takes place for example at temperatures of 100 0 C to 25O 0 C and a pressure of 1 bar to 10 bar.
  • the exact process parameters of the lamination, ie pressure, temperature, time, etc., depend inter alia on the topology of the substrate, the plastic material of the insulating film and the thickness of the insulating film.
  • a physical or chemical deposition of the electrically conductive material is advantageously carried out.
  • Such physical methods are sputtering and vapor deposition (Physical Vapor Deposition, PVD).
  • the chemical deposition can be carried out from the gaseous phase (chemical vapor deposition, CVD) and / or liquid phase (liquid phase chemical vapor deposition). It is also conceivable that initially by one of these methods, a thin electrically conductive sub-layer is applied, on which then a thicker electrically conductive sub-layer is electrodeposited.
  • a substrate having a surface which is equipped with one or more semiconductor chips, in particular power semiconductor chips, on each of which one or more contact surfaces to be contacted is or are present, and wherein the at least one insulating film
  • This surface is vacuum-laminated so that the insulating film closely covers and adheres to this surface including each semiconductor chip and each pad, including each semiconductor chip.
  • the insulating film is designed, for example, so that in particular a height difference of up to about 5 mm can be overcome.
  • the height difference is caused inter alia by the topology of the substrate and by the semiconductor chips arranged on the substrate.
  • SMD surface mounted device components can be applied, for example soldered on.
  • the insulating film may consist of any thermoplastics, thermosets and mixtures thereof.
  • a film of a plastic material on polyimide (PI), polyethylene (PE), polyphenol, is advantageously used as film.
  • the film may have an adhesive coating to improve the adhesion on the surface.
  • This additional insulating film has no opening, but preferably in the region of the opening on the metallization.
  • a substrate with a surface equipped with one or more power semiconductor chips is used.
  • Metallizations on different surface sides electrically connected to each other. This can be done via pins.
  • Insulating films made of a plastic material on polyimide, polyethylene, polyphenol, Polyetheretherketon- and / or epoxy-based and used as one-sided or two-sided metallizations copper, aluminum, iron and / or silver or similar electrical conductors.
  • Plastic film can thus be coated on one side of the surface or on both surfaces with metal.
  • pure metal layers can also be used.
  • connection structure corresponds to the required connection of electrical or electronic components that can be applied to a substrate by conventional methods.
  • the metal structure can be produced, for example, via a photolithographic process. Conventional structuring methods are equally applicable.
  • the metallization of the insulating film can be structured by laser ablation, stamping, etching or by a photolithographic process.
  • each exposed contact surface can be carried out by means of thermal pressing, soldering and / or gluing the metalized insulating foil having the metallization.
  • additional metallized connecting foils having at least one metallization may be used.
  • the connecting foils can be fixed by soldering or gluing.
  • the Antitle ist each exposed contact surface by means of soldering and / or gluing the metallized insulating film, that is, the metallization having insulating performed.
  • the contacting takes place areally.
  • the contacting can take place from the metallized insulating film into the exposed contact surface.
  • the execution of the exposed contact surface outwards to the metal interconnects is also feasible with appropriate provision of the contact surfaces.
  • the lamination of the Isolier Anlagen von Heidelberg Kunststoffmaschine is repeated such that a multilayer structure is generated. Likewise, insulating layer thicknesses can thereby be increased.
  • a metallized insulating film with a thickness (d), for example, in particular in the range of 25 to 250 microns is used.
  • an insulating covering on the side of the uppermost insulating film facing away from the substrate, and a metal layer applied to this insulating cover to produce a hermetic seal and direct contact of the metal layer by means of a direct metal connection to an edge region of the substrate.
  • the metal layer serves as a mechanical protection, as a cover, with heat-dissipating properties. Between metal layer and the one Metallized insulating foil, the insulating cover serves as electrical insulation.
  • FIG. 1 shows an illustration of a first exemplary embodiment of a device or the method according to the invention
  • FIG. 2 shows an illustration of a second exemplary embodiment of the device according to the invention or of the method
  • FIG. 3 shows an illustration of a third embodiment of the device according to the invention
  • Fig. 4 is a highly simplified plan view of the third embodiment of the device according to the invention Shen.
  • FIG. 1 shows the construction of a device according to an embodiment with at least one electrical contact surface 1 on a surface of a substrate 2 and / or at least one arranged on the substrate
  • Component 3 On the surfaces of the substrate 1 and the component 3 is at least one electrically insulating Insulating film 4, which bears tightly against the underlying surface and adheres, laminated by vacuum. At least one metallization 5 is applied to at least one surface side of the at least one insulating film 4.
  • the insulating film 4 has at least one window 6 in the contact surface 1, in which the contact surface 1 is in contact with the metallization 5 in a planar manner.
  • an insulating cover 7 is applied to the insulating film 4, and a metal layer 8 is applied to the insulating cover 7, wherein a direct contact of the
  • Metal layer is produced by means of a direct metal connection to an edge region of the substrate for producing a hermetic seal of the device.
  • a cooling body 9 is arranged above the hermetic seal and below the substrate.
  • each exposed contact surface 1 by means of soldering and / or gluing the metallized insulating film 4a is performed. Comparable connection methods are also applicable.
  • the contacting takes place areally.
  • the contacting can take place from the metallized insulating film 4a into the exposed contact surface.
  • the execution of metallized connecting foils 4b (provided separately or as a continuation of the contact surface 1) from the exposed contact surface 1 to the outside to the metal interconnects 5 is also feasible with appropriate provision of the contact surfaces 1.
  • Fig. 3 shows how a metallized insulating film 4a exposed over the outer edges of the substrate 2 and structured for connection to external terminals can be used. This can also compensate for differences in height. This type of flexible AnAuthierung replaces or complements additional connector connections or comparable connection solutions.
  • the film and copper thicknesses can be variably adapted to the respective mechanical, electrical, thermal and comparable requirements.
  • the metallized insulating film 4 a is produced over an insulating film 4 on the left side of the substrate 2 beyond the substrate 2 over a support 10 with non-adhesive properties, for example a Teflon structure 10.
  • the Teflon layer 10 can be removed or separated from the insulating films 4 and 4a in such a way that they are exposed or exposed to the substrate 2.
  • Fig. 4 shows a highly simplified view of FIG. 3 from above.
  • the exposed insulating films 4 and 4a are clearly visible. These each extend beyond the surface of the substrate 2.
  • a hermetic cover of the device by means of a metal layer 8 over an insulating cover 7 may additionally be produced.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Metal Substrates For Printed Circuits (AREA)

Abstract

Die vorliegende Erfindung betrifft ein Verfahren zum Kontaktieren mindestens einer elektrischen Kontaktfläche (1) auf einer Oberfläche eines Substrats (2) und/oder mindestens eines auf dem Substrat (2) angeordneten Bauelementes (3), insbesondere Halbleiterchips, mit den Schritten: - Auflaminieren mindestens einer Isolierfolie (4) aus elektrisch isolierendem Kunststoffmaterial auf die die Kontaktfläche (1) aufweisenden Oberflächen des Substrats (2) und des Bauelements unter Vakuum, - Freilegen der zu kontaktierenden Kontaktfläche (1) auf den Oberflächen durch Öffnen eines Fensters (6) in der Isolierfolie (4). Die vorliegende Erfindung zeichnet sich durch - flächiges Ankontaktieren der freigelegten Kontaktfläche (1) mit mindestens einer Metallisierung (5) auf einer Isolierfolie (4).

Description

Beschreibung
Metallisierte Folie zur flächigen Kontaktierung
Die Erfindung betrifft ein Verfahren zum Kontaktieren einer oder mehrerer elektrischer Kontaktflächen auf einer Oberfläche eines Substrats und/oder mindestens eines Bauelements, mit dem Schritt Auflaminieren mindestens einer Isolierfolie aus elektrisch isolierendem Kunststoffmaterial auf die Oberflächen des Substrats und des Bauelements unter Vakuum, so dass die Isolierfolie die Oberfläche mit der oder den Kontaktflächen eng anliegend bedeckt und auf dieser Oberfläche haftet.
Die WO03/030247 offenbart ein Verfahren zum Kontaktieren, mit den weiteren Schritten: Freilegen jeder zu kontaktierenden Kontaktfläche auf der Oberfläche durch Öffnen jeweiliger Fenster in der Folie, und flächiges Kontaktieren jeder freigelegten Kontaktfläche mit einer Schicht aus elektrisch leitendem Material. Gemäß diesem Verfahren wird nach dem flächigen Kontaktieren in und/oder auf der Schicht aus dem elektrisch leitendem Material mindestens eine Leiterbahn erzeugt. Zum Herstellen einer mehrlagigen Vorrichtung werden die Schritte Auflaminieren, Freilegen, Kontaktieren und Erzeugen der Leiterbahn mehrmals durchgeführt.
Nachteilig bei dem herkömmlichen Kontaktierungsverfahren ist der zu betreibende Aufwand zur Kontaktierung, insbesondere von Bauelementen auf einer Oberfläche eines Substrats. Es ist eine Vielzahl von Prozessschritten erforderlich.
Es ist Aufgabe der vorliegenden Erfindung die Nachteile herkömmlicher Verfahren zu überwinden und eine Vereinfachung der Kontaktierung von Kontaktflächen auf einer Substratoberfläche, insbesondere von Kontaktflächen auf
Bauelementen auf einer Substratoberfläche, zu ermöglichen. Die Aufgabe wird durch ein Verfahren gemäß dem Hauptanspruch und eine Vorrichtung gemäß dem Nebenanspruch gelöst. Vorteilhafte Ausgestaltungen finden sich in den Unteransprüchen.
Das vorliegende Verfahren dient der Kontaktierung lediglich einer Substratstruktur oder von mindestens einem Bauelement auf einem Substrat oder von mindestens einem Bauelement mit einem Substrat zusammen. Dabei kann das Auflaminieren mindestens einer Isolierfolie aus elektrisch isolierendem Kunststoffmaterial auf die Oberfläche des Substrats beziehungsweise Bauelements, insbesondere unter Vakuum, derart erfolgen, dass die Isolierfolie die jeweils darunter liegende Oberfläche eng anliegend bedeckt und auf dieser haftet.
Es erfolgt vor oder nach dem Auflaminieren die Bereitstellung mindestens einer auf mindestens einer Oberflächenseite der Isolierfolie ausgebildeten Metallisierung. Diese dient der Bereitstellung von Leiterbahnen oder Leiterbahn- bzw.
Kontaktierungsstrukturen. Diese Verbindungsstrukturen können mittels herkömmlicher Verfahren bereits vor dem Laminieren ausgebildet sein. Dabei können die Folien mit einseitiger Metallisierung oder mit zweiseitiger Metallisierung auf einer Isolierfolie erzeugt sein. Als metallisierte Isolierfolie eignet sich insbesondere eine ganzflächig, teilflächig oder mit Leiterbahnen vorstrukturierte Kupferbeschichtung einer Kunststofffolie. Andere insbesondere im spezifischen elektrischen Widerstand oder in der Verarbeitbarkeit vergleichbare Metalle können ebenso verwendet werden. Fenster können auf einfache Weise mechanisch, z.B., durch Stanzen, chemisch, z.B. durch Ätzen, oder physikalisch, durch Lasern, Plasmaöffnen, vor oder nach dem jeweiligen Laminierschritt erzeugt sein. Das Ankontaktieren kann durch Hineinführen der Metallisierung zur elektrischen Kontaktfläche hin oder durch Herausführen der elektrischen Kontaktfläche zur Metallisierung hinaus durchgeführt werden. Das Ankontaktieren erfolgt bei einem vorteilhaften Druck und bei einer vorteilhaften Temperatur. Flächiges Kontaktieren ist bevorzugt. Als Bauelemente eignen sich elektronische Bauelemente, LEDs, Halbleiterchips beziehungsweise Leistungshalbleiterchips. Eine Vielzahl von Prozessschritten herkömmlicher Kontaktierungsverfahren kann entfallen.
Als Substrate kommen beliebige Schaltungsträger auf organischer oder anorganischer Basis in Frage. Solche Substrate sind beispielsweise PCB (Printed Circuit Board)-, DCB-, IM (Insulated Metal)-, HTCC (High Temperature Cofired Ceramics)- und LTCC (Low Temperature Cofired Ceramics)- Substrate.
Das Auflaminieren erfolgt vorteilhaft in einer Vakuumpresse. Dazu sind Vakuumtiefziehen, hydraulisches Vakuumpressen, Vakuumgasdruckpressen oder ähnliche Laminierverfahren denkbar. Der Druck wird vorteilhafterweise isostatisch aufgebracht. Das Auflaminieren erfolgt beispielsweise bei Temperaturen von 1000C bis 25O0C und einem Druck von 1 bar bis 10 bar. Die genauen Prozessparameter des Auflaminierens, also Druck, Temperatur, Zeit etc., hängen unter anderem von der Topologie des Substrats, des Kunststoffmaterials der Isolierfolie und der Dicke der Isolierfolie ab.
Zum flächigen Kontaktieren wird vorteilhaft ein physikalisches oder chemisches Abscheiden des elektrisch leitenden Materials durchgeführt. Derartige physikalische Verfahren sind Sputtern und Bedampfen (Physical Vapor Deposition, PVD) . Das chemische Abscheiden kann aus gasförmiger Phase (Chemical Vapor Deposition, CVD) und/oder flüssiger Phase (Liquid Phase Chemical Vapor Deposition) erfolgen. Denkbar ist auch, dass zunächst durch eines dieser Verfahren eine dünne elektrisch leitende Teilschicht aufgetragen wird, auf der dann eine dickere elektrisch leitende Teilschicht galvanisch abgeschieden wird. Vorzugs- und vorteilhafterweise wird bei dem erfindungsgemäßen Verfahren ein Substrat mit einer Oberfläche verwendet, die mit einem oder mehreren Halbleiterchips, insbesondere Leistungshalbleiterchips bestückt ist, auf deren jedem je eine oder mehrere zu kontaktierende Kontaktflächen vorhanden ist oder sind, und wobei die mindestens eine Isolierfolie auf dieser Oberfläche unter Vakuum auflaminiert wird, so dass die Isolierfolie diese Oberfläche einschließlich jedes Halbleiterchips und jeder Kontaktfläche eng anliegend bedeckt und auf dieser Oberfläche einschließlich jedes Halbleiterchips haftet.
Die Isolierfolie ist dabei beispielsweise so gestaltet, dass insbesondere ein Höhenunterschied von bis zu ca. 5 mm überwunden werden kann. Der Höhenunterschied ist unter anderem durch die Topologie des Substrats und durch die auf dem Substrat angeordneten Halbleiterchips verursacht. Ebenso können SMD-(surface mounted device) Bauteile aufgebracht, beispielsweise aufgelötet sein.
Die Isolierfolie kann aus beliebigen Thermoplasten, Duroplasten und Mischungen davon bestehen. Als Folie wird bei dem erfindungsgemäßen Verfahren Vorzugs- und vorteilhafterweise eine Folie aus einem Kunststoffmaterial auf Polyimid (PI)-, Polyethylen (PE)-, Polyphenol-,
Polyetheretherketon (PEEK)- und/oder Epoxidbasis verwendet. Die Folie kann dabei zur Verbesserung der Haftung auf der Oberfläche eine Klebebeschichtung aufweisen.
Gemäß einer vorteilhaften Ausgestaltung wird die
Metallisierung auf einer weiteren auflaminierten Isolierfolie aus elektrisch isolierendem Kunststoffmaterial auf der der Kontaktfläche zu gewandten Oberflächenseite vor dem Auflaminieren aufgebracht. Diese zusätzliche Isolierfolie weist keine Öffnung, sondern bevorzugt im Bereich der Öffnung die Metallisierung auf. Gemäß einer vorteilhaften Ausgestaltung wird ein Substrat mit einer mit einem oder mehreren Leistungshalbleiterchips bestückten Oberfläche verwendet.
Gemäß einer vorteilhaften Ausgestaltung werden
Metallisierungen auf verschiedenen Oberflächenseiten miteinander elektrisch verbunden. Dies kann über Kontaktstifte erfolgen.
Gemäß einer weiteren vorteilhaften Ausgestaltung werden
Isolierfolien aus einem Kunststoffmaterial auf Polyimid-, Polyethylen-, Polyphenol-, Polyetheretherketon- und/oder auf Epoxidbasis und als einseitige oder zweiseitige Metallisierungen Kupfer, Aluminium, Eisen und/oder Silber oder vergleichbare elektrische Leiter verwendet. Eine
Kunststofffolie kann damit auf einer Oberflächenseite oder auf beiden Oberflächenseiten mit Metall beschichtet sein. Grundsätzlich sind auch reine Metallschichten verwendbar.
Gemäß einer weiteren vorteilhaften Ausgestaltung ist eine
Metallisierung der Isolierfolie ganzflächig, teilflächig oder vorstrukturiert bereit gestellt. Die Verbindungsstruktur entspricht der erforderlichen Verbindung von elektrischen oder elektronischen Bauelementen, die auf einem Substrat mit herkömmlichen Verfahren aufgebracht sein können. Die Metallstruktur kann beispielsweise über einen fotolithographischen Prozess erzeugt sein. Herkömmliche Strukturierungsverfahren sind ebenso anwendbar.
Die Metallisierung der Isolierfolie kann durch Laserablation, Stanzen, Ätzen oder durch einen fotolithographischen Prozess strukturiert werden.
Die flächige Ankontaktierung jeder freigelegten Kontaktfläche kann mittels Thermopressen, Anlöten und/oder Aufkleben der die Metallisierung aufweisenden metallisierten Isolierfolie durchgeführt werden. Für das flächige Ankontaktieren können zusätzliche mindestens eine Metallisierung aufweisende metallisierte Verbindungsfolien verwendet werden. Die Verbindungsfolien können durch Anlöten oder Aufkleben fixiert werden.
Gemäß einer weiteren vorteilhaften Ausgestaltung wird die Ankontaktierung jeder freigelegten Kontaktfläche mittels Anlöten und/oder Aufkleben der metallisierten Isolierfolie, d.h der die Metallisierung aufweisenden Isolierfolie, durchgeführt. Die Kontaktierung erfolgt flächig. Die Kontaktierung kann von der metallisierten Isolierfolie in die freigelegte Kontaktfläche hinein erfolgen. Der umgekehrte Fall, der Hinausführung der freigelegten Kontaktfläche nach außen zu den Metallleiterbahnen ist bei entsprechender Bereitstellung der Kontaktflächen ebenso durchführbar.
Gemäß einer weiteren vorteilhaften Ausgestaltung wird das Auflaminieren der Isolierschichtfolgen derart wiederholt, dass ein Multilayeraufbau erzeugt wird. Ebenso können dadurch Isolierschichtdicken vergrößert werden.
Gemäß einer weiteren vorteilhaften Ausgestaltung wird eine metallisierte Isolierfolie mit einer Dicke (d) , beispielsweise insbesondere im Bereich von 25 bis 250 μm verwendet.
Gemäß einer weiteren vorteilhaften Ausgestaltung erfolgt zusätzlich ein Aufbringen einer isolierenden Abdeckung auf der dem Substrat abgewandten Seite der obersten Isolierfolie, und ein zur Erzeugung einer hermetischen Abdichtung erfolgendes Aufbringen einer Metallschicht auf diese isolierende Abdeckung und Erzeugen einer Direktkontaktierung der Metallschicht mittels eines direkten Metallanschlusses an einen Randbereich des Substrats. Die Metallschicht dient als mechanischer Schutz, als Deckel, mit Wärme ableitenden Eigenschaften. Zwischen Metallschicht und der eine Metallisierung aufweisenden metallisierten Isolierfolie dient die isolierende Abdeckung als elektrische Isolierung.
Gemäß einer weiteren vorteilhaften Ausgestaltung erfolgt ein Anbringen von Kühlkörpern an der hermetischen Abdichtung von oben und/oder an dem Substrat von unten. Damit kann Wärme verbessert an die Umgebung abgeführt werden.
Zu den weiteren vorteilhaften Ausgestaltungen gehören mittels der genannten Verfahren erzeugte Vorrichtungen.
Unter Bezugnahme auf die Figuren werden vorteilhafte
Ausführungsformen der vorliegenden Erfindung ausführlicher beschrieben. Es zeigen:
Fig. 1 eine Darstellung eines ersten Ausführungsbeispiels einer erfindungsgemäßen Vorrichtung bzw. des Verfahrens;
Fig. 2 eine Darstellung eines zweiten Ausführungsbeispiels der erfindungsgemäßen Vor richtung bzw. des Verfahrens;
Fig. 3 eine Darstellung eines dritten Ausführungsbei- spiels der erfindungsgemäßen Vorrichtung,
Fig. 4 eine stark vereinfachte Draufsicht auf das dritte Ausführungsbeispiel der erfindungsgemä ßen Vorrichtung.
Fig. 1 zeigt den Aufbau einer Vorrichtung gemäß einem Ausführungsbeispiel mit mindestens einer elektrischen Kontaktfläche 1 auf einer Oberfläche eines Substrats 2 und/oder mindestens eines auf dem Substrat angeordneten
Bauelementes 3. Auf den Oberflächen des Substrats 1 und des Bauelements 3 ist mindestens eine elektrisch isolierende Isolierfolie 4, die eng an der darunter liegenden Oberfläche anliegt und haftet, durch Vakuum auflaminiert. Mindestens eine Metallisierung 5 ist auf mindestens einer Oberflächenseite der mindestens einen Isolierfolie 4 aufgebracht. Die Isolierfolie 4 weist bei der Kontaktfläche 1 mindestens ein Fenster 6 auf, in welchem die Kontaktfläche 1 mit der Metallisierung 5 flächig kontaktiert ist. Zusätzlich ist eine isolierende Abdeckung 7 auf der Isolierfolie 4, und eine Metallschicht 8 auf der isolierenden Abdeckung 7 aufgebracht ist, wobei eine Direktkontaktierung der
Metallschicht mittels eines direkten Metallanschlusses an einen Randbereich des Substrats zur Erzeugung einer hermetischen Abdichtung der Vorrichtung erzeugt ist. Jeweils ein Kühlkörper 9 ist oberhalb der hermetischen Abdichtung und unterhalb des Substrats angeordnet.
Fig. 2 zeigt eine Ausführungsform bezüglich der Kontaktierung durch Fenster 6 in der mindestens einen Isolierfolie 4. Beispielsweise wird die Ankontaktierung jeder freigelegten Kontaktfläche 1 mittels Anlöten und/oder Aufkleben der metallisierten Isolierfolie 4a durchgeführt. Vergleichbare Verbindungsverfahren sind ebenfalls anwendbar. Die Kontaktierung erfolgt flächig. Die Kontaktierung kann von der metallisierten Isolierfolie 4a in die freigelegte Kontaktfläche hinein erfolgen. Der umgekehrte Fall, der Hinausführung von metallisierten Verbindungsfolien 4b (separat oder als Fortführung der Kontaktfläche 1 bereitgestellt) von der frei gelegten Kontaktfläche 1 nach außen zu den Metallleiterbahnen 5 ist bei entsprechender Bereitstellung der Kontaktflächen 1 ebenso durchführbar.
Fig. 3 zeigt wie eine metallisierte Isolierfolie 4a über die Außenkanten des Substrats 2 freiliegend und strukturiert für die Anbindung zu außen liegenden Anschlüssen genutzt werden kann. Dadurch lassen sich ebenso Höhenunterschiede ausgleichen. Diese Art der flexiblen Ankontaktierung ersetzt beziehungsweise ergänzt zusätzliche Steckeranbindungen oder vergleichbare Verbindungslösungen. Die Folien- und Kupferdicken können variabel an die jeweiligen mechanischen, elektrischen, thermischen und vergleichbaren Anforderungen angepasst sein. Gemäß Fig. 3 ist die metallisierte Isolierfolie 4a über einer Isolierfolie 4 auf der linken Seite des Substrats 2 über das Substrat 2 hinaus über einer Auflage 10 mit nicht haftenden Eigenschaften, beispielsweise einer Teflonstruktur 10 erzeugt. Die Teflonschicht 10 kann derart von den Isolierfolien 4 und 4a abgenommen bzw. getrennt werden, dass diese freiliegend oder zum Substrat 2 überhängend geschaffen werden.
Fig. 4 zeigt eine stark vereinfachte Ansicht der Fig. 3 von oben. Die freiliegenden Isolierfolien 4 und 4a sind deutlich zu erkennen. Diese gehen jeweils über die Fläche des Substrats 2 hinaus. Eine hermetische Abdeckung der Vorrichtung mittels einer Metallschicht 8 über einer isolierenden Abdeckung 7 kann zusätzlich erzeugt sein.

Claims

Patentansprüche
1. Verfahren zum Kontaktieren mindestens einer elektrischen Kontaktfläche (1) auf einer Oberfläche eines Substrats (2) und/oder mindestens eines auf dem Substrat (2) angeordneten Bauelementes (3) , insbesondere Halbleiterchips, mit den Schritten:
- Auflaminieren mindestens einer Isolierfolie (4) aus elektrisch isolierendem Kunststoffmaterial auf die die Kontaktfläche (1) aufweisenden Oberflächen des Substrats (2) und des Bauelements unter Vakuum,
- Freilegen der zu kontaktierenden Kontaktfläche (1) auf den Oberflächen durch Öffnen eines Fensters (6) in der Isolierfolie (4), gekennzeichnet durch
- flächiges Ankontaktieren der freigelegten Kontaktfläche (1) mit mindestens einer Metallisierung (5) auf einer Isolierfolie (4) .
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Metallisierung (5) auf mindestens einer Oberflächenseite der mindestens einen Isolierfolie (4) vor oder nach dem
Auflaminieren aufgebracht wurde.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Metallisierung (5) auf der der Kontaktfläche (1) zugewandten Oberflächenseite einer nach dem Freilegen zusätzlich auflaminierten Isolierfolie (4) vor dem Auflaminieren aufgebracht wurde.
4. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, wobei Metallisierungen (5) auf verschiedenen Oberflächenseiten miteinander elektrisch verbunden werden.
5. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, wobei
Isolierfolie (4) aus einem Kunststoffmaterial auf Polyimid-, Polyethylen-, Polyphenol-, Polyetheretherketon- und/oder auf Epoxidbasis und als einseitige oder zweiseitige
Metallisierung (5) Kupfer, Aluminium, Eisen und/oder Silber verwendet werden.
6. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, wobei die Metallisierung (5) der Isolierfolie (4) ganzflächig, teilflächig oder vorstrukturiert, insbesondere in Form von Leiterbahnen, bereit gestellt ist.
7. Verfahren nach einem oder mehreren der vorhergehenden
Ansprüche, wobei die Metallisierung (5) der Isolierfolie (4) durch Lasern,
Stanzen, oder durch ein nasschemisches Verfahren strukturiert wird.
8. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, wobei die flächige Ankontaktierung jeder freigelegten Kontaktfläche (1) mittels Thermoformen bzw. -pressen, Anlöten, Schweißen und/oder Aufkleben der die Metallisierung (5) aufweisenden metallisierten Isolierfolie (4a) durchgeführt wird.
9. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, wobei für das flächige Ankontaktieren zusätzliche mindestens eine Metallisierung (5) aufweisende metallisierte Verbindungsfolien (4b) verwendet werden.
10. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, wobei die Metallisierung (5) aufweisende metallisierte Isolierfolie (4) über die Außenkanten des Substrats (2) freiliegend und strukturiert zur Anbindung zu Außenanschlüssen erzeugt wird.
11. Verfahren nach einem der vorhergehenden Ansprüche, gekennzeichnet durch die weiteren Schritte:
- Aufbringen einer isolierenden Abdeckung (7) auf die oberste Isolierfolie (4),
- Aufbringen einer Metallschicht (8) auf die isolierende Abdeckung (7) und Erzeugen einer Direktankontaktierung der
Metallschicht (8) mittels eines direkten Metallanschlusses an einen Randbereich des Substrats (2) zur Erzeugung einer hermetischen Abdichtung.
12. Verfahren nach einem der vorhergehenden Ansprüche, gekennzeichnet durch den weiteren Schritt:
-Aufbringen mindestens eines Kühlkörpers (9) oberhalb der hermetischen Abdichtung und/oder unterhalb des Substrats (2) .
13. Vorrichtung mit mindestens einer elektrischen
Kontaktfläche (1) auf einer Oberfläche eines Substrats (2) und/oder mindestens eines auf dem Substrat (2) angeordneten Bauelementes (3) , wobei
- auf den Oberflächen des Substrats (2) und des Bauelementes (3) mindestens eine elektrisch isolierende Isolierfolie (4) durch Vakuum auflaminiert ist,
- mindestens eine Metallisierung (5) auf mindestens einer Oberflächenseite der Isolierfolie (4) aufgebracht ist,
- die Isolierfolie (4) von der Kontaktfläche (1) zu der Metallisierung (5) ein Fenster (6) aufweist, in welchem
- die Kontaktfläche (1) mit der Metallisierung (5) flächig ankontaktiert ist.
14. Vorrichtung nach Anspruch 13, wobei die die Metallisierung (5) aufweisende metallisierte
Isolierfolie (4) über die Außenkanten des Substrats (2) freiliegend und strukturiert zur Anbindung zu Außenanschlüssen ausgebildet ist.
15. Vorrichtung nach Anspruch 13 und/oder 14, wobei zusätzlich
- eine isolierende Abdeckung (7) auf der obersten Isolierfolie (4), und
- eine Metallschicht (8) auf der isolierenden Abdeckung (7) aufgebracht ist, wobei eine Direktankontaktierung der Metallschicht (8) mittels eines direkten Metallanschlusses an einen Randbereich des Substrats (2) zur Erzeugung einer hermetischen Abdichtung der Vorrichtung erzeugt ist.
16. Vorrichtung nach Anspruch 15, wobei mindestens ein Kühlkörper (9) oberhalb der hermetischen
Abdichtung und/oder unterhalb des Substrats (2) angeordnet ist.
EP05815728A 2004-11-29 2005-11-21 Metallisierte folie zur flächigen kontaktierung Withdrawn EP1817795A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102004057494A DE102004057494A1 (de) 2004-11-29 2004-11-29 Metallisierte Folie zur flächigen Kontaktierung
PCT/EP2005/056094 WO2006058850A1 (de) 2004-11-29 2005-11-21 Metallisierte folie zur flächigen kontaktierung

Publications (1)

Publication Number Publication Date
EP1817795A1 true EP1817795A1 (de) 2007-08-15

Family

ID=35735117

Family Applications (1)

Application Number Title Priority Date Filing Date
EP05815728A Withdrawn EP1817795A1 (de) 2004-11-29 2005-11-21 Metallisierte folie zur flächigen kontaktierung

Country Status (6)

Country Link
US (1) US7910470B2 (de)
EP (1) EP1817795A1 (de)
JP (1) JP2008522394A (de)
CN (1) CN100472783C (de)
DE (1) DE102004057494A1 (de)
WO (1) WO2006058850A1 (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007043001A1 (de) * 2007-09-10 2009-03-12 Siemens Ag Bandverfahren für elektronische Bauelemente, Module und LED-Anwendungen
DE102007057346B3 (de) * 2007-11-28 2009-06-10 Fachhochschule Kiel Laminierte Leistungselektronikbaugruppe
DE102008003788A1 (de) * 2008-01-10 2009-07-16 Robert Bosch Gmbh Elektrische Schaltungsanordnung mit mindestens einem Leistungshalbleiter und Verfahren zu deren Herstellung
US8410600B2 (en) * 2009-10-02 2013-04-02 Arkansas Power Electronics International, Inc. Semiconductor device with protecting film and method of fabricating the semiconductor device with protecting film
CN102104083B (zh) * 2009-11-30 2012-05-23 杜邦太阳能有限公司 薄膜光伏面板及其制造方法
DE102010012457B4 (de) * 2010-03-24 2015-07-30 Semikron Elektronik Gmbh & Co. Kg Schaltungsanordnung mit einer elektrischen Komponente und einer Verbundfolie
DE102011083423A1 (de) * 2011-09-26 2013-03-28 Siemens Aktiengesellschaft Kontaktfederanordnung und Verfahren zur Herstellung derselben
US8716870B2 (en) * 2011-12-16 2014-05-06 General Electric Company Direct write interconnections and method of manufacturing thereof
US20130264721A1 (en) 2012-04-05 2013-10-10 Infineon Technologies Ag Electronic Module
DE102012218561A1 (de) * 2012-10-11 2014-04-17 Siemens Aktiengesellschaft Elektronikmodul, Mehrfachmodul und Verfahren zum Herstellen eines Elektronikmoduls
CN206976318U (zh) * 2014-11-21 2018-02-06 株式会社村田制作所 模块
DE102017210894A1 (de) * 2017-06-28 2019-01-03 Robert Bosch Gmbh Elektronikmodul und Verfahren zur Herstellung eines Elektronikmoduls

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL159818B (nl) * 1972-04-06 1979-03-15 Philips Nv Halfgeleiderinrichting, bevattende een flexibele isolerende folie, die aan een zijde is voorzien van metalen geleider- sporen.
US4918811A (en) * 1986-09-26 1990-04-24 General Electric Company Multichip integrated circuit packaging method
JPH03211757A (ja) * 1989-12-21 1991-09-17 General Electric Co <Ge> 気密封じの物体
DE4219410A1 (de) * 1992-06-13 1993-12-16 Hoechst Ag Heißsiegelfähige, antistatisch beschichtete Folien und Folienlaminate, Verfahren zu deren Herstellung und deren Verwendung
US5336928A (en) 1992-09-18 1994-08-09 General Electric Company Hermetically sealed packaged electronic system
US5492586A (en) * 1993-10-29 1996-02-20 Martin Marietta Corporation Method for fabricating encased molded multi-chip module substrate
US5745984A (en) * 1995-07-10 1998-05-05 Martin Marietta Corporation Method for making an electronic module
DE19617055C1 (de) * 1996-04-29 1997-06-26 Semikron Elektronik Gmbh Halbleiterleistungsmodul hoher Packungsdichte in Mehrschichtbauweise
US6239980B1 (en) * 1998-08-31 2001-05-29 General Electric Company Multimodule interconnect structure and process
US6710456B1 (en) * 2000-08-31 2004-03-23 Micron Technology, Inc. Composite interposer for BGA packages
US7432116B2 (en) * 2001-02-21 2008-10-07 Semiconductor Energy Laboratory Co., Ltd. Method and apparatus for film deposition
DE10121970B4 (de) * 2001-05-05 2004-05-27 Semikron Elektronik Gmbh Leistungshalbleitermodul in Druckkontaktierung
US6788724B2 (en) * 2001-07-06 2004-09-07 Intel Corporation Hermetically sealed external cavity laser system and method
DE10136743B4 (de) * 2001-07-27 2013-02-14 Epcos Ag Verfahren zur hermetischen Verkapselung eines Bauelementes
KR100896906B1 (ko) * 2001-09-28 2009-05-12 지멘스 악티엔게젤샤프트 기판의 전기적 콘택트면들과 콘택트하기 위한 방법 및전기적 콘택트면들을 갖는 기판을 포함하는 디바이스
DE10164502B4 (de) * 2001-12-28 2013-07-04 Epcos Ag Verfahren zur hermetischen Verkapselung eines Bauelements
JP4763463B2 (ja) * 2003-02-28 2011-08-31 シーメンス アクチエンゲゼルシヤフト 基板とパワーエレクトロニクス素子を備えた装置およびその製造方法
WO2004077547A2 (de) * 2003-02-28 2004-09-10 Siemens Aktiengesellschaft Verbindungstechnik für leistungshalbleiter mit grossflächigen anschlüssen
DE10308928B4 (de) * 2003-02-28 2009-06-18 Siemens Ag Verfahren zum Herstellen freitragender Kontaktierungsstrukturen eines ungehäusten Bauelements
DE10314172B4 (de) 2003-03-28 2006-11-30 Infineon Technologies Ag Verfahren zum Betreiben einer Anordnung aus einem elektrischen Bauelement auf einem Substrat und Verfahren zum Herstellen der Anordnung
JP4471735B2 (ja) * 2004-05-31 2010-06-02 三洋電機株式会社 回路装置
DE102006009723A1 (de) * 2006-03-02 2007-09-06 Siemens Ag Verfahren zum Herstellen und planaren Kontaktieren einer elektronischen Vorrichtung und entsprechend hergestellte Vorrichtung

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO2006058850A1 *

Also Published As

Publication number Publication date
US20080093727A1 (en) 2008-04-24
JP2008522394A (ja) 2008-06-26
DE102004057494A1 (de) 2006-06-08
US7910470B2 (en) 2011-03-22
CN101061582A (zh) 2007-10-24
WO2006058850A1 (de) 2006-06-08
CN100472783C (zh) 2009-03-25

Similar Documents

Publication Publication Date Title
WO2006058850A1 (de) Metallisierte folie zur flächigen kontaktierung
WO2003030247A2 (de) Verfahren zum kontaktieren elektrischer kontaktflächen eines substrats und vorrichtung aus einem substrat mit elektrischen kontaktflächen
DE102011088218B4 (de) Elektronisches Leistungsmodul mit thermischen Kopplungsschichten zu einem Entwärmungselement und Verfahren zur Herstellung
EP1597757A2 (de) Verbindungstechnik für leistungshalbleiter mit einer der oberflächenkontur folgenden schicht aus elektrisch isolierendem material
DE10314172B4 (de) Verfahren zum Betreiben einer Anordnung aus einem elektrischen Bauelement auf einem Substrat und Verfahren zum Herstellen der Anordnung
DE102004019431A1 (de) Hybrider Leiterplattenaufbau zur kompakten Aufbautechnik von elektrischen Bauelementen
WO2016016140A1 (de) Schaltungsträger, elektronische baugruppe, verfahren zum herstellen eines schaltungsträgers
WO2009034008A2 (de) Bandverfahren für elektronische bauelemente, module und led-anwendungen
DE102011083627A1 (de) Verfahren zur Kontaktierung eines elektronischen Bauteils und Baugruppe mit einem elektronischen Bauteil auf einem Substrat
EP1597755A2 (de) Direkt auf ungehäusten bauelementen erzeugte freitragende kontaktierstrukturen
DE102006012007B4 (de) Leistungshalbleitermodul mit oberflächenmontierbaren flachen Außenkontakten und Verfahren zur Herstellung desselben und dessen Verwendung
WO2016193038A1 (de) Verfahren zur elektrischen kontaktierung eines bauteils mittels galvanischer anbindung eines offenporigen kontaktstücks und entsprechendes bauteilmodul
EP0862209B1 (de) Verfahren zum Herstellen eines Metall-Keramik-Substrates
DE102009040627B4 (de) Halbleiterbauelement und Verfahren zum Herstellen eines elektronischen Systems
EP2100331A1 (de) Elektronisches bauelementmodul und verfahren zu dessen herstellung
EP1597756A2 (de) Verbindungstechnik für leistungshalbleiter mit grossflächigen anschlüssen
EP2294613B1 (de) Planare elektrische leistungselektronik-module für hochtemperatur-anwendungen und entsprechende herstellungsverfahren
WO2014097835A1 (ja) 樹脂多層基板
WO2006058860A2 (de) Wärmeaustauschvorrichtung für ein halbleiterbauelement und verfahren zu ihrer herstellung
WO2001097285A2 (de) Elektronisches bauteil aus einem gehäuse und einem substrat
EP1987536B1 (de) Verfahren zur selektiven herstellung von folienlaminaten zum packaging und zur isolation von ungehäusten elektronischen bauelementen und funktionsstrukturen
WO2005101480A2 (de) Mit planarer verbindungstechnik auf einem insbesondere elektrisch leitendem substrat aufgebaute schaltung
WO2005078793A1 (de) Verfahren zur herstellung eines leistungsmoduls und leistungsmodul
DE102004019442A1 (de) An planarer Verbindung angeordneter Kühlkörper
WO2005101501A1 (de) Mit einer metallschicht gebildetes gehäuse

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20070413

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LI LT LU LV MC NL PL PT RO SE SI SK TR

DAX Request for extension of the european patent (deleted)
STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20120601