EP1588409A1 - Dünnfilmhalbleiterbauelement und verfahren zu dessen herstel lung - Google Patents

Dünnfilmhalbleiterbauelement und verfahren zu dessen herstel lung

Info

Publication number
EP1588409A1
EP1588409A1 EP04705375A EP04705375A EP1588409A1 EP 1588409 A1 EP1588409 A1 EP 1588409A1 EP 04705375 A EP04705375 A EP 04705375A EP 04705375 A EP04705375 A EP 04705375A EP 1588409 A1 EP1588409 A1 EP 1588409A1
Authority
EP
European Patent Office
Prior art keywords
semiconductor body
carrier
thin film
film semiconductor
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP04705375A
Other languages
English (en)
French (fr)
Inventor
Peter Stauss
Andreas PLÖSSL
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE10303978A external-priority patent/DE10303978A1/de
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Publication of EP1588409A1 publication Critical patent/EP1588409A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/8322—Applying energy for connecting with energy being in the form of electromagnetic radiation
    • H01L2224/83224—Applying energy for connecting with energy being in the form of electromagnetic radiation using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0101—Neon [Ne]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0106—Neodymium [Nd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table

Definitions

  • the invention relates to a semiconductor component according to the preamble of patent claim 1 and a method for its production according to the preamble of patent claim 13.
  • Semiconductor components of the type mentioned contain a thin film semiconductor body and a carrier on which the semiconductor body is attached.
  • Thin-film semiconductor bodies are used, for example, in optoelectronic components in the form of thin-film light-emitting diode chips.
  • a thin-film light-emitting diode chip is characterized in particular by the following characteristic features: on a first one facing a carrier element
  • a reflective layer is applied or formed on the main surface of a radiation-generating epitaxial layer sequence, which reflects at least some of the electromagnetic radiation generated in the epitaxial layer sequence back into the latter;
  • a thin-film light-emitting diode chip is a Lambert surface emitter in good approximation;
  • the epitaxial layer sequence has a thickness in the range of 20 ⁇ m or less, in particular in the range of 10 ⁇ m; and the epitaxial layer sequence contains at least one semiconductor layer with at least one surface which has a mixing structure which, in the ideal case, leads to an approximately ergodic distribution of the light in the epitaxial epitaxial layer sequence, ie it has a scattering behavior that is as ergodic as possible.
  • a basic principle of a thin-film light-emitting diode chip is described, for example, in I. Schnitzer et al. , Appl. Phys. Lett. 63 (16), October 18, 1993, 2174 - 2176, the disclosure content of which is hereby incorporated by reference. It should be noted that while the present invention relates particularly to thin film light emitting diode chips, it is not so limited. Rather, the present invention is suitable not only for thin-film light-emitting diode chips but also for all other thin-film semiconductor bodies.
  • a semiconductor layer is first produced on a suitable substrate, subsequently connected to the carrier and then detached from the substrate.
  • a plurality of semiconductor bodies are produced, each of which is attached to the corresponding carrier.
  • the substrate used to produce the semiconductor layer is removed from the semiconductor layer and does not simultaneously serve as a carrier in the component.
  • This manufacturing process has the advantage that different materials can be used for the substrate and the carrier.
  • the respective materials can thus be adapted largely independently of one another to the different requirements for the production of the semiconductor layer on the one hand and the operating conditions on the other hand.
  • the carrier can thus be optimized in accordance with its mechanical, thermal and optical properties, while the substrate is selected in accordance with the requirements for producing the semiconductor layer.
  • the epitaxial production of a semiconductor layer in particular places numerous special demands on the epitaxial substrate.
  • the substrate should withstand the epitaxial conditions, in particular temperatures up to over 1000 ° C., and be suitable for the epitaxial growth and growth of a layer of the semiconductor material in question that is as homogeneous as possible.
  • Detachment of the semiconductor layer from the epitaxial substrate can be achieved, for example, by irradiating the semiconductor-substrate interface with laser radiation.
  • the laser radiation is absorbed in the vicinity of the interface and there causes an increase in temperature until the semiconductor material decomposes.
  • Such a method is known for example from the publication WO 98/14986.
  • the frequency-tripled radiation of a Q-switched Nd: Yag laser at 355 nm is used.
  • the laser radiation is radiated through the transparent sapphire substrate onto the semiconductor layer and in an approximately 100 nm thick boundary layer
  • GaN substrate GaN arsenide substrate
  • thinning for example grinding the carrier after the semiconductor layer has been applied and detached from the epitaxial substrate, as a result of which the effort involved in production and the risk of breakage in the carrier increase.
  • this component should be technically simple and inexpensive to manufacture. Furthermore, it is an object of the invention to provide a corresponding manufacturing process.
  • germanium carriers it is provided according to the invention to form a semiconductor component with a thin film semiconductor body, which is arranged on a carrier containing germanium.
  • a germanium substrate is preferably used as the carrier.
  • these carriers are briefly referred to as "germanium carriers”.
  • a thin film semiconductor body is to be understood as a substrate-free semiconductor body, that is to say an epitaxially manufactured semiconductor body, from which the epitaxial substrate on which the semiconductor body was originally grown has been removed.
  • the semiconductor body can be glued to the germanium carrier, for example.
  • a soldered connection is preferably formed between the thin film semiconductor body and the carrier.
  • Such a solder joint generally has a higher temperature resistance and better thermal conductivity than adhesive joints.
  • an electrically good conductive connection between the carrier and the semiconductor body is created by means of a soldered connection without additional effort, which connection can also serve for contacting the semiconductor body.
  • Germanium carriers are much easier to process than arsenic carriers, with no toxic arsenic waste in particular. This will reduce the overall manufacturing effort. Furthermore, germanium carriers are characterized by a higher mechanical stability, which makes it possible to use thinner carriers and, in particular, to do without subsequent grinding of the carrier for thinning. After all, germanium carriers are significantly cheaper than comparable GaAs carriers.
  • the thin film semiconductor body is soldered onto the germanium carrier.
  • a gold-germanium solder connection is preferably formed for this purpose.
  • a firm, temperature-resistant and electrically and thermally highly conductive connection is thus achieved. Since the melting temperature of the gold-germanium compound that is produced is higher than the temperatures that usually arise during assembly of a finished component, for example when soldering onto a printed circuit board, the
  • the invention is particularly suitable for semiconductor bodies based on III-V compound semiconductors, including in particular the compounds Al x Ga ⁇ - x As with O ⁇ x ⁇ l, In x Al y Ga ⁇ - x - y P, In x As y Ga ⁇ - x _ y P, In x Al y Ga ⁇ - x _ y As, In x Al y Ga ! - x - y N, each with O ⁇ x ⁇ l, 0 ⁇ y-sl, O ⁇ x + y ⁇ l, and In x Ga ⁇ - x As ⁇ - y N y with O ⁇ x ⁇ l, O ⁇ y ⁇ l are to be understood.
  • III-V compound semiconductors including in particular the compounds Al x Ga ⁇ - x As with O ⁇ x ⁇ l, In x Al y Ga ⁇ - x - y P, In x As y Ga ⁇ - x _ y P, In x Al y Ga ⁇ - x _ y As
  • Sapphire or silicon carbide substrates are often used for the epitaxial production of the aforementioned nitride compound semiconductor In x Al y Ga ⁇ - x - y N. Since sapphire substrates are on the one hand electrically insulating and therefore do not allow vertically conductive component structures, and on the other hand silicon carbide substrates are comparatively expensive and brittle and therefore require complex processing, the further processing of nitride-based semiconductor bodies as thin film semiconductor bodies, that is to say without an epitaxial substrate, is special advantageous.
  • the thin film semiconductor body is first grown on a substrate, subsequently a germanium carrier, such as a germanium wafer, is applied to the side of the carrier facing away from the substrate, and then the thin film semiconductor body
  • the thin film semiconductor body is preferably soldered onto the carrier.
  • a gold layer is applied to the carrier and the thin film semiconductor body on the connection side. These gold layers are subsequently brought into contact, the pressure and temperature being chosen so that a gold-germanium melt is formed which solidifies to form a gold-germanium eutectic.
  • the gold layer can also be applied only to the carrier or the thin-film semiconductor body. It is also possible to apply a gold-germanium alloy instead of the gold layer or layers. Since the carrier itself contains germanium, on the one hand alloy problems as can occur with GaAs substrates are avoided. On the other hand, the germanium carrier with respect to the gold germanium Melt a germanium reservoir that facilitates the formation of the eutectic.
  • the substrate can be removed by means of a grinding or etching process. These steps are preferably combined so that the substrate is first ground down to a thin residual layer and then the remaining layer is etched off.
  • An etching process is particularly suitable for semiconductor layers on In x Al y Ga ⁇ _ x - y P- or In x As y Ga ⁇ - x . y P base grown on a GaAs epitaxial substrate.
  • the etching depth is expediently set by means of an etching stop, so that the GaAs epitaxial substrate is etched down to the semiconductor layers based on In x Al y Gaai x - y P or In x As y Ga ⁇ _ x - y P.
  • the substrate is preferably detached by means of laser radiation.
  • the substrate-semiconductor interface is irradiated with laser radiation through the substrate.
  • the radiation is absorbed in the vicinity of the interface between the semiconductor layer and the substrate and there leads to a temperature increase until the semiconductor material decomposes, the substrate detaching from the semiconductor layer.
  • a Q-switched Nd YAG laser with frequency tripling or an excimer
  • Laser which emits in the ultraviolet spectral range, for example.
  • pulsed operation of the excimer laser is advisable.
  • pulse durations of less than or equal to 10 ns have proven to be advantageous.
  • FIG. 1 shows a schematic illustration of an exemplary embodiment of a semiconductor component according to the invention
  • FIGS. 2a to 2d show a schematic representation of a first exemplary embodiment of a production method according to the invention using four intermediate steps
  • FIGS. 3a to 3e show a schematic illustration of a second exemplary embodiment of a production method according to the invention using five intermediate steps.
  • the semiconductor component shown in FIG. 1 has a carrier 4 in the form of a germanium substrate, on which a thin film semiconductor body 2 is fastened by means of a solder layer 5.
  • the thin film semiconductor body 2 preferably comprises a plurality of semiconductor layers that were first grown on an epitaxial substrate (not shown) that was removed after the semiconductor body had been applied to the carrier 4.
  • the design as a thin film component is particularly suitable for radiation-emitting semiconductor bodies, since absorption of the radiation generated and thus a reduction in the radiation yield in the epitaxial substrate is avoided.
  • the semiconductor layers can be arranged in the form of a radiation-generating pn junction, which can furthermore contain a single or multiple quantum well structure.
  • a mirror layer is preferably arranged between the radiation-emitting layer of the thin-film semiconductor body and the germanium carrier. This layer reflects the radiation components emitted in the direction of the germanium carrier and thus increases the radiation yield.
  • WEI The mirror layer is preferably embodied as a metallic layer, which can be arranged in particular between the layer formed by the soldered connection and the thin-film semiconductor body. Highly reflecting mirrors can be formed, for example, by first arranging a dielectric layer on the thin film semiconductor body and then the preferably metallic mirror layer, the mirror layer advantageously being partially interrupted for the electrical contacting of the thin film semiconductor body.
  • germanium carrier being used instead of the GaAs carrier. Since the thermal expansion coefficient of germanium is similar to the thermal expansion coefficient of gallium arsenide, it is usually possible to replace conventional GaAs substrates with germanium substrates without additional effort in the manufacture and without deterioration of the component properties. In contrast, germanium is characterized by a slightly higher thermal conductivity compared to gallium arsenide.
  • germanium substrates are also advantageous because of their low price, their easier processing and their comparatively high mechanical stability.
  • GaAs substrates with a thickness of over 600 ⁇ m can be exchanged for germanium substrates with a thickness of 200 ⁇ m, which means that subsequent thinning of the substrate can be omitted.
  • FIG. 2a a semiconductor body 2 is applied to a substrate 1.
  • the semiconductor body 2 can also have a plurality of individual layers, for example on
  • the semiconductor body 2 is provided with a metallization 3a on the side facing away from the substrate.
  • a gold layer is preferably evaporated.
  • a germanium carrier 4 is provided, on which a metallization 3b, preferably also a gold layer, is applied in a corresponding manner.
  • metallizations 3a, 3b serve on the one hand to form the soldered connection between the semiconductor body 2 and the substrate 1 and on the other hand form an electrically good conductive ohmic contact.
  • one of the gold layers 3a, 3b can be used
  • Gold-antimony layer 3c are applied, antimony serving as the n-doping of the contact to be formed.
  • antimony arsenic or phosphorus can also be used for doping.
  • a p-contact can also be formed, for example with an aluminum, gallium or indium doping.
  • only one metallization 3a or 3b can be used within the scope of the invention, which is applied either to the semiconductor body 2 or to the germanium carrier 4.
  • the germnium carrier 4 and the substrate 1 are joined together with the semiconductor body 2, the temperature and pressure being selected so that the metallization 3a, 3b, 3c melts and subsequently solidifies as a soldered connection.
  • a gold-germanium melt initially forms, which forms on cooling optionally forms antimony-doped gold germanium eutectic as a solder joint.
  • Protrusions and other surface shapes deviating from one plane can advantageously also be enveloped (accommodated) with this melt, so that, in contrast to conventional methods, it is possible to deviate from a plane-parallel melt front.
  • particles on the surface of the semiconductor body are enveloped by the melt and embedded in the soldered connection.
  • the substrate 1 is removed.
  • the substrate 1 is first ground down to a thin residual layer and then the residual layer is etched off.
  • a thin film semiconductor body 2 remains, which is soldered onto a germanium carrier 4.
  • this method is particularly advantageous for In x Al y Ga ⁇ _ x -yP-based semiconductor bodies on GaAs epitaxial substrates.
  • the substrate is lifted off by means of a laser detachment method.
  • a semiconductor body 2 preferably based on a nitride compound semiconductor, is grown on a substrate 1.
  • the semiconductor body 2 can comprise a plurality of individual layers and can be designed as a radiation-emitting semiconductor body.
  • a sapphire substrate is particularly suitable as substrate 1.
  • the solder joint 5 is removed speaking formed the previous embodiment.
  • two gold layers can be provided as described there, which are applied on the one hand to the carrier and on the other hand to the semiconductor body.
  • the semiconductor layer 2 is irradiated with a laser beam 6 through the substrate 1.
  • the radiation energy is predominantly absorbed close to the interface between the semiconductor layer 2 and the substrate 1 in the semiconductor layer 2 and causes material decomposition at the interface, so that the substrate 1 can subsequently be lifted off.
  • the strong mechanical loads that occur due to material decomposition are absorbed by the solder layer, so that even semiconductor layers with a thickness of a few micrometers can be detached from the substrate without destruction.
  • An excimer laser in particular a XeF excimer laser, or a Q-switched Nd: YAG laser with frequency tripling is advantageous as the radiation source.
  • the laser radiation is preferably focused by means of suitable optics through the substrate onto the semiconductor layer 2, so that the energy density on the semiconductor surface is between 100 mJ / cm 2 and 1000 mJ / cm 2 , preferably between 200 mJ / cm 2 and 800 mJ / cm 2 lies.
  • the substrate 1 can thus be lifted off the semiconductor body without residues, FIG. 3e. This type of separation advantageously enables the substrate to be used again as an epitaxial substrate.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Lasers (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

Die Erfindung bezieht sich auf ein Halbleiterbauelement mit einem Dünnfilmhalbleiterkörper (2), der auf einem Germaniumenthaltenden Träger (4) angeordnet ist. Weiterhin ist ein Verfahren zur Herstellung eines solchen Halbleiterbauelements beschrieben.

Description

Beschreibung
Dünnfilmhalbleiterbauelement und Verfahren zu dessen Herstellung
Die Erfindung bezieht sich auf ein Halbleiterbauelement nach dem Oberbegriff des Patentanspruchs 1 sowie ein Verfahren zu dessen Herstellung nach dem Oberbegriff des Patentanspruchs 13.
Halbleiterbauelemente der genannten Art enthalten einen Dunnfilmhalbleiterkorper und einen Träger, auf dem der Halbleiterkörper befestigt ist.
Dunnfilmhalbleiterkorper werden beispielsweise bei optoelektronischen Bauelementen in Form von Dünnfilm- Lichtemissionsdioden-Chips eingesetzt. Ein Dünnfilm- Lichtemissionsdioden-Chip zeichnet sich insbesondere durch folgende charakteristische Merkmale aus: - an einer zu einem Trägerelement hin gewandten ersten
Hauptfläche einer Strahlungserzeugenden Epitaxieschichtenfolge ist eine reflektierende Schicht aufgebracht oder ausgebildet, die zumindest einen Teil der in der Epitaxieschichtenfolge erzeugten elektromagnetischen Strahlung in diese zurückreflektiert; ein Dünnfilm-Lichtemissionsdioden-Chip ist in guter Näherung ein Lambert'scher Oberflächenstrahler; die Epitaxieschichtenfolge weist eine Dicke im Bereich von 20μm oder weniger, insbesondere im Bereich von 10 μm auf; und die Epitaxieschichtenfolge enthält mindestens eine Halbleiterschicht mit zumindest einer Fläche, die eine Durchmischungsstruktur aufweist, die im Idealfall zu einer annähernd ergodischen Verteilung des Lichtes in der epitak- tischen Epitaxieschichtenfolge führt, d.h. sie weist ein möglichst ergodisch stochastisch.es Streuverhalten auf. Ein Grundprinzip eines Dünnfilm-Lichtemissionsdioden-Chips ist beispielsweise in I. Schnitzer et al . , Appl . Phys . Lett . 63 (16), 18. Oktober 1993, 2174 - 2176 beschrieben, deren Offenbarungsgehalt insofern hiermit durch Rückbezug aufgenommen wird. Es sei angemerkt, daß sich die vorliegende Erfindung zwar besonders auf Dünnfilm-Lichtemissionsdioden-Chips bezieht, nicht jedoch auf diese beschränkt ist. Vielmehr eignet sich die vorliegende Erfindung neben Dünnfilm- Lichtemissionsdioden-Chips auch für alle sonstigen Dünnfilm- halbleiterkörper .
Zur Herstellung eines Dünnfilmhalbleiterkörpers wird zunächst eine Halbleiterschicht auf einem geeigneten Substrat gefertigt, nachfolgend mit dem Träger verbunden und dann von dem Substrat abgelöst. Durch Zerteilen, beispielsweise Zersägen des Trägers mit der darauf angeordneten Halbleiterschicht entsteht eine Mehrzahl von Halbleiterkörpern, die jeweils auf dem entsprechenden Träger befestigt sind.
Wesentlich ist hierbei, daß das zur Herstellung der Halbleiterschicht verwendete Substrat von der Halbleiterschicht entfernt wird und nicht zugleich als Träger im Bauelement dient.
Dieses Herstellungsverfahren hat den Vorteil, daß verschiede- ne Materialien für das Substrat und den Träger verwendet werden können. Damit können die jeweiligen Materialien an die unterschiedlichen Anforderungen für die Herstellung der Halbleiterschicht einerseits und die Betriebsbedingungen andererseits weitgehend unabhängig voneinander angepaßt werden. So kann der Träger entsprechend seiner mechanischen, thermischen und optischen Eigenschaften optimiert werden, während das Substrat entsprechend den Anforderungen zum Fertigen der Halbleiterschicht gewählt wird.
Insbesondere die epitaktische Herstellung einer Halbleiterschicht stellt zahlreiche spezielle Anforderungen an das Epitaxiesubstrat. Beispielsweise müssen die Gitter-Konstanten des Epitaxiesubstrats und der aufzubringenden Halbleiterschicht aneinander angepaßt sein. Weiterhin sollte das Substrat den Epitaxiebedingungen, insbesondere Temperaturen bis über 1000°C, standhalten und für das epitaktische An- und Aufwachsen einer möglichst homogenen Schicht des betreffenden Halbleitermaterials geeignet sein.
Für die weitere Verarbeitung des Halbleiterkörpers und den Betrieb hingegen stehen andere Eigenschaften des Trägers wie beispielsweise eine hohe elektrische und thermische Leitfähigkeit sowie Strahlungsdurchlässigkeit bei optoelektronischen Bauelementen im Vordergrund. Die für ein Epitaxiesubstrat geeigneten Materialien sind daher als Träger im Bauelement oftmals nur bedingt geeignet. Schließlich ist es ins- besondere bei vergleichsweise teuren Epitaxiesubstraten wünschenswert, die Substrate mehrmals verwenden zu können.
Das Ablösen der Halbleiterschicht von dem Epitaxiesubstrat kann beispielsweise durch Bestrahlung der Halbleiter- Substrat-Grenzfläche mit Laserstrahlung erreicht werden. Dabei wird die Laserstrahlung in der Nähe der Grenzfläche absorbiert und bewirkt dort eine Temperaturerhöhung bis zur Zersetzung des Halbleitermaterials. Ein derartiges Verfahren ist beispielsweise aus der Druckschrift WO 98/14986 bekannt. Bei dem hierin beschriebenen Verfahren zur Ablösung von GaN- und GalnN-Schichten von einem Saphirsubstrat wird die frequenzverdreifachte Strahlung eines gütegeschalteten Nd:Yag- Lasers bei 355 nm verwendet. Die Laserstrahlung wird durch das transparente Saphirsubstrat auf die Halbleiterschicht eingestrahlt und in einer etwa 100 nm dicken Grenzschicht am
Übergang zwischen dem Saphirsubstrat und der GaN- Halbleiterschicht absorbiert. An der Grenzfläche werden dabei so hohe Temperaturen erreicht, daß sich die GaN-Grenzschicht zersetzt, und in der Folge die Bindung zwischen der Halblei- terschicht und dem Substrat getrennt wird. Als Träger wird oftmals bei herkömmlichen Verfahren ein Gal- liumarsenid-Substrat (GaAs-Substrat) verwendet. Allerdings fallen bei der Verarbeitung, beispielsweise beim Sägen von GaAs-Substraten giftige arsenhaltige Abfälle an, die eine entsprechend aufwendige Entsorgung erfordern. Hinzukommt, daß GaAs-Substrate eine bestimmte Mindestdicke aufweisen müssen, um eine ausreichende mechanische Stabilität für das oben genannte Herstellungsverfahren zu gewährleisten. Dies kann ein Abdünnen, beispielsweise Abschleifen des Trägers nach dem Aufbringen der Halbleiterschicht und dem Ablösen vom Epitaxiesubstrat erforderlich machen, wodurch der Aufwand bei der Herstellung und das Risiko eines Bruchs im Träger steigt .
Es ist Aufgabe der vorliegenden Erfindung, ein Dünnfilmbau- element der eingangs genannten Art mit einem verbesserten
Träger zu schaffen. Insbesondere soll dieses Bauelement technisch möglichst einfach und kostengünstig herstellbar sein. Weiterhin ist es Aufgabe der Erfindung, ein entsprechendes Herstellungsverfahren anzugeben.
Diese Aufgabe wird mit einem Bauelement gemäß Patentanspruch 1 bzw. einem Herstellungsverfahren gemäß Patentanspruch 11 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche .
Erfindungsgemäß ist vorgesehen, ein Halbleiterbauelement mit einem Dunnfilmhalbleiterkorper zu bilden, der auf einem Germanium enthaltenden Träger angeordnet ist . Vorzugsweise wird als Träger ein Germanium-Substrat verwendet. Im folgenden werden diese Träger kurz als "Germaniumträger" bezeichnet.
Unter einem Dunnfilmhalbleiterkorper ist im Rahmen der Erfindung ein substratloser Halbleiterkörper zu verstehen, also ein epitaktisch gefertigter Halbleiterkörper, von dem das E- pitaxiesubstrat, auf das der Halbleiterkörper ursprünglich aufgewachsen worden ist, entfernt ist. Zur Befestigung kann der Halbleiterkörper beispielsweise auf den Germaniumträger geklebt sein. Bevorzugt ist eine Lötverbindung zwischen dem Dunnfilmhalbleiterkorper und dem Träger ausgebildet. Eine solche Lötverbindung weist gegenüber Kleb- Verbindungen in der Regel eine höhere Temperaturbelastbarkeit und eine bessere thermische Leitfähigkeit auf. Weiterhin wird mittels einer Lötverbindung ohne zusätzlichen Aufwand eine elektrisch gut leitende Verbindung zwischen dem Träger und dem Halbleiterkörper geschaffen, die zugleich zur Kontaktie- rung des Halbleiterkörpers dienen kann.
Germaniumträger sind gegenüber arsenhaltigen Trägern deutlich leichter zu bearbeiten, wobei insbesondere keine giftigen arsenhaltigen Abfälle anfallen. Damit wird der Gesamtaufwand bei der Herstellung reduziert. Weiterhin zeichnen sich Germaniumträger durch eine höhere mechanische Stabilität aus, die es erlaubt, dünnere Träger zu verwenden und insbesondere auf ein nachfolgendes Abschleifen des Trägers zum Abdünnen zu verzichten. Schließlich sind Germaniumträger deutlich kosten- günstiger als vergleichbare GaAs-Träger.
Bei einem weiteren Anspekt der Erfindung wird der Dunnfilmhalbleiterkorper auf den Germaniumträger gelötet. Vorzugsweise wird hierzu eine Gold-Germanium-Lötverbindung ausgebildet. Damit wird eine feste, temperaturbeständige und elektrisch wie thermisch gut leitende Verbindung erreicht . Da die Schmelztemperatur der entstehenden Gold-Germanium-Verbindung größer ist als die üblicherweise bei der Montage eines fertigen Bauelements, beispielsweise dem Auflöten auf eine Leiter- platte, entstehenden Temperaturen, ist eine Ablösung des
Halbleiterkörpers von dem Träger bei der Montage nicht zu befürchten.
Die Erfindung eignet sich besonders für Halbleiterkörper auf der Basis von III-V-Verbindungshalbleitern, worunter insbesondere die Verbindungen AlxGaι-xAs mit O≤x≤l, InxAlyGaι-x-yP, InxAsyGaι-x_yP , InxAlyGaι-x_yAs , InxAlyGa!-x-yN, jeweils mit O≤x≤l, 0<y-sl, O≤x+y≤l, sowie InxGaι-xAsι-yNy mit O≤x≤l, O≤y≤l zu verstehen sind.
Für die epitaktische Herstellung des genannten Nitridverbin- dungshalbleiters InxAlyGaι-x-yN werden oftmals Saphir- oder Si- liziumcarbid-Substrate verwendet. Da Saphirsubstrate einerseits elektrisch isolierend sind und somit keine vertikal leitfähigen BauelementStrukturen ermöglichen, und Silizium- carbid-Substrate andererseits vergleichsweise teuer und sprö- de sind und somit eine aufwendige Verarbeitung erfordern, ist die weitere Prozessierung von nitridbasierenden Halbleiterkörpern als Dunnfilmhalbleiterkorper, also ohne Epitaxiesubstrat, besonders vorteilhaft.
Bei einem erfindungsgemäßen Verfahren zur Herstellung eines
Halbleiterbauelements mit einem Dunnfilmhalbleiterkorper wird zunächst der Dunnfilmhalbleiterkorper auf ein Substrat aufgewachsen, nachfolgend ein Germaniumträger wie zum Beispiel ein Germanium-Wafer auf die von dem Substrat abgewandte Seite des Trägers aufgebracht und dann der Dunnfilmhalbleiterkorper vom
Substrat abgelöst .
Vorzugsweise wird der Dunnfilmhalbleiterkorper auf den Träger gelötet. Dazu wird beispielsweise auf den Träger und den Dunnfilmhalbleiterkorper jeweils auf der Verbindungsseite eine Goldschicht aufgebracht . Nachfolgend werden diese Goldschichten in Kontakt gebracht, wobei Druck und Temperatur so gewählt sind, daß eine Gold-Germanium-Schmelze entsteht, die unter Ausbildung eines Gold-Germanium-Eutektikums erstarrt. Alternativ kann die Goldschicht auch nur auf dem Träger oder dem Dunnfilmhalbleiterkorper aufgebracht sein. Auch die Aufbringung einer Gold-Germanium-Legierung statt der Goldschicht bzw. der Goldschichten ist möglich. Da der Träger selbst Germanium enthält, werden einerseits Legierungsprobleme, wie sie bei GaAs-Substraten auftreten können, vermieden. Andererseits stellt der Germaniumträger hinsichtlich der Gold-Germanium- Schmelze ein Germanium-Reservoir dar, das die Ausbildung des Eutektikums erleichtert .
Das Substrat kann bei der Erfindung mittels eines Schleif- oder Ätzverfahrens abgetragen werden. Vorzugsweise werden diese Schritte kombiniert, so daß das Substrat zunächst bis auf eine dünne Restschicht abgeschliffen wird, und nachfolgend die RestSchicht abgeätzt wird. Ein Ätzverfahren eignet sich besonders für Halbleiterschichten auf InxAlyGaι_x-yP- oder InxAsyGaι-x.yP-Basis , die auf ein GaAs-Epitaxiesubstrat aufgewachsen sind. Zweckmäßigerweise wird dabei mittels eines Ätzstopps die Ätztiefe eingestellt, so daß das GaAs- Epitaxiesubstrat bis zu den Halbleiterschichten auf InxAlyGai-x-yP- oder InxAsyGaι_x-yP-Basis abgeätzt wird.
Bei Halbleiterschichten auf der Basis von Nitridverbindungs- halbleitern erfolgt das Ablösen des Substrats vorzugsweise durch Laser-Bestrahlung. Dabei wird die Substrat-Halbleiter- Grenzfläche durch das Substrat hindurch mit Laserstrahlung bestrahlt. Die Strahlung wird in der Umgebung der Grenzfläche zwischen Halbleiterschicht und Substrat absorbiert und führt dort zu einer Temperaturerhöhung bis zur Zersetzung des Halbleitermaterials, wobei das Substrat sich von der Halbleiterschicht löst. Vorzugsweise wird hierfür ein gütegeschalteter Nd:YAG-Laser mit Frequenzverdreifachung oder ein Excimer-
Laser verwendet, der beispielsweise im ultravioletten Spektralbereich emittiert. Zum Erreichen der erforderlichen Intensität ist ein gepulster Betrieb des Excimer-Lasers zweckmäßig. Allgemein haben sich Impulsdauern kleiner oder gleich 10 ns als vorteilhaft erwiesen.
Weitere Merkmale, Vorzüge und Zweckmäßigkeiten der Erfindung ergeben sich aus den nachfolgend beschriebenen Ausführungsbeispielen in Verbindung mit den Figuren 1 bis 3.
Es zeigen: Figur 1 eine schematische Darstellung eines Ausführungsbei- spiels eines erfindungsgemäßen Halbleiterbauelements,
Figur 2a bis 2d eine schematische Darstellung eines ersten Ausführungsbeispiels eines erfindungsgemäßen Herstellungsverfahrens anhand von vier Zwischenschritten, und
Figur 3a bis 3e eine schematische Darstellung eines zweiten Ausführungsbeispiels eines erfindungsgemäßen Herstellungsver- fahrens anhand von fünf Zwischenschritten.
Gleiche oder gleich wirkende Elemente sind in den Figuren mit denselben Bezugszeichen versehen.
Das in Figur 1 dargestellte Halbleiterbauelement weist einen Träger 4 in Form eines Germaniumsubstrats auf, auf dem mittels einer Lotschicht 5 ein Dunnfilmhalbleiterkorper 2 befestigt ist. Der Dunnfilmhalbleiterkorper 2 umfaßt vorzugsweise eine Mehrzahl von Halbleiterschichten, die zunächst auf ein Epitaxiesubstrat (nicht dargestellt) aufgewachsen wurden, das nach dem Aufbringen des Halbleiterkörpers auf den Träger 4 entfernt wurde.
Die Ausführung als Dünnfilmbauelement eignet sich insbesonde- re für Strahlungsemittierende Halbleiterkörper, da eine Absorption der erzeugten Strahlung und damit eine Reduzierung der Strahlungsausbeute im Epitaxiesubstrat vermieden wird. Beispielsweise können die Halbleiterschichten in Form eines Strahlungserzeugenden pn-Übergangs, der weiterhin eine Ein- fach- oder MehrfachquantentopfStruktur enthalten kann, angeordnet sein.
Bevorzugt ist bei der Erfindung zwischen der strahlungsemit- tierende Schicht des Dünnfilmhalbleiterkörpers und dem Germa- niumträger eine Spiegelschicht angeordnet. Diese Schicht reflektiert die in Richtung des Germaniumträgers emittierten Strahlungsanteile und erhöht so die Strahlunmgsausbeute . Wei- ter bevorzugt ist die Spiegelschicht als metallische Schicht ausgeführt, die insbesondere zwischen der durch die Lötverbindung gebildete Schicht und dem Dunnfilmhalbleiterkorper angeordnet sein kann. Hochreflektierende Spiegel können bei- spielsweise dadurch gebildet werden, daß auf dem Dunnfilmhalbleiterkorper zunächst eine dielektrische Schicht und nachfolgend die bevorzugt metallische Spiegelschicht angeordnet ist, wobei zweckmäßigerweise zur elektrischen Kontaktie- rung des Dünnfilmhalbleiterkörpers die Spiegelschicht teil- weise unterbrochen ist.
Vorteilhafterweise können bei der Erfindung herkömmliche Bauelemente und Verfahren mit GaAs als Trägermaterial weitgehend unverändert übernommen werden, wobei statt des GaAs-Träger ein Germaniumträger verwendet wird. Da der thermischen Ausdehnungskoeffizient von Germanium ähnlich dem thermischen Ausdehnungskoeffizienten von Galliumarsenid ist, ist in der Regel der Austausch von herkömmlichen GaAs-Substraten gegen Germaniumsubstrate ohne zusätzlichen Aufwand bei der Herstel- lung und ohne Verschlechterung der Bauelementeigenschaften möglich ist. Hingegen zeichnet sich Germanium durch eine etwas höhere thermische Leitfähigkeit gegenüber Galliumarsenid aus .
Wie bereits beschrieben, sind darüber hinaus Germaniumsubstrate aufgrund ihres geringen Preises, ihrer leichteren Ver- arbeitbarkeit und ihrer vergleichsweise hohen mechanischen Stabilität vorteilhaft. So können beispielsweise GaAs- Substrate mit einer Dicke von über 600 μm gegen Germaniumsub- strate mit einer Dicke von 200 μm ausgetauscht werden, wodurch ein nachfolgendes Abdünnen des Substrats entfallen kann.
Weiterhin ist hinsichtlich der Lötverbindung 5 Germanium vor- teilhaft, da damit Legierungsprobleme bei Galliumarsenid in
Verbindung mit Gold-Germanium-Metallisierungen vermieden werden. Im ersten Schritt des in Figur 2 dargestellten Verfahrens, Figur 2a, wird auf ein Substrat 1 ein Halbleiterkörper 2, aufgebracht . Insbesondere kann der Halbleiterkörper 2 auch eine Mehrzahl von Einzelschichten, beispielsweise auf
InxAlyGaι-x-yP-Basis enthalten, die nacheinander auf das Substrat 1 aufgewachsen werden.
Im nächsten Schritt, Figur 2b, wird der Halbleiterkörper 2 auf der vom dem Substrat abgewandten Seite mit einer Metallisierung 3a versehen. Bevorzugt wird eine Goldschicht aufgedampft .
Weiterhin ist ein Germaniumträger 4 vorgesehen, auf den in entsprechender Weise eine Metallisierung 3b, vorzugsweise e- benfalls eine Goldschicht, aufgebracht wird. Diese Metallisierungen 3a, 3b dienen einerseits zur Ausbildung der Lötverbindung zwischen Halbleiterkörper 2 und Substrat 1 und bilden andererseits einen elektrisch gut leitenden, ohmschen Kon- takt. Optional kann auf eine der Goldschichten 3a, 3b eine
Gold-Antimon-Schicht 3c auftragen werden, wobei Antimon als n-Dotierung des zu bildenden Kontakts dient. Statt Antimon kann auch Arsen oder Phosphor zur Dotierung verwendet werden. Alternativ kann auch ein p-Kontakt, beispielsweise mit einer Aluminium-, Gallium- oder Indiumdotierung gebildet werden.
Alternativ kann im Rahmen der Erfindung auch nur eine Metallisierung 3a oder 3b verwendet werden, die entweder auf den Halbleiterkörper 2 oder den Germaniumträger 4 aufgebracht wird.
Im nächsten Schritt, Figur 2c, werden der Germniumträger 4 und das Substrat 1 mit dem Halbleiterkörper 2 aneinandergefügt, wobei Temperatur und Druck so gewählt werden, daß die Metallisierung 3a, 3b, 3c aufschmilzt und nachfolgend als Lötverbindung erstarrt. Vorzugsweise bildet sich dabei zunächst eine Gold-Germanium-Schmelze, die beim Abkühlen ein gegebenenfalls antimon-dotiertes Gold-Germanium-Eutektikum als Lötverbindung bildet. Vorteilhafterweise können mit dieser Schmelze auch Protrusionen und andere einer Ebene abweichende Oberflächenformen umhüllt (akkommodiert) werden, so daß im Gegensatz zu herkömmlichen Verfahren von einer planparallelen Schmelzfront abgewichen werden kann. Zum Beispiel werden so Partikel auf der Oberfläche des Halbleiterkörpers von der Schmelze umhüllt und in die Lötverbindung eingebettet.
Im letzten Schritt, Figur 2d wird das Substrat 1 abgetragen. Dazu wird beispielsweise das Substrat 1 zunächst bis auf eine dünne RestSchicht abgeschliffen und nachfolgend die Rest- schicht abgeätzt. Es verbleibt ein Dunnfilmhalbleiterkorper 2, der auf einen Germaniumträger 4 aufgelötet ist. Wie bereits erläutert ist dieses Verfahren insbesondere für InxAlyGaι_x-yP-basierende Halbleiterkörper auf GaAs- Epitaxiesubstraten vorteilhaft .
Bei dem in Figur 3 gezeigten Ausfuhrungsbeispiel wird im Unterschied zu dem in Figur 2 gezeigten Ausfuhrungsbeispiel das Substrat mittels eine Laserablöseverfahrens abgehoben.
Im ersten Schritt, Figur 3a, wird auf einem Substrat 1 ein Halbleiterkörper 2, vorzugsweise auf der Basis eines Nitridverbindungshalbleiters, aufgewachsen. Der Halbleiterkörper 2 kann wie bei dem vorigen Ausführungsbeispiel eine Mehrzahl von Einzelschichten umfassen und als strahlungsemittierender Halbleiterkörper ausgebildet sein. Als Substrat 1 eignet sich im Hinblick auf die Epitaxie und Gitteranpassung von Nitridverbindungshalbleitern sowie das Laserablöseverfahren insbesondere ein Saphirsubstrat .
Auf die Oberfläche des Halbleiterkörpers wird eine Metalli- sierung 3, vorzugsweise eine Goldmetallisierung aufgebracht, Figur 3b, und dann der Halbleiterkörper mit einem Germaniumträger 4 verlötet, Figur 3c. Die Lötverbindung 5 wird ent- sprechend dem vorigen Ausführungsbeispiel gebildet . Alternativ können auch wie dort beschrieben zwei Goldschichten vorgesehen sein, die einerseits auf den Träger und andererseits auf den Halbleiterkörper aufgebracht sind.
Im nachfolgenden Schritt, Figur 3d, wird die Halbleiterschicht 2 durch das Substrat 1 hindurch mit einem Laserstrahl 6 bestrahlt . Die Strahlungsenergie wird vorwiegend nahe an der Grenzfläche zwischen der Halbleiterschicht 2 und dem Sub- strat 1 in der Halbleiterschicht 2 absorbiert und bewirkt an der Grenzfläche eine Materialzersetzung, so daß nachfolgend das Substrat 1 abgehoben werden kann.
Vorteilhafterweise werden die aufgrund der Materialzersetzung auftretenden starken mechanischen Belastungen von der Lot- schicht aufgenommen, so daß sogar Halbleiterschichten mit einer Dicke von wenigen Mikrometern zerstörungsfrei vom Substrat abgelöst werden können.
Als Strahlungsquelle ist ein Excimer-Laser, insbesondere ein XeF-Excimer-Laser, oder ein gütegeschalteter Nd:YAG-Laser mit Frequenzverdreifachung vorteilhaft .
Die Laserstrahlung wird vorzugsweise mittels einer geeigneten Optik durch das Substrat hindurch auf die Halbleiterschicht 2 fokussiert, so daß die Energiedichte auf der Halbleiteroberfläche zwischen 100 mJ/cm2 und 1000 mJ/cm2 , vorzugsweise zwischen 200 mJ/cm2 und 800 mJ/cm2 liegt. Damit kann das Substrat 1 rückstandsfrei von dem Halbleiterkörper abgehoben werden, Figur 3e. Vorteilhafterweise ermöglicht diese Art der Trennung eine erneute Verwendung des Substrats als Epitaxiesubstrat .
Die Erläuterung der Erfindung anhand der beschriebenen Aus- führungsbeispiele stellt selbstverständlich keine Einschränkung hierauf dar. Vielmehr können einzelne Aspekte der Aus- führungsbeispiele weitgehend frei im Rahmen der Erfindung miteinander kombiniert werden. Weiterhin umfaßt die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn diese Kombination nicht explizit in den Patentansprüchen angegeben ist.

Claims

Patentansprüche
1. Halbleiterbauelement mit einem Dunnfilmhalbleiterkorper (2) , der auf einem Träger (4) angeordnet ist, d a d u r c h g e k e n n z e i c h n e t, daß der Träger (4) Germanium enthält.
2. Halbleiterbauelement nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß der Dunnfilmhalbleiterkorper (2) auf den Träger (4) gelötet ist .
3. Halbleiterbauelement nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß der Dunnfilmhalbleiterkorper (2) mittels eines goldhaltigen Lots auf den Träger (4) gelötet ist.
4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß der Dunnfilmhalbleiterkorper (2) eine Mehrzahl von Einzel- schichten umfaßt .
5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß der Dunnfilmhalbleiterkorper (2) bzw. mindestens eine der
Einzelschichten einen III-V-Verbindungshalbleiter enthält.
6. Halbleiterbauelement nach Anspuch 5, d a d u r c h g e k e n n z e i c h n e t, daß der Dunnfilmhalbleiterkorper (2) bzw. mindestens eine der
Einzelschichten InxAlyGa;ι.-x-yP, O≤x≤l, O≤y≤l, 0≤x+y≤l enthält.
7. Halbleiterbauelement nach Anspuch 5, d a d u r c h g e k e n n z e i c h n e t, daß der Dunnfilmhalbleiterkorper (2) bzw. mindestens eine der
Einzelschichten InxAsyGaι-x-yP, O≤x≤l, O≤y≤l, O≤x+y≤l enthält.
8. Halbleiterbauelement nach Anspuch 5, d a d u r c h g e k e n n z e i c h n e t, daß der Dunnfilmhalbleiterkorper (2) bzw. mindestens eine der Einzelschichten InxAlyGa;ι.-x-yAs mit O≤x≤l, O≤y≤l, O≤x+y≤l oder InxGax-xASx-y y mit O≤x≤l, O≤y≤l enthält.
9. Halbleiterbauelement nach Anspuch 5, d a d u r c h g e k e n n z e i c h n e t, daß der Dunnfilmhalbleiterkorper (2) bzw. mindestens eine der
Einzelschichten einen Nitridverbindungshalbleiter, insbesondere InxAlyGaι-x-yN, O≤x≤l, O≤y≤l, O≤x+y≤l enthält.
10. Halbleiterbauelement nach einem der Ansprüche 1 bis 9, d a d u r c h g e k e n n z e i c h n e t, daß der Dunnfilmhalbleiterkorper (2) einen strahlungsemittieren- den aktiven Bereich aufweist.
11. Halbleiterbauelement nach einem der Ansprüche 1 bis 10, d a d u r c h g e k e n n z e i c h n e t, daß zwischen dem Dunnfilmhalbleiterkorper (2) und dem Träger (4) eine Spiegelschicht, vorzugsweise eine metallische Spiegel - schicht angeordnet ist.
12. Halbleiterbauelement nach Anspruch 11, d a d u r c h g e k e n n z e i c h n e t, daß zwischen dem Dunnfilmhalbleiterkorper (2) und der Spiegelschicht zumindest teilweise eine dielektrische Schicht angeordnet ist .
13. Verfahren zur Herstellung eines Halbleiterbauelements mit einem Dunnfilmhalbleiterkorper (2), der auf einem Träger (4) angeordnet ist, mit den Schritten a) Aufwachsen des Dünnfilmhalbleiterkörpers auf ein Substrat, b) Aufbringen des Trägers (4) auf eine vom Substrat (1) abgewandte Seite des Dünnfilmhalbleiterkörpers (2) , und c) Ablösen des Dünnfilmhalbleiterkörpers (2) vom Substrat, d a d u r c h g e k e n n z e i c h n e t, daß der Träger (4) Germanium enthält.
14. Verfahren nach Anspruch 13, d a d u r c h g e k e n n z e i c h n e t, daß in Schritt c) das Substrat abgetragen, insbesondere abgeschliffen und/oder abgeätzt wird.
15. Verfahren nach Anspruch 13, d a d u r c h g e k e n n z e i c h n e t, daß in Schritt c) der Halbleiterkörper durch Laserbestrahlung von dem Substrat (1) abgelöst wird.
16. Verfahren nach einem der Ansprüche 13 bis 15, d a d u r c h g e k e n n z e i c h n e t, daß in Schritt b) der Träger aufgelötet wird.
17. Verfahren nach einem der Ansprüche 13 bis 16, d a d u r c h g e k e n n z e i c h n e t, daß auf der dem Träger zugewandten Seite des Dünnfilmhalbleiterkörpers (2) und/oder auf der dem Dunnfilmhalbleiterkorper (2) zugewandten Seite des Trägers eine Goldschicht (3, 3a, 3b) angeordnet ist, die beim Auflöten des Trägers in Schritt b) zumindest teilweise eine Gold und Germanium enthaltende Schmel- ze bildet.
18. Verfahren einem der Ansprüche 13 bis 17, d a d u r c h g e k e n n z e i c h n e t, daß vor Schritt b) auf der dem Träger zugewandten Seite des Dünn- filmhalbleiterkörpers (2) und/oder auf der dem Dunnfilmhalbleiterkorper (2) zugewandten Seite des Trägers eine Gold und Germanium enthaltende Schicht aufgebracht wird ist .
19. Verfahren nach einem der Ansprüche 13 bis 18, d a d u r c h g e k e n n z e i c h n e t, daß damit ein Halbleiterbauelement nach einem der Ansprüche 1 bis 12 hergestellt wird.
20. Halbleiterbauelement nach einem der Ansprüche 1 bis 12 oder Verfahren nach einem der Ansprüche 13 bis 19, d a d u r c h g e k e n n z e i c h n e t, daß das Halbleiterbauelement eine Lichtemissionsdiode, insbesondere eine Leuchtdiode oder eine Laserdiode ist.
EP04705375A 2003-01-31 2004-01-27 Dünnfilmhalbleiterbauelement und verfahren zu dessen herstel lung Withdrawn EP1588409A1 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10303978 2003-01-31
DE10303978A DE10303978A1 (de) 2002-01-31 2003-01-31 Dünnfilmhalbleiterbauelement und Verfahren zu dessen Herstellung
PCT/DE2004/000121 WO2004068567A1 (de) 2003-01-31 2004-01-27 Dünnfilmhalbleiterbauelement und verfahren zu dessen herstellung

Publications (1)

Publication Number Publication Date
EP1588409A1 true EP1588409A1 (de) 2005-10-26

Family

ID=32797302

Family Applications (1)

Application Number Title Priority Date Filing Date
EP04705375A Withdrawn EP1588409A1 (de) 2003-01-31 2004-01-27 Dünnfilmhalbleiterbauelement und verfahren zu dessen herstel lung

Country Status (7)

Country Link
US (1) US20060180804A1 (de)
EP (1) EP1588409A1 (de)
JP (1) JP4904150B2 (de)
KR (2) KR101058302B1 (de)
CN (1) CN100524619C (de)
TW (1) TWI237909B (de)
WO (1) WO2004068567A1 (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003252359A1 (en) 2002-08-01 2004-02-23 Nichia Corporation Semiconductor light-emitting device, method for manufacturing same and light-emitting apparatus using same
KR101386192B1 (ko) 2004-01-26 2014-04-17 오스람 옵토 세미컨덕터스 게엠베하 전류 분산 구조물을 갖는 박막 ｌｅｄ
JP4906256B2 (ja) 2004-11-10 2012-03-28 株式会社沖データ 半導体複合装置の製造方法
TWI248222B (en) * 2005-05-12 2006-01-21 Univ Nat Central Light emitting diode and manufacturing method thereof
DE102005025416A1 (de) * 2005-06-02 2006-12-14 Osram Opto Semiconductors Gmbh Lumineszenzdiodenchip mit einer Kontaktstruktur
DE102008026839A1 (de) * 2007-12-20 2009-07-02 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines optoelektronischen Bauelements in Dünnschichttechnik
DE102008008595A1 (de) * 2007-12-21 2009-06-25 Osram Opto Semiconductors Gmbh Oberflächenemittierender Halbleiterlaser und Verfahren zu dessen Herstellung
DE102008045653B4 (de) * 2008-09-03 2020-03-26 Osram Opto Semiconductors Gmbh Optoelektronisches Bauteil
JP6453437B2 (ja) * 2014-07-20 2019-01-16 エックス−セレプリント リミテッドＸ−Ｃｅｌｅｐｒｉｎｔ Ｌｉｍｉｔｅｄ マイクロ転写印刷のための装置および方法
EP3906581A4 (de) * 2019-01-02 2022-11-16 Lumiode, Inc. System und verfahren zur herstellung von anzeigestrukturen

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0977280A2 (de) * 1998-07-28 2000-02-02 Interuniversitair Micro-Elektronica Centrum Vzw Hocheffiziente strahlungemittierende Vorrichtungen und Herstellungsverfahren
JP2001015798A (ja) * 1999-06-29 2001-01-19 Toshiba Corp 半導体発光素子
WO2002033760A1 (de) * 2000-10-17 2002-04-25 Osram Opto Semiconductors Gmbh Verfahren zur herstellung eines halbleiterbauelements auf gan-basis

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4120706A (en) * 1977-09-16 1978-10-17 Harris Corporation Heteroepitaxial deposition of gap on silicon substrates
US4749840A (en) * 1986-05-16 1988-06-07 Image Micro Systems, Inc. Intense laser irradiation using reflective optics
JP2908818B2 (ja) * 1989-09-18 1999-06-21 株式会社日立製作所 半導体装置の製造方法
US5326424A (en) * 1989-12-06 1994-07-05 General Motors Corporation Cubic boron nitride phosphide films
US5300756A (en) * 1991-10-22 1994-04-05 General Scanning, Inc. Method for severing integrated-circuit connection paths by a phase-plate-adjusted laser beam
JP3237888B2 (ja) * 1992-01-31 2001-12-10 キヤノン株式会社 半導体基体及びその作製方法
US6958093B2 (en) * 1994-01-27 2005-10-25 Cree, Inc. Free-standing (Al, Ga, In)N and parting method for forming same
JP3269251B2 (ja) * 1994-03-31 2002-03-25 株式会社デンソー 積層型半導体装置の製造方法
US5787104A (en) * 1995-01-19 1998-07-28 Matsushita Electric Industrial Co., Ltd. Semiconductor light emitting element and method for fabricating the same
US5670798A (en) * 1995-03-29 1997-09-23 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact non-nitride buffer layer and methods of fabricating same
US5674758A (en) * 1995-06-06 1997-10-07 Regents Of The University Of California Silicon on insulator achieved using electrochemical etching
US5625202A (en) * 1995-06-08 1997-04-29 University Of Central Florida Modified wurtzite structure oxide compounds as substrates for III-V nitride compound semiconductor epitaxial thin film growth
DE19546443A1 (de) * 1995-12-13 1997-06-19 Deutsche Telekom Ag Optische und/oder elektrooptische Verbindung und Verfahren zur Herstellung einer solchen
KR100481994B1 (ko) * 1996-08-27 2005-12-01 세이코 엡슨 가부시키가이샤 박리방법,박막디바이스의전사방법,및그것을이용하여제조되는박막디바이스,박막집적회로장치및액정표시장치
US5828088A (en) * 1996-09-05 1998-10-27 Astropower, Inc. Semiconductor device structures incorporating "buried" mirrors and/or "buried" metal electrodes
DE19640594B4 (de) * 1996-10-01 2016-08-04 Osram Gmbh Bauelement
DE19706279A1 (de) * 1997-02-18 1998-08-20 Siemens Ag Laservorrichtung
US5838870A (en) * 1997-02-28 1998-11-17 The United States Of America As Represented By The Secretary Of The Air Force Nanometer-scale silicon-on-insulator photonic componets
JPH10326884A (ja) * 1997-03-26 1998-12-08 Canon Inc 半導体基板及びその作製方法とその複合部材
EP0867919B1 (de) * 1997-03-26 2004-09-08 Canon Kabushiki Kaisha Halbleitersubstrat und Verfahren zu dessen Herstellung
US5998291A (en) * 1997-04-07 1999-12-07 Raytheon Company Attachment method for assembly of high density multiple interconnect structures
US6071795A (en) * 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
US6380097B1 (en) * 1998-05-11 2002-04-30 The United States Of America As Represented By The Secretary Of The Air Force Method for obtaining a sulfur-passivated semiconductor surface
US6331208B1 (en) * 1998-05-15 2001-12-18 Canon Kabushiki Kaisha Process for producing solar cell, process for producing thin-film semiconductor, process for separating thin-film semiconductor, and process for forming semiconductor
US6136141A (en) * 1998-06-10 2000-10-24 Sky Solar L.L.C. Method and apparatus for the fabrication of lightweight semiconductor devices
US6504180B1 (en) * 1998-07-28 2003-01-07 Imec Vzw And Vrije Universiteit Method of manufacturing surface textured high-efficiency radiating devices and devices obtained therefrom
US6169298B1 (en) * 1998-08-10 2001-01-02 Kingmax Technology Inc. Semiconductor light emitting device with conductive window layer
JP2000174350A (ja) * 1998-12-10 2000-06-23 Toshiba Corp 光半導体モジュール
US6744800B1 (en) * 1998-12-30 2004-06-01 Xerox Corporation Method and structure for nitride based laser diode arrays on an insulating substrate
US6280523B1 (en) * 1999-02-05 2001-08-28 Lumileds Lighting, U.S., Llc Thickness tailoring of wafer bonded AlxGayInzN structures by laser melting
US6300224B1 (en) * 1999-07-30 2001-10-09 Nippon Sheet Glass Co., Ltd. Methods of dicing semiconductor wafer into chips, and structure of groove formed in dicing area
US6287882B1 (en) * 1999-10-04 2001-09-11 Visual Photonics Epitaxy Co., Ltd. Light emitting diode with a metal-coated reflective permanent substrate and the method for manufacturing the same
US6864158B2 (en) * 2001-01-29 2005-03-08 Matsushita Electric Industrial Co., Ltd. Method of manufacturing nitride semiconductor substrate
US6902098B2 (en) * 2001-04-23 2005-06-07 Shipley Company, L.L.C. Solder pads and method of making a solder pad
US6814832B2 (en) * 2001-07-24 2004-11-09 Seiko Epson Corporation Method for transferring element, method for producing element, integrated circuit, circuit board, electro-optical device, IC card, and electronic appliance
DE10303978A1 (de) * 2002-01-31 2003-11-27 Osram Opto Semiconductors Gmbh Dünnfilmhalbleiterbauelement und Verfahren zu dessen Herstellung
DE10203795B4 (de) * 2002-01-31 2021-12-09 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines Halbleiterbauelements
TWI226139B (en) * 2002-01-31 2005-01-01 Osram Opto Semiconductors Gmbh Method to manufacture a semiconductor-component
JP4986406B2 (ja) * 2005-03-31 2012-07-25 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0977280A2 (de) * 1998-07-28 2000-02-02 Interuniversitair Micro-Elektronica Centrum Vzw Hocheffiziente strahlungemittierende Vorrichtungen und Herstellungsverfahren
JP2001015798A (ja) * 1999-06-29 2001-01-19 Toshiba Corp 半導体発光素子
WO2002033760A1 (de) * 2000-10-17 2002-04-25 Osram Opto Semiconductors Gmbh Verfahren zur herstellung eines halbleiterbauelements auf gan-basis

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of WO2004068567A1 *

Also Published As

Publication number Publication date
TWI237909B (en) 2005-08-11
KR20050122200A (ko) 2005-12-28
TW200417063A (en) 2004-09-01
US20060180804A1 (en) 2006-08-17
KR101058302B1 (ko) 2011-08-22
WO2004068567A1 (de) 2004-08-12
JP4904150B2 (ja) 2012-03-28
CN1745458A (zh) 2006-03-08
JP2006518102A (ja) 2006-08-03
CN100524619C (zh) 2009-08-05
KR20110010839A (ko) 2011-02-07

Similar Documents

Publication Publication Date Title
EP1588414B1 (de) Verfahren zur trennung einer halbleiterschicht mittels laserimpulsen
EP1470573B1 (de) Verfahren zur herstellung eines halbleiterbauelements
EP1920508B1 (de) Verfahren zum lateralen zertrennen eines halbleiterstapelwafers
EP1920469B1 (de) Verfahren zum lateralen zertrennen eines halbleiterwafers und optoelektronisches bauelement
EP2612372B1 (de) Leuchtdiodenchip
EP2248235B1 (de) Kantenemittierender halbleiterlaser und verfahren zur herstellung eines kantenemittierenden halbleiterlasers
DE102007019775A1 (de) Optoelektronisches Bauelement
DE102005041095A1 (de) Lichtemissionsvorrichtung und Lichtemissionselement
DE19953609A1 (de) Dickenanpassen von waferverbundenen Al¶x¶Ga¶y¶In¶z¶N-Strukturen durch Laserschmelzen
DE19953588A1 (de) Waferverbundene Al¶x¶Ga¶y¶In¶z¶N-Strukturen
DE112005003476T5 (de) Substratentfernungsprozess für LEDs mit hoher Lichtausbeute
DE202007019433U1 (de) Licht emittierende Vorrichtung mit vertikaler Struktur, und Baugruppe hiervon
WO2015181072A1 (de) Halbleiterbauelement und beleuchtungsvorrichtung
DE102007062046A1 (de) Lichtemittierende Bauelementeanordnung, lichtemittierendes Bauelementes sowie Verfahren zum Herstellen einer Bauelementeanordnung
WO2014095903A1 (de) Verfahren zur herstellung von halbleiter-laserelementen und halbleiter-laserelement
DE102005061346A1 (de) Optoelektronischer Halbleiterchip
WO2004068567A1 (de) Dünnfilmhalbleiterbauelement und verfahren zu dessen herstellung
DE102006004591A1 (de) Strahlungsemittierender Halbleiterchip
DE10303978A1 (de) Dünnfilmhalbleiterbauelement und Verfahren zu dessen Herstellung
WO2009121314A1 (de) Strahlungsemittierendes halbleiterbauelement und verfahren zur herstellung eines strahlungsemittierenden halbleiterbauelements
DE10203795B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE102008038852B4 (de) Verfahren zur Herstellung eines optoelektronischen Bauelementes und optoelektronisches Bauelement
WO2009079982A2 (de) Verfahren zur herstellung von halbleiterchips und halbleiterchip
DE10303977A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE10243757A1 (de) Verfahren zur Herstellung von Halbleiterchips

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20050715

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LI LU MC NL PT RO SE SI SK TR

AX Request for extension of the european patent

Extension state: AL LT LV MK

DAX Request for extension of the european patent (deleted)
RBV Designated contracting states (corrected)

Designated state(s): DE

RIN1 Information on inventor provided before grant (corrected)

Inventor name: STAUSS, PETER

Inventor name: PLOESSL, ANDREAS

RAP1 Party data changed (applicant data changed or rights of an application transferred)

Owner name: OSRAM OPTO SEMICONDUCTORS GMBH

RAP1 Party data changed (applicant data changed or rights of an application transferred)

Owner name: OSRAM OPTO SEMICONDUCTORS GMBH

17Q First examination report despatched

Effective date: 20111010

RIC1 Information provided on ipc code assigned before grant

Ipc: H01L 33/02 20100101ALI20160629BHEP

Ipc: H01L 23/00 20060101ALI20160629BHEP

Ipc: H01L 21/683 20060101ALI20160629BHEP

Ipc: H01L 33/00 20100101ALN20160629BHEP

Ipc: H01L 21/18 20060101AFI20160629BHEP

Ipc: H01L 33/30 20100101ALN20160629BHEP

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20180117

RIC1 Information provided on ipc code assigned before grant

Ipc: H01L 21/683 20060101ALI20160629BHEP

Ipc: H01L 21/18 20060101AFI20160629BHEP

Ipc: H01L 23/00 20060101ALI20160629BHEP

Ipc: H01L 33/30 20100101ALN20160629BHEP

Ipc: H01L 33/02 20100101ALI20160629BHEP

Ipc: H01L 33/00 20100101ALN20160629BHEP