EP1573793A2 - Transistor mis a grille auto-alignee et son procede de fabrication - Google Patents

Transistor mis a grille auto-alignee et son procede de fabrication

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EP1573793A2
EP1573793A2 EP03809986A EP03809986A EP1573793A2 EP 1573793 A2 EP1573793 A2 EP 1573793A2 EP 03809986 A EP03809986 A EP 03809986A EP 03809986 A EP03809986 A EP 03809986A EP 1573793 A2 EP1573793 A2 EP 1573793A2
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EP
European Patent Office
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source
drain
grid
layer
self
Prior art date
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Withdrawn
Application number
EP03809986A
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German (de)
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Inventor
Simon Deleonibus
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Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
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Filing date
Publication date
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    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar

Definitions

  • the present invention relates to an MIS transistor with a self-aligned gate and to its manufacturing process.
  • MIS transistor is understood to mean a transistor having a Metal-Insulator-Semiconductor structure such as, for example MOS (Metal-Oxide-Semiconductor) transistors.
  • MOS Metal-Oxide-Semiconductor
  • the invention relates more particularly to the manufacture on a silicon substrate of such transistors, capable of operating in the microwave domain.
  • the invention finds applications in microelectronics for the manufacture of microwave and / or power circuits, for example for the production of circuits usable in the telecommunications field.
  • the components and circuits of the microwave type are usually produced on gallium arsenide (AsGa) substrates or on silicon (Si) substrates.
  • the circuits formed on one substrate of gallium arsenide are generally not of great complexity and do not have a high integration density.
  • the architecture of these circuits is therefore not optimized from the point of view of their compactness.
  • FIG. 1 appended also gives an example of a microwave component, in this case a MOS (Metal Oxide Semiconductor) transistor, produced on a silicon substrate.
  • MOS Metal Oxide Semiconductor
  • the transistor of FIG. 1 comprises a source region 10, a channel region 12 and a drain region 14 defined in a silicon substrate 16.
  • the source 10 and the drain 14 are, for example, formed by implantation of doping impurities of type n if the channel 12 is of type p, or of type p if the channel 12 is of type n.
  • An insulating layer of silicon oxide 18 is formed on the surface of the substrate 16 and covers the source 10, channel 12 and drain 14 regions.
  • a non-through opening 20 is made by etching in the oxide layer 18, substantially perpendicular to the channel region 12.
  • a thin oxide layer 22 forms a grid insulation.
  • a grid 24 is finally formed in the opening 20 above the layer 22 of grid insulation.
  • the material forming the gate 24, in this case a metal, has a low resistivity and thus allows high frequency operation of the transistor produced.
  • the integration density of the devices produced in accordance with FIG. 1 depends on the precision with which the opening 20, and therefore the grid 24, are aligned with respect to channel 12 and with respect to source and drain regions 10, 14. This precision depends directly on the quality of the manufacturing tools (in particular of alignment) of the semiconductor devices.
  • a solution for increasing the compactness and the integration density of the circuits consists in self-aligning the gate 24 relative to the zones 10, 14 source and drain.
  • the grid 24 is self-aligned with respect to the source and drain zones 10, 14 when the relative position of the grid 24 and the source and drain zones 10, 14 does not result from an alignment of the means used (masks for example) to produce these parts, but when the position of the source and drain zones 10, 14 is directly defined by the position of the grid 24 itself.
  • the self-alignment of the grid with respect to the source and drain regions results from a method of forming the source and drain regions 10, 14. in which these regions are formed by implantation of impurities. in the substrate using the grid, made previously, as an implantation mask. The location of the grid thus precisely and automatically fixes the position of the source 10 of the channel 12 and of the drain 14.
  • the methods of forming transistors with a grid self-aligned with respect to the source and drain zones generally involve treatments. high temperature.
  • a heat treatment at a temperature of the order of 750 ° C. or more is carried out after the implantation of impurities, in order to '' activate the source and drain zones.
  • the gate material used to make the transistors should preferably have a resistivity of between approximately 1 and 100 ⁇ .cm.
  • the materials having a resistivity located in the indicated range either are not able to withstand the temperatures of the heat treatments used in the indicated processes for manufacturing transistors with a self-aligned grid, or either withstand these temperatures but diffuse and contaminate adjacent layers, reducing their performance.
  • a material frequently used for the realization of the grid of the transistors with auto-grid aligned is polycrystalline silicon (Si poly).
  • Polycrystalline silicon is in fact capable of withstanding the temperature, commonly of the order of 750 °, of the heat treatments implemented during the formation of these transistors.
  • the resistivity of polycrystalline silicon, of the order of 10 3 ⁇ .cm is not compatible with the applications envisaged for transistors in the microwave domain. Furthermore, it is not known how to sufficiently decrease the resistivity of polycrystalline silicon to obtain operation of the transistors at microwave frequency.
  • Most metals are also able to withstand heat treatments, but they diffuse in the adjacent layers, which transforms the performance of these layers.
  • a low resistivity grid material such as copper (Cu) or silver (Ag) compatible with CMOS integration.
  • Cu copper
  • Ag silver
  • a barrier material such as, for example, titanium nitride (TiN)
  • TiN titanium nitride
  • silver oxidizes very easily even at low temperatures, which increases its resistivity. Ag is therefore also difficult to use.
  • the least resistive materials cannot be used, it is known to reduce the grid resistance by using a T-shaped grid having a vertical bar, the underside of which is situated above an insulating layer overhanging the channel.
  • the overall impedance of the grid, in particular the stray capacitance (Miller capacity) between the grid and the source and the drain and the source is small, because the overlap surface between the grid and the source or the grid and the drain is limited to the section of the vertical bar of the T.
  • the resistance of the grid itself is reduced by the presence of the horizontal bar of the T which is wider than the vertical bar.
  • the transistor produced with such a T-grid can be self-aligned or not. As explained above, the use of the non-self-aligned grid has a negative impact on the density of integration of devices using this technology.
  • the manufacturing process on a semiconductor substrate of an MIS (Metal-Insulator-Semiconductor) transistors comprises the following steps: a) the production on the substrate of a dummy grid consisting of one or more material (s) capable of withstanding heat treatment.
  • the dummy grid is produced for example, by forming on the substrate a stack of layers comprising in order, an oxide layer called the pedestal layer, a layer of polycrystalline or amorphous silicon and a layer of silicon nitride. The stack is then shaped by etching to form the shape of the dummy grid with lateral flanks.
  • Such a process in which the location of the grid is first occupied by a dummy grid, this dummy grid being replaced in a terminal phase by the final grid is called the damascene process.
  • the dummy grid produced during the process, has a double function: it allows, firstly, to define the location of the source and drain regions during step b), then to define the location of the final gate of the transistor made of low resistivity material. Indeed, the coating of the dummy grid on its lateral flanks forms, after the elimination of this dummy grid, a "mold" for the final grid.
  • the transistor appears as shown in Figure 2 of the drawings appended to this application. This figure corresponds to Figure 5 of the aforementioned patent.
  • the description which follows of this figure is intended to show an example of a state of the manufacturing stage of a transistor, before elimination of the dummy gate. It describes the state of the transistor at this stage of manufacture independently of the embodiments to arrive at this state.
  • a silicon substrate 100 for example p doped, are implanted gradual source and drain regions identified in FIG. 2 with the references 118 and 120. These regions 118, 120 are implanted on either side of a zone of channel 112. A layer of silicide, formed above the source regions 118 and drain 120, is indicated with the references 119 and 121 respectively.
  • a stack 110 of layers together forming the dummy grid is located above the channel 122 and the silicide layer 119, 121.
  • This stack comprises a layer 114 called thermal oxide, the lower part of which comes immediately above the layers 119 , 121 and channel 122.
  • a central part of the stack 110 comprises, above the layer 114 of thermal oxide, a layer of polycrystalline or amorphous silicon 104 then a layer of silicon nitride 106. The sides of this central part are bordered from the inside to the outside by a rise in the layer 114 of thermal oxide, lateral spacers 116 for example made of phosphorus-doped silicon oxide or PSG (phosphosilicate glass), and finally another layer 124 in oxide of phosphorus doped silicon.
  • This last layer 124 borders the lateral flanks of the stack 110 at the level of the spacers 116 and also comes above the layers 119, 121 of silicide.
  • the lower part of the spacers 116 rests on a peripheral part of the
  • a layer 126 either of unintentionally doped intrinsic silicon oxide, or of borophosphosilicate (BPSG) is situated above the. Layer 124 and coats the grid stack 110.
  • BPSG borophosphosilicate
  • the total thickness of the layers 104 and 106 is, for example, of the order of 100 to 500 nm and corresponds substantially to the thickness of the gate of the transistor which will ultimately be obtained at the end of the manufacturing process.
  • the elimination of the dummy grid comprises a final step of chemical etching, for example with hydrofluoric acid.
  • a shape of the opening which is flared corresponding substantially to the T shape which it is desired to obtain for the grid
  • L 'acid attack more or less rapid depending on the material, allows to flare an opening 130 shown in Figure 3, according to a particular profile chosen. In the case of the example described, it is, seen in section, a T-profile.
  • the attack speed of the layer of lateral spacers 116 in PSG is 5 times greater than the attack speed of the thermal oxide 114 and 3 times greater than the attack speed of l intrinsic oxide of the layer 126.
  • the layer 126 is borophosphosili ⁇ ate (BPSG) it is noted that the attack speed of the PSG is 6 times higher than that of the BPSG.
  • the shape of the flaring obtained for the horizontal bar of the T is dependent on the attack of the lateral spacers, the size of which depends above all on the optimization of the source and drain and which must be made with a material having a higher attack speed than the material used for planarization.
  • the object of the invention is to propose a MOS transistor which has improved performance compared to the transistors of the prior art.
  • Another object is to propose such a particularly compact transistor compatible with the production of CMOS circuits (complementary MOS) with a high integration density.
  • the invention relates to an MIS transistor, having a gate resistance and a Miller capacity of controlled and reproducible value having a very high cut-off frequency making it possible to operate in the microwave range, for example greater than 200 gigahertz.
  • the invention further relates to a transistor having leakage currents lower than those of the prior art.
  • the invention also aims to propose methods for producing such a transistor.
  • An object of the present invention is, therefore, to propose a method of manufacturing an MIS transistor with a gate, source and drain self-aligned and capable of operating in the microwave range.
  • the invention relates to a self-aligned MIS transistor having a source area and a drain area on either side of a channel area, as well as a T-shaped gate structure.
  • a self-aligned MIS transistor having a source area and a drain area on either side of a channel area, as well as a T-shaped gate structure.
  • horizontal and vertical or higher, lower used in the present application do not refer to the horizontal direction and to the vertical terrestrial direction.
  • the horizontal direction is that of the plane of a plate supporting the transistors
  • the vertical direction is the direction perpendicular to this plate.
  • first extension zones between the channel and source and drain zones respectively have doping of the same nature as the source and drain zones but lower.
  • second extension zones between the channel and source and drain zones respectively or between the channel zones and the first extension zones have a doping of opposite nature to that of the source and drain zones .
  • the invention also relates to a manufacturing process on a semiconductor substrate at least one self-aligned MIS transistor having a source area and a drain area on either side of a channel area, as well as a T-shaped gate structure composed of a vertical bar located above the channel zone, surmounted by a horizontal bar projecting on either side of the vertical bar, this horizontal bar having a lower part, a lateral part and an upper part, the grid structure being constituted by a stack of one or more conductive layers, a base area of the grid structure being defined as being around the base of the vertical bar of the T, characterized in that it comprises a step of producing a solid form having the form in T of the grid that we want to make, and the coating of this shape in a shaped material, this material covering the base area of the grid structure, the vertical bar of the T, and the lower and lateral parts of the horizontal bar e of the T of the final grid.
  • the coating material covers the base area of the grid structure, the vertical bar of the T, and the lower and lateral parts of the horizontal bar of the T of the final grid, it is meant that material will be preserved throughout the subsequent manufacturing stages, and will remain in the transistor. It is therefore a material capable of withstanding all the chemical treatments subsequent to its installation.
  • the shaped material covers at least part of the source and drain zones.
  • the coating material will consist of silicon nitride Si 3 N 4 , hafnium oxide Hf0 2 , zirconium oxide Zr0 2 or also aluminum oxide A1 2 0 3 .
  • the initial material forming the initial solid form coated by the form material is not the material forming the grid, it may be for the vertical bar of the T of a metal or of polycrystalline silicon and for the horizontal bar of a bilayer formed by a first under layer of polycrystalline silicon, or of a metal or of a silicide, and of a second under layer of silica or of nitride of silicon.
  • the material forming the final grid may for example be a metal or polycrystalline silicon.
  • the initial material forming the initial solid form coated by the form material is the initial material forming the grid
  • it may be for the vertical bar of the T of oxidizable metal or polycrystalline silicon and for the horizontal bar d 'a metal or a silicide for the first sublayer and silica or silicon nitride for the second sublayer.
  • the coating material consists of silicon nitride Si 3 N 4
  • the material constituting the initial solid form may be polycrystalline silicon and the final material of the metal or polycrystalline silicon.
  • the initial material is the same as the final grid material it may be oxidizable metal or polycrystalline silicon.
  • the material constituting the initial solid form may be a metal or polycrystalline silicon and the final material of the metal or polycrystalline silicon.
  • the initial material is the same as the final grid material, it may be oxidizable metal or polycrystalline silicon.
  • the coating material consists of zirconium oxide Zr0 2
  • the material constituting the initial solid form may be a metal or polycrystalline silicon and the final material a metal or polycrystalline silicon.
  • the initial material is the same as the final grid material it may be metal or polycrystalline silicon BRIEF DESCRIPTION OF THE DRAWINGS
  • FIG. 1, already described is a schematic cross section of a MOS transistor of known type formed on a solid semiconductor substrate;
  • - Figure 2 already described, is a schematic cross section showing a step of producing a transistor having a T-grid;
  • - Figure 3 already described, is a schematic cross section of a step of producing a transistor representing in particular the shape of a T-shaped opening into which a gate will be inserted.
  • Figures 1 to 3 relate to the prior art.
  • Figures 4 to 13 show cross sections of transistors during manufacture and represent the shape of what will be called to become at the end of the manufacturing process a transistor according to one inventio.
  • FIG. 4 represents the form of a grid produced according to the invention. The method of obtaining this form will now be described, this form is produced on a. substrate 2, for example, made of p-doped silicon. A stack of layers is produced on this substrate as follows. First, a layer 4 in a material with high permittivity, the remains of this layer will later form a grid or pedestal insulator. This insulator is sacrificial or not.
  • the first sub-layer 10 may be, for example, an intrinsic poly silicon or a metal or a silicide.
  • the surface sublayer 12 could be, for example, a layer of silica.
  • the etching of the hard mask 8 formed by an intrinsic polycrystalline silicon under layer 10 and a silica under layer 12 is carried out, to give the shape of the horizontal bar of the T which will be a part of the shape of the final grid.
  • the vertical bar 6 of the T-grid structure is made by isotropic etching of the layer 6 of metal or polycrystalline silicon, under the hard mask 8, selectively with respect to the grid insulation 4 or pedestal.
  • the role of the silica layer 12 will subsequently be to avoid the growth of an epitaxial layer and the siliciding of the gate structure. At the end of this first step we obtain the T-shape of the future grid.
  • This shape rests on a pedestal 4, on which rests substantially the shape of the bar vertical 6 of the T consisting for example of a layer of highly doped polycrystalline silicon (As, boron, phosphorus) or of a layer of alloy of Si: Ge: C.
  • the shape of the horizontal bar 8 of the T comes to- above the vertical bar 6 in the form of the hard mask 8.
  • the vertical bar 6 of the T has a lower surface 61 in contact with the insulating layer 4, a lateral surface 62 and an upper surface 63 in contact with the lower sub-layer 10 of the hard mask 8.
  • the horizontal bar 8 of the T has a lower surface 81, a lateral surface 82 and an upper surface 83.
  • the T-structure shown in Figure 4 is coated with a material of form 14 whose function will be to keep the shape of the T-structure until the end of the manufacturing process. It will, therefore, also keep the size of the patterns.
  • the choice of the material of form 14 supposes that the various physicochemical treatments which it will undergo during the manufacturing process will consume it little, or even leave it intact. Indeed, the methods of eliminating the hard mask 8, of the sacrificial grid formed of the materials contained in the vertical bar 6 and the horizontal bar 8 of the T, of the sacrificial oxide 4, and the various cleanings preceding the deposition of the The final stack of grids must leave this shaped material intact or consume as little as possible.
  • the material of form 14 can be deposited by a LPCVD technique (Lo pressure Chimical Vapor Deposition). Materials such as Si 3 N 4 , Hf0 2 , Zr0 2 or A1 2 0 3 for example are capable of meeting the above-mentioned requirements for the material of form 14.
  • the material of form 14 shown in FIG. 5 completely coats the T-structure shown Figure 4, and covers layer 4 of gate insulation. It will be noted in particular that the material 14 completely covers the lateral surface 62 of the vertical bar 6, the lower 81 and upper 83 surfaces of the horizontal bar 8 as well as the lateral surface 82 of this horizontal bar. In the example shown in FIG.
  • the cover of the gate base by the material 14 extends so as to cover a part of zones 16 and 18 which will become after implantation as explained below the source and the drain respectively.
  • the lower and upper surfaces 61 and 63 of the vertical bar of the T which are in contact respectively with the gate oxide 4 and the lower surface 81 of the T, are not coated.
  • complementary areas n and p are produced by masking.
  • one proceeds, in itself known manner, to the ion implantation of the zones 16 and 18 of the layer 2, which will thus become as indicated above the source and the drain. So that the grid edge is not masked by the drop shadow of the hard mask 8, the ion implantation beam will be inclined, as indicated by arrows in FIG.
  • a first weak ion implantation is usually carried out in the vicinity of the grid, for example, some 10 13 / cm 3 to some 10 14 / cm 3 .
  • a second stronger implantation, for example, of some 10 14 to some 10 15 / cm 3 is carried out after the installation of spacers represented at 116 in FIG. 2.
  • the hard mask 8 plays among others the role of spacer. The plates will be rotated during the ion implantation in order to maintain the symmetry of the structures.
  • the implantation is carried out asymmetrically as shown in FIG. 5, leading to source and drain zones 16, 18 asymmetrical.
  • FIG. 5 At the end of this second step, the shape shown in FIG. 5 is obtained.
  • a channel area 20 On the substrate 2, a channel area 20 has thus been produced, corresponding to the non-implanted area of the substrate 2, with on either side implanted zones 16, 18, source and drain respectively as well as the T-structure shown in Figure 4 coated as indicated above by the shaped material 14.
  • the implantation is asymmetrical there is also a zone 19 weakly implanted compared to the other zones 16, 18 of source and drain.
  • an anisotropic etching of the shape material 14 is then carried out.
  • the objective of this etching is to clear the source and drain zones 16 and 18 respectively.
  • Figure 6 only the shape obtained from a symmetrical layout has been shown.
  • FIG. 6 The shape obtained from this engraving is shown in FIG. 6. With respect to the shape shown in FIG. 5, it can be seen that the upper surface of the form material 14, covering the upper surface 83 of the dummy grid and part of the upper lateral surface 82 of the horizontal bar 8 of the T are no longer covered with the coating material 14. Likewise, the upper part of the layer 4 of grid insulator protruding on either side of a vertical projection of the horizontal bar 8 of the grid T on the plane of the layer 4, is no longer covered with the coating material 14.
  • the surfaces cleared by the elimination of part of the layer 4 and, being immediately above the source and drain zones 16 and 18 have been identified. 22 and 24 respectively.
  • source and drain zones are raised by a selective epitaxy making it possible to thicken, from surfaces 22 and 24, the source and drain zones 16 and 18 respectively.
  • the growth of the selective epitaxial layer can be done with faceting at the edge of the pattern. This faceting has been represented by an inclination 26, 28 of the epitaxial growth layer itself marked 30, 32, these layers 30, 32 being located respectively above the source 16 and drain 18 regions. Since the exposed part of the hard mask 8 is not silicon or one of its alloys, there is no growth of epitaxial layer on the grid structure. At the end of this stage the future transistor has the form 'shown in Figure 7. Compared to Figure 6, the source and drain areas have been enlarged by an elevation. A source 34 and a drain 36 are now formed by the part 16 and the epitaxial growth part 30, and by the part 18 and the epitaxial growth part 32 respectively.
  • the coating layer 14 it is possible, starting from the state shown in FIG. 5, to etch the coating layer 14 to eliminate the part of this layer which lies beyond a surface located below the horizontal bar of the T The portion of gate oxide 4 located under the layer 14 thus reduced is also eliminated.
  • This etching of the coating 14 also removes the portion of the coating 14 located above the upper surface 83 and an upper part of the coating 14 of the side surface 82 of the horizontal bar 8 of the T. then the epitaxial growth of the source and drain zones 16 and 18 from the surfaces 22 and 24 respectively of these zones.
  • the ion implantation is then carried out after thickening of the source and drain zones in the same way as that described in relation to FIG. 5.
  • the ion implantation carried out after thickening of the sources and drain 16, 18 makes it possible to reduce the depth junction in the source 16 and drain 18 regions of the part buried in the substrate.
  • this reduction in the thickness of the implanted zones 16 and 18 does not appear in FIG. 8, but it should be understood that these zones are less thick in the mode of realization commented in connection with FIG. 8 as in that commented in connection with FIG. 7.
  • part of the dopant is retained in the raised epitaxial layer 30, 32.
  • the resistance of layers of the source 16 and drain 18 regions heavily doped stays the same.
  • FIG. 8 shows a first optional variant in which the region of the extensions between the channel region and each of the source 16 and drain 18 regions has a greater junction depth than the heavily doped region. These regions of greater depth are shown in dotted lines at 42 and 44 in FIG. 8. To obtain this result, it suffices to adjust the thickness of the shaping material 14 relative to the thickness of the epitaxial layers 30, 32 of the sources. 16 and drain 18 raised.
  • a second ion implantation is carried out. While the ion implantation of the regions of greater depth 42 and 44 corresponds to the implantation of the source and drain extensions, the second ion implantation is of the same type as the substrate 2, and therefore of the type opposite to the source implantation and drain. This implantation is done in pockets 45, 46 which are are found under zones 42, 44 of the first ion implantation.
  • the advantage of these embodiments is to allow to adjust the series resistance of the source of the transistor under the gate while reducing the parasitic capacitance in the contact areas of the raised source and drain 30 and 32.
  • the implementation of pocket 45 and 46 also makes it possible to reduce the leakage of the transistors without significant influence on the parasitic capacities of the source and of the drain 16 and 18 because the thickness of the layers 30 and 32 makes it possible to avoid the penetration of the implanted ions to form the zones 45 and 46 under zones 16 and 18 respectively.
  • P, Sb for example if the source and drain are of type n;
  • P, Sb for example if the pockets are of type n (source and drain of type p).
  • FIGS. 9 to 12 correspond to the case represented in FIG. 7. It should be understood that the further manufacturing from the case shown in FIG. 8 is exactly the same as that which will now be described.
  • self-aligned source and drain 16, 18 are silicided.
  • the hard mask is protected superficially by the layer of Si0 2 and laterally by the form layer 14.
  • the transistor 1 is in the state shown in FIG. 9.
  • the raised layers 30, 32 are covered respectively by a layer 50, 52 of silicide. In known manner, this layer of silicide will be used for making the electrical contacts.
  • an insulating layer for example of oxide, is deposited, this layer covering the entire part shown in FIG. 9 including the shape in grid T.
  • a planarization of the layer 54 by chemical mechanical polishing is then carried out.
  • the layer 12 of Si0 2 of the hard mask 8 is completely attacked and partially the sublayer 10 of poly-intrinsic Si or of metal or of silicide.
  • the insulating oxide layer 54 completely covers the drain and source regions 34, 36 as well as the lateral parts of the vertical bar 6 of the T and outcrop at the same level as what remains of the sub-layer 10 of poly-intrinsic Si. It is noted that the lateral parts of layer 14 which coated the side part of the horizontal bar of the T protrude above this level.
  • the final grid structure is then stacked by depositing a grid insulator or by oxidizing the substrate 2.
  • a layer of gate insulator 65 completely covers the internal surface of the coating layer 14 as well as the part located immediately above the channel zone 20.
  • the insulator layer 65 comprises thus a part 64 taking the place of the layer part 4 which was located under the surface 63 of the vertical bar of the T.
  • the part 64 of the grid insulator layer 65 could be replaced by part 64 ', shown in dotted lines in Figure 12, obtained by oxidation of layer 2 at the foot of the vertical bar of T.
  • the grid insulator layer 65 comprises a part 66 covering the lateral internal wall of layer 14 which formed the vertical bar of T.
  • parts 67 and 68 which respectively cover the internal surface of the lower part and the lateral part of the horizontal bar of the T.
  • the insulating material of the grid 65 can be deposited, for example, by a method of the LPCVD type giving rise to a proper deposit. This deposition is followed by the deposition of a grid material 69 by LPCVD also. Polishing will make it possible to free up isolated areas not shown and to planarize the grid structure thus produced.
  • the grid structure was made in damascene.
  • This structure may also, as shown in FIG. 13, be made with a material in which the starting grid stack is not sacrificial.
  • the gate material and the gate insulator are those that are ultimately desired.
  • the starting grid material will contribute to the strength of the grid during manufacturing. While being simpler, this method gives less flexibility as to the choice of the insulating grid material and the grid material.
  • the layer 12 of the hard mask 8 is removed. If this layer 12 is SiO 2 deposited, may proceed by attack with diluted FH. If the gate insulator 4 is thermal Si02 it will also be eliminated during this attack but at a speed 3 times lower than the insulator forming the layer 12. An insulator of the Hf02 type will hardly attack (or even almost attack null) it will be removed from the substrate by dry etching following the etching of layer 14; ditto for Zr02. On the other hand A1203 will be eliminated at a speed comparable to that of layer 4 in Si02.
  • a shrinkage of the layer 4 under the layer 14 will be observed, up to a limit 41, as described in relation to FIG. 7, and exposure of the material 10 which is either polycrystalline Si or metal or silicide.
  • the material 10 which is either polycrystalline Si or metal or silicide.
  • self-aligned and selective epitaxy is carried out on the source and drain regions 16, 18 as well as on the layer 10 forming a layer 11 shown in FIG. 13.
  • the layer 11 replaces on the layer 10, the layer 12 of for example Si02.

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Abstract

Un transistor MIS ayant une grille en T est caractérisé par la présence d'un matériau (14) de forme enrobant une forme pleine en T. La structure de grille est logée dans l'enveloppé formée par le matériau de forme (14) . L'enrobage de la forme en T de la grille par le matériau de forme (14) est réalisé dès le début de la réalisation de la structure de grille et est choisi de façon telle qu'il résiste à tous les traitements ultérieurs de fabrication du transistor et subsiste, définissant ainsi la forme définitive de la structure de grille. On obtient ainsi une forme de grille parfaitement contrôlée.

Description

TRANSISTOR MIS A GRILLE AUTO-ALIGNEE ET SON PROCEDE DE
FABRICATION
DESCRIPTION
DOMAINE TECHNIQUE
La présente invention se rapporte à un transistor MIS à grille auto-alignée et à son procédé de fabrication. On entend par transistor MIS un transistor ayant une structure de type Métal-Isolant- Semiconducteur telle que, par exemple les transistors MOS (Métal-Oxyde-Semiconducteur) .
L'invention concerne plus particulièrement la fabrication sur un substrat de silicium de tels transistors, aptes à fonctionner dans le domaine des hyperfréquences .
L'invention trouve des applications en microélectronique pour la fabrication de circuits hyperfrequence et/ou de puissance, par exemple pour la réalisation de circuits utilisables dans le domaine des télécommunications .
ETAT DE LA TECHNIQUE ANTERIEURE
De façon connue, les composants et circuits de type hyperfrequence sont habituellement réalisés sur des substrats en arséniure de gallium (AsGa) ou sur des substrats de silicium (Si) .
Pour raisons de coût, les circuits réalisés sur substrat d1 arséniure de gallium ne sont généralement pas d'une grande complexité et ne présentent pas une densité d'intégration élevée. L'architecture de ces circuits n'est de ce fait pas optimisée du point de vue de leur compacité.
La figure 1 annexée donne également un exemple de composant hyperfrequence, en l'occurrence un transistor MOS (Métal Oxide Semi-conductor) , réalisé sur un substrat de silicium.
Le transistor de la figure 1 comporte une région de source 10, une région de canal 12 et une région de drain 14 définies dans un substrat 16 de silicium. La source 10 et le drain 14 sont, par exemple, formés par implantation d'impuretés dopantes de type n si le canal 12 est de type p, ou de type p si le canal 12 est de type n. Une couche isolante d'oxyde de silicium 18 est formée à la surface du substrat 16 et recouvre les régions de source 10, de canal 12 et de drain 14.
Une ouverture non traversante 20 est pratiquée par gravure dans la couche d'oxyde 18, sensiblement à l'aplomb de la région de canal 12. Au fond de l'ouverture 20, une mince couche 22 d'oxyde forme une isolation de grille. Une grille 24 est enfin formée dans l'ouverture 20 au dessus de la couche 22 d'isolation de grille. Le matériau formant la grille 24, en l'occurrence un métal, présente une faible résistivité et autorise ainsi un fonctionnement à haute fréquence du transistor réalisé.
La densité d'intégration des dispositifs réalisés conformément à la figure 1 dépend de la précision avec laquelle l'ouverture 20, et partant, la grille 24, sont alignées par rapport au canal 12 et par rapport aux régions 10, 14 de source et de drain. Cette précision dépend directement de la qualité des outils de fabrication (notamment d'alignement) des dispositifs à semi-conducteur.
De façon connue, dans le cadre de la réalisation de circuits intégrés à transistors MOS sur un substrat de silicium, une solution pour augmenter la compacité et la densité d'intégration des circuits consiste à auto-aligner la grille 24 par rapport aux zones 10, 14 de source et de drain.
On considère que la grille 24 est auto-alignée par rapport aux zones 10, 14 de source et de drain lorsque la position relative de la grille 24 et des zones 10, 14 de source et de drain ne résulte pas d'un alignement des moyens mis en oeuvre (masques par exemple) pour réaliser ces parties, mais lorsque la position des zones 10, 14 de source et de drain est directement définie par la position de la grille 24 elle-même. De façon pratique, l'auto-alignement de la grille par rapport aux régions de source et de drain résulte d'un procédé de formation des régions 10, 14. de source et de drain dans lequel ces régions sont formées par implantation d'impuretés dans le substrat en utilisant la grille, réalisée antérieurement, comme masque d'implantation. L'emplacement de la grille fixe ainsi précisément et automatiquement la position de la source 10 du canal 12 et du drain 14.
Les procédés de formation de transistors avec une grille auto-alignée par rapport aux zones de source et de drain, impliquent généralement des- traitements thermiques effectués à haute température. A titre d'exemple, dans des procédés de réalisation de transistors MOS sur silicium à grille auto-alignée, un traitement thermique à une température de 1 ' ordre de 750°C ou plus est effectué après l'implantation d'impuretés, afin d'activer les zones de source et de drain.
Par ailleurs, une densification ou un fluage de l'isolant placé entre la grille et le premier niveau de métal d'interconnexions est effectué dans un domaine de température sensiblement identique.
Par ailleurs, comme évoqué ci-dessus, il est nécessaire d'utiliser un matériau de grille de faible résistivité pour obtenir un fonctionnement de transistor à haute fréquence. A titre indicatif, lors de la fabrication de dispositifs de type hyperfrequence, c'est-à-dire qui fonctionnent en général à une fréquence supérieure à 100 MHz, le matériau de grille utilisé pour réaliser les transistors doit présenter préférentiellement une résistivité comprise environ entre 1 et 100 μΩ.cm.
Il s'avère que les matériaux présentant une résistivité située dans la gamme indiquée soit ne sont pas capables de supporter les températures des traitements thermiques mis en œuvre dans les procédés indiqués de fabrication de transistors à grille auto- alignée, soit supportent ces températures mais diffusent et viennent contaminer des couches adjacentes, réduisant leurs performances. Un matériau fréquemment utilisé pour la réalisation de la grille des transistors à grille auto- alignée est le silicium polycristallin (Si poly) . Le silicium polycristallin est en effet apte à supporter la température, couramment de l'ordre de 750°, des traitements thermiques mis en œuvre lors de la formation de ces transistors. La résistivité du silicium polycristallin, de l'ordre de 103 μΩ.cm, n'est pas compatible avec les applications envisagées des transistors dans le domaine hyperfrequence. On ne sait par ailleurs pas diminuer suffisamment la résistivité du silicium polycristallin pour obtenir un fonctionnement des transistors en hyperfrequence. La plupart des métaux sont capables également de supporter les traitements thermiques, mais ils diffusent dans les couches adjacentes, ce qui transforme les performances de ces couches .
Ainsi par exemple, il est souvent difficile d'utiliser un matériau de grille de faible résistivité comme le cuivre (Cu) ou l'argent (Ag) compatible avec l'intégration CMOS. Dans le cas de Cu la diffusion dans l'oxyde de silicium, y compris en dessous de 400°est très rapide et nécessite l'emploi d'un matériau barrière comme par exemple le nitrure de titane (TiN) , pour empêcher la diffusion. TiN est connu pour être une bonne barrière pour Cu mais 1 ' emploi de ce matériau est limité aux tensions d'alimentation supérieures ou égales à 1,5 volts. L'argent s'oxyde très facilement y compris à basse température, ce qui augmente sa résistivité. Ag est donc également difficile à employer. Etant donné le fait que l'on ne peut utiliser les matériaux les moins résistifs, il est connu de diminuer la résistance de grille en utilisant une grille en forme de T ayant une barre verticale dont le dessous se situe au dessus d'une couche isolante surplombant le canal. L'impédance d'ensemble de la grille, en particulier la capacité parasite (capacité Miller) entre la grille et la source et le drain et la source est faible, car la surface de recouvrement entre la grille et la source ou la grille et le drain est limité à la section de la barre verticale du T. La résistance de la grille elle-même est diminuée par la présence de la barre horizontale du T qui est plus large que la barre verticale. Le transistor réalisé avec une telle grille en T peut être auto aligné ou non. Comme expliqué plus haut l'emploi de la grille non auto alignée impacte de façon négative la densité d'intégration de dispositifs utilisant cette technologie.
Un exemple connu de réalisation d'un transistor ayant une grille en T et une source et un drain auto alignés sur cette grille est décrit dans le brevet FR 2 757 312 (US 6 346 450) du même inventeur.
Dans cet exemple de réalisation le procédé de fabrication sur un substrat semiconducteur d'un transistors MIS (Métal-Isolant-Semi-conducteur) comporte les étapes suivantes : a) la réalisation sur le substrat d'une grille factice constituée d'un ou plusieurs matériau (x) apte (s) à résister à un traitement thermique. La grille factice est réalisée par exemple, par formation sur le substrat d'un empilement de couches comprenant dans l'ordre, une couche d'oxyde dite couche piédestal, une couche de silicium polycristallin ou amorphe et une couche de nitrure de silicium. On réalise ensuite la mise en forme de l'empilement par gravure pour constituer la forme de la grille factice avec des flancs latéraux. b) la formation dans le substrat de régions de source et de drain auto-alignées sur la grille factice, c) l'enrobage latéral de la grille factice avec au moins un matériau isolant électrique, d) l'élimination de la grille factice et la formation à la place de la grille factice d'une grille définitive constituée d'un ou plusieurs matériau (x) de faible résistivité, la grille définitive étant séparée du substrat par une couche d'isolant de grille.
Un tel procédé dans lequel 1 ' emplacement de la grille est tout d'abord occupé par une grille factice, cette grille factice étant remplacée dans une phase terminale par la grille définitive est dit procédé damascène.
La grille factice, réalisée au cours du procédé, a une double fonction : elle permet, dans un premier temps, de définir l'emplacement des régions de source et de drain lors de l'étape b) , puis de définir 1 ' emplacement de la grille définitive du transistor en matériau de faible résistivité. En effet, l'enrobage de la grille factice sur ses flancs latéraux forme, après l'élimination de cette grille factice, un "moule" pour la grille définitive. Dans un exemple de réalisation décrit dans le brevet précité le transistor se présente comme représenté sur la figure 2 des dessins annexés à la présente demande. Cette figure correspond à la figure 5 du brevet précité. La description qui va suivre de cette figure est destinée à faire apercevoir un exemple d'état du stade de fabrication d'un transistor, avant élimination de la grille factice. Elle décrit l'état du transistor à ce stade de la fabrication indépendamment des modes de réalisation pour arriver à cet état.
Sur un substrat de silicium 100 par exemple dopé p sont implantés des régions de source et de drain graduelles repérées sur la figure 2 avec les références 118 et 120. Ces régions 118, 120 sont implantées de part et d'autre d'une zone de canal 112. Une couche de siliciure, formée au dessus des régions de source 118 et de drain 120, est indiquée avec les références 119 et 121 respectivement.
Un empilement 110 de couches formant ensemble la grille factice est implanté au dessus du canal 122 et de la couche de siliciure 119, 121. Cet empilement comprend une couche 114 dite d'oxyde thermique, dont la partie inférieure vient immédiatement au dessus des couches 119, 121 et du canal 122. Une partie centrale de l'empilement 110 comporte au dessus de la couche 114 d'oxyde thermique, une couche de silicium polycristallin ou amorphe 104 puis une couche de nitrure de silicium 106. Les flancs de cette partie centrale sont bordées de 1 ' intérieur vers 1 ' extérieur par une remontée de la couche 114 d'oxyde thermique, des espaceurs latéraux 116 par exemple en oxyde de silicium dopé au phosphore ou en PSG (phosphosilicate glass) , et enfin une autre couche 124 en oxyde de silicium dopé au phosphore. Cette dernière couche 124 borde les flancs latéraux de l'empilement 110 au niveau des espaceurs 116 et vient également au dessus des couches 119, 121 de siliciure. La partie inférieure des espaceurs 116 repose sur une partie périphérique de la couche 11 .
Une couche 126, soit d'oxyde de silicium intrinsèque non intentionnellement dopée, soit de borophosphosilicate (BPSG) se situe au dessus de la. Couche 124 et enrobe l'empilement de grille 110.
L'épaisseur totale des couches 104 et 106 est, par exemple, de l'ordre de 100 à 500 nm et correspond sensiblement à l'épaisseur de la grille du transistor qui sera finalement obtenue au terme du procédé de fabrication.
L'exemple qui a été décrit ci-dessus en liaison avec la figure 2, a été donné afin de faire apercevoir que l'attaque chimique qui va être réalisée à partir de ce stade de la fabrication, pour former une ouverture dont la forme va déterminer la forme définitive de la grille en T, doit remplir des conditions qui sont difficiles à remplir et qui conduisent à des dispersions des dimensions et des formes des ouvertures qui sont préjudiciables d'une part à une intégration dans des dispositifs CMOS à technologie 60 nm ou moins car on contrôle mal la taille d'une partie évasée de l'ouverture destinée à former la barre horizontale du T de la future grille. D'autre part on contrôle mal également les dimensions de la partie inférieure de la barre verticale du T, ce qui conduit à un risque d'augmentation du recouvrement des source et drain par la grille, et en conséquence à un risque d'augmentation de la capacité de Miller, ce qui est préjudiciable à un fonctionnement en haute fréquence . A partir de l'état représenté figure 2 l'élimination de la grille factice comprend une étape finale de gravure chimique par exemple à l'acide fluorhydrique . Pour obtenir une forme de l'ouverture qui soit évasée, correspondant sensiblement à la forme en T que l'on souhaite obtenir pour la grille, il convient d'effectuer un choix particulier des matériaux des couches 114, 116, 124 et 126. L'attaque à l'acide, plus ou moins rapide selon les matériaux, permet d'évaser une ouverture 130 représentée figure 3, selon un profil particulier choisi. Dans le cas de l'exemple décrit, il s'agit, vu en coupe, d'un profil en T.
En effet, à titre d'exemple la vitesse d'attaque de la couche des espaceurs latéraux 116 en PSG est 5 fois supérieure à la vitesse d'attaque de l'oxyde thermique 114 et 3 fois supérieure à la vitesse d'attaque de l'oxyde intrinsèque de la couche 126. Si la couche 126 est en borophosphosiliσate (BPSG) on note que la vitesse d'attaque du PSG est 6 fois supérieure à celle du BPSG. En règle générale la forme de l'évasement obtenu pour la barre horizontale du T est tributaire de l'attaque des espaceurs latéraux dont la taille dépend avant tout de l'optimisation des source et drain et qui doivent être obligatoirement fabriqués avec Un matériau ayant une vitesse d'attaque plus grande que le matériau utilisé pour la planarisation. EXPOSE DE L'INVENTION
L'invention a pour but de proposer un transistor MOS qui présente des performances améliorées par rapport aux transistors de l'art antérieur.
Un autre but est de proposer un tel transistor particulièrement compact compatibles avec la réalisation de circuits CMOS (MOS complémentaires) avec une grande densité d'intégration. L'invention vise un transistor MIS, ayant une résistance de grille et une capacité de Miller de valeur contrôlée et reproductible présentant une fréquence de coupure très élevée permettant de fonctionner dans la gamme des hyperfrequences par exemple supérieures à 200 gigahertz.
Dans une forme de réalisation l'invention vise en outre un transistor ayant des courants de fuite inférieurs à ceux de l'art antérieur.
L'invention a également pour but de proposer des procédés de réalisation d'un tel transistor.
Un but de la présente invention est, par conséquent, de proposer un procédé de fabrication d'un transistor MIS à grille, source et drain auto-alignés et susceptible de fonctionner dans la gamme des hyperfrequences.
A toutes ces fins 1 ' invention est relative à un transistor MIS auto-aligné ayant une zone de source et une zone de drain de part et d'autre d'une zone de canal, ainsi qu'une structure de grille en forme de T composée d'une barre verticale située au dessus de la zone de canal, surmontée d'une barre horizontale dépassant de part et d'autre de la barre verticale, cette barre horizontale ayant une partie inférieure, une partie latérale et une partie supérieure, la structure de grille étant constituée par un empilement de une ou plusieurs couches conductrices, une zone de pied de la structure de grille étant définie comme étant autour du pied de la barre verticale du T, caractérisé en ce que la structure de grille est enrobée dans un matériau de forme, ce matériau recouvrant la zone de pied de la structure, la barre verticale du T, et les parties inférieure et latérale de la barre horizontale du T.
Les expressions horizontales et verticales ou supérieur, inférieur employées dans la présente demande ne font pas référence à la direction horizontale et à la direction verticale terrestre. Par convention, la direction horizontale est celle du plan d'une plaquette supportant les transistors, et la direction verticale est la direction perpendiculaire à cette plaquette.
Dans un mode de réalisation, des premières zones d'extension entre les zones de canal et de source et drain respectivement ont un dopage de même nature que les zones de sources et drain mais plus faible. Dans un autre mode de réalisation des secondes zones d'extension entre les zones de canal et de source et drain respectivement ou entre les zones de canal et les premières zones d'extension ont un dopage de nature opposé à celui des zones de sources et drain. L'invention est également relative à un procédé de fabrication sur un substrat semiconducteur d'au moins transistor MIS auto-aligné ayant une zone de source et une zone de drain de part et d'autre d'une zone de canal, ainsi qu'une structure de grille en forme de T composée d'une barre verticale située au dessus de la zone de canal, surmontée d'une barre horizontale dépassant de part et d'autre de la barre verticale, cette barre horizontale ayant une partie inférieure, une partie latérale et une partie supérieure, la structure de grille étant constituée par un empilement de une ou plusieurs couches conductrices, une zone de pied de la structure de grille étant définie comme étant autour du pied de la barre verticale du T, caractérisé en ce qu'il comporte une étape de réalisation d'une forme pleine ayant la forme en T de la grille que l'on veut réaliser, et l'enrobage de cette forme dans un matériau de forme, ce matériau recouvrant la zone de pied de la structure de grille, la barre verticale du T, et les parties inférieure et latérale de la barre horizontale du T de la grille définitive.
Lorsqu'il est dit que le matériau d'enrobage recouvre la zone de pied de la structure de grille, la barre verticale du T, et les parties inférieure et latérale de la barre horizontale du T de la grille définitive, on veut dire que ce matériau sera conservé tout au long des étapes ultérieures de fabrication, et subsistera dans le transistor. Il s'agit donc d'un matériau apte à résister à tous les traitements chimiques postérieurs à sa pose. Dans un mode de réalisation le matériau de forme recouvre une partie au moins des zones de source et de drain.
De préférence le matériau d'enrobage sera constitué par du nitrure de silicium Si3N4, de l'oxyde d'hafnium Hf02, de l'oxyde de zirconium Zr02 ou encore par de l'oxyde d'aluminium A1203.
Dans le cas où le matériau initial formant la forme pleine initiale enrobée par le matériau de forme n'est pas le matériau formant la grille, il pourra s'agir pour la barre verticale du T d'un métal ou de silicium polycristallin et pour la barre horizontale d'un bicouche formé par une première sous couche de silicium polycristallin, ou d'un métal ou d'un siliciure, et d'une seconde sous couche de silice ou de nitrure de silicium. Le matériau formant la grille définitive pourra quant à lui être par exemple un métal ou du silicium polycristallin.
Dans le cas où le matériau initial formant la forme pleine initiale enrobée par le matériau de forme est le matériau initial formant la grille, il pourra s'agir pour la barre verticale du T de métal oxydable ou de silicium polycristallin et pour la barre horizontale d'un métal ou d'un siliciure pour la première sous couche et de silice ou de nitrure de silicium pour la seconde sous couche.
De préférence lorsque le matériau d'enrobage est constitué par du nitrure de silicium Si3N4, le matériau constituant la forme pleine initiale pourra être du silicium polycristallin et le matériau final du métal ou du silicium polycristallin. Lorsque le matériau initial est le même que le matériau final de grille il pourra s'agir de métal oxydable ou de silicium polycristallin.
De préférence lorsque le matériau d'enrobage est constitué par de l'oxyde d'hafnium Hf02, le matériau constituant la forme pleine initiale pourra être un métal ou du silicium polycristallin et le matériau final du métal ou du silicium polycristallin. Lorsque le matériau initial est le même que le matériau final de grille il pourra s'agir de métal oxydable ou de silicium polycristallin.
De préférence lorsque le matériau d'enrobage est constitué par de l'oxyde de zirconium Zr02, le matériau constituant la forme pleine initiale pourra être un métal ou du silicium polycristallin et le matériau final un métal ou du silicium polycristallin. Lorsque le matériau initial est le même que le matériau final de grille il pourra s'agir de métal ou de silicium polycristallin BREVE DESCRIPTION DES DESSINS
D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre faite en référence aux dessins annexés dans lesquels : - la figure 1, déjà décrite, est une coupe transversale schématique d'un transistor MOS de type connu formé sur un substrat semi-conducteur massif ;
- la figure 2, déjà décrite, est une coupe transversale schématique représentant une étape de réalisation d'un transistor ayant une grille en T ; - la figure 3, déjà décrite, est une coupe transversale schématique d'une étape de réalisation d'un transistor représentant en particulier la forme d'une ouverture en T dans laquelle va s'insérer une grille.
Les figures 1 à 3 sont relatives à l'art antérieur.
Les figures 4 à 13 représentent des coupes transversales de transistors en cours de fabrication et représentent la forme de ce qui sera appelé à devenir en fin de processus de fabrication un transistor selon 1 ' inventio .
Ces figures sont plus spécialement orientées vers la formation de la grille du transistor car c'est cette grille qui est plus spécifiquement concernée par 1 ' inventio .
Dans la description qui va suivre, des couches de matériau sont découpées ou implantées pour obtenir des formes et des modifications des propriétés des matériaux de ces couches. A chaque fois qu'il n'y a pas de confusion possible, la couche initiale et ce qu'elle est devenue après traitement portent le même numéro de référence . EXPOSE DETAILLE DE MODES DE REALISATION PARTICULIERS La figure 4 représente la forme d'une grille réalisée selon l'invention. Le mode d'obtention de cette forme sera maintenant décrit, cette forme est réalisée sur un. substrat 2, par exemple, en silicium dopé p. Sur ce substrat est réalisé un empilement de couches comme suit. Tout d'abord, une couche 4 dans un matériau à -forte permittivité, les restes de cette couche formeront plus tard un isolant de grille ou de piédestal. Cet isolant est sacrificiel ou non. Il pourra, par exemple, s'agir d'une couche de silice (Si02) ou d'une couche de SiOxNy ou d'oxyde d'hafnium Hf02, ou d'oxyde de zirconium Zr02 ou encore d'oxyde d'aluminium A1203. Vient ensuite une couche 6 de matériau de grille sacrificielle ou non, selon que la grille est réalisée selon un procédé damascène ou non. Ce matériau de grille pourra être, par exemple, un métal ou du silicium polycristallin. Enfin, on trouve une couche 8 qui sera appelée à former un masque dur, elle même formée de deux sous couches 10, 12, une première 10 et une seconde 1 . La première sous couche 10 pourra être, par exemple, un silicium poly intrinsèque ou un métal ou un siliciure. La sous couche 12 de surface pourra être, par exemple, une couche de silice. La gravure du masque dur 8 formé par une sous couche de silicium polycristallin intrinsèque 10 et une sous couche de silice 12 est effectuée, pour donner la forme de la barre horizontale du T qui sera une partie de la forme de la grille définitive. La barre verticale 6 de la structure de grille en T est effectuée par gravure isotrope de la couche 6 en métal ou en silicium polycristallin, sous le masque dur 8, sélectivement par rapport à l'isolant de grille 4 ou piédestal. Le rôle de la couche de silice 12 sera par la suite d'éviter la croissance d'une couche épitaxiale et la siliciuration de la structure de grille. A la fin de cette première étape on obtient la forme en T de la future grille. Cette forme repose sur un piédestal 4, sur lequel repose sensiblement en son centre la forme de la barre verticale 6 du T constituée par exemple d'une couche de silicium polycristallin fortement dopée (As, bore, phosphore) ou d'une couche d'alliage de Si : Ge : C. La forme de la barre horizontale 8 du T vient au-dessus de la barre verticale 6 sous forme du masque dur 8. La barre verticale 6 du T comporte une surface inférieure 61 au contact de la couche d'isolant 4, une surface latérale 62 et une surface supérieure 63 au contact de la sous couche inférieure 10 du masque dur 8. La barre horizontale 8 du T comporte une surface inférieure 81, une surface latérale 82 et une surface supérieure 83.
A partir de 1 ' état représenté figure 4 on arrive aux états représentés figure 5 de la façon suivante . La structure en T représentée figure 4 est enrobée avec un matériau de forme 14 dont la fonction sera de conserver la forme de la structure en T jusqu'à la fin du procédé de fabrication. Il permettra, par conséquent, de conserver aussi la taille des motifs. Le choix du matériau de forme 14 suppose que les différents traitements physico-chimiques qu'il subira au cours du procédé de fabrication le consommeront peu, voire le laisseront intact. En effet, les procédés d'élimination du masque dur 8, de la grille sacrificielle formée des matériaux contenus dans la barre verticale 6 et la barre horizontale 8 du T, de l'oxyde sacrificiel 4, et les divers nettoyages précédant le dépôt de l'empilement de grilles définitif doivent laisser intact ou consommer le moins possible ce matériau de forme. Le matériau de forme 14 pourra être déposé par une technique LPCVD (Lo pressure Chimical Vapor Déposition) . Des matériaux tels que Si3N4, Hf02, Zr02 ou A1203 par exemple sont susceptibles de répondre aux exigences susmentionnées pour le matériau de forme 14. Le matériau de forme 14 représenté figure 5 enrobe complètement la structure en T représentée figure 4, et vient recouvrir la couche 4 d'isolant de grille. On note en particulier que le matériau 14 recouvre complètement la surface latérale 62 de la barre verticale 6, les surfaces inférieure 81 et supérieure 83 de la barre horizontale 8 ainsi que la surface latérale 82 de cette barre horizontale. Dans l'exemple représenté sur la figure 5, la couverture du pied de grille par le matériau 14 s'étend de façon à couvrir une partie de zones 16 et 18 qui deviendront après implantation comme expliqué ci après la source et le drain respectivement. Evidemment, les surfaces inférieure et supérieure 61 et 63 de la barre verticale du T, qui sont en contact respectivement avec l'oxyde de grille 4 et la surface inférieure 81 du T, ne sont pas enrobées. Après dépôt du matériau de forme 14, on réalise par masquage des zones complémentaires n et p. Selon une première variante, on procède, de façon en elle-même connue, à l'implantation ionique des zones 16 et 18 de la couche 2, qui deviendront ainsi comme indiqué ci-dessus la source et le drain. De façon à ce que le bord de grille ne soit pas masqué par 1 ' ombre portée du masque dur 8, on inclinera le faisceau d'implantation ionique, comme indiqué par des flèches sur la figure 5, de façon à ce que les ions implantés puissent arriver en bord' de grille. On obtiendra ainsi une implantation source et drain graduelle, avec une seule implantation ionique. On s'affranchit ainsi de la nécessité d'une réalisation de deux implantations ioniques successives. Comme décrit en relation avec la figure 2 on réalise habituellement au voisinage de la grille une première implantation ionique faible, par exemple, quelques 1013/cm3 à quelques 1014/cm3. Une deuxième implantation plus forte, par exemple, de quelques 1014 à quelques 1015/cm3 est réalisée après la pose d' espaceurs représentés en 116 sur la figure 2. Dans le mode de réalisation, ici décrit, le masque dur 8 joue entre autres le rôle d'espaceur. On procédera à la rotation des plaquettes pendant 1 ' implantation ionique afin de conserver la symétrie des structures.
Selon une seconde variante 1 ' implantation est réalisée de façon dissymétrique comme représenté figure 5, conduisant à des zones source et drain 16, 18 dissymétriques .
On exploite un effet d'ombrage de l'implantation ionique dû au masque dur 8 et une inclinaison du faisceau d'ions telle que les dopants ne passent pas sous la grille d'un seul côté par exemple côté drain. On obtient alors un transistor dissymétrique comportant une zone 19 entre la zone de canal 20 et la source ou le drain, non recouverte faiblement implantée représentée en traits pointillés figure 5 entre la zone de canal et le drain, pouvant être avantageusement exploitée pour les applications autres que les applications logiques. Il suffit de ne pas faire subir de rotation au substrat pendant l'implantation et d'orienter la plaquette de telle façon que l'on obtienne la dissymétrie, l'orientation des structures de grille sur le substrat étant connue par masquage.
Les applications intéressantes sont :
1) transistors MIS à haute tension. La tension d'avalanche du drain est augmentée par rapport à un transistor implanté de façon traditionnelle conduisant à une implantation symétrique, car le non recouvrement de la grille par le drain ajoute une résistance série côté drain au canal. Une partie de la tension appliquée est reportée sur la zone 19 non recouverte par la grille située entre une zone de drain
18 non ombragée par le masque 8 et le bord de grille.
2) mémoires MIS statiques. Dans ce cas, on pourra utiliser la zone 19 non recouverte comme résistance de charge de transistors de bascule (flip- flop. Voir l'article "Semiconductor Memories" de D.A.Hodges p.7, IEEE Press 1972. On peut ajuster le dopage du substrat en surface côté drain dans la zone
19 représentée en pointillés, de façon à ajuster la valeur de la résistance de charge côté drain. Cette résistance peut rapidement atteindre des valeurs de plusieurs kohms à plusieurs Mohms suivants le dopage utilisé. On note que l'ajustage de la résistance série côté drain est obtenu par une orientation du substrat à 180° de l'implantation précédente, cette dernière orientation favorisant l'ombrage côté source.
A la fin de cette deuxième étape, on obtient la forme représentée figure 5. Sur le substrat 2, il a été réalisé ainsi une zone de canal 20, correspondant à la zone non implantée du substrat 2, avec de part et d'autre des zones implantées 16, 18, de source et de drain respectivement ainsi que la structure en T représentée figure 4 enrobée comme indiqué plus haut par le matériau de forme 14. Lorsque l'implantation est dissymétrique on a de plus une zone 19 faiblement implantée par rapport aux autres zones 16, 18 de source et de drain.
A partir des formes représentées figure 5, on procède ensuite à une gravure anisotrope du matériau de forme 14. L'objectif de cette gravure est de dégager les zones 16 et 18 de source et de drain respectivement. Sur la figure 6, seule la forme obtenue à partir d'une implantation symétrique a été représentée.
La forme obtenue à 1 ' issu de cette gravure est représentée figure 6. Par rapport à la forme représentée figure 5, on voit que la surface supérieure du matériau de forme 14, recouvrant la surface supérieure 83 de la grille factice et une partie de la surface latérale supérieure 82 de la barre horizontale 8 du T ne sont plus recouvertes du matériau d'enrobage 14. De même, la partie supérieure de la couche 4 d'isolant de grille dépassant de part et d'autre d'une projection verticale de la barre horizontale 8 du T de grille sur le plan de la couche 4, n'est plus recouverte du matériau d'enrobage 14.
A partir de l'état représenté figure 6, on arrive à l'état représenté figure 7 de la façon suivante, on procède à la réalisation de source et drain surélevés de la façon suivante. On élimine la partie de la couche 4 d'oxyde de piédestal/grille de façon sélective par rapport aux autres matériaux. On utilisera pour cette élimination de l'acide fluorhydrique dans le cas où la couche 4 est de la silice Si02, sinon on l'éliminera dans la foulée de la gravure sèche de la couche 14. A l'issu de cette élimination il ne reste plus que la partie de couche 4 qui se trouve sous la barre horizontale du T. Cette partie de couche 4 est recouverte du matériau d'enrobage 14. Compte tenu de la gravure latérale de cette couche 4, il existe tout de même une zone périphérique, sous la couche d'enrobage 14 qui se trouve gravée. Cette zone a été délimitée par des traits 41 sur la figure 7. Les surfaces dégagées par l'élimination d'une partie de la couche 4 et, se trouvant immédiatement au-dessus des zones 16 et 18 de source et de drain ont été repérées 22 et 24 respectivement. On réalise ensuite des zones de source et de drain surélevées par une êpitaxie sélective permettant d'épaissir à partir des surfaces 22 et 24 les zones de source et de drain 16 et 18 respectivement. On remarque que la croissance de la couche épitaxiale sélective peut se faire avec un facettage en bord de motif. Ce facettage a été représenté par une inclinaison 26, 28 de la couche de croissance épitaxiale elle-même repérée 30, 32, ces couches 30, 32 se trouvant respectivement au-dessus des zones de source 16 et de drain 18. Etant donné que la partie exposée du masque dur 8 n'est pas du silicium ou un de ses alliages, il n'y a pas de croissance de couche épitaxiale sur la structure de grille. A l'issu de cette étape le transistor futur a la forme 'représentée figure 7. Par rapport à la figure 6, les zones de source et de drain ont été agrandies par un surélèvement. Une source 34 et un drain 36, sont maintenant formés par la partie 16 et la partie de croissance épitaxiale 30, et par la partie 18 et la partie de croissance épitaxiale 32 respectivement.
De façon optionnelle on peut à partir de l'état représenté figure 5, réaliser la gravure de la couche d'enrobage 14 pour éliminer la partie de cette couche se trouvant au-delà d'une surface située en dessous de la barre horizontale du T. On élimine également la partie d'oxyde de grille 4 se trouvant sous la couche 14 ainsi diminuée. Cette gravure de 1 ' enrobage 14 fait également disparaître la partie de 1 ' enrobage 14 se trouvant au dessus de la surface supérieure 83 et une partie supérieure de 1 'enrobage 14 de la surface latérale 82 de la barre horizontale 8 du T. On réalise ensuite la croissance épitaxiale des zones de source et drain 16 et 18 à partir des surfaces 22 et 24 respectivement de ces zones.
L'implantation ionique est alors réalisée après épaississement des zones de source et de drain de la même façon que celle décrite en relation avec la figure 5. L'implantation ionique réalisée après épaississement des sources et drain 16, 18 permet, de diminuer la profondeur de jonction dans les régions source 16 et drain 18 de la partie enterrée dans le substrat. Pour des raisons de clarté de la figure cette diminution de 1 ' épaisseur des zones implantées 16 et 18 n'apparaît pas figure 8, mais il faut comprendre que ces zones sont moins épaisses dans le mode de réalisation commenté en liaison avec la figure 8 que dans celui commenté en liaison avec la figure 7. En effet, une partie du dopant est retenue dans la couche épitaxiale surélevée 30, 32. La résistance de couches des régions source 16 et drain 18 fortement dopées reste la même. Avec cette façon de faire, le courant de fuite des dispositifs ainsi réalisés pourra être diminué. La forme à laquelle on arrive après cette implantation, représentée figure 8, est la même que celle représentée figure 7, à l'exception des zones 16 et 18 de source et de drain dont l'épaisseur est diminuée. On a également représenté en figure 8, une première variante optionnelle où la région des extensions entre la zone de canal et chacune des régions de source 16 et de drain 18, a une profondeur de jonction plus importante que la région fortement dopée. Ces régions de plus grande profondeur sont représentées en pointillés en 42 et 44 figure 8. Pour obtenir ce résultat il suffit d'ajuster l'épaisseur du matériau de mise en forme 14 par rapport à l'épaisseur des couches épitaxiales 30, 32 des source 16 et drain 18 surélevés .
Selon une seconde variante optionnelle représentée également figure 8, on réalise une seconde implantation ionique, dîtes de poche. Alors que 1 ' implantation ionique des régions de plus grande profondeur 42 et 44 correspond à l'implantation des extensions source et drain, la seconde implantation ionique est du même type que le substrat 2 , et donc de type opposé à l'implantation source et drain. Cette implantation se fait dans des poches 45, 46 qui se trouvent sous les zones 42, 44 de première implantation ionique .
L'avantage de ces modes de réalisation est de permettre d'ajuster la résistance série de la' source du transistor sous la grille tout en limitant la capacité parasite dans les zones de contact des source et drain surélevés 30 et 32. L'implantation de poche 45 et 46 permet en outre de diminuer la fuite des transistors sans influence notable sur les capacités parasites de la source et du drain 16 et 18 car l'épaisseur des couche 30 et 32 permet d'éviter la pénétration des ions implantés pour former les zones 45 et 46 sous les zones 16 et 18 respectivement.
Pour réaliser la première implantation ionique 42 et 44 on utilise par exemple :
As, P, Sb par exemple si les source et drain sont de type n ;
B, In, Ga, BF2 par exemple si les source et drain sont de type p ; Pour réaliser les implantations de poche 45 et 46 on utilisera :
B, In, Ga, BF2 par exemple si les poches sont de type p (source et drain de type n) ;
As, P, Sb par exemple si les poches sont de type n (source et drain de type p) .
A partir de 1 ' état représenté en figure 7 ou en figure 8, la fabrication se poursuit comme il sera indiqué ci-après.
Les états de fabrication représentés respectivement aux figures 9 à 12 correspondent au cas représenté figure 7. Il convient de comprendre que la poursuite de la fabrication à partir du cas représenté figure 8 est exactement la même que celle qui va être décrite maintenant. Après l'épitaxie figure 7, ou l'implantation dans le cas des figures 8, on réalise une siliciuration des source et drain 16, 18 auto-alignés. Le masque dur est protégé superficiellement par la couche de Si02 et latéralement par la couche de forme 14. A l'issu de cette étape, le transistor 1 se trouve dans l'état représenté figure 9. Les couches surélevées 30, 32 se trouvent recouvertes respectivement par une couche 50, 52 de siliciure. De façon connue, cette couche de siliciure sera utilisé pour la réalisation des contacts électriques.
A partir de l'état représenté figure 9, on passe à l'état représenté figure 10 de la façon suivante, on dépose une couche isolante, par exemple d'oxyde, 54 cette couche recouvrant toute la partie représentée figure 9 y compris la forme en T de grille. Une planarisation de la couche 54 par polissage mécano-chimique est alors réalisée. Lors de cette opération on attaque totalement la couche 12 de Si02 du masque dur 8 et partiellement la sous couche 10 de Si poly-intrinsèque ou de métal ou de siliciure. A l'issu de cette étape, on se trouve dans l'état représenté figure 10. La couche d'oxyde isolant 54 enrobe totalement les zones 34, 36 de drain et source ainsi que les parties latérales de la barre verticale 6 du T et affleure au même niveau que ce qui reste de la sous couche 10 de Si poly-intrinsèque. On note que des parties latérales de la couche 14 qui enrobaient la partie latérale de la barre horizontale du T dépassent au-dessus de ce niveau.
A partir de l'état représenté figure 10, on arrive à l'état représenté figure 11 de la façon suivante, on élimine complètement la structure de grille sacrificielle, c'est-à-dire la couche 10 de Si poly-intrinsèque formant la barre horizontale du T ainsi que le silicium poly-intrinsèque dopé ou le SiGeC formant la barre verticale du T. Cette élimination est effectuée sélectivement par rapport à Si02 ainsi que par rapport au matériau de mise en forme 1 . A 1 ' issu de cette élimination, on se trouve dans 1 ' état représenté figure 11, qui diffère de l'état représenté figure 10 par le fait que la partie interne du T a été vidée de son contenu, y compris la base du T formée par la couche d'isolant 4.
A partir de l'état représenté figure 11, afin de terminer la structure, on réalise ensuite l'empilement de la structure de grille définitif par dépôt d'un isolant de grille ou par oxydation du substrat 2.
Comme représenté figure 12, une couche d'isolant de grille 65 vient recouvrir totalement la surface interne de la couche d'enrobage 14 ainsi que la partie se trouvant immédiatement au-dessus de la zone de canal 20. La couche d'isolant 65 comporte ainsi une partie 64 prenant la place de la partie de couche 4 qui se trouvait sous la surface 63 de la barre verticale du T. De façon optionnelle représentée également figure 12, la partie 64 de la couche d'isolant de grille 65, pourra être remplacée par une partie 64 ' , représentée en pointillés figure 12, obtenue par oxydation de la couche 2 au pied de la barre verticale du T. La couche d'isolant de grille 65 comprend une partie 66 recouvrant la paroi interne latérale de la couche 14 qui formait la barre verticale du T. Elle comprend enfin des parties 67 et 68 qui recouvrent respectivement la surface interne de la partie inférieure et la partie latérale de la barre horizontale du T. Le matériau isolant de grille 65 peut être déposé, par exemple, par une méthode du type LPCVD donnant lieu à un dépôt conforme. Ce dépôt est suivi du dépôt d'un matériau 69 de grille par LPCVD également. Un polissage permettra de dégager des zones isolées non représentées et de planariser la structure de grille ainsi réalisée.
Dans le mode de réalisation ici décrit, la structure de grille a été réalisée en damascène.
Cette structure pourra également, comme représentée figure 13, être réalisée avec un matériau dans lequel l'empilement de grille de départ n'est pas sacrificiel. Dans ce cas, le matériau de grille et l'isolant de grille sont ceux que l'on souhaite en final. Le matériau de grille de départ contribuera à la résistance de la grille au cours de la fabrication. Tout en étant plus simple, ce procédé donne moins de souplesse quant au choix du matériau isolant de grille et du matériau de grille
Le passage de 1 ' état représenté par exemple figure 6, à l'état représenté figure 13 sera maintenant succinctement décrit en omettant les étapes d'implantation ioniques et leurs variantes qui sont les mêmes que celle déjà décrites.
Après que la gravure de la couche enrobante 14 a été effectuée c'est à dire dans l'état représenté figure 6, on procède à l'élimination de la couche 12 du masque dur 8. Si cette couche 12 est du Si02 déposé, on pourra procéder par attaque au FH dilué. Si l'isolant de grille 4 est du Si02 thermique il s'éliminera aussi lors de cette attaque mais à une vitesse 3 fois plus faible que l'isolant formant la couche 12. Un isolant du type Hf02 s'attaquera difficilement (voire attaque quasi nulle) on l'éliminera du substrat par gravure sèche dans la foulée de la gravure de la couche 14; idem pour Zr02. Par contre A1203 s'éliminera à une vitesse comparable à celle de la couche 4 en Si02. On observera dans ce cas, un retrait de la couche 4 sous la couche 14, jusqu'à une limite 41, tel que décrite en relation avec la figure 7, et une mise à nu du matériau 10 qui est soit du Si polycristallin soit du métal soit du siliciure. Par la suite, on réalise l'épitaxie auto alignée et sélective sur les régions des source et drain 16, 18 ainsi que sur la couche 10 formant une couche 11 représentée figure 13. La couche 11 remplace sur la couche 10, la couche 12 de par exemple Si02. On procède ensuite à une siliciuration auto-alignée de zones 50, 52, et 53 au dessus des zones 30 et 32 de source et drain et de la couche 11 respectivement, puis au dépôt et à la planarisation d'un oxyde 54 déposé dans lequel on pourra venir réaliser les contacts sur les zones siliciurées 50, 52 et 53.

Claims

REVENDICATIONS
1. Transistor MIS (1) auto-aligné ayant une zone de source (16,30,34) et une zone de drain (18,32,36) de part et d'autre d'une zone de canal (20), ainsi qu'une structure de grille en forme de T composée d'une barre verticale (6) située au dessus de la zone de canal (20, surmontée d'une barre horizontale (8) dépassant de part et d'autre de la barre verticale (6), cette barre horizontale (8) ayant une partie inférieure (81) , une partie latérale (82) et une partie supérieure (83) , la structure de grille étant constitué par un empilement de une ou plusieurs couches conductrices (69) , une zone de pied de la structure de grille étant définie comme étant autour du pied de la barre verticale (6) du T, caractérisé en ce que la structure de grille est enrobée dans un matériau de forme (14) , ce matériau (14) recouvrant la zone de pied de la structure, la barre verticale (6) du T, et les parties inférieure (81) et latérale (82) de la barre horizontale (8) du T.
2. Transistor MIS (1) auto-aligné selon la revendication 1, caractérisé en ce que la zone de pied recouverte par le matériau de forme (14) s'étend au dessus des zones de source (16,30,34) et de drain (18,32,36) .
3. Transistor MIS (1) auto-aligné selon l'une des revendications 1 ou 2, caractérisé en ce que des premières zones d'extension (42, 44) entre les zones de canal (20) et de source et drain (16, 18) respectivement ont un dopage de même nature que les zones de sources et drain (16, 18) mais plus faible.
4. Transistor MIS (1) auto-aligné selon l'une des revendications 1 ou 2, caractérisé en ce que des secondes zones d'extension (45, 46) entre les zones de canal (20) et de source et drain (16, 18) respectivement ont un dopage de nature opposé à celui des zones de sources et drain.
5. Transistor MIS (1) auto-aligné selon la revendication 3, caractérisé en ce que des secondes zones d'extension (45, 46) entre les premières zones d'extension (42, 44) et la zone de canal (20) respectivement ont un dopage de nature opposé à celui des zones de sources et drain (16, 18) .
6. Transistor MIS (1) auto-aligné selon l'une des revendications 1 à 5, caractérisé en ce que le matériau de forme est du nitrure de silicium (Si3N4) ou de l'afnie (Hf02) ou de l'oxyde de zirconium (Zr02) ou de l'alumine (A1203) .
7. Transistor MIS (1) auto-aligné selon l'une des revendications 1 à 6, caractérisé en ce que l'empilement de couches constituant la structure de grille logée dans le matériau de forme (14) est du silicium polyintrinsèque ou un métal .
8. Procédé de fabrication sur un substrat (2) de semiconducteur d'au moins un transistor MIS (1) auto-aligné ayant une zone de source (16,30,34) et une zone de drain (18,32,36) de part et d'autre d'une zone de canal (20) , ainsi qu'une structure de grille de faible résistivité en forme de T composée d'une barre verticale (6) située au dessus de la zone de canal (20) , surmontée d'une barre horizontale (8) dépassant de part et d'autre de la barre verticale (6), cette barre horizontale (8) ayant une partie inférieure (81) , une partie latérale (82) et une partie supérieure (83) , la structure de grille étant constituée par un empilement de une ou plusieurs couches conductrices (69) , une zone de pied de la structure de grille étant définie comme étant autour du pied de la barre verticale (6) du T, caractérisé en ce qu'il comporte une étape de réalisation d'une forme pleine ayant la forme en T de la grille que l'on veut réaliser, et l'enrobage de cette forme dans un matériau (14) de forme, ce matériau (14) de forme enrobant la surface latérale (62) de la barre verticale (6) du T, les surfaces inférieure (81) et latérale (82) de la barre horizontale du T ainsi que la zone de pied de la structure de grille définitive.
9. Procédé selon la revendication 8 caractérisé en ce que le matériau de forme recouvre une partie au moins des zones de source et de drain (16, 18) .
10. Procédé selon l'une des revendications 8 ou 9 caractérisé en ce que le matériau de forme est du nitrure de silicium (Si3N4) ou de l'afnie (Hf02) ou de l'oxyde de zirconium (Zr02) ou de l'alumine (Al203) .
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