EP1266401A1 - Verfahren zur herstellung von elektrischen verbindungen zwischen einzelnen schaltungselementen - Google Patents

Verfahren zur herstellung von elektrischen verbindungen zwischen einzelnen schaltungselementen

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EP1266401A1
EP1266401A1 EP01921226A EP01921226A EP1266401A1 EP 1266401 A1 EP1266401 A1 EP 1266401A1 EP 01921226 A EP01921226 A EP 01921226A EP 01921226 A EP01921226 A EP 01921226A EP 1266401 A1 EP1266401 A1 EP 1266401A1
Authority
EP
European Patent Office
Prior art keywords
substrate
layer
electrode
electrode connections
insulation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP01921226A
Other languages
English (en)
French (fr)
Inventor
Rudolf Lachner
Annalisa Cappellani
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to EP01921226A priority Critical patent/EP1266401A1/de
Publication of EP1266401A1 publication Critical patent/EP1266401A1/de
Withdrawn legal-status Critical Current

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    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/01—Manufacture or treatment
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    • H10D30/022—Manufacture or treatment of FETs having insulated gates [IGFET] having lightly-doped source or drain extensions selectively formed at the sides of the gates
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    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
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    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10P32/1408—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers
    • H10P32/1414—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers the applied layer being silicon, silicide or SIPOS, e.g. polysilicon or porous silicon
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    • H10P32/17—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material
    • H10P32/171—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material being group IV material

Definitions

  • the invention relates to a method for producing an integrated component formed on a semiconductor substrate with a plurality of electrode connections formed so as to protrude from the main surface of the substrate, to a method for producing electrical connections between individual circuit elements formed on or in a semiconductor substrate and on a semiconductor device with several towering electrode connections.
  • transistors in particular field effect transistors
  • they must have very low parasitic capacitances and impedances, since these limit the performance and usability of the entire transistor.
  • the parasitic capacitances and impedances in particular limit the switching speed and the maximum oscillation frequency and deteriorate the noise behavior. If a transistor is used within an integrated electronic circuit on or in a semiconductor substrate, the line system connecting the individual components of the circuit also plays a major role in the switching speed of the circuit and the lowest possible resistance of the line system is important for one high power yield and therefore also necessary for an increase in speed.
  • the resistance is reduced by lithographic and physical see effects ("narrow line effects") drastically increased, especially if conventional silicidation of gate electrodes is used to make contact with them, since here the little material is reduced even further.
  • the conventional structures, in particular the gate lengths and the associated further dimensions are accompanied by the need to reduce the vertical dimensioning of the structures in order to keep short channel effects within limits.
  • the contacting of such flat electrode connections also requires an enormous technical effort in structuring.
  • the silicidation also consumes a considerable part of the highly doped regions of the flat electrode connections, which negatively influences the functionality and the physical parameters.
  • the contact resistances are increased considerably.
  • the parasitic capacitances are considerably increased by the spatial proximity between the individual electrodes.
  • V or prisone structures are characterized in that they require a multitude of individual processing steps, wherein a time- and cost-saving simultaneous production of all the electrode terminals and the electrical connections between the individual circuit elements is not possible.
  • Transistor structures with a sufficiently low contact resistance at the source, drain and gate contacts and a ner correspondingly low parasitic capacitance between the terminals and the substrate.
  • the object of the invention is to provide an integrated component and a method for its production, which avoids the disadvantages mentioned above and in particular increases the yield in production while saving mask steps in the production process and thereby reduces production costs and saves time. Furthermore, it is an object of the invention to provide a production method for electrical connections between individual circuit learners formed on or in a semiconductor substrate, which reduces the process steps necessary for this to a minimum, the conductivity of the electrical connections being maximized.
  • an integrated component formed on a semiconductor substrate with a plurality of electrode connections designed to protrude from the main surface of the substrate is produced by means of the following method steps:
  • Main surface of the semiconductor substrate and / or on the insulation cover layer and - Simultaneous formation of the raised electrode connections protruding from the main surface by removing the electrode connection layer, in particular by an etching process, in areas adjacent to the electrode connections to be created and / or by removing the insulation cover layer in areas adjacent to the electrode connection to be created.
  • the invention proposes to produce all electrode connections of the integrated semiconductor component simultaneously on the main surface of the substrate from an electrode connection layer.
  • the advantage of this procedure is that the so-called self-aligning ("self-aligned") technology is opened by the simultaneous production of the electrode connections, which is very advantageous particularly in the case of dimensions of the structures close to the resolution limit.
  • the simultaneous production otherwise results in non-simultaneous production usual masking and etching or structuring steps are additionally saved.
  • the semiconductor component is produced with further interconnects connecting integrated components formed on or in the semiconductor substrate.
  • the conductor tracks and electrical connections are likewise produced using self-adjusting technology or are not produced in steps which have to be carried out separately and which require separate masking steps.
  • the conductor tracks are produced from the electrode connection layer, the electrode connection layer being removed in regions adjoining the conductor tracks to be created, in particular by an etching process.
  • V on advantage is directly formed on the substrate and / or in part on the insulating cover layer, a first and / or a third electrode terminal.
  • a second electrode connection is formed completely on the insulation cover layer. This enables a gate contact which is electrically insulated from the substrate.
  • At least one doped region lying inside the semiconductor substrate is advantageously formed on the semiconductor substrate or on the insulation cover layer. This makes a field effect zone possible, for example, which enables the construction of a diode or a transistor. It is also possible to produce a substrate connection with an improved transition contact.
  • the doped region is produced by diffusion of a doping material through the insulation layer and / or out of this into the semiconductor substrate.
  • the doped region can be produced in a particularly simple and locally limited manner.
  • a further advantageous method step provides that at least a first and a second electrode connection are at least partially produced on the insulation layer, with an intermediate region between the two
  • Electrode connections, the electrode connection layer and the insulation cover layer over the insulation layer are removed.
  • the doped region is advantageously produced in the intermediate region under the insulation layer.
  • V or the production of the doped region are according to a further preferred process step side insulation layers at the side surfaces of the at least one electron trodenan gleiches prepared in such a way that the Eindiffu- sion of the doping material into the at least one electrode terminal is avoided.
  • At least three electrode connections are preferably produced, a doped region being produced under each of the insulation layer in the semiconductor substrate between two of the three electrode connections. This enables a structure for producing a field effect transistor.
  • a further advantageous method step provides in the areas in which the electrode connections are formed directly on the substrate, dopants from the electrode connections into diffusion areas of the substrate for better contacting of the electrode connections with the substrate and / or the doped area, in particular through a tempering process ("annealing"). This ensures better electrical contact of the electrode connections with the doped region and / or the substrate.
  • a preferred and advantageous embodiment provides that the electrode connection layer and / or at least one of the electrode connections and / or at least one conductor track is partially or completely over at least one shallow trench isolation formed in the semiconductor substrate (“shalow-trench isolation”) ”) is formed. As a result, parasitic capacitances can be reduced further.
  • the method according to the invention advantageously produces a field effect transistor with at least one source, a gate and a drain connection and / or a substrate connection.
  • a preferred embodiment provides that a filling is applied on the substrate and / or the insulation layer and between the electrode connections and / or the conductor tracks in such a way that a planarized, flat surface is created which is in contact with the side of the electrode connections and / or the conductor tracks closes.
  • oxide and / or boron-phosphorus-silicate glass is advantageously used for the fillings.
  • At least one of the electrode connections and / or the conductor tracks is / are removed up to a predetermined height - in particular into the previously planarized surface.
  • the depression formed by the removal of the electrode connection (s) or the conductor track (s) between the fillings previously adjacent to these is advantageously filled with a conductor layer made of a highly conductive material.
  • titanium and / or tungsten and / or aluminum and / or tantalum and / or copper and / or gold and / or platinum and / or a combination thereof is used as a highly conductive material.
  • silicidation of the highly conductive material with the underlying electrode connection or the conductor track or the electrode connection layer is produced conductive material with the underlying electrode connection further improved.
  • the depression is filled with the highly conductive material forming facing away from the main surface of the substrate S eiten Description of the electrode terminal or the conductor track and / or the side facing the recess side surfaces of the A uffüllung or the side face insulating layers with egg ner contact layer be covered.
  • a particularly preferred embodiment provides that the filling with the highly conductive material forms a conductor layer (“local interconnect system”) with which individual integrated components formed on or in the semiconductor substrate are connected to one another Mask / manufacturing step with the electrode connections, the connection / line layer for the electrical connection of the individual electronic components of an integrated semiconductor circuit are produced on a common substrate in a so-called “self-alinging” technique (self-adjusting). Masking and structuring steps that are otherwise necessary for this purpose are omitted.
  • Another aspect of the invention relates to a method for producing electrical connections between individual circuit elements formed on or in a semiconductor substrate, with the method steps:
  • the semiconductor material lying under the conductor channels is, with the conductive material, subjected to a preferred process step by tempering (“annually ling ”) silicidized. This enables improved contacting.
  • An equally preferred step of the method provides that one or more layers are applied for better contacting before the conductor channels are filled with the highly conductive material on the semiconductor material lying under the conductor channels and / or the side surfaces of the side surface insulation and / or the side surfaces.
  • An equally advantageous aspect of the invention relates to a semiconductor component with a semiconductor substrate and a plurality of electrode connections formed so as to protrude from the main surface of the substrate, an insulation layer which at least partially covering the latter being formed on the main surface of the semiconductor substrate, which insulation layer at least partially with an Insulation cover layer is covered, and at least one of the electrode connections is completely formed on the insulation layer or the insulation cover layer and the further electrode connections are at least partially formed on the insulation layer or the insulation cover layer.
  • the electrode connections are advantageously made of the same material and in the same vertical dimensions (height above the substrate). This provides a uniform surface and the possibility of using so-called self-aligning structures (“self-aligned”).
  • a preferred embodiment of the invention provides that the electrode connections are made from one and the same electrode connection layer, in particular by an etching structuring step. This ensures that the electrode connections are the same in their vertical dimensions and physical properties.
  • a highly doped region advantageously lies in the substrate under at least one of the electrode connections. Such a highly doped region makes it possible to contact the substrate and / or an area thereof.
  • An advantageous embodiment of the invention provides that a doped region lies in the substrate under at least one region lying between the electrode connections.
  • the semiconductor component is a field effect transistor.
  • a highly conductive material is advantageously applied to a first and / or a second and / or a third electrode connection. This makes it possible to implement metallic contacts and conductor tracks.
  • An advantageous embodiment of the invention therefore provides that various semiconductor components formed on the same substrate are electrically connected to one another by means of the highly conductive material.
  • the highly conductive material is connected to the underlying material of the electrode connections by a silicidation.
  • Figure 1 is a schematic cross-sectional view through a substrate with shallow trench insulation and layers applied thereon;
  • FIG. 2 shows a schematic cross-sectional representation through a substrate with layers applied thereon after a structuring step
  • FIG. 3 shows a schematic cross-sectional representation through a substrate with layers applied thereon and an electrode connection layer
  • FIG. 4 shows a schematic cross-sectional representation through a substrate with electrode connections applied thereon, which were produced from the layers by a structuring step;
  • FIG. 5 shows a schematic cross-sectional representation through a substrate with electrode connections with side insulation layers applied thereon;
  • FIG. 6 shows a schematic cross-sectional representation through a substrate with electrode connections applied thereon and highly doped regions below the electrode connections;
  • FIG. 7 shows a schematic cross-sectional representation through a substrate with planarized electrode connections applied thereon and fillings between the electrode connections;
  • FIG. 8 shows a schematic cross-sectional illustration through a substrate with electrode connections applied thereon and depressions filled with a conductor layer
  • FIG. 9 shows a schematic cross-sectional representation through a substrate with planarized electrode connections with a conductor layer applied thereon;
  • FIG. 10 shows a schematic cross-sectional representation through a substrate with planarized electrode connections applied thereon with a conductor layer and a substrate connection;
  • FIG. 11 shows a schematic cross-sectional representation through a substrate with planarized electrode connections applied thereon with a conductor layer and a conductor track.
  • FIGS. 1 to 11 show the method according to the invention for producing an integrated semiconductor component according to the invention or a substrate connection and a conductor track.
  • the designations in FIGS. 1 to 11 apply analogously to the same or equivalent parts.
  • FIG. 1 shows a semiconductor substrate 1 with shallow trench insulation 41 and 42 already produced therein and with an insulation layer 3 formed thereon and on the main surface 11 of the semiconductor substrate 1 and with that on the insulation layer 3, the insulation cover layer 3a is formed by a thin (gate) oxide layer, the insulation cover layer 3a is formed by a thin polysilicon layer, the shallow trench insulation is not always necessary and is used instead of the field oxide which is otherwise customary here.
  • the insulation layer 3 and the insulation cover layer 3a were structured by a first lithography and etching step, as a result of which the substrate 1 on the surface 11 is accessible in small areas. Since the electrode connections are made from the electrode connection layer 2 in the further process steps, the polysilicon layer forming the electrode connection layer 2 must already be highly doped in situ or after its application in a further step, as in FIG Figure 3 shown, are doped by means of a diffusion A of suitable doping material.
  • the electrode connection layer 2 is in this case grown or deposited on the surface of the trench insulation 41 and 42 of the substrate 1 and the insulation cover layer 3a.
  • the electrode connection layer 2 and the insulation cover layer 3a are structured, as a result of which the electrode connections 21, 22 and 23 are formed.
  • the first (source) electrode connection 21 is largely formed on the first flat trench insulation 41 and to a lesser extent on the accessible contact surface 81 of the substrate 1 and on the insulation cover layer 21a.
  • the second (gate) electrode connection 22 is electrically insulated from the substrate since it is completely formed on the insulation layer 3 or the insulation cover layer 22a.
  • the third (drain) electrode connection 23 is again largely formed on a flat trench insulation 42 and partly on a contact surface 82 exposing the substrate 1 and the insulation cover layer 23a.
  • the source and drain electrode connections 21 and 23 are therefore only partially in electrical contact with the substrate on the partial surfaces 81 and 82. Because the dimensions of the electrode connections are larger than the contact points 81 and 82 with the substrate, the contact resistances are lower.
  • side insulation layers 611 to 632 are produced by reoxidation on the side surfaces of the electrode connections 21, 22 and 23. This protects the electrode connections from the next process steps and in particular prevents unwanted doping.
  • the doped regions LDD1 and LDD2 in the semiconductor substrate 1 necessary for a field effect transistor are produced by means of suitable dopants LDD by implantation and by a suitable tempering process (“annealing”).
  • the dopants LDD are incorporated into the semiconductor substrate 1 diffuses into it (through the insulation layer 3), as a result of which the doped regions LDD1 and LDD2 shown arise directly under the exposed regions 3al and 3a2 of the insulation layer 3.
  • the diffusion of highly doped dopants which has already occurred from the electrode connections 21 and 23 into the substrate, is completed, as a result of which the highly doped (contact) regions HDD1 and HDD2 are formed in the substrate 1.
  • the highly doped (contact) areas HDD1 and HDD2 serve to achieve an improved electrical transition or contacting of the doped areas LDD1 and LDD2.
  • the remaining bumps and depressions between the electrode connections are filled with fillings 41 to 74 (FIG. 7).
  • Boron-phosphorus-silicate glass for example, can be used for this.
  • the surface can also be smoothed using a chemical-mechanical polishing process. Since the structure applied to and in the semiconductor substrate 1 is completely planarized at this stage, a standard silicidation process for producing the contacts or the conductor tracks can be carried out without further ado. The metal required for this could simply be deposited and, in a suitable tempering process (“annealing”), cause the silicidation on the electrode connections 21, 22 and 23. The remaining metal which did not react with the semiconductor material could then be easily removed in a suitable etching process become.
  • annealing suitable tempering process
  • FIG. 8 Another approach for producing the contacts or the conductor tracks is shown in FIG. 8.
  • the electrode connections 21 to 23 consisting of polysilicon were first removed to a predetermined height by means of a suitable etching process, for example a reactive ion etching process.
  • a suitable etching process for example a reactive ion etching process.
  • An etching gas mixture based on bromine can be used for the reactive ion etching process, since this results in a good selectivity of the etching process with respect to the electrode connections.
  • the conductor layer 10 can suitably consist of tungsten and fills the depressions and interconnect channels created by the removal of the electrode connections 21 to 23.
  • Tungsten nitride compounds or layers of titanium, titanium nitride and tungsten or instead of tungsten aluminum or copper in combination with tantalum instead of titanium are also conceivable here.
  • FIG. 9 shows the result of a further planarization process, preferably again a chemical-mechanical polishing process, as a result of which the surface 111 of the structure is smoothed.
  • the applied metal layer (10, 101 to 103) is removed up to the level of the surfaces 713 to 743 of the fillings 71 to 74 facing away from the substrate. This results in a very well conductive conductor layer made of metal in the structure, the surface 111 being uniform and is flat.
  • a hydrogen peroxide solution is preferably used for the chemical-mechanical polishing process, since it advantageously does not contain any undesired impurities (elements) that are used, for example, in the standard iron nitrate solutions. Their iron components undesirably diffuse into the crystalline silicon (substrate, connections) in the form of iron ions and act there as disruptive recombination centers.
  • the structure is ready to carry out further processes on the contacts, which can be carried out by high-resolution lithography, since no bumps hinder the focusing.
  • the completely planarized surface of the structure finally obtained by the method of the invention can in turn be easily used to form further layers.
  • multi-layer structures can be produced in a simple manner or can be borrowed for the first time.
  • FIG. 10 again shows a cross section through a structure applied and introduced on a semiconductor substrate 1, a substrate connection additionally being shown, which is produced simultaneously with the electrode connections 21, 22 and 23, and a highly doped region for improving the substrate contact HDD3 has under its electrode connection 26 and conductor layer 106 located thereon.
  • the heavily doped region HDD3 is in turn produced by a diffusion of doping material from the electrode 26.
  • FIG. 11 shows a cross-section, likewise chosen by way of example, through a structure produced by the method according to the invention, with conductor tracks 104 and 105 or 24 and 25 connecting individual components, which are likewise formed on flat trench insulation 41 and 42, being shown.

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung eines auf einem Halbleiter-Substrat (1) ausgebildeten integrierten Bauelements mit mehreren gegenüber der Hauptoberfläche (11) des Substrats aufgragend ausgebildeten Elektrodenanschlüssen (21, 22, 23, 26), wobei die Elektrodenanschlüsse (21, 22, 23, 26) gleichzeitig durch Entfernen der Elektrodenanschluss-Schicht (2) und/oder der Isolationsdeckschicht (3a) in an die Elektrodenanschlüsse (21, 22, 23, 26) angrenzenden Bereichen (3a1, 3a2) ausgebildet werden. Weiterhin betrifft die Erfindung ein Verfahren zur Herstellung von elektrischen Verbindungen (24, 25, 101 bis 106) zwischen einzelnen auf bzw. in einem Halbleiter-Substrat (1) ausgebildeten Schaltungselementen (21, 22, 23, 26, LDD1, LDD2, HDD1 bis HDD3), wobei Leiterbahnkanälen in die planarisierte Fläche (111, 112) aus Schaltungselementen (LLD1, LDD2, HDD1 bis HDD3, 21, 22, 23, 26) und Füllmaterial (70 bis 75) hinein gefertigt werden, und die Leiterbahnkanäle mit einem gut leitenden material (10, 101 bis 106) aufgefüllt werden. Ferner betrifft die Erfindung ein Halbleiterbauelement mit mehreren aufragend ausgebildeten Elektrodenanschlüssen.

Description

Beschreibung
VERFAHREN ZUR HERSTELLUNG VON ELEKTRISCHEN VERBINDUNGEN ZWISCHEN EINZELNEN SCHALTUNGSELEMENTEN
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines auf einem Halbleiter-Substrat ausgebildeten integrierten Bauelements mit mehreren gegenüber der Hauptoberfläche des Substrats aufragend ausgebildeten Elektrodenanschlüssen, auf ein Verfahren zur Herstellung von elektrischen Verbindungen zwischen einzelnen auf beziehungsweise in einem Halbleiter-Substrat ausgebildeten Schaltungselementen und auf ein Halbleiterbauelement mit mehreren aufragend ausgebildeten Elektrodenanschlüssen.
Damit Transistoren, insbesondere Feldeffekttransistoren, auch in einem sehr hohen Frequenzbereich, namentlich einige Gigahertz, arbeiten können, müssen sie sehr niedrige parasitäre Kapazitäten und Impedanzen aufweisen, da diese die Leistungsfähigkeit und Brauchbarkeit des gesamten Transistors begrenzen. So begrenzen die parasitären Kapazitäten und Impedanzen insbesondere die Schaltgeschwindigkeit und die maximale Oszillationsfrequenz und Verschlechtern das Rauschverhalten. Kommt ein Transistor innerhalb einer integrierten elektronischen Schaltung auf bzw. in einem Halbleiter-Substrat zum Einsatz, so spielt auch das die einzelnen Komponenten der Schaltung verbindende Leitungssystem eine große Rolle bei der Schaltgeschwindigkeit der Schaltung und ein möglichst gerin- ger Widerstand des Leitungssystems ist für eine hohe Leistungsausbeute und damit auch für eine Geschwindigkeitserhöhung notwendig.
Durch die bloße Reduzierung der Dimensionen der bisher be- kannten Transistor-Strukturen, beispielsweise Reduktion der Gate-Länge eines Feldeffekttransistors auf etwa 100 Nanome- ter, wird der Widerstand durch lithografische und physikali- sehe Effekte („narrow line effects") drastisch erhöht, insbesondere sofern man herkömmliche Silizidierung von Gate- Elektroden zur Kontaktierung derselben heranzieht, da hier das wenige Material noch weiter reduziert wird. Bei einer Verkleinerung der herkömmlichen Strukturen, insbesondere der Gate-Längen und den damit zusammenhängenden weiteren Dimensionen geht auch die Notwendigkeit der Reduzierung der vertikalen Dimensionierung der Strukturen einher, um Kurzkanaleffekte („short Channel effects") in Grenzen zu halten. Die Kontaktierung derart flacher Elektrodenanschlusse benötigt zudem einen enormen technischen Aufwand in der Strukturierung. Durch die Silizidation wird zudem ein beträchtlicher Teil der hoch dotierten Regionen der flachen Elektrodenanschlüsse verbraucht, wodurch die Funktionalität und die phy- sikalischen Parameter negativ beeinflusst werden. Namentlich werden auch hier wieder die Kontaktwiderstände erheblich erhöht. Bewegt man sich in Dimensionierungsgrößen unterhalb eines Mikrons, so stellen die Kurzkanaleffekte als Brücken oder Durchschlagszonen und die Verringerung der Transistorelektro- nen („hot electrons") die größten Hindernisse dar. Ein Mittel diesem zu begegnen, ist die Substratdotierung zu erhöhen, was wiederum in einer Erhöhung der Anschluss-Kapazität einen nachteiligen Effekt erzielt.
Die parasitären Kapazitäten werden durch die räumliche Nähe zwischen den einzelnen Elektroden erheblich erhöht.
Für die Erzielung derart kleiner Strukturen ist eine technisch sehr aufwendige und sehr teuere Lithografie notwendig, um die kleinen Strukturen realisieren zu können.
Aus der JP-A 07-324 749 ist ein Halbleiter-Bauelement und ein Verfahren zu seiner Herstellung bekannt geworden, bei dem eine Hilfsstruktur zur Anwendung kommt, die als Isolierungs- schicht zur Reduktion der Anschluss-Kapazität dient. Allerdings ist bei dieser Vorgehensweise keine Reduktion der parasitären Kapazitäten zwischen den einzelnen Elektroden möglich und so ist folglich auch nicht aufgezeigt, wie dem Problem der hohen Widerstände der Elektrodenanschlusse begegnet werden kann, Sorge getragen.
Vorbekannte Strukturen zeichnen sich dadurch aus, dass sie eine Vielzahl einzelner Herstellungsschritte benötigen, wobei eine zeit- und kostensparende gleichzeitige Herstellung aller Elektrodenanschlüsse und der elektrischen Verbindungen zwischen den einzelnen Schaltungselementen nicht ermöglicht wird.
Aus Widmann et al . , „Technologie hochintegrierter Schaltungen", 2. Auflage, Springer Verlag ist ein Feldeffekttransistor vorbekannt, bei dem noch die übliche Technik des Fel- doxids zur Isolierung verwendet wird, bei dem zur Herstellung der Leiter- und Kontaktschicht zusätzliche Masken und Verfahrensschritte notwendig sind.
Nach Alvares, „BiCMOS TECHNOLOGY AND APPLICATIONS", Kluwer Academic Publishers, ISBN 0-7923-9033-4 ist die Verwendung einer Titan-Nitridschicht zur lokalen Verdrahtung beschrieben. Jedoch sind auch hier zur Erstellung der lokalen Verdrahtung aufwendige Fotoentwicklungs- und Prozess-Schritte notwendig, wobei sich die relativ hochohmigen Schichten der Titan-Nitridschichten (15 Ohm/Square) nachteilig auswirken.
Somit sind der Anwendbarkeit der herkömmlichen Halbleitertechnik im SHF-Bereich, insbesondere im Bereich mehrerer Gigahertz, dadurch Grenzen gesetzt, dass durch die herkömmliche Technik der Herstellung von Elektrodenkontakten und elektrischen Verbindungen innerhalb der integrierten Schaltung durch die parasitären Kapazitäten und durch die technologiebedingten ohmschen Widerstände der Leitungen und Kontakte begrenzt.
Somit stellt sich das Hauptproblem in der Herstellung von
Transistorstrukturen mit einem hinreichend geringen Kontaktwiderstand an den Source-, Drain- und Gate-Kontakten und ei- ner entsprechend geringen parasitären Kapazität zwischen den Anschlüssen und dem Substrat dar.
Aufgabe der Erfindung ist es, ein integriertes Bauelement und ein Verfahren zu seiner Herstellung zur Verfügung zu stellen, das die oben genannten Nachteile vermeidet und unter Einsparung von Maskenschritten beim Herstellungsprozess insbesondere die Ausbeute bei der Produktion erhöht und die Produktionskosten hierdurch und durch die Zeitersparnis verringert. Weiterhin ist es Aufgabe der Erfindung ein Herstellungsverfahren für elektrische Verbindungen zwischen einzelnen auf beziehungsweise in einem Halbleiter-Substrat ausgebildeten Schaltungselernen en zur Verfügung zu stellen, das die hierfür notwendigen Prozess-Schritte auf ein Minimum reduziert, wobei die Leitfähigkeit der elektrischen Verbindungen maximiert ist.
Die Lösung dieser Aufgabe erfolgt verfahrensmäßig mit den kennzeichnenden Merkmalen der Ansprüche 1 und 26 und vorrich- tungsmäßig mit den kennzeichnenden Merkmalen des Anspruchs 31.
Erfindungsgemäß ist vorgesehen, dass ein auf einem Halbleiter-Substrat ausgebildetes integriertes Bauelement mit mehre- ren gegenüber der Hauptoberfläche des Substrats aufragend ausgebildeten Elektrodenanschlüssen vermittels der folgenden Verfahrensschritte hergestellt wird:
- Ausbilden einer das Substrat wenigstens teilweise bedek- kenden Isolationsschicht auf der Hauptoberfläche des Halb- leiter-Substrats,
- Ausbilden einer Isolationsdeckschicht auf der Isolationsschicht,
- Teilweises entfernen der Isolationsschicht mit der darüber liegenden Isolationsdeckschicht, - Aufbringen einer Elektrodenanschluss-Schicht auf der
Hauptoberfläche des Halbleiter-Substrats und/oder auf der Isolationsdeckschicht, und - Gleichzeitiges Ausbilden der erhöhten, gegenüber der Hauptoberfläche aufragenden Elektrodenanschlüsse durch Entfernen der Elektrodenanschluss-Schicht, insbesondere durch einen Ätzvorgang, in an die zu schaffenden Elektro- denanschlüsse angrenzenden Bereichen und/oder durch Entfernen der Isolationsdeckschicht in an den zu schaffenden Elektrodenanschluss angrenzenden Bereichen.
Die Erfindung schlägt vor, alle Elektrodenanschlüsse des in- tegrierten Halbleiterbauelements gleichzeitig auf der Hauptoberfläche des Substrats aus einer Elektrodenanschluss-Schicht herzustellen. Der Vorteil dieser Vorgehensweise liegt darin, dass durch die gleichzeitige Herstellung der Elektrodenanschlüsse die sogenannte selbstjustierende („seif aligned") Technik eröffnet ist, was insbesondere bei Dimensionen der Strukturen nahe der Auflösungsgrenze sehr von Vorteil ist. Durch die gleichzeitige Herstellung werden sonst bei nichtsimultaner Herstellung übliche Masken- und Ätz- beziehungsweise Strukturierungs-Schritte zusätzlich eingespart.
Vorteilhafterweise wird gleichzeitig mit den Elektrodenanschlüssen das Halbleiterbauelement mit weiteren auf beziehungsweise in dem Halbleiter-Substrat ausgebildeten, integrierten Bauelementen verbindende Leiterbahnen hergestellt. Hierdurch werden wie die Elektrodenanschlüsse die Leiterbahnen und elektrischen Verbindungen in ebenfalls in selbstjustierender Technik hergestellt bzw. werden nicht in extra durchzuführenden Schritten, die eigene Maskenschritte erfordern, hergestellt.
Gemäß einer vorteilhaf en Ausgestaltung der Erfindung ist vorgesehen, dass die Leiterbahnen aus der Elektrodenanschluss-Schicht hergestellt werden, wobei die Elektrodenanschluss-Schicht in an die zu schaffenden Leiterbahnen angren- zenden Bereichen, insbesondere durch einen Ätzvorgang, entfernt wird. Von Vorteil wird ein erster und/oder ein dritter Elektrodenanschluss direkt auf dem Substrat und/oder zum Teil auf der Isolationsdeckschicht ausgebildet .
Gemäß einer besonders vorteilhaften und daher bevorzugten Ausgestaltung der Erfindung ist vorgesehen, dass ein zweiter Elektrodenanschluss vollständig auf der Isolationsdeckschicht ausgebildet wird. Hierdurch ist ein vom Substrat elektrisch isoliert ausgebildeter Gate-Kontakt ermöglicht.
Von Vorteil wird nach der Herstellung der Elektrodenanschlusse auf dem Halbleiter-Substrat bzw. auf der Isolationsdeckschicht wenigstens ein innerhalb des Halbleiter-Substrats liegender dotierter Bereich ausgebildet. Hierdurch wird bei- spielsweise eine Feldeffektzone möglich, was den Aufbau einer Diode oder eines Transistors ermöglicht. Ebenso gut ist auch eine Herstellung eines Substratanschlusses mit verbessertem Übergangskontakt ermöglicht.
Gemäß einer bevorzugten Ausgestaltung der Erfindung wird der dotierte Bereich durch eine Diffusion eines Dotierungs-Materials durch die Isolationsschicht und/oder aus dieser in das Halbleiter-Substrat hinein hergestellt. Hierdurch- kann der dotierte Bereich besonders einfach und lokal begrenzt herge- stellt werden.
Ein weiterer vorteilhafter Verfahrensschritt sieht vor, dass wenigstens ein erster und ein zweiter Elektrodenanschluss wenigstens teilweise auf der Isolationsschicht hergestellt wer- den, wobei in einem Zwischen-Bereich zwischen den beiden
Elektrodenanschlüssen die Elektrodenanschluss-Schicht und die Isolationsdeckschicht über der Isolationsschicht entfernt werden.
Der dotierter Bereich wird von Vorteil in dem Zwischen- Bereich unter der Isolationsschicht hergestellt. Vor dem Herstellen des dotierten Bereichs werden nach einem weiteren bevorzugten Verfahrensschritt Seitenisolierungsschichten an den Seitenflächen des wenigstens einen Elek- trodenanschlusses dergestalt hergestellt, dass die Eindiffu- sion des Dotierungs-Materials in den wenigstens einen Elektrodenanschluss vermieden wird.
Bevorzugterweise werden wenigstens drei Elektrodenanschlüsse hergestellt, wobei zwischen jeweils zwei der drei Elektroden- anschlüsse je ein dotierter Bereich unter der Isolations- schicht im Halbleiter-Substrat hergestellt wird. Hierdurch ist eine Struktur zur Herstellung eines Feldeffekttransistors ermöglicht.
Ein weiterer vorteilhafter Verfahrensschritt sieht vor, in den Bereichen in denen die Elektrodenanschlüsse direkt auf dem Substrat ausgebildet sind Dotierstoffe von den Elektrodenanschlüssen in Eindiffusionsbereiche des Substrats zur besseren Kontaktierung der Elektrodenanschlusse mit dem Sub- strat und/oder des dotierten Bereichs hinein diffundiert werden, insbesondere durch einen Temperierungsprozess („annea- ling") . Hierdurch ist ein besserer elektrischer Kontakt der Elektrodenanschlüsse mit dem dotierten Bereich und/oder dem Substrat gewährleistet.
Eine bevorzugte und vorteilhafte Ausgestaltung sieht vor, dass die Elektrodenanschluss-Schicht und/oder wenigstens einer der Elektrodenanschlüsse und/oder wenigstens eine Leiterbahn teilweise oder ganz über wenigstens einer in dem Halb- leiter-Substrat ausgebildeten flachen Grabenisolation („shal- low-trench isolation") ausgebildet wird. Hierdurch können parasitäre Kapazitäten weiter reduziert werden.
Von Vorteil wird durch das erfindungsgemäße Verfahren ein Feldeffekttransistor mit wenigstens einem Source- einem Gate- und einem Drain-Anschluss und/oder ein Substratanschluss hergestellt. Eine bevorzugte Ausgestaltung sieht vor, dass auf dem Substrat und/oder der Isolationsschicht und zwischen den Elek- trodenanschlüssen und/oder den Leiterbahnen eine Auffüllung dergestalt aufgebracht wird, dass eine planarisierte, ebene Oberfläche entsteht, die mit der dem Substrat abgewandten Seite der Elektrodenanschlusse und/oder der Leiterbahnen abschließt. Dem folgend wird von Vorteil für die Auffüllungen Oxid und/oder Bor-Phosphor-Silikatglas verwendet.
Gemäß eines besonders vorteilhaften und daher bevorzugten Verfahrensschritts wird/werden wenigstens einer der Elektrodenanschlüsse und/oder der Leiterbahnen bis zu einer vorbestimmten Höhe - insbesondere in die vorher planarisierte Oberfläche hinein - abgetragen.
Die sich durch das Abtragen des/der Elektrodenanschlusses bzw. der Leiterbahn (en) zwischen den vormals diesen angrenzenden Auffüllungen gebildete Vertiefung wird von Vorteil mit einer Leiterschicht aus einem gut leitenden Material ausgefüllt. Dem folgend wird nach einer weiteren vorteilhaften Ausgestaltung der Erfindung als gut leitendes Material Titan und/oder Wolfram und/oder Aluminium und/oder Tantal und/oder Kupfer und/oder Gold und/oder Platin und/oder eine Kombinati- on derselben verwendet.
Bevorzugterweise wird nach dem Auffüllen der Vertiefung mit dem gut leitenden Material durch eine Temperierung („annea- ling") eine Silizidierung des gut leitenden Materials mit dem darunter liegendem Elektrodenanschluss oder der Leiterbahn bzw. der Elektrodenanschluss-Schicht hergestellt. Hierdurch wird die Kontaktierung des gut leitenden Materials mit dem darunter liegenden Elektrodenanschluss weiter verbessert.
Zur weiteren Verbesserung des Kontakts ist nach einer weiteren Ausgestaltung des Verfahrens vorgesehen, dass vor dem Auffüllen mit dem gut leitenden Material die die Vertiefung bildende von der Hauptoberfläche des Substrats abgewandte Seitenfläche des Elektrodenanschlusses oder der Leiterbahn und/oder die der Vertiefung zugewandten Seitenflächen der Auffüllung oder der Seitenflächenisolationsschichten mit ei- ner Kontaktschicht bedeckt werden.
Eine besonders bevorzugte Ausgestaltung sieht vor, dass die Auffüllung mit dem gut leitenden Material eine Leiterschicht („local interconnect System") bildet, mit der einzelne inte- grierte auf bzw. in dem Halbleiter-Substrat ausgebildete Bauelemente miteinander verbunden werden. Hierdurch kann in einem Masken-/Herstellungsschritt mit den Elektrodenanschlüssen die Verbindungs-/LeitungsSchicht zur elektrischen Verbindung der einzelnen elektronischen Bauelemente einer integrierten Halbleiterschaltung auf einem gemeinsamen Substrat in sog. „self-alinging"-Technik (selbstjustierend) hergestellt werden. Hierzu sonst notwendige Masken- und Strukturierungs- schritte entfallen.
Ein weiterer Aspekt der Erfindung betrifft ein Verfahren zur Herstellung von elektrischen Verbindungen zwischen einzelnen auf bzw. in einem Halbleiter-Substrat ausgebildeten Schaltungselementen, mit den Verfahrensschritten:
- Herstellen der einzelnen, zu verbindenden Schaltungsele- menten in bzw. auf dem Halbleitersubstrat,
Planarisieren der Schaltungselemente auf bzw. in dem Halbelitersubstrat (1) durch Auffüllen von Vertiefungen und Unebenheiten mit einem Füllmaterial,
- Fertigen von Leiterbahnkanälen in die planarisierte Fläche aus Schaltungselementen und Füllmaterial hinein, und
- Auffüllen der Leiterbahnkanäle mit einem gut leitenden Material .
Nach dem Auffüllen der Leiterbahnkanäle mit dem gut leitenden Material wird das unter den Leiterbahnkanälen liegende Halbleitermaterial mit dem leitenden Material nach einem bevorzugten Verfahrensschritt durch eine Temperierung („annea- ling") silizidiert. Hierdurch wird eine verbesserte Kontaktierung ermöglicht.
Ein ebenso bevorzugter Schritt des Verfahrens sieht vor, dass vor dem Auffüllen der Leiterbahnkanäle mit dem gut leitenden Material auf dem unter den Leiterbahnkanälen liegendem Halbleitermaterial und/oder den Seitenflächen der Seitenflächenisolation und/oder den Seitenflächen eine oder mehrere Schichten zur besseren Kontaktierung aufgebracht wird.
Ein ebenso vorteilhafter Aspekt der Erfindung betrifft ein Halbleiterbauelement mit einem Halbleiter-Substrat und mehreren gegenüber der Hauptoberfläche des Substrats aufragend ausgebildeten Elektrodenanschlüssen, wobei auf der Hauptober- fläche des Halbleiter-Substrats eine diese wenigstens teilweise bedeckende Isolationsschicht ausgebildet ist, welche Isolationsschicht wenigstens teilweise mit einer Isolationsdeckschicht bedeckt ist, und wenigstens einer der Elektrodenanschlüsse vollständig auf der Isolationsschicht bzw. der Isolationsdeckschicht ausgebildet ist und die weiteren Elektrodenanschlüsse wenigstens teilweise auf der Isolationsschicht bzw. der Isolationsdeckschicht ausgebildet sind.
Von Vorteil sind die Elektrodenanschlüsse aus dem selben Ma- terial und in gleichen vertikalen Dimensionen (Höhe über dem Substrat) ausgebildet. Hierdurch ist eine einheitliche Oberfläche gegeben und die Möglichkeit eröffnet sog. selbstjustierende Strukturierungen („seif aligned") zu verwenden.
Eine bevorzugte Ausgestaltung der Erfindung sieht vor, dass die Elektrodenanschlüsse aus ein und derselben Elektrodenanschluss-Schicht, insbesondere durch einen Ätz-Strukturie- rungs-Schritt, hergestellt sind. Hierdurch wird erreicht, dass die Elektrodenanschlüsse in ihren vertikalen Dimensionen und physikalischen Eigenschaften gleich sind. Vorteilhafterweise liegt in dem Substrat unter wenigstens einem der Elektrodenanschlüsse ein hochdotierter Bereich. Durch einen solchen hochdotierten Bereich ist die Kontaktierung des Substrats und/oder eines Bereichs desselben möglich.
Eine vorteilhafte Ausgestaltung der Erfindung sieht vor, dass in dem Substrat unter wenigstens einem zwischen den Elektrodenanschlüsse liegenden Bereich ein dotierter Bereich liegt. Dem folgend ist nach einer weiteren sehr vorteilhaften und daher bevorzugten Ausgestaltung der Erfindung vorgesehen, dass das Halbleiterbauelement ein Feldeffekttransistor ist.
Auf einem ersten und/oder einem zweiten und/oder einem dritten Elektrodenanschluss ist von Vorteil ein gut leitendes Ma- terial aufgebracht. Hierdurch lassen sich metallische Kontakte und Leiterbahnen realisieren.
Daher sieht eine vorteilhafte Ausgestaltung der Erfindung vor, dass vermittels des gut leitenden Materials verschiedene auf dem gleichen Substrat ausgebildete Halbleiterbauelemente miteinander elektrisch verbunden sind.
Zur Verbesserung des Kontakts ist nach einer bevorzugten Ausgestaltung der Erfindung vorgesehen, dass das gut leitende Material mit dem darunter liegenden Material der Elektrodenanschlusse durch eine Silizidierung verbunden ist.
Weitere Vorteile, Besonderheiten und zweckmäßige Weiterbildungen der Erfindung ergeben sich aus den weiteren Unteran- Sprüchen.
Nachfolgend wird die Erfindung anhand der Zeichnung weiter erläutert. Im Einzelnen zeigen die schematischen Darstellungen in: Figur 1 eine schematische Querschnittsdarstellung durch ein Substrat mit flachen Grabenisolationen und darauf aufgebrachten Schichten;
Figur 2 eine schematische Querschnittsdarstellung durch ein Substrat mit darauf aufgebrachten Schichten nach einem Strukturierungsschritt;
Figur 3 eine schematische Querschnittsdarstellung durch ein Substrat mit darauf aufgebrachten Schichten und einer Elektrodenanschluss-Schicht;
Figur 4 eine schematische Querschnittsdarstellung durch ein Substrat mit darauf aufgebrachten Elektrodenan- Schlüssen die aus den Schichten durch einen Strukturierungsschritt gefertigt wurden;
Figur 5 eine schematische Querschnittsdarstellung durch ein Substrat mit darauf aufgebrachten Elektrodenan- Schlüssen mit Seitenisolierungsschichten;
Figur 6 eine schematische Querschnittsdarstellung durch ein Substrat mit darauf aufgebrachten Elektrodenanschlüssen und hochdotierten Bereichen unterhalb der Elektrodenanschlüsse;
Figur 7 eine schematische Querschnittsdarstellung durch ein Substrat mit darauf aufgebrachten, planarisierten Elektrodenanschlüssen und Auffüllungen zwischen den Elektrodenanschlüssen;
Figur 8 eine schematische Querschnittsdarstellung durch ein Substrat mit darauf aufgebrachten Elektrodenanschlüssen und mit einer Leiterschicht ausgefüllten Vertiefungen; Figur 9 eine schematische Querschnittsdarstellung durch ein Substrat mit darauf aufgebrachten, planarisierten Elektrodenanschlüssen mit einer Leiterschicht;
Figur 10 eine schematische Querschnittsdarstellung durch ein Substrat mit darauf aufgebrachten, planarisierten Elektrodenanschlüssen mit einer Leiterschicht und einem Substratanschluss ; und
Figur 11 eine schematische Querschnittsdarstellung durch ein Substrat mit darauf aufgebrachten, planarisierten Elektrodenanschlüssen mit einer Leiterschicht und einer Leiterbahn.
In den Figuren 1 bis 11 ist das erfindungsgemäße Verfahren zur Herstellung eines erfindungsgemäßen integrierten Halblei- terauelements bzw. eines Substratanschlusses und einer Leiterbahn dargestellt. Die Bezeichnung in den Figuren 1 bis 11 gelten hierbei für gleiche oder gleichwirkende Teile analog.
Figur 1 zeigt ein Halbleiter-Substrat 1 mit darin bereits hergestellten flachen Grabenisolationen ( „shallow-trench iso- lations") 41 und 42 und mit einer auf diesen und auf der Hauptoberfläche 11 des Halbleiter-Substrats 1 ausgebildeten Isolationsschicht 3 und der auf der Isolationsschicht 3 ausgebildeten Isolationsdeckschicht 3a. Die Isolationsschicht 3 wird hierbei durch eine dünne (Gate-) Oxidschicht die Isolationsdeckschicht 3a durch eine dünne Polysilizium-Schicht gebildet. Die flachen Grabenisolationen sind nicht in jedem Fall erforderlich; sie werden anstelle des sonst hier üblichen Feldoxids verwendet .
In Figur 2 wurden die Isolationsschicht 3 und die Isolationsdeckschicht 3a durch einen ersten Lithografie- und Ätz- Schritt strukturiert, wodurch in kleinen Bereichen das Substrat 1 an der Oberfläche 11 zugänglich wird. Da in den weiteren Prozess-Schritten aus der Elektrodenanschluss-Schicht 2 die Elektrodenanschlusse gefertigt werden, muss die die Elektrodenanschluss-Schicht 2 bildende Polysili- ziu -Schicht bereits in Situ hoch dotiert sein oder nach de- ren Aufbringen in einem weiteren Schritt, wie in Figur 3 dargestellt, vermittels einer Diffusion A von geeignetem Dotierungsmaterial dotiert werden. Die Elektrodenanschluss-Schicht 2 wird hierbei auf der Oberfläche der Grabenisolationen 41 und 42 des Substrats 1 und der Isolationsdeckschicht 3a auf- gewachsen beziehungsweise abgeschieden.
Anschließend hieran wird wie in Figur 4 dargestellt eine Strukturierung der Elektrodenanschluss-Schicht 2 und der Isolationsdeckschicht 3a vorgenommen, wodurch die Elektrodenan- Schlüsse 21, 22 und 23 entstehen. Der erste (Source-) Elektrodenanschluss 21 ist größtenteils auf der ersten flachen Grabenisolation 41 und zum kleineren Teil auf der zugänglichen Kontakt-Fläche 81 des Substrats 1 und auf der Isolationsdeckschicht 21a ausgebildet. Der zweite (Gate-) Elektrodenan- schluss 22 ist elektrisch vom Substrat isoliert, da er vollständig auf der Isolationsschicht 3 beziehungsweise der Isolationsdeckschicht 22a ausgebildet ist. Der dritte (Drain-) - Elektrodenanschluss 23 ist wiederum größtenteils auf einer flachen Grabenisolation 42 und zum Teil auf einer das Sub- strat 1 freilegenden Kontakt-Fläche 82 und der Isolationsdeckschicht 23a ausgebildet. Die Source- und Drain-Elektrodenanschlüsse 21 und 23 stehen also nur zum Teil mit dem Substrat auf den Teilflächen 81 und 82 in elektrischem Kontakt. Dadurch, dass die Dimensionen der Elektrodenanschlusse größer sind als die Kontaktstellen 81 und 82 mit dem Substrat, sind die Kontaktwiderstände geringer.
In Figur 5 sind die nächsten Prozess-Schritte dargestellt. Zunächst werden durch eine Reoxidation an den Seitenflächen der Elektrodenanschlüsse 21, 22 und 23 Seitenisolations- schichten 611 bis 632 hergestellt. Hierdurch werden die Elektrodenanschlusse vor den nächsten Prozessschritten geschützt und insbesondere eine ungewollte Dotierung verhindert. Die Herstellung der für einen Feldeffekt-Transistor notwendigen dotierten Bereiche LDD1 und LDD2 im Halbleiter-Substrat 1 erfolgt vermittels geeigneter Dotierstoffe LDD durch Implanta- tion und durch einen geeigneten Temperierungsprozess („annea- ling"). Die Dotierstoffe LDD werden in das Halbleiter-Substrat 1 hinein diffundiert (durch die Isolationsschicht 3 hindurch) , wodurch die dargestellten dotierten Bereiche LDD1 und LDD2 direkt unter den freiliegenden Bereichen 3al und 3a2 der Isolationsschicht 3 entstehen.
In Figur 6 ist die bereits aus den Elektrodenanschlüssen 21 und 23 in das Substrat hinein erfolgte Diffusion von hochdotierten Dotierstoffen vollzogen, wodurch die dargestellten hochdotierten (Kontakt- )bereiche HDDl und HDD2 im Substrat 1 entstehen. Die hochdotierten (Kontakt- )bereiche HDDl und HDD2 dienen hierbei zur Erreichung eines verbesserten elektrischen Übergangs bzw. einer Kontaktierung der dotierten Bereiche LDD1 und LDD2.
Zur Planarisierung der Oberfläche 111 werden die restlichen Unebenheiten und Vertiefungen zwischen den Elektrodenan- schlüssen mit Auffüllungen 41 bis 74 aufgefüllt (Figur 7) . Hierzu kann beispielsweise Bor-Phosphor-Silikatglas Verwen- düng finden. Die Oberfläche kann hierbei vermittels eines chemisch-mechanischen Polierprozesses zusätzlich geglättet werden. Da in diesem Stadium die auf und in dem Halbleiter- Substrat 1 aufgebrachte Struktur völlig planarisiert ist, kann ein standardmäßiger Silizidationsprozess zur Herstellung der Kontakte beziehungsweise der Leiterbahnen ohne weiteres durchgeführt werden. Das hierzu notwendige Metall könnte einfach abgeschieden werden und in einem geeigneten Temperierungsprozess („annealing") die Silizidation auf den Elektrodenanschlüssen 21, 22 und 23 hervorrufen. Das übrig gebliebe- ne, nicht mit dem Halbleitermaterial reagierte Metall könnte danach in einem geeigneten Ätzprozess leicht entfernt werden. Ein weiterer Ansatz zur Herstellung der Kontakte beziehungsweise der Leiterbahnen ist in Figur 8 dargestellt. Hierbei wurden bereits zunächst vermittels eines geeigneten Ätzprozesses, beispielsweise eines reaktiven Ionen-Ätzprozesses die aus Polysilizium bestehenden Elektrodenanschlüsse 21 bis 23 bis zu einer vorbestimmten Höhe abgetragen. Für den reaktiven Ionen-Ätzprozess kann hierbei eine Ätzgas-Mischung auf Brom- basis Verwendung finden, da so eine gute Selektivität des Ätzprozesses bezüglich der Elektrodenanschlüsse erfolgt.
Nach geeigneter Säuberung der Oberflächen, beispielsweise durch eine Wasserstoff-Fluor-Verbindung, wird eine dünne Kontaktschicht 9, beispielsweise aus einer Titan-Nitridschicht abgeschieden und - wie in Figur 8 dargestellt - mit einer Leiterschicht 10 überzogen, die die Vertiefungen in der Oberfläche wieder füllt. Die Leiterschicht 10 kann hierbei geeigneterweise aus Wolfram bestehen und füllt die durch die Abtragung der Elektrodenanschlüsse 21 bis 23 entstandenen Vertiefungen und Leiterbahnkanäle. Denkbar sind hier auch Wolf- ramnitridverbindungen oder Schichten aus Titan, Titannitrid und Wolfram oder anstelle Wolfram Aluminium oder Kupfer in Verbindung mit Tantal anstelle von Titan.
Figur 9 zeigt das Ergebnis eines weiteren Planarisierungspro- zesses, bevorzugterweise wiederum eines chemisch-mechanischen Polierprozesses, wodurch die Oberfläche 111 der Struktur geglättet wird. Die aufgebrachte Metallschicht (10, 101 bis 103) wird hierzu bis auf Höhe der vom Substrat abgewandten Oberflächen 713 bis 743 der Auffüllungen 71 bis 74 abgetra- gen. Somit entsteht eine sehr gut leitende Leiterbahnschicht aus Metall in der Struktur, wobei die Oberfläche 111 einheitlich und eben ist.
Für den chemisch-mechanischen Polierprozess wird vorzugsweise eine Wasserstoffperoxyd-Lösung verwendet, da diese vorteilhafterweise keine unerwünschten Verunreinigungen (Elemente) enthält, die beispielsweise in den sonst standardmäßig ver- wendeten Eisennitratlösungen vorkommen. Deren Eisenbestandteile diffundieren in Form von Eisenionen unerwünschterweise in das kristalline Silizium (Substrat, Anschlüsse) ein und wirken dort als störende Rekombinationszentren. Nach dem Polierprozess ist die Struktur zur Durchführung weiterer Prozesse an den Kontakten bereit, welche durch hochauflösende Lithografie vorgenommen werden kann, da keine Unebenheiten die Fokussierung behindern.
Die nach dem Verfahren der Erfindung schließlich gewonnene völlig planarisierte Oberfläche der Struktur kann wiederum leicht zur Ausbildung von weiteren Schichten verwendet werden. Anders als bisher üblich sind so in einfacher Weise Mul- ti-Layer-Strukturen herstellbar beziehungsweise erstmals mög- lieh.
In Figur 10 ist nochmals ein Querschnitt durch eine auf einem Halbleitersubstrat 1 auf- und eingebrachte Struktur gezeigt, wobei zusätzlich ein Substratanschluss gezeigt ist, der si- multan mit den Elektrodenanschlüssen 21, 22 und 23 hergestellt wird, und zur Verbesserung der Substratkontaktierung einen hochdotierten Bereich HDD3 unter seinem Elektrodenanschluss 26 und darauf befindlichen Leiterschicht 106 aufweist. Der hochdotierte Bereich HDD3 wird wiederum durch eine Diffusion von Dotierungsmaterial aus der Elektrode 26 hergestellt.
Schließlich zeigt Figur 11 einen ebenso beispielhaft gewählten Querschnitt durch eine durch das erfindungsgemäße Verfah- ren hergestellte Struktur, wobei einzelne Bauelemente verbindende Leiterbahnen 104 und 105 beziehungsweise 24 und 25, die ebenfalls auf flachen Grabenisolationen 41 und 42 ausgebildet sind, dargestellt sind.

Claims

Patentansprüche
1. Verfahren zur Herstellung eines auf einem Halbleiter- Substrat (1) ausgebildeten integrierten Bauelements mit meh- reren gegenüber der Hauptoberfläche (11) des Substrats aufragend ausgebildeten Elektrodenanschlüssen (21, 22, 23, 26), mit den Verfahrensschritten:
- Ausbilden einer das Substrat wenigstens teilweise bedek- kenden Isolationsschicht (3) auf der Hauptoberfläche (11) des Halbleiter-Substrats (1) ,
- Ausbilden einer Isolationsdeckschicht (3a) auf der Isolationsschicht (3),
Teilweises entfernen der Isolationsschicht (3) mit der darüber liegenden Isolationsdeckschicht (3a) , - Aufbringen einer Elektrodenanschluss-Schicht (2) auf der
Hauptoberfläche (11) des Halbleiter-Substrats (1) und/oder auf der Isolationsdeckschicht (3a) , und Gleichzeitiges Ausbilden der erhöhten, gegenüber der Hauptoberfläche (11) aufragenden Elektrodenanschlüsse (21, 22, 23, 26) durch Entfernen der Elektrodenanschluss- Schicht (2), insbesondere durch einen Ätzvorgang, in an die zu schaffenden Elektrodenanschlüsse (21, 22, 23, 26) angrenzenden Bereichen und/oder durch Entfernen .der Isolationsdeckschicht (3a) in an den zu schaffenden Elektroden- anschluss angrenzenden Bereichen (3al, 3a2).
2. Verfahren nach Anspruch 1 , d a d u r c h g e k e n n z e i c h n e t, dass gleichzeitig mit den Elektrodenanschlüssen (21, 22, 23, 26) das Halbleiterbauelement mit weiteren auf bzw. in dem Halbleiter-Substrat (1) ausgebildeten, integrierten Bauelementen verbindende Leiterbahnen (24, 25) hergestellt werden.
3. Verfahren nach Anspruch 2 , d a d u r c h g e k e n n z e i c h n e t, dass die Leiterbahnen (24, 25) aus der Elektrodenanschluss- Schicht (2) hergestellt werden, wobei die Elektrodenan- schluss-Schicht (2) in an die zu schaffenden Leiterbahnen (24, 25) angrenzenden Bereichen, insbesondere durch einen Ätzvorgang, entfernt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, dass ein erster und/oder ein dritter Elektrodenanschluss (21, 23) direkt auf dem Substrat (1) und/oder zum Teil auf der Isolationsdeckschicht (3a, 21a, 23a) ausgebildet wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, dass ein zweiter Elektrodenanschluss (22) vollständig auf der Isolationsdeckschicht (22a) ausgebildet wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, dass nach der Herstellung der Elektrodenanschlusse (21, 22, 23, 26) auf dem Halbleiter-Substrat (1) bzw. auf der Isolati- onsdeckschicht (3a, 21a, 22a, 23a) wenigstens ein innerhalb des Halbleiter-Substrats (1) liegender dotierter Bereich (LDD1, LDD2) ausgebildet wird.
7. Verfahren nach Anspruch 6 , d a d u r c h g e k e n n z e i c h n e t, dass der dotierte Bereich (LDD1, LDD2) unterhalb der Isolationsschicht (3) und teilweise unter wenigstens einem Elektrodenanschluss (21, 22, 23, 26) ausgebildet wird.
8. Verfahren nach Anspruch 6 oder 7, d a d u r c h g e k e n n z e i c h n e t, dass der dotierte Bereich (LDD1) durch eine Diffusion eines Dotierungs-Materials (LDD) durch die Isolationsschicht (3) und/oder aus dieser in das Halbleiter-Substrat (1) hinein hergestellt wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t, dass wenigstens ein erster und ein zweiter Elektrodenanschluss (21 und 22) wenigstens teilweise auf der Isolationsschicht (3) hergestellt werden, wobei in einem Zwischen- Bereich (3al) zwischen den beiden Elektrodenanschlüssen (21 und 22) die Elektrodenanschluss-Schicht (2) und die Isolationsdeckschicht (3a) über der Isolationsschicht (3) entfernt werden.
10. Verfahren nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t, dass der dotierter Bereich (LDD1) in dem Zwischen-Bereich (3al) unter der Isolationsschicht (3) hergestellt wird.
11. Verfahren nach einem der Ansprüche 7 bis 10, d a d u r c h g e k e n n z e i c h n e t, dass vor dem Herstellen des dotierten Bereichs (LDD1) Sei- tenisolierungsschichten (611 bis 632) an den Seitenflächen des wenigstens einen Elektrodenanschlusses (21, 22, 23) hergestellt werden, sodass die Eindiffusion des Dotierungs- Materials (LDD) in den wenigstens einen Elektrodenanschluss (21, 22, 23) vermieden wird.
12. Verfahren nach einem der Ansprüche 1 bis 11, d a d u r c h g e k e n n z e i c h n e t, dass wenigstens drei Elektrodenanschlüsse (21, 22 und 23) hergestellt werden und dass zwischen jeweils zwei der drei Elektrodenanschlüsse (21, 22 und 23) je ein dotierter Bereich (LDD1 und LDD2 ) unter der Isolationsschicht (3) im Halbleiter-Substrat (1) hergestellt werden.
13. Verfahren nach einem der Ansprüche 1 bis 12 , d a d u r c h g e k e n n z e i c h n e t, dass in den Bereichen (81, 82, 83) in denen die Elektrodenanschlusse (21, 23, 26) direkt auf dem Substrat ausgebildet sind Dotierstoffe von den Elektrodenanschlüssen (21, 23, 26) in Eindiffusionsbereiche (HDDl, HDD2 , HDD3 ) des Substrats (1) zur besseren Kontaktierung der Elektrodenanschlüsse (21, 23, 26) mit dem Substrat und/oder des dotierten Bereichs (LDDl, LDD2) hinein diffundiert werden, insbesondere durch einen Temperierungsprozess ( „annealing" ) .
14. Verfahren nach einem der Ansprüche 1 bis 13, d a d u r c h g e k e n n z e i c h n e t, dass die Elektrodenanschluss-Schicht (2) und/oder wenigstens einer der Elektrodenanschlüsse (21, 23) und/oder wenigstens eine Leiterbahn (24, 25) teilweise oder ganz über wenigstens einer in dem Halbleiter-Substrat (1) ausgebildeten flachen Grabenisolation (41, 42, 43) ( „shallow-trench isolation") ausgebildet wird.
15. Verfahren nach Anspruch 1 bis 14, d a d u r c h g e k e n n z e i c h n e t, dass ein Feldeffekttransistor mit wenigstens einem Source- (21) einem Gate- (22) und einem Drain-Anschluss (23) und/oder ein Substratanschluss (26) hergestellt wird.
16. Verfahren nach einem der Ansprüche 1 bis 15, d a d u r c h g e k e n n z e i c h n e t, dass auf dem Substrat (1) und/oder der Isolationsschicht (3) und zwischen den Elektrodenanschlüssen (21 bis 23, 26) und/oder den Leiterbahnen (24, 25) eine Auffüllung (70 bis 75) dergestalt aufgebracht wird, dass eine planarisierte, ebene Oberfläche (111) entsteht, die mit der dem Substrat abgewandten Seite (112) der Elektrodenanschlusse (21 bis 23, 26) und/oder der Leiterbahnen (24, 25) abschließt.
17. Verfahren nach einem der Ansprüche 1 bis 16, d a d u r c h g e k e n n z e i c h n e t, dass wenigstens einer der Elektrodenanschlusse (21, 22, 23, 26) und/oder der Leiterbahnen (24, 25) bis zu einer vorbestimmten Höhe abgetragen werden.
18. Verfahren nach Anspruch 17, d a d u r c h g e k e n n z e i c h n e , dass die sich durch das Abtragen des/der Elektrodenanschlus- ses (21, 22, 23, 26) bzw. der Leiterbahn (en) (24, 25) zwi- sehen den vormals diesen angrenzenden Auffüllungen (70 bis 75) gebildete Vertiefung mit einer Leiterschicht (101 bis 106) aus einem gut leitenden Material (10) ausgefüllt wird.
19. Verfahren nach einem der Ansprüche 18, d a d u r c h g e k e n n z e i c h n e t, dass nach dem Auffüllen der Vertiefung mit dem gut leitenden Material (10) durch eine Temperierung ( „annealing" ) eine Si- lizidierung des gut leitenden Materials (10) mit dem darunter liegendem Elektrodenanschluss (21, 22, 23, 26) oder der Lei- terbahn (24, 25) bzw. der Elektrodenanschluss-Schicht (2) hergestellt wird.
20. Verfahren nach Anspruch 18 oder 19, d a d u r c h g e k e n n z e i c h n e t, dass vor dem Auffüllen mit dem gut leitenden Material (102 bis 106) die die Vertiefung bildende von der Hauptoberfläche (11) des Substrats (1) abgewandte Seitenfläche (213, 223, 233) des Elektrodenanschlusses (21, 22, 23, 26) oder der Leiterbahn (24, 25) und/oder die der Vertiefung zugewandten Sei- tenflachen der Auffüllung (70 bis 75) oder der Seitenfläche- nisolationsschichten (611 bis 632) mit einer Kontaktschicht (9) bedeckt werden.
21. Verfahren nach einem der Ansprüche 18 bis 20, d a d u r c h g e k e n n z e i c h n e t, dass die Auffüllung mit dem gut leitenden Material eine Leiterschicht („local interconnect System") bildet, mit der einzelne integrierte auf bzw. in dem Halbleiter-Substrat (1) ausgebildete Bauelemente miteinander verbunden werden.
22. Verfahren nach einem der Ansprüche 1 bis 21, d a d u r c h g e k e n n z e i c h n e , dass die Oberfläche (111) des auf dem Substrat (1) ausgebildeten integrierten Bauelements bzw. Bauelementen und der Auf- füllungen (70 bis 75) vermittels eines chemisch-mechanischen Polierprozesses poliert wird.
23. Verfahren nach Anspruch 22, d a d u r c h g e k e n n z e i c h n e t, dass für den chemisch-mechanischen Polierprozesses ein Was- serstoffperoxyd enthaltendendes Schleif/Poliermittel verwendet wird.
24. Verfahren nach einem der Ansprüche 16 bis 23, d a d u r c h g e k e n n z e i c h n e t, dass für die Auffüllungen (70 bis 74) Oxid und/oder Bor- Phosphor-Silikatglas verwendet wird.
25. Verfahren nach einem der Ansprüche 18 bis 24, d a d u r c h g e k e n n z e i c h n e t, dass als gut leitendes Material (10) Titan und/oder Wolfram und/oder Aluminium und/oder Tantal und/oder Kupfer und/oder Gold und/oder Platin und/oder eine Kombination derselben verwendet wird.
26. Verfahren zur Herstellung von elektrischen Verbindungen (24, 25, 101 bis 106) zwischen einzelnen auf bzw. in einem
Halbleiter-Substrat (1) ausgebildeten Schaltungselementen (21, 22, 23, 26, LDD1 , LDD2 , HDDl bis HDD3 ) , g e k e n n z e i c h n e t durch die Verfahrensschritte: - Herstellen der einzelnen, zu verbindenden Schaltungselementen in (LDD1, LDD2 , HDDl bis HDD3 ) bzw. auf (21, 22, 23, 26) dem Halbleitersubstrat (1),
Planarisieren der Schaltungselemente auf bzw. in dem Hal- belitersubstrat (1) durch Auffüllen von Vertiefungen und Unebenheiten mit einem Füllmaterial (70 bis 75) , Fertigen von Leiterbahnkanälen in die planarisierte Fläche (111, 112) aus Schaltungselementen (LDD1, LDD2 , HDDl bis HDD3, 21, 22, 23, 26) und Füllmaterial (70 bis 75) hinein, und - Auffüllen der Leiterbahnkanäle mit einem gut leitenden Material (10, 101 bis 106) .
27. Verfahren nach Anspruch 26, d a d u r c h g e k e n n z e i c h n e t, dass nach dem Auffüllen der Leiterbahnkanäle mit dem gut leitenden Material (10, 101 bis 106) das unter den Leiterbahnkanälen liegende Halbleitermaterial (2, 21 bis 26) mit dem leitenden Material (10, 101 bis 106) durch eine Temperierung ( „annealing" ) silizidiert wird.
28. Verfahren nach Anspruch 26 oder 27, d a d u r c h g e k e n n z e i c h n e t, dass vor dem Auffüllen der Leiterbahnkanäle mit dem gut leitenden Material (10, 101 bis 106) auf dem unter den Leiter- bahnkanälen liegendem Halbleitermaterial (2, 21 bis 26) und/oder den Seitenflächen der Seitenflächenisolation (611 bis 632) und/oder den Seitenflächen (211 bis 232) eine oder mehrere Schichten (9) zur besseren Kontaktierung aufgebracht wird.
29. Verfahren nach Anspruch 28, d a d u r c h g e k e n n z e i c h n e t, dass die Schicht (en) (9) zur Verbesserung der Kontaktierung aus einer Kontaktschicht und/oder einer Barrierenschicht zur Verhinderung von Metalldiffusion in das Halbleitermaterial (2) bestehen.
30. Verfahren nach einem der vorherigen Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass als gut leitendes Material (10, 101 bis 106) Titan uns/oder Wolfram und/oder Aluminium und/oder Tantal und/oder Kupfer und/oder Gold und/oder Platin verwendet wird.
31. Halbleiterbauelement mit einem Halbleiter-Substrat (1) und mehreren gegenüber der Hauptoberfläche (11) des Substrats aufragend ausgebildeten Elektrodenanschlüssen (21, 22, 23), d a d u r c h g e k e n n z e i c h n e t, dass auf der Hauptoberfläche (11) des Halbleiter-Substrats (1) eine diese wenigstens teilweise bedeckende Isolationsschicht (3) ausgebildet ist, wobei die Isolationsschicht (3) wenigstens teilweise mit einer Isolationsdeckschicht (3a, 21a, 22a, 23a) bedeckt ist, und wenigstens einer der Elektrodenanschlüsse (22) vollständig auf der Isolationsschicht bzw. der Isolationsdeckschicht ausgebildet ist und die weiteren Elektrodenanschlüsse (21, 23) wenigstens teilweise auf der Isolationsschicht bzw. der Isolationsdeckschicht ausgebildet sind.
32. Halbleiterbauelement nach Anspruch 31, d a d u r c h g e k e n n z e i c h n e t, dass die Elektrodenanschlüsse (21, 22, 23) aus dem selben Ma- terial (2) und in gleichen vertikalen Dimensionen (Höhe über dem Substrat) ausgebildet sind.
33. Halbleiterbauelement nach Anspruch 31 oder 32, d a d u r c h g e k e n n z e i c h n e t, dass die Elektrodenanschlüsse (21, 22, 23) aus ein und derselben Elektrodenanschluss-Schicht (2), insbesondere durch einen Ätz-Strukturierungs-Schritt, hergestellt sind.
34. Halbleiterbauelement nach einem der Ansprüche 31 bis 33, d a d u r c h g e k e n n z e i c h n e t, dass in dem Substrat (1) unter wenigstens einem der Elektrodenanschlusse (21 und 23) ein hochdotierter Bereich (HDDl und HDD2) liegt.
35. Halbleiterbauelement nach einem der Ansprüche 31 bis 34, d a d u r c h g e k e n n z e i c h n e t, dass in dem Substrat (1) unter wenigstens einem zwischen den Elektrodenanschlusse (21 und 22, 22 und 23) liegenden Bereich (3al, 3a2) ein dotierter Bereich (LDD1 und LDD2 ) liegt.
36. Halbleiterbauelement nach einem der Ansprüche 31 bis 35, d a d u r c h g e k e n n z e i c h n e t, dass das Halbleiterbauelement ein Feldeffekttransistor ist.
37. Halbleiterbauelement nach einem der Ansprüche 31 bis 36, d a d u r c h g e k e n n z e i c h n e t, dass auf einem ersten (21) und/oder einem zweiten (22) und/oder einem dritten (23) Elektrodenanschluss ein gut lei- tendes Material (10, 101, 102, 103) aufgebracht ist.
38. Halbleiterbauelement nach Anspruch 37, d a d u r c h g e k e n n z e i c h n e t, dass vermittels des gut leitenden Materials (10, 101, 102, 103) verschiedene auf dem gleichen Substrat (1) ausgebildete Halbleiterbauelemente miteinander elektrisch verbunden sind.
39. Halbleiterbauelement nach einem der Ansprüche .37 oder 38, d a d u r c h g e k e n n z e i c h n e t, dass gut leitendes Material (10, 101, 102, 103) wenigstens teilweise aus Titan und/oder aus Wolfram und/oder aus Aluminium und/oder aus Tantal und/oder aus Kupfer und/oder Platin und/oder Gold besteht.
40. Halbleiterbauelement nach einem der Ansprüche 37 bis 39, d a d u r c h g e k e n n z e i c h n e t, dass das gut leitende Material (10, 101, 102, 103) mit dem darunter liegenden Material der Elektrodenanschlusse (2, 21, 22, 23) durch eine Silizidierung verbunden ist.
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