EP1266398A1 - Verfahren zur herstellung einer hochfrequenz-halbleiterstruktur und hochfrequenz-halbleiterstruktur - Google Patents

Verfahren zur herstellung einer hochfrequenz-halbleiterstruktur und hochfrequenz-halbleiterstruktur

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EP1266398A1
EP1266398A1 EP01917065A EP01917065A EP1266398A1 EP 1266398 A1 EP1266398 A1 EP 1266398A1 EP 01917065 A EP01917065 A EP 01917065A EP 01917065 A EP01917065 A EP 01917065A EP 1266398 A1 EP1266398 A1 EP 1266398A1
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EP
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layer
substrate
semiconductor structure
buffer layer
resistance
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EP01917065A
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Inventor
Reinhard Losehand
Hubert Werthmann
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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    • Y02E10/548—Amorphous silicon PV cells

Definitions

  • the invention relates to a method for producing a high-frequency semiconductor structure with the method steps:
  • the invention further relates to a semiconductor structure with a trough formed in a substrate, over which there is a buffer layer made of substrate material.
  • the trough is doped with arsenic and has a dopant content of 5 to 6 x 10 19 cm "3.
  • the substrate is characterized by a specific resistance of more than 3 k ⁇ cm. This effectively limits the losses of the high-frequency Schottky diode .
  • all components of the circuit arrangement should be integrated as monolithically as possible.
  • the intended operating frequencies are around 1 GHz and above. In this frequency range there are high demands on the quality of the passive and active components used. Discrete circuits in this frequency range generally have an average quality of 100 when averaged over the various active and passive components.
  • the object of the invention is to create a method for producing semiconductor structures which are as loss-free as possible.
  • Another object of the invention is to create a semiconductor structure with low losses and thus high quality.
  • a buffer layer is provided in each case, which covers the well formed in the substrate.
  • Undoped material is provided to produce the epitaxially applied buffer layer.
  • the buffer layer contains doping atoms, which evaporate from the tub during the epitaxial growth of the buffer layer and are built into the buffer layer. This creates a conductive layer. Since leakage currents can flow through the conductive buffer layer, the part of the buffer layer that does not rest on the tub must be removed. The removal resistance is effectively increased by removing the layer lying directly on the substrate. Because due to the low dopant content on the surface of the buffer layer, hardly any self-doping takes place in subsequent epitaxial processes.
  • the subsequent epitaxial layers inherently have a low conductivity.
  • a high-resistance substrate is used in which a trough with the lowest possible resistance is formed.
  • the capacity of the interface between the trough and the substrate is also reduced and the resistance to discharge of the substrate is increased.
  • the measures mentioned can reduce the power loss of components that use the tub as one of its electrodes.
  • the removal or thinning of the buffer layer is also advantageous for components without a trough formed in the substrate.
  • the lack of a buffer layer leads to a high-resistance substructure for those passive components that do not require a tub in the substrate. This results in high
  • FIG. 2 shows an equivalent circuit diagram for the varactor from FIG. 1;
  • FIG. 3 shows a cross section through a PIN diode
  • FIG. 4 shows a cross section through a bipolar transistor
  • FIG. 5 shows a cross section through bipolar transistors with a high packing density
  • FIG. 6 shows a cross section through a capacitor with a trough formed in the substrate
  • FIG. 7 shows a cross section through a resistor
  • Figure 8 shows a cross section through a coil
  • Figure 9 to 20 cross sections through a semiconductor structure during manufacture.
  • a varactor 1 is shown in FIG.
  • the varactor 1 has a high-resistance substrate 2 with a specific resistance greater than 1 k ⁇ cm.
  • a low-tub trough 3 (buried layer) is formed in the substrate 2.
  • the tub 3 preferably has a resistance of less than 5 ⁇ / square.
  • the doping of the substrate 2 should be below 8 x 10 12 cm “3 and the doping of the well above half of 5 x 10 19 cm “3.
  • the tub 3 should have a depth of more than 10 ⁇ m. This results in 3 sheet resistances of only 3 ⁇ for the tub.
  • a buffer layer 4 is formed above the tub 3 and has been etched back outside the tub 3.
  • An epitaxial layer 5 is arranged on the buffer layer 4, which, apart from a collector region 6 and a base region 7, is covered by an insulating layer.
  • a contact area 9 is formed in the epitaxial layer 5, to which a collector contact layer 10 is connected.
  • a profile implantation 11 is introduced in the epitaxial layer 5 in the base region 7, the type of doping corresponding to the type of doping of the tub 3.
  • a base layer 12 is present in the epitaxial layer 5 in the base region 7, which has the opposite doping to the profile implantation 11 and the tub 3.
  • the base layer 12 is followed by a base contact layer 13, which rests with its edges on the insulating layer 8.
  • connection contact 15 is provided in the collector area 6, which bears against the collector contact layer 10.
  • the connection contacts 15 lead through a cover layer 16 to conductor tracks 17 which are embedded in an intermediate layer dielectric 18.
  • the substrate 2 For example, p-type silicon with the crystal orientation ⁇ 100> is used as the substrate 2.
  • the doping of the silicon should be less than 8 x 10 12 cm "3.
  • the trough 3 is formed, for example, by doping the substrate 2 with arsenic with a concentration of more than 5 x 10 19 cm " 3 .
  • the buffer layer 4, the epitaxial layer 5 and the base layer 12 are likewise made of silicon, the base layer 12 using
  • the base contact layer 13 and the collector contact layer 10 are in that shown in Figure 1 Embodiment advantageously made of n-doped polysilicon.
  • the insulating layer 8 and the contact insulating layer 14 are oxide layers, for example made of SiO 2.
  • the cover layer 16 can be made from boron-containing phosphor glass (BPSG).
  • the interlayer dielectric 18 is an IMOX layer.
  • the connection contacts 15 can be made from a tungsten alloy. AlSiCu is provided for the conductor tracks 17.
  • the concentration of the doping atoms in the base layer 12 is 10 20 cm “3. This is followed by the profile implantation 11 with a concentration of doping atoms falling from 10 18 cm “ 3 to 10 16 cm “3.
  • the base contact layer 13 and the collector contact layer 10 are each with a concentration of 10 21 cm “3 .
  • FIG. 2 shows an equivalent circuit diagram for the tuning diode or the varactor 1 from FIG. 1.
  • the equivalent circuit diagram has a base connection 19 which corresponds to the connection 15 in the base region 7.
  • the base connection 19 leads to an ideal diode 20 which is connected in series to an ohmic resistor 21.
  • a capacitance 22 is connected in series with a further ohmic resistor 23.
  • the resistors 21 and 23 illustrate the losses in the connection contacts 15, the base contact layer 13, the base layer 12 and the profile implantation 11.
  • Another serial resistor 24 leads to a collector connection 20 which corresponds to the connection contact 15 in the collector contact area 9. Resistor 24 illustrates the losses in tub 3.
  • the capacitance 22 takes into account the capacitance of the pn junction along the interface between the base layer 12 and the profile implantation 11. In addition, there is another pn junction between the well 3 and the substrate 2. The capacitance of this pn junction is shown in the equivalent circuit in Figure 2 taken into account by an interface capacitance 26. The derivation through the substrate 2 to an alloy island connected to ground is illustrated in FIG. 2 by a substrate resistor 27, which leads to a ground connection 28.
  • a conductive layer is present between the substrate 2 and the channel stop implantation.
  • the self-doped buffer layer 4 forms a conductive layer. The resistance of the two conductive
  • the trough resistance 24 must be kept as low as possible. This is achieved by the high doping of the tub 3.
  • the buffer layer 4 is applied together with the epitaxial layer 5 in an epitaxial process and then etched back to the substrate 2 outside the area of the tub 3.
  • this is only possible if the resulting step of about 1 ⁇ m can be tolerated in the subsequent processes.
  • the buffer layer 4 is advantageous to first grow the buffer layer 4 with a thickness of 0.15 ⁇ m and then to etch it back outside the area of the tub 3 by 0.2 ⁇ m. In this way, the self-doped buffer layer is removed with great certainty, so that no conductive layer is formed along the interface between the substrate and the insulating layer above it.
  • the losses can be limited by providing a buffer layer 4 and subsequently etching back the buffer layer 4 outside the region of the wells 3.
  • a PIN diode 31 is shown.
  • the intrinsic region is formed by an epitaxial layer of great thickness, which is etched in the base region 7 in a mesa shape.
  • P- P_ ⁇ P_ rt ⁇ P s PL ⁇ rt 3 li rt ⁇ u ⁇ PH H cn co 0- PPO ⁇ P ⁇ Cu ⁇ Q s Cu rt ⁇ 1 o ⁇ tr d ⁇ ⁇ P 3 ⁇ Q P- j ⁇ PP rt PPP CO OJ a ⁇ ⁇ h-> PP 1 ⁇ i P- Cu tr P- ⁇ co
  • P- P- CU rr P- N ⁇ o ⁇ Q ⁇ tr a h- 1 d ⁇ P P- P- ⁇ tr ⁇ tr H
  • a separation region 40 is also provided, which is connected via a connection contact 15 to a conductor track 17 which is at ground potential. This ensures that the parasitic bipolar transistor between the wells 3 does not open.
  • FIG. 6 shows a capacitor 41 whose anode 42 is formed by the tub 3 and an electrode implantation 43 in the epitaxial layer 5.
  • the electrode implantation 43 is followed by an intermediate dielectric 44 on which a cathode 45 of the capacitor 41 is applied.
  • Losses are also avoided here by providing a buffer layer that is limited to the area of the trough 3.
  • Removing the self-doped buffer layer 4 outside the area of the wells 3 is also advantageous for passive components that do not require a well 3 in the substrate 2.
  • An ohmic resistor 46 is shown in FIG. 7, for example.
  • the resistor 46 is formed by a resistance layer 47 on the insulating layer 8.
  • the resistance layer 47 consists, for example, of a silicon layer with low boron doping.
  • the high-resistance substrate 2 can also be advantageous in the production of coils 48 in the semiconductor structure.
  • substrate 2 this is the rear side metallization of substrate 2.
  • FIGS. 1 to 8 The manufacture of the components described in FIGS. 1 to 8 is described below by way of example with reference to FIGS. 9 to 20.
  • FIG. 9 shows the substrate 2 in cross section. It is p-conducting silicon with a specific resistance of 1 k ⁇ cm and a crystal orientation in ⁇ 100> -
  • An oxide layer 55 with a thickness of 1 ⁇ m is oxidized onto the substrate 2.
  • the oxide layer 55 is then structured such that it has windows at the locations provided for the trays 3. If necessary, the oxide layer 55 can also have windows for the separation regions 40.
  • the implantation of boron with a concentration of 2 x 10 13 cm “2 and a subsequent diffusion process at 1170 ° C. for 500 minutes may form the boundary regions 39 of the substrate 2.
  • the arsenic diffuses into the substrate 2 to a depth of 10 ⁇ m.
  • the oxide layer 55 is then removed by etching and the buffer layer 4 is grown epitaxially from undoped material to a thickness of 0.3 ⁇ m. This results in the cross section shown in FIG. 10.
  • a photoresist layer 56 is applied to the buffer layer 4. Then the
  • Photoresist layer 56 structured so that in a subsequent etching process, the buffer layer 4 outside the area of the Tubs 3 is removed.
  • the buffer layer 4 is expediently etched back into the substrate 2, which ensures the complete removal of the buffer layer 4, so that the cross section shown in FIG. 11 results.
  • the epitaxial layer 5 is then grown, including the structuring of the epitaxial layer 5, in order, for example, to form a mesa structure in the region of the PIN diode 31.
  • the epitaxial layer 5 is also etched back in the area of the varactor 1, the capacitor 41 and the bipolar transistor 32, as shown in FIG.
  • the intermediate dielectric 44 of the capacitor 41 and the profile implant 11 of the varactor 1 are formed.
  • a 200 nm thick polysilicon layer 57 is then deposited, into which boron is implanted in the region of the resistor 46 in order to form the resistor layer 47 in the region of the resistor 46. Otherwise, the polysilicon layer 57 is lightly doped with boron in order to provide the base layer 12 and the cathode 45 in the region of the capacitor 41.
  • an oxide layer with a thickness of 300 nm is then deposited on the polysilicon layer 57 in order to produce the contact insulating layer 14.
  • the polysilicon layer 57 is patterned with the oxide layer above it in an etching process.
  • an emitter contact hole 58 is etched out in the region of the bipolar transistor 38 extends at least through the base layer 12.
  • the deep collector implantation 33 is formed by the implantation of phosphorus. This is followed by the production of the base zone 34 by the implantation of boron. After these process steps have been completed, the cross section shown in FIG. 16 results.
  • the spacers 37 have been formed in the emitter contact hole 58. This is expediently carried out by conformal deposition and subsequent anisotropic etching.
  • the collector contact layers 10 and the emitter contact layers 36 have been formed by deposition of polysilicon and subsequent structuring.
  • the covering layer 16 is deposited over the entire area with a thickness of up to 1200 nm from phosphorus glass containing boron.
  • the boron atoms diffuse from the base contact layers 13 into the underlying epitaxial layer 5 and form the base layers 12.
  • the emitter zone 35 is produced by diffusion of the phosphorus atoms in the emitter contact layer 36.
  • the flow is carried out at two temperature holding points, one between 750 and 850 ° C and the other between 1000 and 1100 ° C. Since the temperature sensitivity of the parameters of the bipolar transistor 38 at low temperatures and the parameters of the
  • PIN diode 31 and the varactor 1 are particularly large at high temperatures, the doping profiles in the varactor 1 and in the bipolar transistor 38 can each be optimized by flowing at different temperatures. co co to t P 1 P 1 cn o cn o c ⁇ o c ⁇

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Abstract

Zur Herstellung von Bauelementen einer Halbleiterstruktur wird auf eine Wanne (3) in einem Substrat (2) eine Pufferschicht (4) epitaktisch aufgewachsen und anschliessend im Bereich ausserhalb der Wannen (3) entfernt. Durch diese Massnahme werden Randverluste aufgrund der leitfähigen, selbstdotierten Schicht entlang der Grenzfläche des Substrats (2) zu einer nachfolgenden Epitaxieschicht (5) vermindert. Die Bauelemente eignen sich insbesondere für Hochfrequenzanwendungen.

Description

Beschreibung
Verfahren zur Herstellung einer Hochfrequenz- Halbleiterstruktur und Hochfrequenz-Halbleiterstruktur
Die Erfindung betrifft ein Verfahren zur Herstellung einer Hochfrequenz-Halbleiterstruktur mit den Verfahrensschritten:
- Bereitstellen eines Substrats;
- Ausbilden einer Wanne auf einer Seite des Substrats; und - epitaktisches Aufwachsen einer Pufferschicht oberhalb der
Wanne .
Die Erfindung betrifft ferner eine Halbleiterstruktur mit einer in einem Substrat ausgebildeten Wanne, über der sich eine Pufferschicht aus Substratmaterial befindet.
Aus der DE 197 37 360 Cl ist eine Hochfrequenz-Schottky-Diode und ein Verfahren zu deren Herstellung bekannt. Zur Herstellung der bekannten Hochfrequenz-Schottky-Diode wird in p- dotiertem Substrat eine n-dotierte Wanne ausgebildet. In einem nächsten Schritt wird auf die Wanne eine n-dotierte Epitaxieschicht aufgebracht. Nachfolgend wird mittels Fototechnik und Plasmaätzen die Epitaxieschicht derart strukturiert, daß nur noch ein zentraler Bereich der Wanne von der Epita- xieschicht bedeckt ist. Dadurch entsteht eine Erhöhung auf der Wanne, die von einer ringförmigen Vertiefung umgeben ist. In nachfolgenden Verfahrensschritten wird unter anderem auf der Erhöhung eine MetallSchicht zur Ausbildung eines Schott - ky-Kontakts abgeschieden.
Die Wanne ist mit Arsen dotiert und weist einen Dotierstoffgehalt von 5 bis 6 x 1019 cm"3 auf. Außerdem zeichnet sich das Substrat durch einen spezifischen Widerstand von mehr als 3 kΩcm aus. Dadurch werden die Verluste der Hochfrequenz- Schottky-Diode wirksam begrenzt . Zur Herstellung handlicher Mobilfunkgeräte sollen möglichst alle Bauteile der Schaltungsanordnung monolithisch integriert werden. Die vorgesehenen Betriebsfrequenzen liegen dabei um 1 GHz und darüber. In diesem Frequenzbereich ergeben sich hohe Anforderungen an die Güte der verwendeten passiven und aktiven Bauelemente. Diskrete Schaltungen weisen in diesem Frequenzbereich im allgemeinen bei Mittelung über die verschiedenen aktiven und passiven Bauelemente eine Durchschnittsgüte von 100 auf. So führt zum Beispiel die Kombination eines Re- sonators hoher Güte (Q = 200) mit Dioden mittlerer Güte (Q = 50) noch zu einer mittleren Güte im Bereich von 100. Da zu erwarten ist, daß bei der Integration der aktiven und passiven Bauelemente Spitzengüten nicht zu erzielen sind, muß für die einzelnen aktiven und passiven Bauelemente eine mittlere Güte von etwa 100 gefordert werden. Insbesondere muß auch auf die Güte der Transistoren geachtet werden. Zwar wird ein etwa vorhandener Verlust durch die Transistorverstärkung kompensiert, aber mit der zunehmenden Verstärkung durch Transistoren nimmt auch das Rauschen in der Schaltung zu. Deshalb sind auch die Transistorverluste möglichst niedrig zu halten.
Ausgehend von diesem Stand der Technik liegt der Erfindung die Aufgabe zugrunde, ein Verfahren zur Herstellung möglichst verlustfreier Halbleiterstrukturen zu schaffen.
Weiter ist es Aufgabe der Erfindung, eine Halbleiterstruktur mit geringen Verlusten und damit hoher Güte zu schaffen.
Diese Aufgaben werden jeweils durch ein Verfahren mit den Merkmalen des Anspruchs 1 und eine Halbleiterstruktur mit den
Merkmalen des Anspruchs 9 gelöst .
Im Verfahren nach Anspruch 1 und bei der Halbleiterstruktur nach Anspruch 9 ist jeweils eine Pufferschicht vorgesehen, die die im Substrat ausgebildete Wanne abdeckt. Zur Herstellung der epitaktisch aufgebrachten Pufferschicht ist undotiertes Material vorgesehen. Aufgrund der Selbstdotierung (Autodoping) enthält die Pufferschicht jedoch Dotieratome, die während des epitaktischen Aufwachsens der Pufferschicht aus der Wanne abdampfen und in die Pufferschicht eingebaut werden. Dadurch entsteht eine leitfähige Schicht. Da über die leitfähige Pufferschicht Leckströme fließen können, muß derjenige Teil der Pufferschicht, der nicht auf der Wanne aufliegt, entfernt werden. Durch das Entfernen der unmittelbar auf dem Substrat aufliegenden Schicht wird der Ableitwiderstand wirksam erhöht. Denn aufgrund des geringen Dotierstoff- gehalts an der Oberfläche der Pufferschicht findet in nachfolgenden EpitaxieVorgängen kaum Selbstdotierung statt . Demnach weisen die nachfolgenden Epitaxieschichten von sich aus eine geringe Leitfähigkeit auf. Um die Ableitung an den Rändern der Wanne zu begrenzen, genügt es daher, zunächst eine Pufferschicht epitaktisch aufzuwachsen, bis keine Selbstdotierung mehr stattfindet und anschließend die Pufferschicht im Bereich außerhalb der Wannen entweder in der Dicke zu reduzieren oder vollständig zu entfernen.
Bei einer Ausführungsform des Verfahrens gemäß der Erfindung wird ein hochohmiges Substrat verwendet, in dem eine möglichst niederohmige Wanne ausgebildet wird.
Dadurch gelingt es zum einen, den Innenwiderstand der Wanne zu verringern. Zum anderen wird auch die Kapazität der Grenzfläche zwischen Wanne und Substrat herabgesetzt und der Ableitwiderstand des Substrats erhöht . Durch die genannten Maßnahmen läßt sich die Verlustleistung von Bauelementen, die die Wanne als eine ihrer Elektroden verwenden, verringern.
Aber auch für Bauelemente ohne im Substrat ausgebildete Wanne ist das Entfernen oder Ausdünnen der Pufferschicht von Vorteil . Denn die fehlende Pufferschicht führt zu einem hochohmigen Unterbau für diejenigen passiven Bauelemente, die ohne Wanne im Substrat auskommen. Dadurch ergeben sich hohe
Parallelwiderstände, die geringe Verluste zur Folge haben. Nachfolgend wird die Erfindung im einzelnen anhand der beigefügten Zeichnung erläutert. Es zeigen:
Figur 1 einen Querschnitt durch einen Varaktor;
Figur 2 ein Ersatzschaltbild für den Varaktor aus Figur 1;
Figur 3 einen Querschnitt durch eine PIN-Diode;
Figur 4 einen Querschnitt durch einen bipolaren Transistor;
Figur 5 einen Querschnitt durch bipolare Transistoren hoher Packungsdichte;
Figur 6 einen Querschnitt durch einen Kondensator mit einer im Substrat ausgebildeten Wanne;
Figur 7 einen Querschnitt durch einen Widerstand;
Figur 8 einen Querschnitt durch eine Spule; und
Figur 9 bis 20 Querschnitte durch eine Halbleiterstruktur während der Herstellung.
In der nachfolgenden Beschreibung der in den Figuren dargestellten Ausführungsbeispiele bezeichnen gleiche Bezugszeichen jeweils einander entsprechende Teile.
In Figur 1 ist ein Varaktor 1 dargestellt . Der Varaktor 1 weist ein hochohmiges Substrat 2 mit einem spezifischen Widerstand größer 1 kΩcm auf. In dem Substrat 2 ist eine niede- rohmige Wanne 3 (Buried Layer) ausgebildet. Die Wanne 3 weist vorzugsweise einen Widerstand von weniger 5 Ω/Square auf. Um diese Werte zu erzielen, sollte die Dotierung des Substrats 2 unterhalb von 8 x 1012 cm"3 und die Dotierung der Wanne ober- halb von 5 x 1019 cm"3 liegen. Außerdem -sollte die Wanne 3 eine Tiefe von mehr als 10 μm aufweisen. Dadurch ergeben sich für die Wanne 3 Schichtwiderstände von nur 3 Ω.
Oberhalb der Wanne 3 ist eine Pufferschicht 4 ausgebildet, die außerhalb der Wanne 3 zurückgeätzt worden ist. Auf der Pufferschicht 4 ist eine Epitaxieschicht 5 angeordnet, die bis auf einen Kollektorbereich 6 und einem Basisbereich 7 von einer Isolierschicht abgedeckt ist. Im Kollektorbereich 6 ist in der Epitaxieschicht 5 ein Kontaktbereich 9 ausgebildet, an den sich eine Kollektorkontaktschicht 10 anschließt. Im Basisbereich 7 ist in der Epitaxieschicht 5 eine Profilimplantation 11 eingebracht, deren Art der Dotierung mit der Art der Dotierung der Wanne 3 übereinstimmt. Außerdem ist in der Epitaxieschicht 5 im Basisbereich 7 eine Basisschicht 12 vorhanden, die die entgegengesetzte Dotierung zur Profilimplantation 11 und der Wanne 3 aufweist. Der Basisschicht 12 ist eine Basiskontaktschicht 13 nachgeordnet, die mit ihren Rändern auf der Isolierschicht 8 aufliegt. Oberhalb der Basis- kontaktschicht 13 befindet sich eine Kontaktisolierschicht 5, die von Anschlußkontakten 15 unterbrochen ist. Ebenso ist in dem Kollektorbereich 6 ein Anschlußkontakt 15 vorgesehen, der an der Kollektorkontaktschicht 10 anliegt. Die Anschlußkontakte 15 führen durch eine Abdeckschicht 16 hindurch zu Lei- terbahnen 17, die in ein Zwischenlagendielektrikum 18 eingebettet sind.
Als Substrat 2 wird zum Beispiel p-leitendes Silizium mit der Kristallorientierung <100> verwendet. Wie bereits erwähnt, soll die Dotierung des Siliziums kleiner 8 x 1012 cm"3 betragen. Die Wanne 3 wird beispielsweise durch Dotierung des Substrats 2 mit Arsen mit einer Konzentration von mehr als 5 x 1019 cm"3 gebildet. Die Pufferschicht 4, die Epitaxieschicht 5 und die Basisschicht 12 sind in diesem Fall ebenfalls aus Si- lizium hergestellt, wobei die Basisschicht 12 mit Hilfe von
Bor n-dotiert ist. Die Basiskontaktschicht 13 und die Kollektorkontaktschicht 10 sind bei dem in Figur 1 dargestellten Ausführungsbeispiel zweckmäßigerweise aus n-dotiertem Polysi- lizium gefertigt. Bei der Isolierschicht 8 und der Kontaktisolierschicht 14 handelt es sich um Oxidschichten, beispielsweise aus Siθ2. Die Abdeckschicht 16 kann aus borhalti- gern Phosphorglas (BPSG) gefertigt sein. Beim Zwischenlagendielektrikum 18 handelt es sich schließlich um eine IMOX- Schicht. Die Anschlußkontakte 15 können aus einer Wolframle- gierung gefertigt sein. Für die Leiterbahnen 17 ist AlSiCu vorgesehen.
Die Konzentration der Dotieratome in der Basisschicht 12 liegt bei 1020 cm"3. Daran schließt sich die Profilimplantation 11 mit einer von 1018 cm"3 auf 1016 cm"3 abfallenden Konzentration an Dotieratomen an. Die Basiskontaktschicht 13 und die Kollektorkontaktschicht 10 sind jeweils mit einer Konzentration von 1021 cm"3 dotiert.
Figur 2 zeigt ein Ersatzschaltbild für die Abstimmdiode oder den Varaktor 1 aus Figur 1. Das Ersatzschaltbild weist einen Basisanschluß 19 auf, der dem Anschluß 15 im Basisbereich 7 entspricht. Der Basisanschluß 19 führt zu einer idealen Diode 20, die in Reihe zu einem ohmschen Widerstand 21 geschaltet ist. Parallel zu der idealen Diode 20 ist eine Kapazität 22 in Reihe zu einem weiteren ohmschen Widerstand 23 geschaltet. Die Widerstände 21 und 23 veranschaulichen die Verluste in den Anschlußkontakten 15, der Basiskontaktschicht 13, der Basisschicht 12 und der Profilimplantation 11. Einer weiterer serieller Widerstand 24 führt zu einem Kollektoranschluß 20, der dem Anschlußkontakt 15 im Kollektorkontaktbereich 9 ent- spricht. Der Widerstand 24 veranschaulicht die Verluste in der Wanne 3.
Durch die Kapazität 22 wird die Kapazität des pn-Übergangs entlang der Grenzfläche zwischen der Basisschicht 12 und der Profilimplantation 11 berücksichtigt. Daneben besteht ein weiterer pn-Übergang zwischen der Wanne 3 und dem Substrat 2. Die Kapazität dieses pn-Übergangs ist im Ersatzschaltbild in Figur 2 durch eine Grenzflächenkapazität 26 berücksichtigt. Die Ableitung durch das Substrat 2 zu einer auf Masse gelegten Legierinsel ist in Figur 2 durch einen Substratwiderstand 27 veranschaulicht, der zu einem Masseanschluß 28 führt.
Falls im Bereich der Epitaxieschicht 5 eine Channelstopim- plantation eingebracht worden ist, ist zwischen Substrat 2 und Channelstopimplantation eine Leitschicht vorhanden. Außerdem bildet die selbstdotierte Pufferschicht 4 eine leitfä- hige Schicht aus. Der Widerstand der beiden leitfähigen
Schichten ist in Figur 2 in einem Randschichtenwiderstand 29 zusammengefaßt. Die Tatsache, daß beide Leitschichten über eine Koppelkapazität zusammenwirken, ist in Figur 2 durch eine Randschichtkapazität 30 berücksichtigt.
Um die Verluste des Varaktors 1 möglichst klein zu halten, muß insbesondere der Wannenwiderstand 24 möglichst gering gehalten werden. Dies wird durch die hohe Dotierung der Wanne 3 erreicht .
Darüber hinaus ist erforderlich, die in den leitfähigen Randschichten entstehenden Verluste möglichst zu begrenzen. Bei dem in Figur 1 dargestellten Ausführungsbeispiel ist daher keine Channelstopimplantation in der Epitaxieschicht 5 vorge- sehen. Die Channelstopimplantation kann entfallen, da der parasitäre Bipolartransistor zwischen den Wannen 3 zu langsam ist, um bei den relevanten Hochfrequenzen technisch eine Rolle zu spielen. Wichtig ist nur, daß dieser parasitäre Bipolartransistor keinen Zustand annehmen kann, der zu Problemen führt. Modellrechnungen haben ergeben, daß sich bei einem lichten Abstand von 20 μm das zwischen den Wannen 3 gelegene Basisgebiet des parasitären Bipolartransistors wie ein hochohmiges Widerstandsgebiet verhält, das bei den relevanten Hochfrequenzen kapazitives Verhalten zeigt. Außerdem ist die leitfähige, selbstdotierte Pufferschicht 4 außerhalb des Bereichs der Wanne 3 vor dem Aufwachsen der Epitaxieschicht entfernt worden.
Diese Maßnahmen gewährleisten einen geringen Randschichtwiderstand 29 und eine verschwindend kleine Randschichtkapazität 30, so daß die Randschichtverluste zu vernachlässigen sind.
Bei einem abgewandelten, nicht dargestellten Ausfuhrungsbei- spiel des Varaktors 1 wird die Pufferschicht 4 zusammen mit der Epitaxieschicht 5 in einem Epitaxievorgang aufgebracht und anschließend außerhalb des Bereichs der Wanne 3 bis auf das Substrat 2 zurückgeätzt. Dies ist jedoch nur dann mög- lieh, wenn die dabei entstehende Stufe von etwa 1 μm in den Folgeprozessen toleriert werden kann.
Wenn jedoch auf eine möglichst flache Struktur Wert gelegt wird, ist es von Vorteil, zunächst die Pufferschicht 4 mit einer Dicke von 0,15 μm aufzuwachsen und anschließend außerhalb des Bereichs der Wanne 3 um 0,2 μm zurückzuätzen. Auf diese Weise wird die selbstdotierte Pufferschicht mit großer Sicherheit vollständig entfernt, so daß keine leitfähige Schicht entlang der Grenzfläche zwischen Substrat und dar- überliegender Isolierschicht entsteht.
Auch bei anderen Arten von Bauelementen mit einer Halbleiterstruktur können die Verluste durch Vorsehen einer Pufferschicht 4 und nachfolgendes Zurückätzen der Pufferschicht 4 außerhalb des Bereichs der Wannen 3 begrenzt werden.
In Figur 3 ist beispielsweise eine PIN-Diode 31 dargestellt. Bei dieser PIN-Diode 31 wird das intrinsische Gebiet von einer Epitaxieschicht großer Dicke gebildet, die im Basisbe- reich 7 in Mesaform geätzt ist. ω ω M r .-> P1 cn o cn o cn o Cπ rϊ- o ζ Ω Φ α ιQ er l-i CΛ M Ό σ rt er < S! tr1 W o tsi R 3 r-1 Cn P- Ό H M
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Um die elektrische Trennung der Wannen 3 in jedem Betriebszustand zu gewährleisten, ist ferner ein Trenngebiet 40 vorgesehen, das über einen Anschlußkontakt 15 an eine auf Massepotential liegende Leiterbahn 17 angeschlossen ist. Dadurch ist sichergestellt, daß sich der parasitäre Bipolartransistor zwischen den Wannen 3 nicht öffnet .
In der Figur 6 ist schließlich ein Kondensator 41 dargestellt, dessen Anode 42 von der Wanne 3 und einer Elektro- denimplantation 43 in der Epitaxieschicht 5 gebildet ist. Der Elektrodenimplantation 43 ist ein Zwischendielektrikum 44 nachgeordnet, auf dem eine Kathode 45 des Kondensators 41 aufgebracht ist .
Auch hier werden Verluste vermieden, indem eine auf den Bereich der Wanne 3 in ihrer Ausdehnung beschränkte Pufferschicht vorgesehen ist.
Das Entfernen der selbstdotierten Pufferschicht 4 außerhalb des Bereichs der Wannen 3 ist auch für passive Bauelemente von Vorteil, die keine Wanne 3 im Substrat 2 benötigen.
In Figur 7 ist beispielsweise ein ohmscher Widerstand 46 dargestellt. Der Widerstand 46 ist von einer Widerstandsschicht 47 auf der Isolierschicht 8 gebildet. Die Widerstandsschicht 47 besteht beispielsweise aus einer Siliziumschicht mit geringer Bor-Dotierung.
Da entlang der Grenzfläche zwischen dem Substrat 2 und der Isolierschicht 8 keine selbstdotierte Pufferschicht 4 vorhanden ist, existieren entlang dieser Grenzfläche auch keine Ladungsträger. Die kapazitive Kopplung der Widerstandsschicht 47 mit dem Substrat 2 führt daher nicht zu parasitären Verlusten.
Auch bei der Herstellung von Spulen 48 in der Halbleiterstruktur kann das hochohmige Substrat 2 von Vorteil sein. Fi- co co to t P> P> cn o cn o cn o cπ tt> M H N CQ ü 1 4^ CΛ t) d CQ N N Tj Pi O CΛ o Hi < O M σι N rt N Φ CD CQ oo cn φ P- d φ d= Φ Cu P P- s: z Cu d= •P d= Φ Φ rt P ω J^ z Φ Z P- Cu P P d
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hochohmigen Substrats 2 ist dies die Rückseitenmetallisierung des Substrats 2.
Nachfolgend wird die Herstellung der in den Figuren 1 bis 8 beschriebenen Bauelemente beispielhaft anhand der Figuren 9 bis 20 beschrieben.
Figur 9 zeigt im Querschnitt das Substrat 2. Dabei handelt es sich um p-leitendes Silizium mit einem spezifischen Wider- stand von 1 kΩcm und einer Kristallorientierung in <100> -
Richtung. Auf das Substrat 2 wird eine Oxidschicht 55 mit einer Dicke von 1 μm aufoxidiert . Anschließend wird die Oxidschicht 55 so strukturiert, daß sie an den für die Wannen 3 vorgesehenen Stellen Fenster aufweist. Gegebenenfalls kann die Oxidschicht 55 auch Fenster für die Trenngebiete 40 aufweisen. Durch die Implantation von Bor mit einer Konzentration von 2 x 1013 cm"2 und einem nachfolgenden Diffusionsvorgang bei 1170 °C während 500 Minuten werden gegebenenfalls die Grenzgebiete 39 des Substrats 2 ausgeformt. Danach folgt die Implantation von Arsen mit einer Konzentration von 2,2 x 1016 cm"2 mit einer Ionenergie von 100 keV. In einem nachfolgenden Diffusionsvorgang bei 1170°C und einer Dauer von 1000 Minuten diffundiert das Arsen bis zu einer Tiefe von 10 μm in das Substrat 2 ein.
Das Ergebnis dieser Verfahrensschritte ist in Figur 9 dargestellt, wobei die Grenzgebiete 39 nicht dargestellt sind.
Durch Ätzen wird anschließend die Oxidschicht 55 entfernt und die Pufferschicht 4 bis zu einer Dicke von 0,3 μm aus undotiertem Material epitaktisch aufgewachsen. Dadurch ergibt sich der in Figur 10 dargestellte Querschnitt.
In weiteren Verfahrensschritten wird eine Fotolackschicht 56 auf die Pufferschicht 4 aufgebracht. Anschließend wird die
Fotolackschicht 56 so strukturiert, daß in einem nachfolgenden Ätzprozeß die Pufferschicht 4 außerhalb des Bereichs der Wannen 3 entfernt wird. Zweckmäßigerwei-se wird die Pufferschicht 4 bis in das Substrat 2 hinein zurückgeätzt, was das vollständige Entfernen der Pufferschicht 4 sicherstellt, so daß sich der in Figur 11 gezeigte Querschnitt ergibt.
Danach erfolgt das Aufwachsen der Epitaxieschicht 5 einschließlich dem Strukturieren der Epitaxieschicht 5, um beispielsweise im Bereich der PIN-Diode 31 eine Mesastruktur auszubilden. Daneben wird die Epitaxieschicht 5 auch im Be- reich des Varaktors 1, des Kondensators 41 und des bipolaren Transistors 32, wie in Figur 12 dargestellt, zurückgeätzt.
Daran schließt sich eine lokale Oxidation der Epitaxieschicht 5 an, die wie in Figur 13 dargestellt, zu einer bis zu 850 nm dicken Isolierschicht 8 führt.
Danach erfolgt die Implantation von Phosphor und dessen Tief- diffusion zur Ausbildung der Kollektorkontaktbereiche 9 sowie insbesondere der Elektrodenimplantation 43 des Kondensators 41. Dadurch ergibt sich der Zustand gemäß Figur 14.
In weiteren Verfahrensschritten wird das Zwischendielektrikum 44 des Kondensators 41 und die Profilimplantation 11 des Varaktors 1 ausgebildet. Anschließend erfolgt das Abscheiden einer 200 nm dicken Polysiliziumschicht 57, in die im Bereich des Widerstands 46 Bor implantiert wird, um die Widerstandsschicht 47 im Bereich des Widerstands 46 auszubilden. Ansonsten wird die Polysiliziumschicht 57 schwach mit Bor dotiert, um so die Basisschicht 12 und im Bereich des Kondensators 41 die Kathode 45 bereitzustellen.
Gemäß Figur 16 wird daraufhin auf der Polysiliziumschicht 57 eine Oxidschicht mit einer Dicke von 300 nm abgeschieden, um die Kontaktisolierschicht 14 herzustellen. Die Polysilizium- schicht 57 wird mit der darüber liegenden Oxidschicht in einem Ätzvorgang strukturiert. Dabei wird im Bereich des bipolaren Transistors 38 ein Emitterkontaktloch 58 ausgeätzt, das sich wenigstens durch die Basisschicht 12 hindurch erstreckt. In dem verbleibenden Rest der Epitaxieschicht 5 wird die Kollektortiefimplantation 33 durch die Implantation von Phosphor ausgebildet. Daran schließt sich die Herstellung der Basiszo- ne 34 durch die Implantation von Bor an. Nach Abschluß dieser Verfahrensschritte ergibt sich der in Figur 16 dargestellte Querschnitt .
In Figur 17 ist das Verfahren bereits weiter fortgeschritten. Zunächst sind die Abstandstücke 37 im Emitterkontaktloch 58 ausgebildet worden. Dies erfolgt zweckmäßigerweise durch konformes Abscheiden und nachfolgendes anisotropes Ätzen. Außerdem sind die Kollektorkontaktschichten 10 und die Emitterkontaktschichten 36 durch Abscheiden von Polysilizium und nach- folgende Strukturieren ausgebildet worden.
Danach wird gemäß Figur 18 die Abdeckschicht 16 mit einer Dicke von bis zu 1200 nm aus Bor-haltigem Phosphorglas ganzflächig abgeschieden. Im darauf folgenden Verfließen bei 800°C diffundieren die Boratome aus den Basiskontaktschichten 13 in die darunterliegende Epitaxieschicht 5 und bilden die Basisschichten 12 aus. Im bipolaren Transistor 32 wird insbesondere die Emitterzone 35 durch Diffusion der Phosphoratome in der Emitterkontaktschicht 36 hergestellt.
Besonders von Vorteil ist, wenn das Verfließen bei zwei Temperaturhaltepunkte, einmal zwischen 750 und 850 °C und zum anderen zwischen 1000 und 1100 °C vorgenommen wird. Da die Temperaturempfindlichkeit der Parameter des bipolaren Transi- stors 38 bei niedrigen Temperaturen und die Parameter der
PIN-Diode 31 und des Varaktors 1 bei hohen Temperaturen besonders groß sind, können durch das Verfließen bei unterschiedlichen Temperaturen die Dotierungsprofile im Varaktor 1 und im bipolaren Transistor 38 jeweils optimiert werden. co co to t P1 P1 cn o cn o cπ o cπ
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Es sei jedoch auch darauf hingewiesen, daß es möglich ist, zunächst auf das Substrat 2 eine Zwischenschicht epitaktisch aufzubringen, deren Dicke der Pufferschicht 4 und der Epitaxieschicht 5 entspricht, und anschließend die Zwischenschicht im Gebiet zwischen den Wannen 3 bis auf das Substrat 2 rück- zuätzen, um so im Gebiet zwischen den Wannen 3 die besonders stark selbstdotierten Gebiete der Zwischenschicht entfernen. Diese Abwandlung des Verfahrens kommt insbesondere dann in Frage, wenn in den nachfolgenden Verfahrensschritten Stufen bis zu 1 μm in Kauf genommen werden können.

Claims

Patentansprüche
1. Verfahren zur Herstellung einer Hochfrequenz-Halbleiterstruktur mit den Verfahrensschritten: - Bereitstellen eines Substrats (2) ;
- Ausbilden einer dotierten Wanne (3), auf einer Seite des Substrats (2) ;
- epitaktisches Aufwachsen einer Pufferschicht (4) oberhalb der Wanne (3) , d a d u r c h g e k e n n z e i c h n e t, daß die die Wanne (3) abdeckende Pufferschicht (4) aus undotiertem Material hergestellt wird und daß der das Substrat (2) abdeckende Teil der Pufferschicht (4) wenigstens teilweise abgetragen wird.
2. Verfahren nach Anspruch 1 , d a d u r c h g e k e n n z e i c h n e t, daß der das Substrat (2) abdeckende Teil der Pufferschicht (4) vollständig entfernt wird.
3. Verfahren nach Anspruch 1 oder 2 , d a d u r c h g e k e n n z e i c h n e t, daß ein hochohmiges Substrat (2) mit einem spezifischen Widerstand größer 1 kΩcm verwendet wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß die Wanne (3) mit einer Konzentration von mehr als 6 x 1019 cm"3 dotiert wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß nach der Bearbeitung der Pufferschicht (4) Schichtfolgen zur Ausbildung bipolarer Transistoren (32, 38) und von Varaktoren (1) aufgebracht werden.
6. Verfahren nach Anspruch 5 , d a d u r c h g e k e n n z "e i c~h n e" t, daß nach dem Aufbringen der Schichtfolgen eine kurzzeitige Temperung zwischen 750°C und 850°C und zwischen 1000°C und 1100°C durchgeführt wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß im Substrat (2) Wannen (3) ausgebildet werden, an deren Rand die Dotierung des Substrats angehoben wird.
8. Verfahren nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t, daß die Bereiche mit erhöhter Substratdotierung an einen Massekontakt (40, 15) angeschlossen sind.
9. Halbleiterstruktur für Hochfrequenzen mit einer in einem Substrat (2) ausgebildeten dotierten Wanne (3), über der sich eine Pufferschicht (4) aus Substratmaterial befindet, d a d u r c h g e k e n n z e i c h n e t, daß die Pufferschicht (4) die Wanne (3) abdeckt und aus einem undotierten Grundmaterial hergestellt ist und daß der das Substrat (2) abdeckende Teil der Pufferschicht (4) wenigstens teilweise abgetragen ist.
10. Halbleiterstruktur nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t, daß die Halbleiterstruktur einen bipolaren Transistor (32, 38) umfaßt, dessen Kollektor die im Substrat ausgebildete Wanne (3) umfaßt.
11. Halbleiterstruktur nach Anspruch 9 oder 10, d a d u r c h g e k e n n z e i c h n e t, daß in der Halbleiterstruktur ein Varaktor (1) ausgebildet ist, dessen eine Elektrode (6) eine im Substratmaterial ausgebil- dete Wanne (3) umfaßt.
12. Halbleiterstruktur nach einem der Ansprüche 9 bis 11, d a d u r c h g e k e n n z e i c h n e t, daß in der Halbleiterstruktur eine PIN-Diode (31) ausgebildet ist, deren eine Elektrode (6) eine im Substrat ausgebildete Wanne (3) umfaßt.
13. Halbleiterstruktur nach einem der Ansprüche 1 bis 12, d a d u r c h g e k e n n z e i c h n e t, daß die Halbleiterstruktur einen Kondensator (41) aufweist, dessen eine Elektrode von einer im Substrat (2) ausgebildeten Wanne (3) gebildet ist.
14. Halbleiterstruktur nach einem der Ansprüche 1 bis 13, d a d u r c h g e k e n n z e i c h n e t, daß in der Halbleiterstruktur ein aus Halbleitermaterial herge- stellter Widerstand (46) ausgebildet ist.
15. Halbleiterstruktur nach einem der Ansprüche 1 bis 14, d a d u r c h g e k e n n z e i c h n e t, daß die Halbleiterstruktur eine von Leiterbahnen gebildete Spule 48 umfaßt.
Bezugszeichenliste
1 Varaktor
2 Substrat 3 Wanne
4 Pufferschicht
5 Epitaxieschicht
6 Kollektorbereich
7 Basisbereich 8 Isolierschicht
9 Kollektorkontaktbereich
10 Kollektorkontaktschicht
11 Profilimplantation
12 Basisschicht 13 Basiskontaktschicht
14 Kontaktisolierschicht
15 Anschlußkontakt
16 Abdeckschicht
17 Leiterbahn 18 Zwischenlagendielektrikum
19 Basisanschluß
20 ideale Diode 1 ohmscher Widerstand
22 Kapazität 3 ohmscher Widerstand 4 Wannenwiderstand 5 Kollektoranschluß 6 Grenzflächenkapazität 7 Substratwiderstand 8 Masseanschluß 9 Randschichtenwiderstand 0 Randschichtenkapazität 1 PIN-Diode bipolarer Transistor Kollektortiefimplantation Basiszone Emitterzone EmitterkontaktSchicht Abstandsstücke bipolarer Transistor Grenzgebiet Trenngebiet Kondensator Anode Elektrodenimplantation Zwischendielektrikum Kathoden Widerstand Widerstandsschicht Spule erste Metallebene Anschlußkontakte erste Windung zweite Windung Lagendielektrikum zweite Metallebene Oxidschicht Fotolackschicht Polysiliziumschicht Emitterkontaktloch Leiterbahnen
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE0200137L (sv) * 2002-01-18 2003-07-19 Ericsson Telefon Ab L M Tillverkningsmetod, varaktor samt integrerad krets
JP5026257B2 (ja) * 2004-05-06 2012-09-12 エヌエックスピー ビー ヴィ 電子装置
US7491632B2 (en) * 2005-11-10 2009-02-17 International Business Machines Corporation Buried subcollector for high frequency passive semiconductor devices
US20080296705A1 (en) * 2007-05-29 2008-12-04 United Microelectronics Corp. Gate and manufacturing method of gate material
DE102017120290B3 (de) * 2017-09-04 2018-11-08 Infineon Technologies Ag Verfahren zum Prozessieren einer Schichtstruktur
FR3098015A1 (fr) * 2019-06-28 2021-01-01 Stmicroelectronics (Crolles 2) Sas Procédé de réalisation d’une diode
FR3098016A1 (fr) 2019-06-28 2021-01-01 Stmicroelectronics (Crolles 2) Sas Procédé de réalisation d’une diode

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS613465A (ja) * 1984-06-18 1986-01-09 Fujitsu Ltd 半導体装置及びその製造方法
JP2622183B2 (ja) * 1990-04-05 1997-06-18 シャープ株式会社 アクティブマトリクス表示装置
US5442205A (en) * 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
DE19737360C1 (de) * 1997-08-27 1999-01-21 Siemens Ag Hochfrequenzdiode und Verfahren zu deren Herstellung
US20030199153A1 (en) * 2000-01-27 2003-10-23 Kovacic Stephen J. Method of producing SI-GE base semiconductor devices
US6426547B1 (en) * 2000-12-12 2002-07-30 Information Business Machines Corporation Lateral polysilicon pin diode and method for so fabricating

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO0173826A1 *

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US20030064575A1 (en) 2003-04-03

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