EP1078397A1 - Verfahren zur kontaktierung eines elektrischen bauelements und elektrisches bauelement - Google Patents

Verfahren zur kontaktierung eines elektrischen bauelements und elektrisches bauelement

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EP1078397A1
EP1078397A1 EP99947053A EP99947053A EP1078397A1 EP 1078397 A1 EP1078397 A1 EP 1078397A1 EP 99947053 A EP99947053 A EP 99947053A EP 99947053 A EP99947053 A EP 99947053A EP 1078397 A1 EP1078397 A1 EP 1078397A1
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EP
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contact holes
semiconductor substrate
contact
forming
electrically conductive
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Application number
EP99947053A
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Inventor
Armin Klump
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Original Assignee
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
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Publication date
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a method for contacting an electrical component by means of rear contacts and an electrical component with at least one rear contact which is produced by this method.
  • rear-side contacts are desired in components which require a largely planar and flush surface without bond wires in the surface area.
  • Possible areas of application are detector arrangements, in which such bonding wires would lead to shadowing effects, or ISFETs (ion-sensitive field effect transistors), in which one wants to cover the surface with easily tearing membranes or thin sections of organic tissue and accordingly requires a planar and flush surface.
  • rear-side contacts are advantageous in the area of the micromechanical components, since the assembly can be simplified here if no bond wires on the surface of the components need to be taken into account.
  • a method with the features of the preamble of claim 1 is known from the German patent DE 44 30 812 Cl.
  • a process is described 2 for producing an ion-sensitive field-effect transistor with rear-side contact.
  • the manufacture of the Ruc side contacts takes place after provision of the completely processed component without connection metallization by a step for anisotropic etching of V-shaped trenches from the back of the substrate to the contact areas, a step for backside contact implantation with, for example, phosphorus ions, on the one hand the connection the source / dram regions to the rear and on the other hand enables electrical isolation by forming pn junctions with respect to the substrate and the step for the structured application of a detail layer on the implanted regions.
  • the present invention is therefore based on the object of developing the known method, so that a simplified and more cost-effective method for producing back contacts is provided. It is a further object of the present invention to provide an electrical component with at least one rear contact.
  • the invention provides an electrical component according to claim 17.
  • the present invention thus relates to a method for contacting an electrical component with the
  • Steps for providing a completely processed component on a semiconductor substrate without connection metallization forming contact holes filled with electrically conductive material starting from the contact areas in the semiconductor substrate which are electrically insulated from the halo conductor substrate, and applying an electrically conductive connection material to the electrically conductive one Connection to the contact areas of the component, formation of back contacts on the back of the semiconductor substrate by exposing the
  • the method according to the invention is therefore a three-dimensional integration technique which realizes freely optional contacts, which are preferably vertical, between the component level and the rear side metallization.
  • the contact is made directly in the highly doped contact areas of the components.
  • the components can be tested before the step for providing front contacts on the back of the semiconductor substrate, for example using contact points, so that more efficient processing is possible.
  • Fig. La shows a schematic top view of a Konta ⁇ t ⁇ ert component
  • Fig. Ib shows a cross-sectional view of Fig. La along line A-A after the step of forming the
  • Figure 1c shows a cross-sectional view of Figure la along line A-A after the step of providing the
  • FIG. 2 shows a further preferred embodiment, in which a so-called BESOI wafer is used as the semiconductor substrate, in cross section.
  • reference symbol 3 denotes a semiconductor substrate, which can be, for example, a bulk silicon wafer or also an SOI wafer
  • reference symbol 8 denotes components of a completely processed component without connection metallization in the contact regions 9.
  • Such a component can be used without restriction of the In general, for example, an electronic circuit, any transistor arrangement, a detector arrangement or a micromechanical component, for example a micromechanical relay.
  • contact holes 1 so-called deep vias (“vertically integrated connections”), are formed in the semiconductor substrate 3, for example by means of lithography and plasma etching techniques. Depending on the system configuration and etching chemistry used, contact holes with a ratio of depth to diameter can be used of up to 50: 1. If, for example, bulk silicon wafers are used as the semiconductor substrate, it is advantageous to add about the 5 Griffinlocner 1 a closed trench structure 2 to achieve electrical insulation against the semiconductor substrate ZJ. This is shown in FIGS. 1 a and 1 b for contact holes with a square cross section of 2 ⁇ 2 ⁇ m 2 and a depth of about 15 ⁇ m.
  • Trench structure 2 is a step for depositing an insulating layer 4, which consists for example of silicon dioxide, and an adhesion promoting layer 5, for example titanium nitride.
  • the electrically conductive material 6, for example tungsten or copper, is then deposited as a so-called viametallization. This metallization is carried out in such a way that void-free filling of the contact holes 1 takes place.
  • the subsequent isotropic recessing of the three applied layers leads to electrically insulated contact holes filled with metal. This method is described in more detail in the as yet unpublished German patent application DE 198 13 239.
  • the contact to the highly doped contact region 9 of the component is then made using a standard metallization sequence including lithography and structuring steps. For example, an aluminum metallization 11 is deposited. You can then edit the front by
  • the contact to the highly doped contact region 9 of the component can be realized by any electrically conductive material, for example also by an electrically conductive one 6 plastic or aucn through an anisotropically conductive material.
  • the semiconductor substrate can first be thinned and polished from the back to reduce the amount of flakes required on the back contacts. This can be done down to a minimum thickness of 50 ⁇ m. A thickness of 30 ⁇ m makes a silicon wafer flexible, so that further measures can be taken. become necessary for stabilization. In the exemplary embodiment described, thinning takes place to a thickness of 100 ⁇ m.
  • the following describes an example of the processing steps on the rear side which can be used to connect rear-side contacts to the contact holes, so that the electrical contact to the contact areas on the front side is achieved.
  • masking layers deposited from the rear of the semiconductor substrate are opened directly opposite the contact holes by means of lithography and etching techniques.
  • the silicon that is now exposed can be etched deeply either wet-chemically or dryly using known chemical processes until the undersides of the contact holes are exposed.
  • the invention combines a wet chemical etching step with a 33% KOH solution or choline with a dry plasma-induced etching step.
  • opening flanks of 55 ° to the wafer surface of the crystal ovens ⁇ 100> are advantageously formed by the wet chemical etching step.
  • the control of the 7 etching takes place with an accuracy of ⁇ 5% over the etching time.
  • the wet chemical etching process is preferably stopped before reaching the contact holes, since otherwise the filling of the contact holes could be attacked because there is insufficient selectivity in the etching rate between the insulation oxide of the contact holes and the silicon.
  • the remaining removal of the silicon is preferably carried out with a drying step, which has sufficient selectivity between the insulation oxide of the contact holes and the silicon to be removed.
  • SF ⁇ can be used as a fluorine carrier for etching silicon.
  • plasma oxide (S ⁇ 0 2 ) 13 can be deposited, which is used for the electrical insulation of the opening edges.
  • etching step from the rear as a purely anisotropic or isotropic etching step.
  • an isotropic etching step is expediently carried out on thin or thinned semiconductor substrates.
  • Structuring processes can be used to define the contact area 7 between a subsequently applied metallization 12 and the contact holes 1. If trench structures 2 are present, the opening of the plasma oxide lies within the trench structure 2, so that the metallization 12 does not get any contact with the semiconductor substrate 3. Finally, the metallization areas are also defined by lithography and structuring processes.
  • the semiconductor substrate can be any semiconductor substrate, including one 8 semiconductor substrate with an oxide layer, for example a buried Si0 2 layer, for example a SOI or a BESOI substrate (“back etched silicone on insulator”).
  • an oxide layer for example a buried Si0 2 layer
  • a SOI or a BESOI substrate (“back etched silicone on insulator”).
  • BESOI technology two wafers are used with their under extremely dust-free conditions
  • the two wafers are usually provided with a S ⁇ 0 2 layer, which can be produced, for example, by thermal oxidation.
  • the adhesion between the two wafer surfaces is based on the formation of hydrogen bridges between adsorbed OH groups
  • the wafers are heated at around 300 ° C.
  • Si-O-Si formations and finally at temperatures around 1000 ° C., due to a viscous flow of the oxide, a solid connection that cannot be distinguished from a grown oxide occurs performed bonding of the two wafers, one of the wafers can be thinned using conventional methods, so that a e thin SOI wear layer remains inseparably bonded with the carrier.
  • FIG. 2 A preferred embodiment using a BESOI substrate is shown in FIG. 2.
  • reference numeral 14 denotes a BESOI-S ⁇ 0 2 layer which is approximately 4 to 10 ⁇ m away from the substrate surface. Otherwise, the same reference numerals as in FIG. 1 denote the same components in FIG. 2.
  • the step for etching is preferably carried out as a combination of a wet chemical first stage and a dry second stage when processing the rear side.

Abstract

Das erfindungsgemässe Verfahren zur Kontaktierung eines elektrischen Bauelements umfasst die Schritte zum Bereitstellen eines vollständig prozessierten Bauelements auf einem Halbleitersubstrat ohne Anschlussmetallisierung, Ausbilden von mit elektrisch leitendem Material gefüllten Kontaktlöchern ausgehend von den Kontaktbereichen in dem Halbleiter-Substrat, welche gegenüber dem Halbleiter-Substrat elektrisch isoliert sind, und Aufbringen eines elektrisch leitenden Verbindungsmaterials zur elektrisch leitenden Verbindung mit den Kontaktbereichen des Bauelements, Ausbilden von Rückseitenkontakten auf der Rückseite des Halbleiter-Substrats durch Freilegen der Unterseiten der Kontaktlöcher und Aufbringen eines elektrisch leitenden Verbindungsmaterials, welches in elektrischem Kontakt mit dem elektrisch leitenden Material in den Kontaktlöchern steht.

Description

Verfahren zur Kontaktierung eines elektrischen Bauelements und elektrisches Bauelement
Die vorliegende Erfindung betrifft ein Verfahren zur Kontaktierung eines elektrischen Bauelements mittels Rückseitenkontakten sowie ein elektrisches Bauelement mit mindestens einem Rückseitenkontakt, der durch dieses Verfahren hergestellt ist.
Im allgemeinen sind Rückseitenkontakte bei Bauelementen erwünscht, bei denen eine weitgehend planare und bündige Oberfläche ohne Bonddrähte im Oberflächenbereich erforderlich ist. Mögliche Anwendungsbereiche sind Detektoranordnungen, bei denen derartige Bonddrähte zu Abschattungseffekten führen würden, oder ISFETs (ionensensitive Feldeffekttransistoren) , bei denen man beispielsweise die Oberfläche mit leicht reißenden Membranen oder Dünnschnitten von organischem Gewebe belegen möchte und entsprechend eine planare und bündige Oberfläche benötigt.
Des weiteren sind im Bereich der mikromechanischen Bauelemente Rückseitenkontakte vorteilhaft, da hier die Montage vereinfacht erfolgen kann, wenn keinerlei Bonddrähte an der Oberfläche der Bauelemente zu berücksichtigen sind.
Ein Verfahren mit den Merkmalen des Oberbegriffs von Patentanspruch 1 ist aus der deutschen Patentschrift DE 44 30 812 Cl bekannt. In dieser Patentschrift wird ein Verfahren 2 zum Herstellen eines lonensensitiven Felde fekttransistors mit RuckseitenKontakt beschrieben. Die Herstellung der Ruc seitenkonta te erfolgt nach Bereitstellung des vollständig prozessierten Bauelements ohne Anschlußmetallisierung durch einen Schritt zum anisotropen Atzen von V-formigen Graben von der Ruckseite des Substrats her an den Kontaktoereichen, einen Schritt zur Ruckseitenkontaktimplantation mit beispielsweise Phosphor- Ionen, die einerseits den Anschluß der Source/Dram-Gebiete zur Ruckseite sowie andererseits die elektrische Isolation durch Ausbildung von pn-Ubergangen gegenüber dem Substrat ermöglicht und den Schritt zum strukturierten Aufbringen einer Metailisierungsschicht auf den implantierten Bereichen.
Probleme ergeben sich bei diesem Verfahren jedoch dahingehend, daß einerseits die V-formigen Graben sehr tief geatzt werden müssen, um einen Anschluß an das Bauelement sicherzustellen und daß ein Schritt zur Ruckseitenkontaktimplantation durchgeführt werden muß. Insbesondere werden bei dieser Schπttabfolge CMOS- kompatible, CMOS-mkompatible und CMOS-ko patible Schritte hintereinander ausgeführt, was die Fertigung kompliziert macht, cta die zu prozessierenden afer bei einer Massenfertigung in mehreren verschiedenen Anlagen bearbeitet werden müssen.
Der vorliegenden Erfindung liegt somit die Aufgabe zugrunde, das bekannte Verfahren weiterzubilden, so daß ein vereinfachtes und kostengünstigeres Verfahren zur Herstellung von Ruckseitenkontakten bereitgestellt wird. Es ist ferner Aufgabe der vorliegenden Erfindung, ein elektrisches Bauelement mit mindestens einem Ruckseitenkontakt bereitzustellen.
Gemäß der vorliegenden Erfindung wird die Aufgabe durcn die kennzeichnenden Merkmale von Patentanspruch 1 gelost. Die 3
Erfindung stellt darüber ninaus ein elektrisches Bauelement nach Anspruch 17 bereit.
Die vorliegende Erfindung betrifft somit ein Verfahren zur Kontaktierung eines elektrischen Bauelements, mit den
Schritter zum Bereitstellen eines vollständig prozessierten Bauelements auf einem Halbleitersubstrat ohne Anschlußmetallisierung, Ausbilden von mit elektrisch leitendem Material gefüllten Kontaktlochern ausgehend von den Kontaktbereichen in dem Halbleiter-Substrat, welche gegenüber dem Haloleiter-Substrat elektrisch isoliert sind, und Aufbringen eines elektrisch leitenden Verbindungsmaterials zur elektrisch leitenden Verbindung mit den Kontaktbereichen αes Bauelements, Ausbilden von Ruckseitenkontakten auf αer Ruckseite des Halbleiter-Substrats durch Freilegen der
Unterseiten der Kontaktlocher und Aufbringen eines elektrisch leitenden Verbmdungsmaterials, welches m elektrischem Kontakt mit dem elektrisch leitenden Material in den Kontaktlochern steht.
Bei dem erfindungsgemaßen Verfahren handelt es sich somit um eine dreidimensionale Integrationstechnik, die frei wahloare Kontakte, die vorzugsweise vertikal sind, zwischen der Bauelementeebene und der Ruckseitenmetallisierung realisiert. Die Kontaktierung erfolgt dabei direkt m die hochdotierten Kontaktbereiche der Bauelemente. Weitere Vorteile gegenuoer bereits bekannten Verfahren liegen in der vollständig abgeschlossenen Prozessierung der Vorderseite und im Fehlen jeglicher Hochtemperaturprozeßschritte auf der Ruckseite.
Gemäß einer bevorzugten Ausfuhrungsform können die Bauelemente vor αem Schritt zum Bereitstellen vor Ruckseitenkontakten auf der Ruckseite des Halbleiter- Substrats beispielsweise unter Verwendung von Kontaktst ften getestet werden, so daß eine effizientere Bearbeitung möglich ist. Die vorliegende Erfindung w rd im folgenden unter Bezugnahme auf d e begleitenden Zeichnungen naher erläutert werden.
Fig. la zeigt eine scnematiscne Draufsicht auf ein kontaκtιertes Bauelement;
Fig. ib zeigt eine Querschnittsansicht von Fig. la entlang der Linie A-A nach dem Schritt zum Ausbilden der
Kontaktlocher; Fig. 1c zeigt eine Querschnittsansicht von Fig. la entlang der Linie A-A nach dem Schritt zum Bereitstellen der
Ruckseitenkontakte; und
Fig. 2 zeigt eine weitere bevorzugte Ausfuhrungsform, bei der ein sogenannter BESOI-Wafer als Halbleitersubstrat verwendet wird, im Querschnitt.
In Fig. 1 bezeichnet Bezugszeichen 3 ein Halbleiter-Substrat, welches beispielsweise ein Bulk-Siliziumwafer oder auch ein SOI-Wafer sein kann, und Bezugszeichen 8 bezeichnet Komponenten eines fertig prozessierten Bauelements ohne Anschlußmetallisierung m den Kontaktbereichen 9. Ein derartiges Bauelement kann ohne Beschrankung der Allgemeinheit beispielsweise ein elektronischer Schaltkreis, eine beliebige Transistoranordnung, eine Detektoranordnung oder auch ein mikromechanisches Bauelement, beispielsweise ein mikromechanisches Relais sein.
Von diesen Kontaktbereichen 9 ausgehend werden in dem Halbleiter-Substrat 3 Kontaktlocher 1, sogenannte deep-Vias („vertikal integrierte Anschlüsse") ausgebildet, beispielsweise ourch Lithographie und Plasmaatztechniken . Hierbei können je nach verwendeter Anlagenkonflguration und Atzchemie Kontaktlocher mit einem Verhältnis von Tiefe zu Durchmesser von bis zu 50:1 ausgebildet werden. Werden als Halbleiter-Substrat beispielsweise Bulk-Siliziumwafer verwendet, so ist es vorteilhaft, zusätzlich um die 5 Kontaktlocner 1 eine geschlossene Grabenstruktur 2 zu zienen, um eine elektrische Isolation gegenüber dem Halbleiter- Substrat ZJ erzielen. Dies ist in den Fig. la und Ib für Kontaktlocher mit einem quadratiscnen Querschnitt von 2 x 2 μm2 und einer Tiefe von etwa 15 μm gezeigt.
Es sind aber auch alternative Möglichkeiten zur elektrischen Isolation gegenüber dem Halbleiter-Substrat denkbar.
Nach Atzen oer Kontaktlocher 1 und gegebenenfalls der
Grabenstruktur 2 erfolgt ein Schritt zum Abscheiden einer isolierenden Schicht 4, die beispielsweise aus Siliziumdioxid besteht, und einer Haftvermittlungsschicht 5, beispielsweise Titannitrid. Darauffolgend wird das elektrisch leitende Material 6, beispielsweise Wolfram oder Kupfer, als sogenannte Viametallisierung abgeschieden. Diese Metallisierung wird derart ausgeführt, daß eine lunkerfreie Füllung der Kontaktlocher 1 erfolgt. Die anschließende isotrope Ruckatzung der drei aufgebrachten Schichten fuhrt zu elektrisch isolierten, mit Metall gefüllten Kontaktlochern. Dieses Verfahren wird detaillierter in der noch unveröffentlichten deutschen Patentanmeldung DE 198 13 239 beschrieben .
Der Kontakt zu dem hochdotierten Kontaktbereich 9 des Bauelements erfolgt darauffolgend mittels einer standardmäßigen Metallisierungssequenz inklusive Lithographie- und Strukturierungsschritte . Beispielsweise wird eine Aluminium-Metallisierung 11 abgeschieden. Im Anschluß daran kann die Bearbeitung der Vorderseite durch
Abscheidung von Passivierungsschichten abgeschlossen werden.
Gemäß der vorliegenden Erfindung kann oer Kontakt zu dem hochdotierten Kontaktbereich 9 des Bauelements durch ein beliebiges elektrisch leitendes Material realisiert werden, beispielsweise auch durch einen elektrisch leitfahigen 6 Kunststoff oder aucn durch ein anisotrop leitfahiges Materia .
An dieser Stelle ist es auch möglich, vor der Herstellung der Ruckseitenkontakte die Funktion des Bauelements zu überprüfen .
Zur Herstellung der Ruckseitenkontakte kann zur Reduzierung des Flacnenbeαarfs der Ruckseitenkontakte das Halbleiter- Substrat zunacnst von der Ruckseite her gedunnt und poliert werden. Dies kann bis herunter zu minimalen Dicken von 50 μm erfolgen. Unternalb von Dicken von 30 μm w rd insbesondere eine Siliziumscneibe flexibel, so daß weitere Maßnahme. zur Stabilisierung notwendig werden. Bei dem beschriebenen Ausfuhrungsbeispiel erfolgt das Dünnen bis zu einer Dicke von 100 μm.
Im folgenden wird beispielhaft beschrieben, durch welche Bearbeitungsschritte auf der Ruckseite eine Verbindung von Ruckseitenkontakten mit den Kontaktlochern erfolgen kann, so daß der elektrische Kontakt zu den Kontaktbereichen auf der Vorderseite zustande kommt. Dazu werden von der Ruckseite des Halbleiter-Substrats abgeschiedene Maskierungsschichten mittels Lithographie und Atztechniken direkt gegenüber den Kontaktlochern geöffnet. Das nun freiliegende Silizium kann entweder naßchemisch oder trocken mit bekannten chemischen Prozessen in die Tiefe geatzt werden, bis die Unterseiten der Kontaktlccher freigelegt sind.
Gemäß einer bevorzugten Ausfuhrungsform der vorliegenden
Erfindung wird beispielsweise ein naßchemischer Atzschritt mit 33%-ιger KOH-Losung oder Cholin mit einem trockenen plasmamduzierten Atzschritt kombiniert. Dadurch werden vorteilhafterweise durch den naßchemischen Atzschritt Offnungsflanken von 55° zur Scheibenoberflache der Kristalleoene <100> ausgebildet. Die Steuerung des 7 Atzvorgangs erfolgt mit einer Genauigkeit von ± 5% über die Atzzeit. Der naßchemische Atzvorgang wird vorzugsweise vor dem Erreichen der Kontaktlocher abgebrochen, da sonst die Füllung der Kontaktlocher angegriffen werden konnte, weil keine ausreichende Selektivität in der Atzrate zwischen dem Isolationsoxid der Kontaktlocher und dem Silizium vorhanden ist .
Statt dessen erfolgt der verbleibende Abtrag des Siliziums vorzugsweise mit einem Trockenatzschritt, der eine ausreichende Selektivität zwischen dem Isolationsoxid der Kontaktlocher und dem abzutragenden Silizium besitzt. Gemäß einer bevorzugten Ausfuhrungsform der vorliegenden Erfindung kann SFβ als Fluortrager zum Atzen von Silizium verwendet werden. Ferner kann m einem zusätzlichen Prozeßschritt Plasmaoxid (Sι02) 13 abgeschieden werden, welches zur elektrischen Isolierung der Offnungsflanken dient.
Es ist aber gemäß der vorliegenden Erfindung ebenso möglich, den Atzschritt von der Ruckseite her als einen rein anisotropen oder isotropen Atzschritt durchzufuhren. Beispielsweise ist ein isotroper Atzschritt bei dünnen bzw. gedunnten Halbleiter-Substraten zweckmäßig durchzufuhren.
Durch einen nachfolgenden Lithographieschritt mit
Strukturierungsprozessen kann der Kontaktbereich 7 zwischen einer darauffolgend aufzubringenden Metallisierung 12 und den Kontaktlochern 1 definiert werden. Bei Vorhandensein von Grabenstrukturen 2 liegt die Öffnung des Plasmaoxids innerhalb der Grabenstruktur 2, damit die Metallisierung 12 keinen Kontakt zum Halbleiter-Substrat 3 erhalt. Die Metallisierungsflachen werden abschließend ebenfalls durch Lithographie und Struktuπerungsprozesse definiert.
Gemäß der vorliegenden Erfindung kann das Halbleiter-Substrat ein beliebiges Halbleiter-Substrat sein, so auch ein 8 Halbleiter-Substrat mit einer Oxidschicht, beispielsweise einer vergrabenen Sι02-Schιcht , z.B. ein SOI- oder ein BESOI- Substrat („back etched Silicon on insulator" ) sein. Gemäß der BESOI-Technik werden zwei Wafer unter extrem staubfreien Bedingungen mit ihren polierten Oberflachen zusammengebracht. Dabei sind die beiden Wafer in der Regel mit einer Sι02- Schicht versehen, die beispielsweise mittels thermischer Oxidation hergestellt werden kann. Die Haftung zwischen den beiden Waferflachen beruht auf der Ausbildung von Wasserstoffbrucken zwischen adsorbierten OH-Gruppen. Bei einer anschließenden Erwärmung der Wafer bilden sich bei etwa 300°C Si-O-Si-Bmdungen aus, wobei schließlich bei Temperaturen um 1000°C aufgrund eines viskosen Flusses des Oxids eine feste, von einem gewachsenen Oxid nicht unterscheidbare Verbindung auftritt. Nach dem auf diese Weise durchgeführten Bonden der beiden Wafer kann einer der Wafer mittels üblicher Verfahren gedunnt werden, so daß eine dünne SOI-Nutzschicht unlösbar gebondet mit dem Trager zurückbleibt .
Eine bevorzugte Ausfuhrungsform unter Verwendung eines BESOI- Substrats ist in Fig. 2 gezeigt. In Fig. 2 bezeichnet Bezugszeichen 14 eine BESOI-Sι02-Schιcht , die ungefähr 4 bis 10 μm von der Substratoberflache entfernt ist. Ansonsten bezeichnen dieselben Bezugszeichen wie in Fig. 1 in Fig. 2 dieselben Komponenten.
Bei Verwendung eines BESOI-Siliziumwafers für die Herstellung der Bauelemente ist die Ausbildung einer Grabenstruktur zur elektrischen Isolation nicht erforderlich, da unter Nutzung des vergrabenen BESOI-Oxids eine elektrische Isolation gegenüber dem Siliziumsubstrat gewahrleistet ist. Trotzdem wird auch bei dieser Ausfuhrungsform bei der Prozessierung der Ruckseite der Schritt zum Atzen vorzugsweise als eine Kombination aus einer naßchemischen ersten Stufe und einer trockenen zweiten Stufe durchgeführt.

Claims

Patentansprüche
1. Verfahren zur Kontaktierung eines elektrischen Bauelements, mit den Schritten:
- Bereitstellen eines vollständig prozessierten Bauelements auf einem Halbleiter-Substrat (3) ohne Anschlußme allisierung, gekennzeichnet durch die Schritte:
- Ausbilden von mit elektrisch leitendem Material (6) gefüllten Kontaktlöchern (1) ausgehend von den Kontaktbereichen (7, 9) in dem Halbleiter-Substrat (3), welche gegenüber dem Halbleiter-Substrat (3) elektrisch isoliert sind, und Aufbringen eines elektrisch leitenden
Verbindungsmaterials (11, 12) zur elektrisch leitenden Verbindung mit den Kontaktbereichen (7, 9) des Bauelements,
- Ausbilden von Rückseitenkontakten auf der Rückseite des Halbleiter-Substrats (3) durch Freilegen der Unterseiten der Kontaktlöcher (1) und Aufbringen eines elektrisch leitenden Verbindungsmaterials (11, 12) , welches in elektrischem Kontakt mit dem elektrisch leitenden Material (6) in den Kontaktlöchern steht.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt zum Ausbilden der Kontaktlöcher (1) die Schritte zum lithographischen Definieren der Kontaktlöcher (1) und zum Plasmaätzen der Kontaktlöcher (1) umfaßt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Kontaktlöcher (1) mit Wolfram oder Kupfer gefüllt werden . 10
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in den Kontaktlochern (1) zur Isolierung gegenüber dem Halbleiter-Substrat (3) eine Sι02-Schιcht (4) sowie eine Haftvermittlungsschicht (5) für das elektrisch leitende Material (6) aufgebracht werden.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Kontaktlocher (1) ein Verhältnis von Tiefe zu Durchmesser von bis zu 50: 1 haben.
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Kontaktlocher (1) durch einen Standard-Metallisierungsschritt mit dem Bauelement elektrisch leitend verbunden werden.
7. Verfahren nach einem der vorhergehenden Ansprüche, gekennzeichnet durch den Schritt zum Aufbringen einer Passivierungsschicht auf der Vorderseite des Bauelements vor dem Schritt zum Ausbilden von Ruckseitenkontakten.
8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Halbleiter-Substrat (3) ein Bulk- Siliziumwafer ist.
9. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß das Halbleiter-Substrat (3) ein SOI-Wafer ist.
10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Schritt zum Ausbilden von Ruckseitenkontakten einen Schritt zum Dünnen der Ruckseite umfaßt . 11
11. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Schritt zum Ausbilden von Rückseitenkontakten einen Schritt zum Ätzen des Halbleiter- Substrats umfaßt, bei dem die Unterseiten der Kontaktlöcher (1) freigelegt werden.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt zum Ätzen mindestens einen anisotropen Ätzschritt umfaßt .
13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß der Schritt zum Ätzen einen naßchemischen und einen trockenchemischen Ätzschritt umfaßt.
14. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Schritt zum Ausbilden von Rückseitenkontakten einen selektiven Metallisierungsschritt umfaßt, bei dem eine Metallisierung in Kontakt mit den Kontaktlöchern strukturiert aufgebracht wird.
15. Verfahren nach einem der vorhergehenden Ansprüche, gekennzeichnet durch den Schritt zum Austesten des Bauelements vor dem Schritt zum Ausbilden von Rückseitenkontakten .
16. Verfahren nach einem der vorhergehenden Ansprüche, gekennzeichnet durch den Schritt zum Ausbilden von Isolationsgräben gleichzeitig mit dem Schritt zum Ausbilden von Kontaktlöchern (1).
17. Elektrisches Bauelement mit mindestens einem Rückseitenkontakt, der durch das Verfahren nach einem der Ansprüche 1 bis 16 hergestellt ist.
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