DE2400670A1 - Verfahren zur herstellung von mostransistoren - Google Patents

Verfahren zur herstellung von mostransistoren

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Description

DR...NG. FRIEDRICH B. FISCHER 5038 RODENKIRCHEN <bz. kolnj PATENTANWALT . SAA*S «ASSE 7,
Fairchild Camera and Instrument F 7376
Corporation Dr.F/Wi
464 Ellis Street -i / nnrnn
Mountain View, California 94040 ZAUUb /U U.S.A.
Verfahren zur Herstellung von MOS-Transistoren
Die Erfindung bezieht sich auf MOS-Transistoren und Verfahren zu ihrer Herstellung, und sie bezieht sich insbesondere auf einen MOS-Silizium-Transistor, bei dem das Gate-Oxid derart ausgebildet ist, daß man außerordentlich stabile und reproduzierbare MOS-Transistoren mit sicher vorherbestimmbaren Kenngrößen erhält.
MOS-Halbleiter-Transistoren sind in den letzten «Jahren eingeführt worden. Transistoren dieser Art sind außerordentlich empfindlich gegenüber kleinen Mengen unerwünschter Stoffe (Verunreinigungen) an der Grenzfläche zwischen Isolierschichten und dem darunter befindlichen Halbleitermaterial, welches die Quellen- und Senkengebiete enthalt. Da die Abmessungen von MOS-Transistoren geringer geworden sind, ist eine genaue Ausrichtung der Masken, insbesondere der Quellen- und Senkenmasken, von zunehmender Bedeutung. Die Verwendung eines selbstausgerichteten Gate aus polykristallinem Silizium, wie
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es in der USA-Patentschrift 3 673 471 (Klein u.a., ausgegeben am 27.6.1972) beschrieben ist, ermöglicht eine Verringerung der Abmessungen der Quellen- und Senkengebiete, eine Reduktion der Überlappung des Gate gegenüber den Quellen- und Senkengebieten, unddaher bei MOS-Transistoren eine erheblich höhere Arbeitsgeschwindigkeit, als es früher erreichbar war.
Bei einem MOS-Transistor wird eine dünne Isolierschicht zwischen dem die Quellen- und Senkengebiete enthaltenden Halbleitersubstrat und der Gate-Elektrode angeordnet. Um unerwünschte Inversionen des Halbleitermaterials in dem Feld (also dem nicht-aktiven Teil) des Bauelements zu vermeiden, wenn eine Spannung an die Gate-Elektrode angelegt wird, wird über dem Feld des Bauelements eine wesentlich stärkere Isolierschicht angeordnet als unter der Gate-Elektrode. Wie bereits in dem erwähnten USA-Patent 3 673 471 beschrieben, ist im Regelfall die Feldisolierung um eine Größenordnung stärker als die Gate-Isolierung. Bei der Herstellung eines MOS-Transistors unter Anwendung bisher bekannter Verfahren wurde zunächst das Feldoxid auf dem Halbleiterplättchen ausgebildet. Die Teile des Feldoxids über den Gebieten des Halbleitersubstrats, in denen Quellen und Senken auszubilden waren, wurden dann entfernt. Nach Ausbildung der Quellen- und Senkengebiete wurde das Feldoxid über dem Gategebiet entfernt und das Gateoxid ausgebildet. Die Stärke des Gateoxids liegt im Regelfall in der Größenordnung von 1.000 Ä.
Das Entfernen des Feldoxids über den aktiven Gebieten des Halbleitersubstrats ermöglicht, daß in diese Gebiete des Substrats unerwünschte Stoffe eindringen, sie also "vergiftet" werden, und es ist dadurch bei der weiteren Bearbeitung des Bauelements schwierig, ein Gateoxid von gleichförmiger Stärke aufwachsen
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zu lassen. Im Regelfall sammeln sich die unerwünschten Stoffe an den Rändern des Feldoxids, und dies führt zur Ausbildung von Kurzschlüssen zwischen einer anschließend ausgebildeten Gate-Elektrode und den Quellen- und/oder Senkengebieten. Außerdem ist durch die verschiedenen Stärken des Feldoxids und des Gateoxids eine scharfe Stufe in der Isolation an den Quellen- und Senkengebieten vorhanden. Eine solche Stufe erhöht in starkem Maße das Risiko von Schaltungsunterbrechungen in den Kontaktleitungen der Quellen- und Senkengebiete.
Die Erfindung bezweckt die Lösung der Probleme, die bei der bisherigen Bearbeitungsreihenfolge auftraten, bei der das Gateoxid nach dem Feldoxid ausgebildet wurde.
Gemäß der Erfindung ist vorgesehen, daß bei der Ausbildung eines MOS-Transistors wenigstens ein Teil des Gateoxids zuerst auf dem Halbleitermaterial ausgebildet wird. Anschließend läßt man ein Feldoxid selektiv über der Oberfläche des Halbleitermaterials aufwachsen, außer in denjenigen Gebieten, wo die aktiven MOS-Transistoren entstehen werden. Das Feldoxid wird derart ausgebildet, daß es keilförmig in das Gatoxid übergeht und ein allmählicher Übergang der Leiter von dem Feldoxid zu dem Gateoxid und zu den Quellen- .und/oder Senkengebieten des MOS-Transistors gebildet wird.
Dadurch, daß die Herstellung des Gateoxids die erste von mehreren Hochtemperatur-Arbeitsgängen ist, wird eine Ansammlung von verunreinigenden Stoffen bzw. eine Verarmung sehr gering gehalten j Vorgänge dieser Art sind charakteristisch für die nach dem bisherigen Stande durchgeführten Oxydationsverfahren.
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Dadurch, daß während der Herstellung das Gateoxid auf dem Bauelement verbleibt, ist die Oberfläche des Bauelements geschützt, und unerwünschte Stoffe und sonstige Verunreinigungen können sich nicht auf der Oberfläche des Halbleitermaterials ausbilden oder ablagern. Bei Anwendung des erfindungsgemäßen Verfahrens kann in vorteilhafter Weise durchweg eine höhere Zahl von MOS-Transistoren je Halbleiterplättchen hergestellt werden, als es bisher erreichbar war.
Ausführungsbeispiele der Erfindung werden anhand der Zeichnungen näher beschrieben.
Figuren 1a - 1h zeigen Ausführungsbeispiele des Verfahrens gemäß der Erfindung.
Figur 2 zeigt in Schnittdarstellung den keilförmigen Übergang zwischen Feldoxid 16 und Gateoxid 12.
Bei den nachfolgend beschriebenen Ausführungsbeispielen ist vorgesehen, daß Silizium als Halbleitermaterial verwendet wird. Die Erfindung ist jedoch auch anwendbar bei anderen Halbleitermaterialien, welche zur Herstellung von MOS-Transistoren geeignet sind und bei denen ein Oxid des Halbleitermaterials durch thermisches Aufwachsen aus dem Halbleitermaterial erzeugt werden kann.
Auf einem Siliziumsubstrat 11 (Figur 1a) ist ein Gateoxid 12 ausgebildet. Im Regelfall ist das Gateoxid 12 durch thermische Oxydation des Substrats 11 hergestellt, und seine Stärke beträgt im allgemeinen etwa 1.000 SL Bei dem Verfahren gemäß der Erfindung können jedoch auch andere Stärken des Gateoxids gewählt werden, welche zur Ausbildung eines MOS-Transistors mit den
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gewünschten Kenngrößen geeignet sind. Das Siliziumsubstrat 11 hat vorzugsweise einen spezifischen Widerstand von 4-6 Ohmcm, lind es ist vorzugsweise in der (111)-Orientierung geschnitten, obwohl auch andere Möglichkeiten bestehen, z.B. die (100)-0rientierung. Die Oxidschicht 12 wird vorzugsweise durch thermische Oxydation des Siliziumsubstrats 11 ausgebildet, jedoch kann diese Oxidschicht auch durch andere Verfahren dargestellt werden, mit denen eine hinreichend gute Gateisolierung möglich ist.
Nachfolgend werden das Substrat 11 und darauf angeordnete, mit dem Substrat verbundene Schichten auch als Plättchen 10 bezeichnet werden.
Über der Oxidschicht 12 wird eine Schicht 13 aus Siliziumnitrid ausgebildet (Figur 1b). Die Nitridschicht 13 hat im Regelfall eine Stärke von 1.000 ft, jedoch können je nach den Erfordernissen auch andere Stärken der Nitridschicht gewählt werden.
Anschließend wird eine dünne Oxidschicht 13a (Figur 1b) aus der oberen Fläche der Nitridschicht 13 ausgebildet. Verfahren zur öxydierung einer Nitridschicht sind bekannt und beispielsweise beschrieben in einer Schrift von Appels u.a. "Local Oxidation of Silicon and Its Application in Semiconductor-Device Technology", veröffentlicht in Philips Research Reports, 25» 118 - 132, 1970. Im Regelfall hat die Schicht 13a eine Stärke von etwa 50 ft. Dabei ist hervorzuheben, daß dieser Schritt fakultativ ist und erforderlichenfalls fortgelassen werden kann.
Beim nächsten Verfahrensschritt wird über der dünnen oxydierten Nitridschfcht eine Schicht 14 aus Siliziumdioxid ausgebildet. Bei einer bevorzugten Ausführungsform hat die Siliziumdioxidschicht 14 eine Stärke von etwa 6.000 ft, und sie wird gebildet
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durch die Zersetzung von Silanen in einer SauerstoffUmgebung. Die Siliziumdioxidschicht 14 haftet gut an der oxydierten Nitridschicht 13aj die Schicht 13a wurde gebildet, damit eine gut hütende Basis für die Schicht 14 zur Verfügung stand.
Der nachfolgende Verfahrensschritt ist in den Zeichnungen nicht dargestellt. Er besteht in einer Materialgetterung bei vorzugsweise 1070° C in einer Phosphoroxychlorid-Umgebung. Der dabeigebildete, aus phosphorreichem Glas bestehende obere Teil der Schicht 14 wird dann von der Halbleiteroberfläche entfernt. Bei einer bevorzugten Ausführungsform werden 3000 £ der Schicht entfernt.
Wie aus Figur 1c hervorgeht, werden nun die Dioxidschicht 14 und die darunter befindliche Nitridschicht 13 von allen Teilen des Feldes des Halbleiterbauelements entfernt. Zu diesem Zweck wird zunächst die Oxidschicht 14 derart maskiert, daß alles Oxid im Feld des Bauelements exponiert wird. Die Schicht 14 wird dann bis zur Nitridschicht 13 heruntergeätzt, wobei ein besonderes Ätzmittel verwendet wird, welches Siliziumdioxid wesentlich schneller ätzt als Siliziumnitrid, Wenn dann alles exponierte Oxid 14 über dem Nitrid 13 entfernt ist, wird das erneut exponierte Siliziumnitrid 13 durch ein Atzmittel entfernt, welches Nitrid wesentlich schneller als Siliziumdioxid ätzt. Wenn daher das Siliziumnitrid 13 über dem Gateoxid 12 entfernt worden ist, greift das zur Entfernung des Siliziumnitrids benutzte Ätzmittel das Gateoxid 12 nicht in besonders großem Maße an. In Figur 1c ist die sich nach dem Ätzen ergebende Struktur dargestellt, bei der der Teil 14b der Siliziumdioxidschicht 14 über dem Gebiet 13b der Siliziumnitridschicht 13 verbleibt, welches wiederum auf dem aktiven Gebiet des Bauelements aufliegtο
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In diesem Punkt des Verfahrens wird nunmehr das FeldgeMet des Siliziumbauelements, also dasjenige Gebiet des Halbleiterbauelements, in dem nicht Quellen-, Senken- und Gategebiete des MOS-Transistors ausgebildet werden, unter Verwendung des Verfahrens der Ionenimplantation mit einem gewählten Störstoff implantiert. Die Ionenimplantation ermöglicht, daß die den Leitfähigkeitstyp bestimmenden Störstoffe durch das Gateoxid 12 hindurchgelangen und in einem Gebiet des Halbleitersubstrats 11 unmittelbar unter diesem Gateoxid eingesetzt werden. Die in Figur 1c dargestellten Gebiete 11a und 11b enthalten daher durch Ionenimplantation eingebrachte StörStoffe. Wenn das Halbleitersubstrat den n-Leitfähigkeitstyp hat, erhalten diese Störstoffe eine solche Konzentration, daß das implantierte Halbleitermaterial die nt—Leitfähigkeit hat. Wenn jedoch das Siliziumsubstrat die p-Leitfähigkeit besitzt, werden die Störstoffe so bemessen, daß die ionenimplantierten Gebiete die p+-Leitfähigkeit haben. Die Stärke der ionenimplantierten Gebiete 11a und 11b beträgt vorzugsweise 1000 Ä, und die Störstoffkonzentration in diesen Gebieten liegt im Regelfall bei 10 Atomen/ccnu
Anschließend wird das Plättchen 10 in eine oxydierende Atmosphäre bei erhöhter Temperatur gebracht. Der Sauerstoff der Umgebung reagiert mit dem Silizium des Siliziumsubstrats 11 unter denjenigen Teilen des Gateoxids 12, welche nicht von der Nitridschicht 13b bedeckt sind, und es bilden sich dadurch verhältnismäßig starke Gebiete 16a und 16b (Figur 1d) aus oxydiertem Halbleitermaterial. Die Gebiete 16a und 16b haben vorzugsweise eine Stärke von 1,6 Mikrometern. Die Oxydation von Silizium-Halbleitermaterial führt zu einer Zunahme der Stärke des Materials um einen Faktor von etwa 2,2. Dementsprechend verbrauchen die Gebiete 16a und 16b etwa 0,7 Mikrometer des darunter befindlichen Halbleitermaterials 11, um Siliziumdioxidschichten von etwa 1,6
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Mikrometer Stärke zu bilden. Während dieser bei hoher Temperatur stattfindenden thermischen Oxydation wandern die Gebiete 11a und 11b vom Leitfähigkeitstyp n+ weiter in das Silizium-Halbleitersubstrat 11 hinein. Diese Wanderung erfolgt aufgrund der verschiedenen Diffusionsvermögen und Segregationskoeffizienten der die Leitfähigkeit bestimmenden Störstoffe in den Gebieten 11a und 11b im Silizium gegenüber dem Siliziumdioxid und aufgrund der anhaltenden hohen Temperatur. Die oxydierten Gebiete 16a und 16b enthalten daher keinen nennenswerten Anteil des Störstoffs in den Gebieten 11a und 11b„ Wenn dagegen das Substrat 11 Bor als vorherrschenden Störstoff enthält, und dieser hat die p-Leitfähigkeit, so können die Gebiete 16a und 16b nennenswerte Anteile an Bor enthalten. Während des Oxydationsvorgangs wird auf der Rückseite des Halbleiterplättchens auch ein Gebiet 16e aus Siliziumdioxid ausgebildet. Gebiet 16f (Figur 1d) entstand vorher bei der Ausbildung des Gateoxids 12 und der Oxidschicht 14.
Der Ausbildung der starken Feldoxidschichten 16a und 16b folgt die Entfernung der Nitridschicht 13b und der darüber befindlichen Siliziumdioxidschicht 14b (Figur 1c). Die sich nach diesem Verfahrensschritt ergebende Struktur ist in Figur 1d dargestellt. Man erkennt, daß in den Gebieten 16c und 16d des Feldoxids sich das Oxid allmählich von der Stärke des Feldoxids zu der Stärke des Gateoxids 12 keilförmig verjüngt. Diese keilförmige Ausbildung ermöglicht die anschließende Kontaktierung der Quellen- und Senkengebiete durch Leiter, welche über das Feldoxid hinübergeführt werden und dann allmählich zu der Höhe des Gateoxids abfallen, ohne daß die besondere Gefahr von Stromkreisunterbrechungen bei Stufenausbildungen in dem Oxid besteht, wie es bei der bisherigen Technik in weitem Umfang der Fall war.
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Im Anschluß an die Ausbildung der in Figur 1d dargestellten Struktur wird eine Schicht 17 (Figur 1e) aus polykristallinen! Silizium über der oberen Fläche des Bauelements ausgebildet. Im Regelfall wird die Schicht 17 erst ausgebildet, nachdem eine Öffnung 12b in dem Gäteoxid 12 ausgespart wurde. Dieser Teil der Schicht 17 kontaktiert die Oberfläche des Substrats 11. Die polykristalline Siliziumschicht 17 hat vorzugsweise eine Stärke von etwa 3000 - 3300 £. Erforderlichenfalls können jedoch auch andere Stärken für diese Schicht gewählt werden. Verfahren zum Aufbringen von polykristallinem Silizium, die im Zusammenhang mit der Erfindung anwendbar sind, sind bekannt, und sie brauchen daher nicht näher beschrieben zu werden.
Anschließend wird die obere Fläche der polykristallinen Siliziumschicht 17 oxydiert, und es wird eine Siliziumdioxidschicht 18 gebildet. Dann wird mit Hilfe bekannter Fotogravierungsverfahren die Maskierung der oxydierten polykristallinen Siliziumschicht 17 vorgenommen, und zwar oberhalb der Gategebiete, die in oder auf Substrat 11 auszubilden sind, und auf den leitfähigen Verbindungen, welche aus dem polykristallinen Silizium herzustellen sind. In diesen nicht von Fotoresist bedeckten Bereichen wird das Oxid entfernt. Dann wird das freigelegte polykrir stalline Silizium entfernt.
Die sich nach diesen Verfahrensschritten ergebende Anordnung (Figur 1f) zeigt ein polykristallines' Siliziumgebiet 17a über Gateoxid 12; über ihm befindet sich eine schützende Oxidschicht 18a. In den Gebieten 17b und 17c ist das polykristallin Silizium entfernt. Polykristallines Silizium 17d, welches auf seiner Oberfläche eine Oxidschicht 18d aufweist, überlagert nicht nur einen Teil des aktiven Gebiets des Bauelements, sondern auch einen Teil des Feldes des Bauelements. Nach Dotierung wird dieses
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polykristalline Silizium als leitfähige Verbindung zu dem aktiven Gebiet dienen, welches im Substrat 11 unter der Öffnung 12b im Gateoxid 12 auszubilden ist. Zusätzlich können Gebiete aus dotiertem polykristallinen Silizium als leitfähige Hindurchführungen unter Metalleitungen dienen.
Nunmehr wird dasjenige Gateoxid 12, welches nicht durch polykristalline Siliziumgebiete 17a, 17d bedeckt ist und nicht Teil der Feldoxidgebiete 16a, 16b ist, entfernt, und dadurch wird die obere Fläche der Gebiete des Halbleitermaterials 11 frei, in denen die Quellen- und Senkengebiete bei einem MOS-Transistor auszubilden sind. Gleichzeitig mit der selektiven Entfernung des Gateoxids 12 werden die oxydierten Teile 18a und 18d der polykristallinen Siliziumgebiete 17a und 17d ebenfalls entfernt.
Anschließend wird ein Störstoff, und zwar vorzugsweise Bor, wenn das Substrat 11 die η-Leitfähigkeit hat, in das Substrat 11 eindiffundiert, so daß die Quellen- und Senkengebiete 19a, 19b des MOS-Transistors ausgebildet werden. Bei der Beschreibung wurde bisher davon ausgegangen, daß das Gateoxid über den Quellen- und Senkengebieten 19a, 19b während dieses Verfahrensschritts vollständig entfernt wurde; es ist jedoch auch möglich, daß dieses Gateoxid erforderlichenfalls nur teilweise entfernt wird. Der Teil des Gateoxids 12, welcher während des Diffusionsvorgangs auf Substrat 11 verbleibt, muß jedoch dünn genug sein, um das Hindurchtreten des Störstoffs zur Ausbildung der Quellen- und Senkengebiete 19a, 19b unter Gateoxid 12 zuzulassen.
Während der Diffusion von Bor in Substrat 11 zur Ausbildung der Quellen- und Senkengebiete 19a, 19b diffundiert Bor auch in die Gebiete 17a und 17d des polykristallinen Siliziums 17 ein, und es werden eine Gateelektrode 17a und eine leitfähige Verbindung
17d ausgebildet.
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Wenn die Diffusion in oxydierender Atmosphäre vorgenommen wird, bildet sich wieder eine dünne Oxidschicht über den Quellen- und Senkengebieten. Man kann dann einen Teil dieser Oxidschicht entfernen, damit es möglich ist, einen elektrischen Kontakt zum Senkengebiet 19b herzustellen. Gebiet 19a ist bereits durch Öffnung 12b (Figur 1e) durch das polykristalline Silizium 17d kontaktiert worden. Alternativ kann am Gebiet 19a ein Metallkontakt, beispielsweise aus Aluminium, angebracht werden.
Nach der Darstellung der dotierten Gateelektrode 17a, der dotierten leitfähigen Verbindung 17d und der Quellen- und Senkengebiete 19a, 19b durch Eindiffundieren eines p-Störstoffs, wird eine Schicht passivierenden Materials 20 (Figur 1g) über der oberen Fläche des Bauelements ausgebildet. Vorzugsweise besteht Schicht 20 aus einer phosphordotierten Siliziumdioxidschicht mit einer Stärke vnn etwa 6000 A1« Es können jedoch im Bedarfsfall auch andere Isolierungs- und/oder Passivierungsschichten über der Oberfläche des Bauelements ausgebildet werden. Diese Schichten können erforderlichenfalls auch als Mehrfachschichten aus verschiedenen Materialien bestehen, und sie können beispielsweise Schichten von Siliziumnitrid enthaltene
Das Plättchen 10 wird nun erhitzt, so daß die Glasschicht 20 zum Fließen gebracht werden kann; die Diffusion des Bors in den Gebieten 19a, 19b in das Substrat 11 führt dabei zur weiteren Ausdehnung der Quellen- und Senkengebiete 19a, 19b. Diese Art der "Wärmebehandlung ist in der Halbleitertechnik bekannt und braucht daher nicht näher beschrieben zu werden0
Nach Abschluß der beschriebenen Wärmebehandlung werden in der Schicht 20 Kontaktöffnungen ausgebildet, so daß diejenigen Gebiete des Substrats 11 freiliegenj. bei denen die elektrische
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KontaktMldung erfolgen soll. Während, das Gebiet 19a bereits kontaktiert ist durch die dotierte polykristalline Siliziumleitung 17d, ist mit Gebiet 19b noch der elektrische Kontakt herzustellen. Es wird eine KontaktÖffnung 20a in der Schicht 20 geöffnet, so daß die Oberfläche des Gebietes 19b freiliegt; dies geschieht unter Anwendung der bekannten fotolithografischen Verfahren und der Maskierungstechnik. Zusätzlich wird auch der Kontakt zu dem auf dem Bauelement verbleibenden dotierten Silizium durch andere Öffnungen in Schicht 20^ hergestellt.
In diesem Punkt des Herstellungsverfahrens werden auch die Oxidschichten I6e und 16f auf der Rückseite des Halbleiterplättchens (vgl. Figur 1d), beispielsweise durch Ätzung, entfernt.
Es wird nun eine Schicht 21 aus leitfähigem Material über der Schicht 20 gebildet. Vorzugsweise besteht diese Schicht aus evaporiertem Aluminium. Die Schicht 21 kontaktiert die Oberflächen bestimmter Gebiete im Substrat 11, z.B. durch Öffnung 20a in Schicht 20. Dann wird die leitfähige Schicht 21, welche bei einer bevorzugten Ausführungsform aus einer 1,2 Mikrometer starken Aluminiumschicht besteht, maskiert und geätzt, so daß sie das leitfähige Leitungsmuster auf der Oberfläche des Bauelements bildet. Die hierfür erforderlichen Verfahrensschritte der Maskierung und Ätzung sind bekannt und brauchen daher nicht näher beschrieben zu werden.
Daraufhin wird das Halbleiterplättchen legiert, um gute elektrische Kontakte zwischen entsprechenden Teilen der Schicht 21 und dem Substrat 11 herzustellen.
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Der abschließende Schritt besteht in der Ausbildung einer Schicht aus phosphordotiertem Siliziumdioxid auf der Oberfläche des Halbleiterplättchens, und zwar bis zu einer Stärke von ungefähr 1,0 Mikrometer. Diesem Schritt folgt die Maskierung der Kontaktstücke auf der· oberen Fläche des Bauelements, welche aus Schicht 21 zu bilden sind, und dem Fortätzen des Siliziumdioxids, um die Kontaktstücke und die örennbereiche freizulegen»
Das mit Hilfe des oben beschriebenen Verfahrens hergestellte Halbleiterbauelement hat einen vergrabenen Kontakt 17d zum Gebiet 19a. Außerdem ist zu beachten, daß die Oberfläche des Substrats 11, auf welcher die Transistoren ausgebildet sind, jederzeit durch ein Gateoxid 12 geschützt istj dadurch ist vermieden, daß irgendwelche Verunreinigungen die Grenzfläche zwischen Oxid 12 und Substrat 11 erreichten. Da das zusätzliche Oxid 16a, 16b in dem Feld des Halbleiterbauelements während des Verfahrens hergestellt wird, ist dieses Feldoxid eine Fortsetzung des Gateoxids. Es ist ein wichtiges Merkmal der Erfindung, daß der Übergangsbereich zwischen dem Gateoxid 12 und dem Feldoxid 16 keilförmig ausgebildet ist, denn dadurch ist die Gefahr von stufenförmigen Partien herabgesetzt, welche durch die leitfähigen Verbindungen überquert werden müssen, beispielsweise Leitungen 17d und 21, welche die Quellen- und Senkengebiete des darunter befindlichen Halbleiterbauelements kontaktieren. Außerdem ist durch diese keilförmige Ausbildung der Oberfläche die Gefährdung durch die Abstufung herabgesetzt, welche durch den Kontakt zum Gate 17a überquert wird.
Figur 2 zeigt Einzelheiten des Übergangsgebiets zwischen dem Gateoxid 12 und dem Feldoxid 16b, wobei eine Schicht von polykristallinen" Silizium 17 entsprechend der Darstellung in Figur Ie beide Oxids überlagerte Ede in Figur 2 erkennbare Darstellung
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ist aus einer fotografischen Abbildung des Übergangsgebiets zwischen dem Gateoxid 12 und dem Feldoxid 16b entstanden. Wie aus Figur 2 hervorgeht, ist das Feldoxid 16b eine allmähliche Erweiterung des Gateoxids 12, und seine Stärke nimmt in dem Bereich 12b allmählich zu. Bei Spitze 12c wird die allmähliche Zunahme der Stärke des Oxids jedoch plötzlich beendet, und die Steigung der Oberfläche des Oxids 16b kehrt sich um. Es schließt sich dann eine muldenförmige Ausbildung 16g in der Oberfläche des Oxids 16b an, jedoch nimmt das Feldoxid im Bereich 16h allmählich eine flache Oberfläche an und erhält dann eine gleichmäßige Stärke. Das Gebiet 11b aus hochdotiertem n-Halbleitermaterial verbleibt unmittelbar unter der unteren Fläche des Feldoxids 16b. Das polykristalline Silizium 17 bildet eine im wesentlichen gleichförmige Schicht über der oberen Fläche des Gateoxids 12 und des Feldoxids 16 trotz der Spitze 12 und der muldenförmigen Ausbildung 16g bei Gateoxid 12 bzw. Feldoxid 16b. Über der polykristallinen Schicht 17 befind* sich eine Siliziumdioxidschicht 20.
Bei einer zweiten Ausführungsform der Erfindung sind mehrere der im Zusammenhang mit der ersten Ausführungsform beschriebenen Verfahrensschritte abgeändert. Bei diesem zweiten Ausführungsbeispiel wird das Substrat 11 oxidiert, und es wird das Gateoxid 12 gebildet. Anschließend wird eine Nitridschicht 13 (Figur 1b) über dem Gateoxid 12 aufgetragen, und zwar bis zu einer Stärke von etwa 1000 &„ Eine in den Figuren nicht dargestellte, auf der Rückseite des Halbleiterplättchens 11 ausgebildete Oxidschicht ■fcxrd dann entfernt, und zwar vorzugsweise durch einen Ätzvorgang. Dieses.Oxid war gleichzeitig mit dem Gateoxid ausgebildet worden, und es hatte die gleiche Stärke wie das Gateoxid (etwa 1000 &). Anschließend wird eine Schicht 14 (Figur 1b) aus
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Siliziumdioxid auf die. obere Fläche der Nitridschicht 13 aufgebracht. Vor dem Aufbringen der Schicht 14 kann die Nitridschicht 13 erforderlichenfalls oxydiert werden, um eine verbesserte Basis zu schaffen, auf der die Schicht 14 ausgebildet werden kann. Die Schicht 14 hat vorzugsweise eine Stärke von etwa 5000 A.
Die Anordnung wird nun mit einer Phosphortrichloridverbindung bei hoher Temperatur gegettert, und zwar über einen gegebenen Zeitraum bei etwa 1070° C. Nach Abschluß der Getterung wird die Schicht 14 von dem Bauelement entfernt. Die Nitridschicht 13 wird nun oxydiert, und zwar vorzugsweise in Dampf bei 1000° C über einen Zeitraum, der so gewählt wird, daß sich eine Oxidschicht von einer Stärke von etwa 50 8. bildet. Die das Nitrid überlagernde 50 2. starke Oxidschicht wird dann im Bereich des Feldes des Bauelements entfernt, und es verbleibt Oxid über der Quelle, der Senke und dem Gate der Nitridschicht. Das durch die Entfernung des Oxids im Bereich des Feldes des Halbleiterbauelements freigelegte Nitrid wird dann durch eine Ätzung mit Phosphorsäure bei 155° C entfernt. Im Anschluß an diesen Verfahrensschritt wird das freigelegte Gateoxid, das eine Stärke von etwa 1050 Ä1 hat, entfernt. Hierdurch wird eine Beobachtung ungeätzter oder teilweise geätzter Bereiche des Feldoxids, welche als Folge einer unvollständigen Entfernung des Nitrids vorhanden sein könnten, ermöglicht. Nitridgebiete, die unbeabsichtigt in dem Feld des Bauelements verblieben sein könnten, sind daher an diesem Punkt des Verfahrens gut erkennbar und können vollständig entfernt werden.
Nunmehr erfolgt die Implantation von Störstoffen in das Feld des Bauelements durch ein Ionenimplantationsverfahren. Vorzugsweise werden diese Störstoffe implantiert bis zu einer Oberflächendichte von 2 χ 1012 Atomen/cm2 bei Verwendung eines 40 KEV-Ionenstrahls.
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Nach der Ionenimplantation in das Feld des Bauelements wird das Feld in Dampf bei 1000° C reoxydiert und es entsteht eine Oxidschicht von etwa 1,3 Mikrometer. Das Oxid auf dem Siliziumnitrid über Quellengebiet, Senkengebiet und Gategebiet, welches in oder auf dem darunter befindlichen Substrat auszubilden war, hatte ursprünglich eine Stärke von 50 5t; Nach der Feldoxydation hat dieses Oxid eine Stärke von etwa 250 Ä. Dieses 250 £ starke Oxid auf dem Nitrid wird durch Ätzung entfernt. Die Ätzung wird langer fortgesetzt, als es erforderlich wäre, um die 250 Ä starke Oxidschicht über dem Nitrid zu entfernen, und es wird vorzugsweise ein zusätzlicher Betrag des Oxids (z.B. bis zu 750 Ä) über dem Bauelement entfernt, um eine vollständige Entfernung des gesamten Oxids auf dem Nitrid sicherzustellen. Schließlich wird das über dem Gateoxid befindliche Nitrid durch einen Ätzvorgang entfernt, wobei das darunter befindliche Gateoxid (1050 Ä) auf der Oberfläche des Substrats 11 zurückbleibtj es liegt über den Gebieten der Quelle, der Senke und des Gate, welche in oder auf dem Substrat auszubilden sind. Der restliche Teil des Verfahrens ist der gleiche, wie es im Zusammenhang mit dem ersten Ausführungsbeispiel der Erfindung beschrieben wurde.
Bei dem beschriebenen zweiten Ausführungsbeispiel der Erfindung ist von Bedeutung, daß die für die Maskierung der Quelle und der Senke maßgebenden Abmessungen abhängen von der Ätzung eines dünnen maskierenden Oxids (mit einer Stärke von vorzugsweise etwa 50 S), und nicht von der Maskierung und Ätzung einer Siliziumdioxidschicht von etwa 6000 S Stärke. Eine verhältnismäßig dicke Siliziumdioxidschicht kann zu Abweichungen in den Abmessungen der Quelle, der Senke und des Gate führen, und zwar aufgrund von unkontrollierbaren Abweichungen in den seitlichen Ätzgeschwindigkeiten der starken Siliziumdioxidschicht (vgl. Schicht 14 in
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Figur 1b). Die Verwendung einer 50 2. starken Oxidschicht zur Festlegung der seitlichen Ausdehnung der Quellen-, Senken- und Gategebiete erhöht in beachtlichem Maße die Genauigkeit, mit der diese Gebiete ausgebildet werden können, und zwar aufgrund der geringeren Empfindlichkeit des Herstellungsverfahrens gegenüber den A'tzeigenschaften des Siliziumdioxids und aufgrund der Herabsetzung, optischer Effekte, beispielsweise Beugungserscheinungen oder Lichtstreuung, während der. Ausbildung der Quellen- und Senkenöffnungen in der darunter befindlichen Nitridschicht 13 und der Gateoxidschicht ,12.
Zusätzlich wird die Ionenimplantationsenergie, welche zur Implantation der gewählten Störstoffe in das Feld des Bauelements erforderlich ist, durch die Entfernung des ersten Oxids in dem Feldgebiet erheblich herabgesetzt. So wurde bei einem Ausführungsbeispiel die Phosphor-Implantationsenergie von 120 KEV auf 40 KEV herabgesetzt. Alternativ kann auch eine chemische Behandlung stattfinden, um das Feld des Halbleiterbauelements zu dotieren.
Schließlich kann die Stärke des Feldoxids auf etwa 1,3 Mikrometer gegenüber dem zuvor erforderlichen stärkeren Feldoxid herabgesetzt werden. Hierdurch wird die Zeit herabgesetzt, welche erforderlich ist, um das Feldoxid auszubilden, und es wird die Wirtschaftlichkeit des Herstellungsverfahrens erhöht.
Gemäß einer vorteilhaften Abänderung des beschriebenen Verfahrens wird zuerst über der gesamten oberen Fläche des Substrats 11 nur ein Teil des Gateoxids 12 (Figur 1a) ausgebildet. Dann wird wie zuvor die Kitridschicht 13 ausgebildet, und das auf der
L- c; O £ a L
Rückseite "befindliche Oxid wird entfernt» Die Siliziumdioxidschicht 14 wird aufgebracht, es erfolgt die Getterung und das Strippen. Daraufhin wird die Nitridschicht 13 über dem Feld des Bauelements vorzugsweise durch Ätzung entfernt, und es wird das darunter liegende Gateoxid freigelegt. Das Gateoxid war zunächst schwächer ausgebildet worden, als es bei den beiden ersteren Ausführungsbeispielen der Fall war, beispielsweise wurde eine Stärke von etwa 500 - 1000 Ä erreicht. Durch die Entfernung des Nitrids wird dieses zuerst hergestellte Gateoxid im Feld des Bauelements freigelegt. Dann wird dieses freigelegte Gateoxid in den Feldgebieten selektiv entfernt,, Der gewählte Störstoff wird in das Feld des Bauelements in der gleichen Weise implantiert wie bei dem zweiten Ausführungsbeispiel, und das Feld des Bauelements wird dann bei einer Temperatur von etwa 1000° C auf eine geeignete Stärke reoxydiert. Die Stärke beträgt vorzugsweise 1,3 Mikrometer. Das Oxid auf den übrigen Teilen der Nitridschicht 13 (über dem Quellengebiet und dem Senkengebiet) wird dann entfernt. Das Oxid hat eine Stärke von etwa 250 Ä, und zwar aufgrund der langen Feldoxydation, der das Bauelement zuvor ausgesetzt war. Bei der Entfernung dieses Oxids wird der Ätzvorgang so lange fortgesetzt, bis eine Überätzung dieses Oxids etwa um das Äquivalent von 750 £ erfolgt. Hierdurch ist sichergestellt, daß das. gesamte Oxid über der Nitridschicht 13 vollständig entfernt ist, jedoch ist die Wirkung auf das Feldoxid nur gering. Anschließend wird die Nitridschicht 13 über denjenigen Gebieten entfernt, in denen das Quellengebiet, das Senkengebiet und das Gategebiet auszubilden sind. Es findet dann eine Reoxydierung des Gate statt, so daß je nach Bedarf eine Oxidschicht von 250 - 750 Ä über Quelle, Senke und Gate ausgebildet wird. Erforderlichenfalls können diese Reoxydation und die ursprüngliche Oxydation beide in einer getternden Umgebung ausgeführt werden. Vorzugsweise ist eine Halogengetterung während der Oxydation vorgesehen. Dies ist erforderlich, weil das Auftragen von Nitrid das Oxid vergiften kanr., 409829/07 38
Von Bedeutung ist, daß bei dem letzteren Ausführungsbeispiel der Erfindung das Gateoxid wiederum über dem Bauelement bleibt, nachdem es einmal ausgebildet ist. Jedoch werden irgendwelche Oxid- oder Nitridschichten über dem Feld des Bauelements entfernt, um das Einsetzen eines Störstoffs in das Feld des Bauelements zu erlauben und so eine Kanalbildung zu vermeiden. Dann wird das Feldoxid wieder auf die gewünschte Stärke über dem Bauelement gebracht. Jedoch verbleibt derjenige Teil des Gateoxids, welcher die Gebiete der Quelle, der Senke und des Gate bedeckt, auf dem Bauelement während aller dieser Verfahrensschritte, und es werden dadurch unerwünschte Verunreinigungen dieser Gebiete vermieden.
Das Gettern des Oxids nach dem Aufbringen der Nitridschicht 13 schützt das Bauelement vor Natrium und anderen metallischen Verunreinigungen, welche vor dem Getterungsvorgang aufgetreten sein können. Auch erlaubt wieder die Entfernung des Nitrids und des darunter liegenden Oxids eine optische. Prüfung zur Sicherstellung der vollständigen Entfernung des Nitrids. Eine unvollständige Entfernung des Nitrids auf dem Bauelement kann Probleme im Zusammenhang mit vergrabenen Kontakten bringen, und es können auch Oberflächenschwierigkeiten eintreten.
Die zusätzliche Oxydation des Gate-Dielektrikums nach der Feldoxydation und der Nitridentfernung eliminiert bestimmte hohe Q_ -Randeffekte, welche insbesondere für kleine MOS-Transistoren charakteristisch sind.
Die Erhöhung der Stärke des Gateoxids auf etwa 1200 % erhöht die Schwellenspannung um einen geringen Betrag, und zwar im Regelfall von etwa 1,3 auf 1,5 VoIt0
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Das Aufwachsen der Gateoxidschicht 12 auf Substrat 11 vor der nachfolgenden Bearbeitung, gefolgt von der selektiven Oxydation der Feldgebiete, bringt erhebliche verfahrenstechnische Vorteile mit sich. Es ermöglicht insbesondere eine optimale Vorbereitung der Oberfläche des Ausgangsplättchens, unabhängig davon, welche weiteren Bearbeitungsschritte erforderlich sind. Es wird in wirksamer Weise eine Anhäufung von η-Verunreinigungen nach der Gateoxydatinn vermieden. Falls irgendeine Anhäufung von Verunreinigungen während des ersten Oxydationsschritts erfolgt sein sollte, würde eine fast vollständige Rückverteilung bei der nachfolgenden Bearbeitung stattfinden. Durch Aufwachsen des Feldoxids "durch" das Gateoxid sind Diskontinuitäten durch ungleichmäßige Oxydationsgeschwindigkeiten vermieden, welche bei dem bisherigen Verfahren dadurch auftraten, daß das Gateoxid nach dem stärkeren Feldoxid aufwuchs. Auch werden ausgeglichene Übergänge von dem Feld- zu dem Gateoxid erreicht, und es können dadurch dünne Metall- oder Widerstandsfilme glatt gedeckt und genau ausgebildet werden.
Gemäß einer weiteren alternativen Ausführungsform der Erfindung kann diese benutzt werden zur Herstellung von MOS-Transistoren vom Verarmungstyp. Bei diesem Verfahren werden grundsätzlich die vorbeschriebenen Verfahrensschritte angewandt, jedoch mit der folgenden Abänderung: Nachdem das Feld des Bauelements oxydiert ist, werden die Siliziumdioxidschicht 14d und die Siliziumnitridschicht 13b zusammen mit der Zwischen-Oxidschicht 13a von der Oberfläche des Bauelements entfernt, wobei die Gateisolation über den Gebieten der Quelle, der Senke und des Gate freigelegt bleibt. Dann wird Öffnung 12b durch das Gateoxid für ein gewähltes Gebiet in dem darunter befindlichen Siliziumsubstrat 11 ausgebildet. Das Plättchen wird mit einer Fotoresistschicht
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bedeckt; dann wird der Fotoresist über den für Quelle, Senke und Gate vorgesehenen Gebieten entfernt, und zwar mit Hilfe der bekannten Technik der fotolithografischen Maskierung. Anschließend erfolgt die Ionenimplantation eines1 geeigneten p-Störstoffs, beispielsweise Bor, über den Flächen der Quelle, der Senke und des Gate. Diese Implantation wird durchgeführt bis zu einer Stärke von etwa 1000 Ä* bei einer repräsentativen Ausführungsform, jedoch können auch andere Stärken gewählt werden, wenn sie für den vorgegebenen Zweck geeignet sind. Die Ionenimplantation erfolgt vorzugsweise bei einer Energie von 50 KEV. Das Ergebnis dieser Ionenimplantation ist die Entstehung einer dünnen Schicht mit gegenüber der vorherrschenden Leitfähigkeit des Substrats 11 entgegengesetzten Leitfähigkeit in und nahe der oberen Fläche des Halbleitermaterials 11. Diese Schicht dient als Kanal zwischen den noch auszubildenden Gebieten der Quelle und der Senke mit gleicher Leitfähigkeit in dem Substrat 11. Diese durch Ionenimplantation hergestellte Schicht ermöglicht die Ausbildung eines-MOS-Transistors vom Verarmungstyp im Gegensatz zu dem oben beschriebenen MOS-Transistor vom Anreicherungstyp. Die weitere Bearbeitung erfolgt dann in der vorbeschriebenen Weise.
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Claims (2)

Ansprüche
1.J Verfahren zur Herstellung von MOS-Transistoren, bei dem in Niem Halbleitermaterial ein Quellen- und ein Senkengebiet ausgebildet wird,
zwischen Quellen- und Senkengebiet eine Gateelektrode ausgebildet wird, welche gegenüber dem Halbleitermaterial zwischen dem Quellen- und dem Senkengebiet durch eine Gateisolationsschicht getrennt ist,
eine starke Feldisolation über dem Feld des Bauelements angeordnet wird,
und leitfähige Kontakte zum Quellengebiet, zum Senkengebiet und zur Gateelektrode hergestellt werden,
dadurch gekennzeichnet, daß die Gateisolation vor der Feldisolation ausgebildet wird.
2. MOS-Transistor, in dessen Halbleitermaterial ein Quellen- und ein Senkengebiet angeordnet sind, mit einer ersten Isolierschicht, welche denjenigen Teil der Oberfläche des Halbleitermaterials überlagert, der zwischen dem Quellen- und dem Senkengebiet liegt,
einer zweiten Isolierschicht, welche denjenigen Teil des Halbleitermaterials überlagert, der das Quellengebiet, das Senkengebiet und das Gebiet zwischen Quellengebiet und Senkengebiet umgibt und mit der ersten Isolierschicht im Kontakt steht, einer über der Gateisolierung zwischen Quellengebiet und Senkengebiet ausgebildeten Gateelektrode,
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Passivierimgsmaterial zum Bedecken der oberen Flächen des Quellengebiets, des Senkengebiets, der Gateelektrode und der zweiten Isolierschicht,
und Kontaktleitungen, welche mit dem Quellengebiet, dem Senkengebiet und der Gateelektrode durch Öffnungen in der Passivierungsschicht Kontakt bilden,
dadurch gekennzeichnet, daß das Isoliermaterial, welches die zweite Schicht mit der ersten Schicht verbindet, in keilförmiger Ausbildung und bei allmählicher Stärkenänderung seine Stärke von der zweiten Isolierschicht zur Stärke der ersten Isolierschicht ändert.
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GB (1) GB1454084A (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0005181A1 (de) * 1978-05-05 1979-11-14 International Business Machines Corporation Verfahren zur Herstellung einer, Bauelemente vom Feldeffekttransistortyp enthaltenden, Halbleiteranordnung

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IN140846B (de) * 1973-08-06 1976-12-25 Rca Corp
JPS5197385A (en) * 1975-02-21 1976-08-26 Handotaisochino seizohoho
US3958323A (en) * 1975-04-29 1976-05-25 International Business Machines Corporation Three mask self aligned IGFET fabrication process
US4056825A (en) * 1975-06-30 1977-11-01 International Business Machines Corporation FET device with reduced gate overlap capacitance of source/drain and method of manufacture
JPS5286083A (en) * 1976-01-12 1977-07-16 Hitachi Ltd Production of complimentary isolation gate field effect transistor
FR2351502A1 (fr) * 1976-05-14 1977-12-09 Ibm Procede de fabrication de transistors a effet de champ a porte en silicium polycristallin auto-alignee avec les regions source et drain ainsi qu'avec les regions d'isolation de champ encastrees
US4103415A (en) * 1976-12-09 1978-08-01 Fairchild Camera And Instrument Corporation Insulated-gate field-effect transistor with self-aligned contact hole to source or drain
US4553314B1 (en) * 1977-01-26 2000-04-18 Sgs Thomson Microelectronics Method for making a semiconductor device
NL7703941A (nl) * 1977-04-12 1978-10-16 Philips Nv Werkwijze ter vervaardiging van een halfgelei- derinrichting en inrichting, vervaardigd door toepassing van de werkwijze.
US4145803A (en) * 1977-07-22 1979-03-27 Texas Instruments Incorporated Lithographic offset alignment techniques for RAM fabrication
US4221044A (en) * 1978-06-06 1980-09-09 Rockwell International Corporation Self-alignment of gate contacts at local or remote sites
US4192059A (en) * 1978-06-06 1980-03-11 Rockwell International Corporation Process for and structure of high density VLSI circuits, having inherently self-aligned gates and contacts for FET devices and conducting lines
US4231051A (en) * 1978-06-06 1980-10-28 Rockwell International Corporation Process for producing minimal geometry devices for VSLI applications utilizing self-aligned gates and self-aligned contacts, and resultant structures
JPS5529116A (en) * 1978-08-23 1980-03-01 Hitachi Ltd Manufacture of complementary misic
US4219379A (en) * 1978-09-25 1980-08-26 Mostek Corporation Method for making a semiconductor device
US4401691A (en) * 1978-12-18 1983-08-30 Burroughs Corporation Oxidation of silicon wafers to eliminate white ribbon
US4466172A (en) * 1979-01-08 1984-08-21 American Microsystems, Inc. Method for fabricating MOS device with self-aligned contacts
US4278705A (en) * 1979-11-08 1981-07-14 Bell Telephone Laboratories, Incorporated Sequentially annealed oxidation of silicon to fill trenches with silicon dioxide
JPS5693344A (en) * 1979-12-26 1981-07-28 Fujitsu Ltd Manufacture of semiconductor device
US4252582A (en) * 1980-01-25 1981-02-24 International Business Machines Corporation Self aligned method for making bipolar transistor having minimum base to emitter contact spacing
JPS5735341A (en) * 1980-08-12 1982-02-25 Toshiba Corp Method of seperating elements of semiconductor device
JPS5766673A (en) * 1980-10-09 1982-04-22 Toshiba Corp Manufacture of mos type semiconductor device
NL186886C (nl) * 1980-11-28 1992-03-16 Philips Nv Halfgeleiderinrichting.
US4341009A (en) * 1980-12-05 1982-07-27 International Business Machines Corporation Method for making an electrical contact to a silicon substrate through a relatively thin layer of silicon dioxide on the surface of the substrate
US4472873A (en) 1981-10-22 1984-09-25 Fairchild Camera And Instrument Corporation Method for forming submicron bipolar transistors without epitaxial growth and the resulting structure
US4466174A (en) * 1981-12-28 1984-08-21 Texas Instruments Incorporated Method for fabricating MESFET device using a double LOCOS process
JPS59215742A (ja) * 1983-05-24 1984-12-05 Toshiba Corp 半導体装置
US4771328A (en) * 1983-10-13 1988-09-13 International Business Machine Corporation Semiconductor device and process
JPS6088468A (ja) * 1983-10-13 1985-05-18 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 半導体集積装置の製造方法
US4686000A (en) * 1985-04-02 1987-08-11 Heath Barbara A Self-aligned contact process
US5247197A (en) * 1987-11-05 1993-09-21 Fujitsu Limited Dynamic random access memory device having improved contact hole structures
US5192993A (en) * 1988-09-27 1993-03-09 Kabushiki Kaisha Toshiba Semiconductor device having improved element isolation area
US5439842A (en) * 1992-09-21 1995-08-08 Siliconix Incorporated Low temperature oxide layer over field implant mask
KR960006693B1 (ko) * 1992-11-24 1996-05-22 현대전자산업주식회사 고집적 반도체 접속장치 및 그 제조방법
US6780718B2 (en) 1993-11-30 2004-08-24 Stmicroelectronics, Inc. Transistor structure and method for making same
US5604370A (en) * 1995-07-11 1997-02-18 Advanced Micro Devices, Inc. Field implant for semiconductor device
JPH09120965A (ja) * 1995-10-25 1997-05-06 Toshiba Corp 半導体装置の製造方法
US6444534B1 (en) 2001-01-30 2002-09-03 Advanced Micro Devices, Inc. SOI semiconductor device opening implantation gettering method
US6376336B1 (en) 2001-02-01 2002-04-23 Advanced Micro Devices, Inc. Frontside SOI gettering with phosphorus doping
US6670259B1 (en) 2001-02-21 2003-12-30 Advanced Micro Devices, Inc. Inert atom implantation method for SOI gettering
US6958264B1 (en) 2001-04-03 2005-10-25 Advanced Micro Devices, Inc. Scribe lane for gettering of contaminants on SOI wafers and gettering method
US6847081B2 (en) * 2001-12-10 2005-01-25 Koninklijke Philips Electronics N.V. Dual gate oxide high-voltage semiconductor device
KR20080081837A (ko) * 2007-03-05 2008-09-10 서울반도체 주식회사 발광 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL164424C (nl) * 1970-06-04 1980-12-15 Philips Nv Werkwijze voor het vervaardigen van een veldeffect- transistor met een geisoleerde stuurelektrode, waarbij een door een tegen oxydatie maskerende laag vrijgelaten deel van het oppervlak van een siliciumlichaam aan een oxydatiebehandeling wordt onderworpen ter verkrijging van een althans gedeeltelijk in het siliciumlichaam verzonken siliciumoxydelaag.
NL7113561A (de) * 1971-10-02 1973-04-04
US3853633A (en) * 1972-12-04 1974-12-10 Motorola Inc Method of making a semi planar insulated gate field-effect transistor device with implanted field

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0005181A1 (de) * 1978-05-05 1979-11-14 International Business Machines Corporation Verfahren zur Herstellung einer, Bauelemente vom Feldeffekttransistortyp enthaltenden, Halbleiteranordnung

Also Published As

Publication number Publication date
GB1454084A (en) 1976-10-27
US3936858A (en) 1976-02-03
US3913211A (en) 1975-10-21
CA1001771A (en) 1976-12-14
FR2325186B1 (de) 1982-10-01
FR2325186A1 (fr) 1977-04-15
AU6162373A (en) 1975-04-24

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