EP0806719B1 - Schaltungsanordnung zur Erzeugung eines Referenz-potentials - Google Patents

Schaltungsanordnung zur Erzeugung eines Referenz-potentials Download PDF

Info

Publication number
EP0806719B1
EP0806719B1 EP97106833A EP97106833A EP0806719B1 EP 0806719 B1 EP0806719 B1 EP 0806719B1 EP 97106833 A EP97106833 A EP 97106833A EP 97106833 A EP97106833 A EP 97106833A EP 0806719 B1 EP0806719 B1 EP 0806719B1
Authority
EP
European Patent Office
Prior art keywords
transistor
collector
resistor
base
whose
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
EP97106833A
Other languages
English (en)
French (fr)
Other versions
EP0806719A2 (de
EP0806719A3 (de
Inventor
Stephan Dr. Weber
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP0806719A2 publication Critical patent/EP0806719A2/de
Publication of EP0806719A3 publication Critical patent/EP0806719A3/de
Application granted granted Critical
Publication of EP0806719B1 publication Critical patent/EP0806719B1/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/265—Current mirrors using bipolar transistors only
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities

Definitions

  • the invention relates to a circuit arrangement for generation a reference potential with a first transistor, the Emitter is connected to a reference potential and its Base and collector are interconnected with one another second transistor, the base of which is connected to the base of the first Transistor is connected to a first resistor, the between the collector of the first transistor and an output terminal switched to tap the reference potential is, with a second resistor that is between the collector of the second transistor and the output terminal is, with a third resistor connected between the emitter of the second transistor and the reference potential is, with a third transistor, the base of which is connected to the collector of the second transistor and its emitter with the reference potential connected and with a controlled power source, that between a supply potential and the output terminal is switched and the input side with the Collector of the third transistor is coupled.
  • bandgap reference Such a circuit arrangement, also referred to as a bandgap reference is described in EP-A-0 411 657.
  • a another bandgap reference is from Paul R. Gray, Robert G. Meyer, Analysis and Design of Analog Integrated Circuits, Second Edition, John Wiley and Sons, 1984, pp. 293-296.
  • a bandgap reference is often used with integrated circuits used as internal reference voltage source.
  • a frequency-compensated bandgap reference is also in GB 2 256 949 A.
  • the object of the invention is to provide a circuit arrangement Specify the type mentioned, despite good noise behavior has short on and off times.
  • the controlled current source has a circuit arrangement fourth transistor whose collector has the supply potential, its emitter with the output terminal and its Base connected to the collector of the third transistor is. Is between the base and collector of the fourth transistor switched another power source.
  • the further current source can have a fifth transistor have its base with the output terminal and its emitter with the interposition of a fourth resistor is connected to the reference potential. Furthermore are a sixth transistor whose emitter is interposed a fifth resistor with the supply potential is connected, the collector of which is connected to the base of the fourth transistor is connected and its base with the Collector of the fifth transistor is coupled, as well as a seventh transistor, its base and collector together and coupled to the collector of the fifth transistor are and its emitter with the interposition of a sixth Resistance is connected to the supply potential, intended.
  • the noise of the circuit arrangement according to the invention is further reduced.
  • the noise of the others Current source has an influence especially at high frequencies on the noise behavior of the entire circuit arrangement. This is particularly annoying when the other Current source pnp transistors are used because of this the noise and the size of the parasitic capacitances are far from an ideal transistor.
  • the inserted eighth resistor insulates especially at high Frequencies the not ideal working other power source and thus improves the noise behavior and the output resistance.
  • the stability is improved because the effective capacity at the output of the further power source now not so much the phase reserve of the whole Circuit arrangement affects.
  • the insertion of a series resistor is particularly recommended when realizing sixth and seventh transistor as pnp transistors on one Current output of the circuit arrangement.
  • an npn transistor T1 is provided, whose emitter is connected to a reference potential M and whose base and collector are both interconnected as also via a common resistor R1 with a reference potential leading output terminal U are coupled.
  • the base and collector of transistor T1 is the base of one npn transistor T2 connected, the emitter via a Resistor R3 with the reference potential M and its collector coupled to the output terminal U via a resistor R2 is.
  • the emitter is also a npn transistor T4 connected, the collector with a supply potential V is connected.
  • the basis of the Transistor T4 is connected to the collector of an NPN transistor T3 connected, whose emitter to the reference potential M and Base is connected to the collector of transistor T2.
  • a capacitor C1 is connected in parallel with the resistor R2.
  • the base of the transistor T4 is also a Resistor R8 and a current source circuit to the supply potential V connected.
  • the current source circuit has a pnp transistor T6, its emitter via a resistor R5 with the supply potential V and its collector via resistor R8 the base of the transistor T4 or the collector of the transistor T3 is connected.
  • the base of transistor T6 is connected to the base and collector of a pnp transistor T7, whose emitter via a resistor R6 with the supply potential V is coupled.
  • Base and collector of the transistor T7 and the base of transistor T6 are above it also connected to the collector of an npn transistor T5, its emitter via a resistor R4 to the reference potential M is connected and its base with the output connection U is connected.
  • an output connection I which carries a reference current. Is to the output terminal I with the collector of a pnp transistor T8 connected, the emitter via a resistor R7 is connected to the supply potential V and its base is connected to the bases of transistors T6 and T7.
  • the dimensioning of the capacitor C1 depends on the respective application from, although here with higher capacities Noise behavior and, at lower capacities, the switch-on behavior becomes cheaper.
  • the resistor R8 becomes like this chosen as large as possible to ensure the highest possible insulation guarantee.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Control Of Electrical Variables (AREA)
  • Amplifiers (AREA)

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Erzeugung eines Referenzpotentials mit einem ersten Transistor, dessen Emitter mit einem Bezugspotential verbunden ist und dessen Basis und Kollektor miteinander verschaltet sind, mit einem zweiten Transistor, dessen Basis mit der Basis des ersten Transistors verbunden ist, mit einem ersten Widerstand, der zwischen den Kollektor des ersten Transistors und einem Ausgangsanschluß zum Abgreifen des Referenzpotentials geschaltet ist, mit einem zweiten Widerstand, der zwischen den Kollektor des zweiten Transistors und den Ausgangsanschluß geschaltet ist, mit einem dritten Widerstand, der zwischen den Emitter des zweiten Transistors und das Bezugspotentials geschaltet ist, mit einem dritten Transistor, dessen Basis mit dem Kollektor des zweiten Transistors und dessen Emitter mit dem Bezugspotential verbunden ist, und mit einer gesteuerten Stromquelle, die zwischen ein Versorgungspotential und den Ausgangsanschluß geschaltet ist und die eingangsseitig mit dem Kollektor des dritten Transistors gekoppelt ist.
Eine solche, auch als Bandgap-Referenz bezeichnete Schaltungsanordnung ist in der EP-A-0 411 657 beschrieben. Eine weitere Bandgap-Referenz ist aus Paul R. Gray, Robert G. Meyer, Analysis and Design of Analog Integrated Circuits, Second Edition, John Wiley and Sons, 1984, S.293-296 bekannt. Eine Bandgap-Referenz wird häufig bei integrierten Schaltkreisen als interne Referenzspannungsquelle verwendet. Eine frequenzkompensierte Bandgap-Referenz ist zudem in der GB 2 256 949 A beschrieben.
In Zukunft wird es bei integrierten Schaltkreisen zunehmend wichtiger, daß die Schaltkreise sich zum Zwecke der Stromersparnis über einen externen Anschluß ein- und ausschalten lassen. Das Ausschalten sollte dabei moglichst schnell erfolgen, um effektiv die Stromaufnahme und damit die Verlustleistung senken zu können. Ebenso sollte auch die Einschaltzeit möglichst klein gehalten werden, um den Schaltkreis binnen kürzester Zeit in den Arbeitszustand zu bringen. Ein weiteres wichtiges Kriterium von Schaltungsanordnungen zur Erzeugung eines Referenzpotentials ist das Rauschverhalten. Dies kann durch Kondensatoren zur Bandbegrenzung, die das Rauschen bei hohen Frequenzen wegfiltern, günstig beeinflußt werden. Jedoch steigen durch diese Maßnahmen die Ein- und Ausschaltzeiten des jeweiligen Schaltkreises an.
Aufgabe der Erfindung ist es, eine Schaltungsanordnung der eingangs genannten Art anzugeben, die trotz guten Rauschverhaltens kurze Ein- und Ausschaltzeiten aufweist.
Die Aufgabe wird durch eine Schaltungsanordnung gemäß Patentanspruch 1 gelöst. Ausgestaltungen und Weiterbildungen des Erfindungsgedankens sind Gegenstand von Unteransprüchen.
Vorteilhaft ist, daß die günstigen Ein- und Ausschaltzeiten sowie das güngstige Rauschverhalten mit geringstem technischen Aufwand erreicht wird. Zu diesem Zweck wird eine Kapazität dem zweiten Widerstand parallel geschaltet. Gegenüber einer Kapazität, die beispielsweise zwischen Basis und Emitter des dritten Transistors geschaltet ist, kann der als Emitterfolger betriebene vierte Transistor mehr Strom liefern und verkürzt dadurch die Einschaltzeit. Der zur Kapazität parallel liegende zweite Widerstand trägt hingegen zur Verkürzung der Ausschaltzeit bei. Stabilität und Rauschverhalten bleiben dabei praktisch unverändert. Schließlich wird die Betriebsspannungsunterdrückung bei hohen Frequenzen verbessert.
Bei einer bevorzugten Ausgestaltung der erfindungsgemäßen Schaltungsanordnung weist die gesteuerte Stromquelle einen vierten Transistor auf, dessen Kollektor mit dem Versorgungspotential, dessen Emitter mit dem Ausgangsanschluß und dessen Basis mit dem Kollektor des dritten Transistors verbunden ist. Zwischen Basis und Kollektor des vierten Transistors ist dabei eine weitere Stromquelle geschaltet.
Weiterhin kann die weitere Stromquelle einen fünften Transistor aufweisen, dessen Basis mit dem Ausgangsanschluß und dessen Emitter unter Zwischenschaltung eines vierten Widerstandes mit dem Bezugspotential verbunden ist. Des weiteren sind ein sechster Transistor, dessen Emitter unter Zwischenschaltung eines fünften Widerstandes mit dem Versorgungspotential verbunden ist, dessen Kollektor mit der Basis des vierten Transistors verschaltet ist und dessen Basis mit dem Kollektor des fünften Transistors gekoppelt ist, sowie ein siebter Transistor, dessen Basis und Kollektor miteinander sowie mit dem Kollektor des fünften Transistors gekoppelt sind und dessen Emitter unter Zwischenschaltung eines sechsten Widerstandes mit dem Versorgungspotential verbunden ist, vorgesehen.
Bei einer Weiterbildung der Erfindung ist in die Kollektorleitung des sechsten Transistors in Reihe zur weiteren Stromquelle ein achter Widerstand geschaltet. Dies hat den Vorteil, daß das Rauschen der erfindungsgemäßen Schaltungsanordnung weiter herabgesetzt wird. Das Rauschen der weiteren Stromquelle hat insbesondere bei hohen Frequenzen einen Einfluß auf das Rauschverhalten der gesamten Schaltungsanordnung. Dies stört vor allem auch dann, wenn bei der weiteren Stromquelle pnp-Transistoren verwendet werden, da diese hinsichtlich des Rauschens und der Größe der parasitären Kapazitäten weit von einem idealen Transistor entfernt sind. Der eingefügte achte Widerstand isoliert insbesondere bei hohen Frequenzen die nicht ideal arbeitende weitere Stromquelle und verbessert so das Rauschverhalten sowie den Ausgangswiderstand. Darüber hinaus wird die Stabilität verbessert, da die effektive Kapazität am Ausgang der weiteren Stromquelle nun nicht mehr in so starkem Maße die Phasenreserve der gesamten Schaltungsanordnung beeinflußt. Das Einfügen eines Serienwiderstandes empfiehlt sich insbesondere bei Realisierung von sechstem und siebtem Transistor als pnp-Transistoren an einem Stromausgang der Schaltungsanordnung.
Die Erfindung wird nachfolgend anhand des in der einzigen Figur der Zeichnung dargestellten Ausführungsbeispiels näher erläutert.
Bei der als Ausführungsbeispiel gezeigten erfindungsgemäßen Schaltungsanordnung ist ein npn-Transistor T1 vorgesehen, dessen Emitter mit einem Bezugspotential M verbunden ist und dessen Basis und Kollektor sowohl miteinander verschaltet als auch über einen gemeinsamen Widerstand R1 mit einem ein Referenzpotential führenden Ausgangsanschluß U gekoppelt sind. An Basis und Kollektor des Transistors T1 ist die Basis eines npn-Transistors T2 angeschlossen, dessen Emitter über einen Widerstand R3 mit dem Bezugspotential M und dessen Kollektor über einen Widerstand R2 mit dem Ausgangsanschluß U gekoppelt ist.
An dem Ausgangsanschluß U ist darüber hinaus der Emitter eines npn-Transistors T4 angeschlossen, dessen Kollektor mit einem Versorgungspotential V verbunden ist. Die Basis des Transistors T4 ist mit dem Kollektor eines npn-Transistors T3 verbunden, dessen Emitter an das Bezugspotential M und dessen Basis an den Kollektor des Transistors T2 angeschlossen ist. Dem Widerstand R2 ist eine Kapazität C1 parallel geschaltet.
Die Basis des Transistors T4 ist darüber hinaus über einen Widerstand R8 sowie eine Stromquellenschaltung an das Versorgungspotential V angeschlossen.
Die Stromquellenschaltung weist einen pnp-Transistor T6 auf, dessen Emitter über einen Widerstand R5 mit dem Versorgungspotential V und dessen Kollektor über den Widerstand R8 mit der Basis des Transistors T4 bzw. dem Kollektor des Transistors T3 verbunden ist. Die Basis des Transistors T6 ist mit Basis und Kollektor eines pnp-Transistors T7 verschaltet, dessen Emitter über einen Widerstand R6 mit dem Versorgungspotential V gekoppelt ist. Basis und Kollektor des Transistors T7 sowie die Basis des Transistors T6 sind darüber hinaus mit dem Kollektor eines npn-Transistors T5 verbunden, dessen Emitter über einen Widerstand R4 an das Bezugspotential M angeschlossen ist und dessen Basis mit dem Ausgangsanschluß U verbunden ist.
Neben dem Ausgangsanschluß U, an dem das Referenzpotential abgreifbar ist, kann darüber hinaus ein Ausgangsanschluß I vorgesehen werden, der einen Referenzstrom führt. Dazu ist der Ausgangsanschluß I mit dem Kollektor eines pnp-Transistors T8 verbunden, dessen Emitter über einen Widerstand R7 mit dem Versorgungspotential V verbunden ist und dessen Basis mit den Basen der Transistoren T6 und T7 verschaltet ist.
Die Bemessung des Kondensators C1 hängt vom jeweiligen Anwendungsfall ab, wobei auch hier bei höheren Kapazitäten das Rauschverhalten und bei niedrigeren Kapazitäten das Einschaltverhalten günstiger wird. Der Widerstand R8 wird so groß wie möglich gewählt, um eine möglichst hohe Isolation zu gewährleisten.

Claims (2)

  1. Schaltungsanordnung zur Erzeugung eines Referenzpotentials
    mit einem ersten Transistor (T1), dessen Emitter mit einem Bezugspotential (M) verbunden ist und dessen Basis und Kollektor miteinander verschaltet sind,
    mit einem zweiten Transistor (T2), dessen Basis mit der Basis des ersten Transistors (T1) verbunden ist,
    mit einem ersten Widerstand (R1), der zwischen den Kollektor des ersten Transistors (T1) und einem Ausgangsanschluß (U) zum Abgreifen des Referenzpotentials geschaltet ist,
    mit einem zweiten Widerstand (R2), der zwischen den Kollektor des zweiten Transistors (T2) und den Ausgangsanschluß (U) geschaltet ist,
    mit einem dritten Widerstand (R3), der zwischen den Emitter des zweiten Transistors (T2) und das Bezugspotential (M) geschaltet ist,
    mit einem dritten Transistor (T3), dessen Basis mit dem Kollektor des zweiten Transistors (T2) und dessen Emitter mit dem Bezugspotential (M) verbunden ist, und mit einer gesteuerten Stromquelle (T4), die zwischen ein Versorgungspotential (V) und den Ausgangsanschluß (U) geschaltet ist und die eingangsseitig mit dem Kollektor des dritten Transistors (T3) gekoppelt ist,
    dadurch gekennzeichnet, daß
    eine Kapazität (C1) vorgesehen ist, die dem zweiten Widerstand (R2) parallel geschaltet ist,
    die gesteuerte Stromquelle (T3, T4) einen vierten Transistor (T4) aufweist, dessen Kollektor mit dem Versorgungspotential (V), dessen Emitter mit dem Ausgangsanschluß (U) und dessen Basis mit dem Kollektor des dritten Transistors (T3) verbunden ist,
    zwischen Basis und Kollektor des vierten Transistors (T4) eine weitere Stromquelle (T5, T6, T7, R4, R5, R6) geschaltet ist und
    die weitere Stromquelle (T5, T6, T7, R4, R5, R6) aufweist:
    einen fünften Transistor (T5), dessen Basis mit dem Ausgangsanschluß (U) und dessen Emitter unter Zwischenschaltung eines vierten Widerstandes (R4) mit dem Bezugspotential (M) verbunden ist,
    einen sechsten Transistor (T6), dessen Emitter (T6) unter Zwischenschaltung eines fünften Widerstandes (R5) mit dem Versorgungspotential (V) verbunden ist, dessen Kollektor mit der Basis des vierten Transistors (T4) verschaltet ist und
    dessen Basis mit dem Kollektor des fünften Transistors (T5) gekoppelt ist,
    einen siebten Transistor (T7), dessen Basis und Kollektor miteinander sowie mit dem Kollektor des fünften Transistors (T5) gekoppelt sind und dessen Emitter unter Zwischenschaltung eines sechsten Widerstandes (R6) mit dem Versorgungspotential (V) verbunden ist.
  2. Schaltungsanordnung nach Anspruch 1,
    dadurch gekennzeichnet, daß in Reihe zur weiteren Stromquelle (T6, T7) ein achter Widerstand (R8) geschaltet ist.
EP97106833A 1996-05-10 1997-04-24 Schaltungsanordnung zur Erzeugung eines Referenz-potentials Expired - Lifetime EP0806719B1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19618914A DE19618914C1 (de) 1996-05-10 1996-05-10 Schaltungsanordnung zur Erzeugung eines Referenzpotentials
DE19618914 1996-05-10

Publications (3)

Publication Number Publication Date
EP0806719A2 EP0806719A2 (de) 1997-11-12
EP0806719A3 EP0806719A3 (de) 1998-09-16
EP0806719B1 true EP0806719B1 (de) 2001-08-01

Family

ID=7793979

Family Applications (1)

Application Number Title Priority Date Filing Date
EP97106833A Expired - Lifetime EP0806719B1 (de) 1996-05-10 1997-04-24 Schaltungsanordnung zur Erzeugung eines Referenz-potentials

Country Status (3)

Country Link
US (1) US5883543A (de)
EP (1) EP0806719B1 (de)
DE (2) DE19618914C1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002008708A1 (en) * 2000-07-26 2002-01-31 Stmicroelectronics Asia Pacifc Pte Ltd A thermal sensor circuit
DE10357772A1 (de) * 2003-12-10 2005-07-14 Siemens Ag Steuereinheit und Steuervorrichtung mit der Steuereinheit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4553083A (en) * 1983-12-01 1985-11-12 Advanced Micro Devices, Inc. Bandgap reference voltage generator with VCC compensation
JPS60229125A (ja) * 1984-04-26 1985-11-14 Toshiba Corp 電圧出力回路
US5028527A (en) * 1988-02-22 1991-07-02 Applied Bio Technology Monoclonal antibodies against activated ras proteins with amino acid mutations at position 13 of the protein
JPH0680486B2 (ja) * 1989-08-03 1994-10-12 株式会社東芝 定電圧回路
US5029295A (en) * 1990-07-02 1991-07-02 Motorola, Inc. Bandgap voltage reference using a power supply independent current source
KR930001577A (ko) * 1991-06-19 1993-01-16 김광호 기준전압 발생회로
JP2953226B2 (ja) * 1992-12-11 1999-09-27 株式会社デンソー 基準電圧発生回路
US5757224A (en) * 1996-04-26 1998-05-26 Caterpillar Inc. Current mirror correction circuitry

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
BIRRITTELLA M S ET AL: "DESIGN TECHNIQUES FOR IC VOLTAGE REGULATORS WITHOUT P-N-P TRANSISTORS" IEEE JOURNAL OF SOLID-STATE CIRCUITS, NEW YORK, NY, US, Bd. 22, Nr. 1, Februar 1987. *

Also Published As

Publication number Publication date
EP0806719A2 (de) 1997-11-12
DE59704169D1 (de) 2001-09-06
US5883543A (en) 1999-03-16
EP0806719A3 (de) 1998-09-16
DE19618914C1 (de) 1997-08-14

Similar Documents

Publication Publication Date Title
EP1154565A2 (de) Verstärkerschaltung mit Offset-Kompensation, inbesondere für digitale Modulationseinrichtungen
EP0806719B1 (de) Schaltungsanordnung zur Erzeugung eines Referenz-potentials
EP0850358A1 (de) Zündendstufe
DE69532061T2 (de) Verstärkerschaltung und Verfahren
DE10041475A1 (de) Schaltnetzteil
EP0421016A1 (de) ECL-TTL-Signalpegelwandler
DE69031019T2 (de) Ausgangssteuerungsschaltung
DE19621110C1 (de) Ein-/Ausschaltbare Schaltungsanordnung zur Erzeugung eines Referenzpotentials
DE69819677T2 (de) Anschliessen einer Kapazität an einen gegenseitig exklusiv selektierten integrierten Verstärker aus einer Vielzahl von integrierten Verstärkern
DE4321482C1 (de) Digitale Schaltstufe mit Stromschalter
EP1317793B1 (de) Ladungspumpenschaltung
DE3509595A1 (de) Schaltungsanordnung
DE4140904A1 (de) Uebertragungsvorrichtung
EP0588111B1 (de) Speicherelement
DE2844632A1 (de) Elektronischer zweipol
DE1073033B (de) Monostabile Multivibratorschaltung mit zwei komplementären Transistoren
DE1924680B2 (de) Transistor-mischschaltung
DE19753294C1 (de) Treiberschaltung für einen Leistungs-Schalttransistor
DE3114433C2 (de)
DE9211278U1 (de) Schaltungsanordnung zum Stummschalten von Tonteilen
EP0821472B1 (de) Schaltungsanordnung zur Einstellung des Arbeitspunktes
DE19928796B4 (de) Elektronischer Schalter zum Schalten einer Last
DE102004044740B4 (de) Multiplexer mit Taktunterdrückung
DE4001573A1 (de) Differenzverstaerker
DE2402386B1 (de) Schaltungsanordnung zum wahlweisen Durchschalten oder Sperren von unsymmetrischen Wechselstrom-Übertragungswegen

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Kind code of ref document: A2

Designated state(s): CH DE DK FR GB IT LI

PUAL Search report despatched

Free format text: ORIGINAL CODE: 0009013

AK Designated contracting states

Kind code of ref document: A3

Designated state(s): CH DE DK FR GB IT LI

17P Request for examination filed

Effective date: 19981005

17Q First examination report despatched

Effective date: 19991001

GRAG Despatch of communication of intention to grant

Free format text: ORIGINAL CODE: EPIDOS AGRA

GRAG Despatch of communication of intention to grant

Free format text: ORIGINAL CODE: EPIDOS AGRA

GRAH Despatch of communication of intention to grant a patent

Free format text: ORIGINAL CODE: EPIDOS IGRA

GRAG Despatch of communication of intention to grant

Free format text: ORIGINAL CODE: EPIDOS AGRA

GRAH Despatch of communication of intention to grant a patent

Free format text: ORIGINAL CODE: EPIDOS IGRA

RAP1 Party data changed (applicant data changed or rights of an application transferred)

Owner name: INFINEON TECHNOLOGIES AG

GRAH Despatch of communication of intention to grant a patent

Free format text: ORIGINAL CODE: EPIDOS IGRA

GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Kind code of ref document: B1

Designated state(s): CH DE DK FR GB IT LI

REG Reference to a national code

Ref country code: CH

Ref legal event code: EP

REG Reference to a national code

Ref country code: CH

Ref legal event code: NV

Representative=s name: SIEMENS SCHWEIZ AG

REF Corresponds to:

Ref document number: 59704169

Country of ref document: DE

Date of ref document: 20010906

GBT Gb: translation of ep patent filed (gb section 77(6)(a)/1977)

Effective date: 20011004

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: DK

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20011101

EN Fr: translation not filed
REG Reference to a national code

Ref country code: GB

Ref legal event code: IF02

EN Fr: translation not filed

Free format text: BO 01/52 PAGES: 283, IL Y A LIEU DE SUPPRIMER: LA MENTION DE LA NON REMISE. LA REMISE EST PUBLIEE DANS LE PRESENT BOPI.

ET Fr: translation filed
PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT

26N No opposition filed
PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: GB

Payment date: 20040331

Year of fee payment: 8

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: CH

Payment date: 20040402

Year of fee payment: 8

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: FR

Payment date: 20040415

Year of fee payment: 8

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: IT

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20050424

Ref country code: GB

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20050424

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: LI

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20050430

Ref country code: CH

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20050430

REG Reference to a national code

Ref country code: CH

Ref legal event code: PL

GBPC Gb: european patent ceased through non-payment of renewal fee

Effective date: 20050424

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: FR

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20051230

REG Reference to a national code

Ref country code: FR

Ref legal event code: ST

Effective date: 20051230

REG Reference to a national code

Ref country code: DE

Ref legal event code: R082

Ref document number: 59704169

Country of ref document: DE

Representative=s name: ZEDLITZ, PETER, DIPL.-INF.UNIV., DE

REG Reference to a national code

Ref country code: DE

Ref legal event code: R082

Ref document number: 59704169

Country of ref document: DE

Representative=s name: ZEDLITZ, PETER, DIPL.-INF.UNIV., DE

REG Reference to a national code

Ref country code: DE

Ref legal event code: R082

Ref document number: 59704169

Country of ref document: DE

Representative=s name: ZEDLITZ, PETER, DIPL.-INF.UNIV., DE

REG Reference to a national code

Ref country code: DE

Ref legal event code: R082

Ref document number: 59704169

Country of ref document: DE

Representative=s name: ZEDLITZ, PETER, DIPL.-INF.UNIV., DE

Effective date: 20130315

Ref country code: DE

Ref legal event code: R082

Ref document number: 59704169

Country of ref document: DE

Representative=s name: ZEDLITZ, PETER, DIPL.-INF.UNIV., DE

Effective date: 20130314

Ref country code: DE

Ref legal event code: R082

Ref document number: 59704169

Country of ref document: DE

Representative=s name: ZEDLITZ, PETER, DIPL.-INF.UNIV., DE

Effective date: 20130326

Ref country code: DE

Ref legal event code: R081

Ref document number: 59704169

Country of ref document: DE

Owner name: INTEL MOBILE COMMUNICATIONS GMBH, DE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE

Effective date: 20130314

Ref country code: DE

Ref legal event code: R081

Ref document number: 59704169

Country of ref document: DE

Owner name: INTEL MOBILE COMMUNICATIONS GMBH, DE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

Effective date: 20130315

Ref country code: DE

Ref legal event code: R081

Ref document number: 59704169

Country of ref document: DE

Owner name: INTEL MOBILE COMMUNICATIONS GMBH, DE

Free format text: FORMER OWNER: INTEL MOBILE COMMUNICATIONS TECHNOLOGY GMBH, 85579 NEUBIBERG, DE

Effective date: 20130326

Ref country code: DE

Ref legal event code: R081

Ref document number: 59704169

Country of ref document: DE

Owner name: INTEL MOBILE COMMUNICATIONS GMBH, DE

Free format text: FORMER OWNER: INTEL MOBILE COMMUNICATIONS GMBH, 85579 NEUBIBERG, DE

Effective date: 20130315

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: DE

Payment date: 20140430

Year of fee payment: 18

REG Reference to a national code

Ref country code: DE

Ref legal event code: R119

Ref document number: 59704169

Country of ref document: DE

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: DE

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20151103