EP0674252A1 - Circuit pour commander les tensions entre caisson et sources des transistors d'un circuit logique MOS et système d'asservissement de son alimentation - Google Patents

Circuit pour commander les tensions entre caisson et sources des transistors d'un circuit logique MOS et système d'asservissement de son alimentation Download PDF

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EP0674252A1
EP0674252A1 EP95400649A EP95400649A EP0674252A1 EP 0674252 A1 EP0674252 A1 EP 0674252A1 EP 95400649 A EP95400649 A EP 95400649A EP 95400649 A EP95400649 A EP 95400649A EP 0674252 A1 EP0674252 A1 EP 0674252A1
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EP
European Patent Office
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voltage
circuit
mos transistor
current
transistors
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EP95400649A
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German (de)
English (en)
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EP0674252B1 (fr
Inventor
Vincent Von Kaenel
Matthijs Daniel Pardoen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre Suisse dElectronique et Microtechnique SA CSEM
Original Assignee
Centre Suisse dElectronique et Microtechnique SA CSEM
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Publication date
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only

Definitions

  • the present invention relates to circuits produced in CMOS technology and in which transistors of at least one of the types of conductivity are arranged in a common box provided in the substrate of the integrated circuit.
  • Circuits of this type have the particularity of being able to work with a regulated voltage of polarization of the box in order to adjust the threshold voltage of the transistors, essentially with the aim of reducing the consumption of the circuit.
  • the common box receives a bias voltage which is regulated as a function of a control signal representing the desired supply voltage, so as to adapt the threshold voltages of the transistors located in the box in question.
  • the consumption of the integrated circuit can be adapted to the operating conditions that it is desired to impose on it according to the circumstances. For example, when a computer equipped with such a circuit is in standby, the box threshold voltage is adapted to this operating condition to allow the circuit to operate at a lower supply voltage.
  • CMOS Complementary - Metal - Oxide - Semiconductor
  • the power P t consumed by a logic gate is equal to the sum of the dynamic power Pdyn and the static power Pstat and it can be expressed as follows: where I DSn and I Dsp , are the specific drain currents in low inversion of the MOS transistors, respectively of type n and of type p, f is the switching frequency of the logic gate, C is the set of its parasitic capacities charging its output, V is its supply voltage, n n and n p are the slopes in low inversion of the MOS transistors of type n and of type p respectively constituting this logic gate, V tn and V tp are the threshold voltages of the transistors MOS, respectively of type n and of type p and UT is the value of the thermal potential of these MOS transistors. It can be seen from this relation that a parameter which makes it possible to significantly reduce the power consumed by the logic gate is the supply voltage V, since this parameter appears squared in the formula (1) above.
  • Td CV ⁇ 2 not (( V - V t ) 2 or ⁇ 2 not is a technological factor for each MOS transistor.
  • the threshold voltage of a MOS transistor by electronic means. As already indicated in the aforementioned prior patent application, this action can be done by polarization of the box voltage with respect to the sources of the MOS transistors produced in this box. To do this, the MOS transistors to which it is desired to impose a given threshold voltage must, on the one hand, all be of the same type of conductivity and, on the other hand, be installed in a box isolated from the supply voltages. It will easily be understood that if several different threshold voltages are desired, it will be necessary to have as many boxes isolated from each other, it being understood that the expression "same box” means here either a single box or several electrically connected boxes .
  • the simplified structure shown in FIG. 1 is used for an transistor of type n. It is installed in a p-type box 2, the box itself being installed in an n-type substrate 3.
  • the MOS transistor 1 is composed of two n-type regions 4 and 5, respectively the source and the drain, formed in the well 2, as well as an insulated layer 6 forming the gate.
  • a p-type region 7 is diffused in the well 2 to allow the latter to be polarized.
  • an n-type region 8 is diffused in the substrate 3 in order to be able to apply a voltage, for example the supply voltage V +, to the MOS transistor 1 and to other transistors (not shown) which constitute the circuit produced. in substrate 3.
  • FIG. 1 shows the main parasitic bipolar elements associated with the MOS transistor 1 of FIG. 1.
  • FIG. 2 shows the main parasitic bipolar elements associated with the MOS transistor 1 of FIG. 1.
  • the bipolar transistor 10 is formed in parallel with the MOS transistor 1, the collector and the emitter of the bipolar transistor 11 are formed between the drain of the MOS transistor 1 and the supply voltage V +, while the collector and the emitter of the bipolar transistor 12 are formed between the source of the MOS transistor 1 and the supply voltage V +.
  • the bases of these parasitic transistors are all connected to the well of the MOS transistor.
  • the bipolar transistors 11 and 12 can be made practically inoperative with regard to the operation of the MOS transistor 1 by known means of technological and topological nature. Only the effect of the bipolar transistor 10 cannot be completely eliminated by these means, its collector-emitter current always flowing parallel to the drain-source current of the MOS transistor 1.
  • the threshold voltage V t can be controlled by a polarization of the box. If a low threshold voltage is chosen, it is possible, for a given drain current I d , to correspondingly reduce the gate-source voltage V GS . However, if the gate-source voltage can be reduced, it is the same for the supply voltage and this, without the speed of operation of the logic gates being affected. It should, however, be mentioned that in this case the static current, as given by formula (4) above, increases.
  • the operating characteristics of a logic circuit can vary depending on other factors, such as the static current, the temperature, the capacity of the load applied to the circuit and others.
  • the influence of these factors on the operation of the integrated circuit can to a certain extent be compensated by a judicious adaptation of the voltage of the box and, consequently, of the threshold voltages of the transistors which, in their turn, have an influence. on the consumption of the circuit and on its operating speed.
  • the object of the invention is to propose a solution which makes it possible, by adjusting the box and supply voltages, to take into account all the essential factors which can influence the operation of the circuit and in particular its consumption and its operating speed.
  • the object of the invention is to provide a circuit for controlling the voltages between the box and the sources of a plurality of MOS transistors and of a supply voltage of a logic circuit. integrated, ensuring minimum consumption, while ensuring a suitable operating speed.
  • the circuit according to the invention makes it possible to control the polarization of the box of the MOS transistors and thus to continuously fix the threshold voltage of these according to the operating conditions imposed on the reference transistor, the assembly being able to be made in the form of a single integrated circuit.
  • the invention also relates to a servo system comprising, at least, a circuit as just defined and making it possible to fix the threshold voltages of all the MOS transistors, having the same type of conductivity and belonging to a logic circuit, so as to minimize the consumption of the logic circuit regardless of its activity rate.
  • the control system according to the invention makes it possible to fix the threshold voltages of the MOS transistors so as to reduce the consumption to a minimum value, regardless of the operating frequency of the logic circuit or of its activity rate.
  • this servo system makes it possible to take advantage of a technology with very low threshold voltage. In particular, it makes it possible to reach the lower consumption limit of a logic circuit.
  • the invention proposes using at least two circuits for controlling the threshold voltages, namely a control circuit for each type of conductivity.
  • the servo system will then include one and / or the other of the control circuits.
  • FIG. 4a represents the diagram of a control circuit 20 according to the invention which is intended to control the threshold voltages of a plurality of MOS transistors of type n constituting, for example, all or part of a logic circuit. These transistors are all made in the same box, or several boxes connected together, of a substrate of an electronic chip (not shown).
  • the control circuit 20 comprises a comparator 21, a voltage-controlled oscillator 22, a multiplier 23, an n-type MOS field effect transistor 24, a current source 25 and a voltage source 26.
  • the circuit 20 has two terminals 27 and 28, intended to be connected respectively to a V + potential and a V- potential, and an output terminal 31. The difference between the V + and V- potentials feeds the control circuit and can thus power the entire integrated logic circuit on the same electronic chip and it can be supplied by a power source such as, for example, a battery.
  • the current source 25 is connected between the terminal 27 and the drain of the MOS transistor 24, the source of which is connected to the terminal 28.
  • the current source 25 ensures that the drain-source current of the MOS transistor 24 is substantially equal to an I ref value.
  • the drain-source voltage of the MOS transistor 24 is imposed between the gate and the source of the MOS transistor 24 by means of a DC short circuit between the gate and the drain.
  • the comparator 21 is supplied by the terminals 27 and 28 and is, in fact, a PID (Proportional-Integral-Differential) type regulator.
  • the voltage source 26 is connected between the terminals 27 and 28 and supplies a voltage of a value Vtnref to the positive input of the comparator 21.
  • the negative input of the comparator 21 is connected to the drain of the MOS transistor 24.
  • the comparator 24 performs a comparison between the voltage Vtnref and the drain-source voltage of transistor 24, and provides an error signal at its output representative of the difference between the voltages present at its inputs.
  • the voltage controlled oscillator 22 is connected between terminals 27 and 28.
  • the frequency of the voltage controlled oscillator 22 is determined by the value of the error signal supplied by the comparator 21.
  • the multiplier 23 is supplied by the terminals 27 and 28 and is connected to the voltage-controlled oscillator 22. It is designed to generate a voltage which depends on the frequency of the oscillator 22.
  • the multiplier 23 is charged by a resistor 32, connected between terminal 27 and the output terminal 31. In a variant, the resistor 32 can be replaced by a current source.
  • the output of the multiplier 23 is connected to the well 7 (see FIG. 1), so that the voltage produced by the circuit 20 is applied, on the one hand, between the well 7 and the source of the transistor 24 and, on the other hand , between this box 7 and the source of all the other MOS transistors which are produced there.
  • the threshold voltage of a MOS transistor is modified by the polarization of the well in which it is made.
  • the threshold voltage of an MOS transistor can be reduced by a positive well bias voltage.
  • the maximum value of this voltage is limited by the current flowing through the bipolar transistor 10 which is formed in parallel with the MOS transistor 1 (see FIG. 2). This maximum value must be practically equal to 0.4 volts so that the current in the bipolar transistor 10 can be considered negligible.
  • the threshold voltage of the MOS transistor can be increased by a negative bias voltage of the well.
  • the limit of this negative voltage is defined by the breakdown voltage of the base-emitter junction of the bipolar transistor 10 (of the order of several volts). Therefore, the excursion of the threshold voltage V t , when the well voltage V BS is negative, is greater than in direct polarization. In the case of reverse polarization, the voltages to be applied to the boxes are often greater in absolute value than the supply voltages of the logic circuit.
  • the embodiment of the circuit according to the invention which has just been described makes it possible to obtain, by means of a setpoint voltage V tnref imposed, threshold voltages of the transistors very low. It follows that the voltage V GS of the transistors can be reduced and that the logic circuit equipped with the control circuit according to the invention, can be supplied with a comparatively lower supply voltage.
  • the transistor 24 is traversed by a current I DO which therefore represents the static current and which is imposed by the current source 26 '.
  • the ransistor 24 is connected so that its gate-to-ground voltage is zero.
  • the well voltage is then controlled so that the drain voltage of transistor 24 is maintained at V + / 2.
  • FIG. 4d shows another variant in which the reference signal is the current I onref of saturation of the transistors which is applied as input signal to the current source 25a.
  • the transistor 24 receives here on its gate the voltage V +. This arrangement allows, for a given operating speed, to minimize the static power consumed as a function of the supply voltage.
  • the multiplier 23 is capable of ensuring the excursion of the voltage V BS described above.
  • charge pump in Anglo-Saxon literature
  • the description of such a multiplier circuit can be found in an article by John F. Dickison, entitled “On-Chip High-Voltage Generation in MNOS Integrated Circuits Using an Improved Voltage Multiplier Technique ", and published in the IEEE Journal of Solid-State Circuits, Vol. SC-11, No. 3, June 1976.
  • FIG. 5 shows a control circuit 80 according to the invention, but this time for the control of the box voltages of p-type MOS transistors.
  • the operating principle of this circuit is substantially identical to that of the control circuit 20.
  • This circuit 80 includes a comparator 21, a voltage controlled oscillator 22, a multiplier 85, a resistor 32 and a current source 25, all of which operate as described above.
  • it comprises a p-type MOS transistor 81 and a voltage source 82.
  • the voltage source 82 supplies a voltage equal to a value V + - V tpref .
  • the source of MOS transistor 81 is connected to terminal 27, while its drain is connected wire rack.
  • the other terminal of the current source 25 is connected to terminal 28.
  • the current source 25 ensures that the drain-source current of the MOS transistor 81 is substantially equal to a value Iref.
  • the comparator 21 its positive input is connected to the drain of the MOS transistor 81, while its negative input is connected to the voltage source 82.
  • the drain potential of the MOS transistor 81 is equal to V + - V tp , where V tp is the threshold voltage.
  • FIG. 6 shows an example according to the invention, as an equivalent of the circuit shown in FIG. 4d, but for p-type transistors.
  • the operating principle of circuit 85 is also substantially identical to that of circuit 23 and we can therefore refer to the aforementioned article for more details.
  • the circuits represented in FIGS. 4a and 5 make it possible to control the threshold voltage of the MOS transistors of the two types of conductivity n and p, provided that the bias voltage remains within the possible limits defined by the voltage of conduction, on the one hand, and the breakdown voltage of the box-source junction, on the other hand, of the transistors 24 and 81. These circuits are completely integrable and their number of elements is low.
  • Circuits of the type described in relation to FIGS. 4d and 6 can be used, according to a broader aspect of the present invention, in slave systems in which the threshold voltage is regulated as a function of one or more judiciously chosen parameters , such as temperature, value of current consumed etc.
  • the value of the threshold voltage V t can be determined so that the consumption of the logic circuit is minimal and this, for a given activity report of the logic circuit.
  • the ratio of the number of logic gates that transit at a given time to the total number of gates of the circuit is called the "activity rate" of a logic circuit. This activity report therefore varies over time.
  • FIG. 7 shows an example of a slave system according to the invention implementing a control circuit according to FIG. 4d and another according to FIG. 8a.
  • the relationship between the dynamic current and the static current consumed by a logic circuit is controlled. This allows the optimization of the threshold voltages of the MOS transistors constituting the logic circuit as a function of the activity rate thereof.
  • the servo system 100 shown in FIG. 7 indirectly measures the activity of the logic circuit by the dynamic current consumed and takes a fraction of it as a static current setpoint for the control circuits of the box voltages.
  • the control system 100 comprises two control circuits 101 and 102, a current measurement circuit 103 and a reduced voltage source 104.
  • the control circuit 101 comprises a comparator 105, a voltage-controlled oscillator 106, a multiplier 107 , a resistor 108 and an MOS transistor 109 of n type. These elements and their operation are identical to the corresponding elements described with reference to FIGS. 4a and 4d.
  • the circuit of control 101 also includes a current source 111 and a voltage source 110 which will be described below.
  • control circuit 102 comprises a comparator 112, a voltage-controlled oscillator 113, a multiplier 114, a resistor 115 and a p-type MOS transistor 116. These elements and their operation are identical to the corresponding elements and operation described with reference to FIG. 6.
  • the control circuit 102 further comprises a current source 118 and a voltage source 117 which will also be described below.
  • the servo system 100 is intended to maintain at a determined value the ratio between the dynamic power and the static power consumed by a logic circuit 119.
  • This can be for example the microprocessor of a portable computer or any circuit having a predetermined functionality.
  • This logic circuit 119 includes n type MOS transistors, of which the MOS transistor 109 is a part and which are all created in a first well and p type MOS transistors, of which the MOS transistor 116 is a part and which are all created in a second box.
  • the first and second boxes are electrically isolated from each other.
  • FIG. 8 shows an advantageous embodiment of such a logic circuit made in a common substrate according to a technology which is particularly well suited to the application of the present invention, a technology which is sometimes called "Real twin well", in which separate boxes are provided for n-type and p-type transistors.
  • this substrate 200 is for example of p type and comprises a first well 201 (or first wells 201) in which the PMOS transistors such as the transistor 202 are made.
  • the substrate 200 also has a region n 203 ( or several regions n 203) in which one or more boxes 204.
  • the NMOS transistors of the logic circuit 119 are provided in this or these box (s) 204.
  • FIG. 8 has the advantage that in the case where several boxes are respectively provided for the PMOS and NMOS transistors, they can be made to work to the best of their possibilities taking into account the functions which they respectively have to perform. and the speed at which they must work respectively. Indeed, separate voltages perfectly suited to these operating conditions can then be applied to the boxes.
  • the reduced voltage generator 104 is suitable for delivering a reduced voltage V log intended to supply the logic circuit 119.
  • the box voltages of the n or p type MOS transistors which make up this generator 104 are controlled by the voltages V BN or V BP , supplied by the control circuits 101 and 102.
  • the generator 104 comprises, as shown in FIGS. 9a and 9b, a voltage source 104a and an impedance adapter 300 or 400.
  • the circuit 300 of FIG. 9a is an amplifier mounted in unity gain.
  • the circuit 400 of FIG. 9b is a DC-DC converter.
  • the current measurement circuit 103 comprises a shunt resistor 124, a differential amplifier 125 and a low-pass filter 126.
  • the resistor 124 is connected in series with the voltage generator 104 and the logic circuit 119.
  • the two inputs of the differential amplifier 125 are respectively connected to the two terminals of resistor 124, while the output of amplifier 125 is connected to the input of low-pass filter 126.
  • the total current consumed by logic circuit 119 is measured by resistance 124 and by the amplifier 125.
  • the low-pass filter 126 averages this current value.
  • the generator receives information on the operating speed of the logic circuit 119 via a line 119a, this information being representative of the operating rate of this circuit 119.
  • the output of the low-pass filter 126 is connected to the control input of the current sources 111 and 118, so that the latter supply this mean current value as a reference for the static current in the MOS transistors 109 and 116.
  • the circuits 101 and 102 vary the respective box voltages in response to this instruction so that a current of a value kI DO flows in the reference MOS transistors 109 and 116, where I DO is their drain-source current in weak inversion (when their gate-source voltage is equal to zero) and where k is a factor which will be explained later.
  • the ratio b is given by the value R s of the resistor 124, the gain A of the amplifier 125 and the gain of the low-pass filter 126 as well as by the factor k.
  • the factor k only serves to facilitate the measurement of the current I DO of the MOS transistors 109 and 116 in low inversion.
  • the value I DO is generally small and to make it more easily measurable, a voltage equal to nU t ln (k) is applied between the gate and the source of each of the MOS transistors 109 by means of the voltage sources 110 and 117. and 116. Consequently, the drain-source current of the MOS transistors 109 and 116 takes the value kI DO .
  • FIG. 10 is a graph showing, for a given operating speed of the logic gates, the curves of the dynamic current I dyn , of the static current I stat and of the total current I tot of a MOS circuit with respect to the supply voltage V DD of the circuit, the threshold voltages of the MOS transistors constituting the logic circuit being assumed to vary so as to satisfy said operating speed.
  • the assembly formed by the oscillator 22 controlled by a voltage and the voltage multiplier 23 are not necessary for the proper functioning of the servo system, when the supply voltage available is large enough to ensure the excursion of the bias voltage of the boxes, necessary to fix the threshold voltages.
  • the boxes of the logic circuit 119 are then directly connected to the outputs of the respective comparators 105 and 112 supplying the voltages V bn and V bp while the transistors n and p of the logic circuit operate using respectively d 'a voltage less than V + and a voltage greater than V-, the voltages V + and V- being supplied by a power source 127.
  • the diagram in FIG. 11 shows a simple block 128 to symbolize the reference transistors 109 and 116 and their associated elements.
  • the polarization voltages of the wells can vary between V + and V-, respectively more positive and more negative than the voltages of the sources of the MOS transistors used in the logic circuit 119.
  • a DC / DC converter 129 produced for example at using a coil and capacitors (circuits called buck converter, buck-boost converter or boost converter).
  • This converter 129 can also be produced using switched capacitors.
  • the circuits 22 and 23 or 106, 107 resp. 113 and 114 can be replaced by an amplifier 130 supplied with voltages V + and V- higher, resp. lower than the supply voltages of logic circuit 119. This case therefore also applies if the supply source makes it possible to supply these voltages.
  • the reference transistors are as representative as possible of the transistors of the circuit to be controlled, it could be advantageous for them to be formed by putting several transistors placed in several locations of the circuit as a whole in parallel.
  • Such an embodiment makes it possible to overcome variations, such as variations in temperature or technological parameters which may exist from one point to another of the circuit.

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Abstract

Le circuit de commande comporte un transistor MOS de référence (24) auquel sont imposées des caractéristiques de fonctionnement prédéterminées. Des moyens (21, 22, 23) sont prévus pour comparer une caractéristique de fonctionnnement du transistor (24) à une valeur de référence (Vtnref) afin de produire une tension de commande. Cette tension, après adaptation, est appliquée au transistor (24) afin d'en fixer la tension de seuil (Vth), de façon à maintenir les caractéristiques de fonctionnement du transistor (24). Cette même tension de seuil est alors imposées à tous les transistors du circuit logique auquel le circuit de commande est associé. Ce circuit de commande permet notamment de réduire la consommation dudit circuit logique. <IMAGE>

Description

  • La présente invention concerne les circuits réalisés dans la technologie CMOS et dans lesquels des transistors d'au moins l'un des types de conductivité sont disposés dans un caisson commun prévu dans le substrat du circuit intégré.
  • Des circuits de ce type présentent la particularité de pouvoir travailler avec une tension régulée de polarisation du caisson afin d'ajuster la tension de seuil des transistors, essentiellement dans le but de réduire la consommation du circuit.
  • Un tel circuit est décrit dans la demande de brevet PCT WO 94/01890. Dans ce cas, on cherche avant tout à pouvoir faire fonctionner le circuit à différentes tensions d'alimentation, tout en garantissant le bon fonctionnement des transistors. A cet effet, le caisson commun reçoit une tension de polarisation qui est régulée en fonction d'un signal de commande représentant la tension d'alimentation souhaitée, de manière à y adapter les tensions de seuil des transistors situés dans le caisson en question. Ainsi, on peut adapter la consommation du circuit intégré au conditions de fonctionnement que l'on veut lui imposer en fonction des circonstances. Par exemple, lorsqu'un ordinateur équipé d'un tel circuit est en veille, on adapte à cette condition de fonctionnement la tension de seuil de caisson pour permettre le fonctionnement du circuit à une tension d'alimentation plus faible.
  • On sait en effet d'une façon générale que la commande des tensions de seuil des transistors MOS (et par conséquent des tensions de caisson) est un problème majeur lorsqu'on souhaite assurer, d'une part, la sécurité de fonctionnement des circuits et, d'autre part, une consommation minimale de ces derniers, surtout lorsque les tensions de seuil sont basses.
  • Ce problème devient particulièrement crucial lorsque les circuits sont alimentés à partir d'une source d'énergie limitée, telle qu'une batterie ou un rayonnement électromagnétique. Parmi les technologies utilisées pour les applications à faible consommation figure la technologie CMOS (Complementary - Metal - Oxide - Semiconductor) . C'est dans cette technologie que la présente invention trouve une application particulière appropriée. Cette technologie CMOS sera donc prise comme base de la description qui va suivre, mais il convient de noter d'emblée que celle-ci est applicable par analogie à d'autres technologies de type MOS.
  • En technologie CMOS, la puissance Pt consommée par une porte logique est égale à la somme de la puissance dynamique Pdyn et de la puissance statique Pstat et elle peut s'exprimer comme suit :
    Figure imgb0001
     où IDSn et IDsp, sont les courants de drain spécifiques en faible inversion des transistors MOS, respectivement de type n et de type p, f est la fréquence de commutation de la porte logique, C est l'ensemble de ses capacités parasites chargeant sa sortie, V est sa tension d'alimentation, nn et np sont les pentes en faible inversion des transistors MOS respectivement de type n et de type p constituant cette porte logique, Vtn et Vtp sont les tensions de seuil des transistors MOS, respectivement de type n et de type p et UT est la valeur du potentiel thermique de ces transistors MOS. On voit par cette relation qu'un paramètre qui permet de diminuer de façon importante la puissance consommée par la porte logique est la tension d'alimentation V, car ce paramètre apparaît au carré dans la formule (1) ci-dessus.
  • Cependant, le délai Td d'une porte logique s'exprime, en forte inversion , par la relation : (2)    T d = CV β 2 n ( V - V t ) 2
    Figure imgb0002
     où β 2 n
    Figure imgb0003
     est un facteur technologique pour chaque transistor MOS. En abaissant seulement la tension d'alimentation, on voit que le délai de la porte logique augmente. Pour éviter que la vitesse de fonctionnement diminue lorsque l'on baisse la tension d'alimentation V, il faut baisser aussi les tensions de seuil. Du point de vue technologique, il est possible d'abaisser les tensions de seuil Vt des transistors MOS. Toutefois, la composante statique de la puissance consommée par la porte logique prend alors une plus grande importance (voir formule (1)). De plus, la dispersion des tensions de seuil due à la technologie ou leur variation due à la température atteint facilement une valeur relativement grande de ± 200 mV. L'existence d'une telle marge d'incertitude sur la valeur des tensions de seuil ne permet pas d'assurer le minimum de consommation.
  • Néanmoins, il est possible d'agir sur la tension de seuil d'un transistor MOS par des moyens électroniques. Comme déjà indiqué dans la demande de brevet antérieure précitée, cette action peut se faire par une polarisation de la tension de caisson par rapport aux sources des transistors MOS réalisés dans ce caisson. Pour ce faire, les transistors MOS auxquels on souhaite imposer une tension de seuil donnée doivent, d'une part, être tous du même type de conductivité et, d'autre part, être implantés dans un caisson isolé des tensions d'alimentation. On comprendra aisément que si plusieurs tensions de seuil différentes sont désirées, on devra disposer d'autant de caissons isolés les uns des autres, étant entendu que l'expression "même caisson" signifie ici, soit un seul caisson, soit plusieurs caissons électriquement connectés.
  • On rappelle que, si le substrat est de type n, on utilise la structure simplifiée représentée à la figure 1 pour un transistor de type n. Il est implanté dans un caisson 2 de type p, le caisson étant lui-même implanté dans un substrat 3 de type n. Le transistor MOS 1 est composé de deux régions 4 et 5 de type n, respectivement la source et le drain, formées dans le caisson 2, ainsi que d'une couche isolée 6 formant la grille.
  • Une région 7 de type p est diffusée dans le caisson 2 pour permettre la polarisation de ce dernier. De plus, une région 8 de type n est diffusée dans le substrat 3 afin de pouvoir appliquer une tension, par exemple la tension d'alimentation V+, au transistor MOS 1 et à d'autres transistors (non représentés) qui constituent le circuit réalisé dans le substrat 3.
  • La structure représentée à la figure 1 forme non seulement le transistor MOS 1 mais crée, en outre, plusieurs jonctions de diode entre les zones n et p adjacentes. Il en résulte que des éléments bipolaires parasites sont formés par cette même structure. La figure 2 montre les éléments bipolaires parasites principaux associés au transistor MOS 1 de la figure 1. Ainsi, on voit sur la figure 2 le schéma du transistor MOS 1 et les schémas des transistors bipolaires parasites 10, 11 et 12. Le transistor bipolaire 10 est formé en parallèle au transistor MOS 1, le collecteur et l'émetteur du transistor bipolaire 11 sont formés entre le drain du transistor MOS 1 et la tension d'alimentation V+, tandis que le collecteur et l'émetteur du transistor bipolaire 12 sont formés entre la source du transistor MOS 1 et la tension d'alimentation V+. Les bases de ces transistors parasites sont toutes reliées au caisson du transistor MOS.
  • Les transistors bipolaires 11 et 12 peuvent être rendus pratiquement inopérants en regard du fonctionnement du transistor MOS 1 par des moyens connus de nature technologique et topologique. Seul l'effet du transistor bipolaire 10 ne peut pas être complètement éliminé par ces moyens, son courant collecteur-émetteur circulant toujours parallèlement au courant drain-source du transistor MOS 1.
  • On voit sur la figure 2 que la tension appliquée entre le caisson et la source du transistor MOS 1, est également appliquée entre la base et l'émetteur du transistor bipolaire 10 et elle peut être telle qu'elle modifie le courant collecteur-émetteur de ce dernier. Par analogie, le même raisonnement s'applique aux transistors MOS de type p, qui n'ont pas été représentés par souci de simplification.
  • Les courants d'un transistor MOS en forte et en faible inversion sont donnés, respectivement, par les formules bien connues suivantes : (3)    I d = β 2 n ( V GS - V t ) 2
    Figure imgb0004
     et (4)    I d = K W βU t 2 e ​ V GS - V t nU t
    Figure imgb0005
     où β et Kw sont des constantes.
  • Par ailleurs, la tension de seuil Vt d'un transistor MOS peut, en première approximation, s'exprimer par la relation: (5) V t = V to - V BS ( n -1)
    Figure imgb0006
     dans laquelle Vto représente la tension de seuil fixée par la technologie et VBS est la différence de tension entre le caisson et la source du transistor.
  • Les formules (3) et (5) ci-dessus montrent que la tension de seuil Vt peut être commandée par une polarisation du caisson. Si on choisit une tension de seuil faible, il est possible, pour un courant de drain Id donné, de réduire de façon correspondante la tension grille-source VGS. Or, si la tension grille-source peut être réduite, il en est de même pour la tension d'alimentation et cela, sans que la vitesse de fonctionnement des portes logiques n'en soit affectée. Il convient, toutefois, de mentionner que dans ce cas le courant statique, tel que donné par la formule (4) ci-dessus, augmente.
  • Les considérations ci-dessus ont été appliquées dans la demande de brevet précitée pour établir la tension de seuil, et par conséquent la tension de caisson, afin de pouvoir adapter le circuit à plusieurs tensions d'alimentation disponibles en pratique.
  • Cependant, on sait que les caractéristiques de fonctionnement d'un circuit logique peuvent varier en fonction d'autres facteurs, tels que le courant statique, la température, la capacité de la charge appliquée au circuit et autres. L'influence de ces facteurs sur le fonctionnement du circuit intégré peut dans une certaine mesure être compensée par une adaptation judicieuse de la tension de caisson et, par voie de conséquence, des tensions de seuil des transistors qui, à leur tour, ont une influence sur la consommation du circuit et sur sa vitesse de fonctionnement.
  • Or, la demande de brevet précitée ne décrit pas d'autres solutions que celle d'ajuster les tension de caisson des transistors en fonction de certaines tensions d'alimentation disponibles, sans tenir compte d'autres paramètres pouvant influer sur le fonctionnement du circuit intégré, ni prendre en compte les problèmes qui peuvent se poser à propos de la vitesse de fonctionnement du circuit.
  • L'invention a pour but de proposer une solution qui permet, par un réglage des tensions de caisson et d'alimentation, de prendre en compte tous les facteurs essentiels pouvant influencer le fonctionnement du circuit et en particulier sa consommation et sa vitesse de fonctionnement.
  • Par conséquent, selon un premier de ses aspects, l'invention a pour but de fournir un circuit de commande des tensions entre le caisson et les sources d'une pluralité de transistors MOS et d'une tension d'alimentation d'un circuit logique intégré, permettant d'en assurer une consommation minimale, tout en assurant une vitesse de fonctionnement convenable.
  • L'invention a donc d'abord pour objet un circuit pour commander les tensions entre le caisson et les sources d'une pluralité de transistors à effet de champ MOS d'un même type de conductivité, lesdits transistors MOS étant tous réalisés dans un même caisson du substrat d'un circuit logique intégré, caractérisé en ce qu'il comprend:
    • un transistor MOS de référence réalisé dans ledit caisson;
    • des moyens pour imposer des conditions de fonctionnement prédéterminées audit transistor MOS de référence,
    • des moyens pour comparer une caractéristique de fonctionnement dudit transistor MOS de référence à une valeur de référence et pour produire une tension de commande représentative de la différence entre ladite caractéristique de fonctionnement et ladite valeur de référence, et
    • des moyens pour appliquer ladite tension de commande entre ledit caisson et la source dudit transistor MOS de référence afin de maintenir ladite caractéristique de fonctionnement dudit transistor MOS de référence à ladite valeur de référence.
  • Grâce à ces caractéristiques, le circuit selon l'invention permet de commander la polarisation du caisson des transistors MOS et ainsi de fixer en continu la tension de seuil de ceux-ci selon les conditions de fonctionnement imposées au transistor de référence, l'ensemble pouvant être réalisé sous forme d'un seul et même circuit intégré.
  • L'invention a également pour objet un système d'asservissement comportant, au moins, un circuit tel qu'il vient d'être défini et permettant de fixer les tensions de seuil de tous les transistors MOS, ayant un même type de conductivité et appartenant à un circuit logique, de manière à rendre minimale la consommation du circuit logique indépendamment de son taux d'activité.
  • Le système d'asservissement selon l'invention permet de fixer les tensions de seuil des transistors MOS de manière à réduire à une valeur minimale la consommation, indépendamment de la fréquence de fonctionnement du circuit logique ou de son taux d'activité. De plus, ce système d'asservissement permet de tirer avantage d'une technologie à très basse tension de seuil. En particulier, il permet d'atteindre la limite inférieure de consommation d'un circuit logique.
  • Dans le cas d'une technologie CMOS ou des transistors des deux types de conductivité existent, l'invention propose d'utiliser au moins deux circuits de commande des tensions de seuil, à savoir un circuit de commande par type de conductivité. Le système d'asservissement comportera alors l'un et/ou l'autre des circuits de commande.
  • D'autres caractéristiques et avantages de l'invention apparaîtront au cours de la description détaillée mais non limitative qui va suivre de divers modes de réalisation du circuit de commande et du système d'asservissement en comportant application, la description étant donnée uniquement à titre d'exemple et faite en référence aux dessins annexés sur lesquels :
    • la figure 1, déjà décrite, représente une vue schématique en coupe d'un substrat à caisson isolé comportant un transistor à effet de champ MOS de type n;
    • la figure 2, également déjà décrite, représente un schéma du transistor MOS de la figure 1 et de ses transistors bipolaires parasites;
    • les figures 3a à 3d montrent, respectivement, les symboles utilisés dans les dessins annexés pour une source de courant I, une source de courant commandée par une tension V, une source de tension V et une source de tension commandée par une tension V';
    • la figure 4a représente le schéma d'un exemple de circuit de commande selon l'invention pour des transistors MOS de type n;
    • les figures 4b, 4c et 4d montrent trois variantes de montage du transistor de référence de la figure 4a permettant de prendre en compte d'autres caractéristiques de fonctionnement;
    • la figure 5 est un schéma d'un circuit de commande selon l'invention pour des transistors MOS de type p;
    • la figure 6 est un schéma d'un circuit selon la figure 4d, pour des transistors de type p;
    • la figure 7 est un schéma d'un exemple de système d'asservissement selon l'invention;
    • la figure 8 représente une vue schématique en coupe d'un substrat à caisson isolé comportant des transistors à effet de champ MOS des types n et p;
    • les figures 9a et 9b montrent deux variantes de réalisation du générateur de tension 104 de la figure 7; et,
    • la figure 10 est un graphique montrant des courbes du courant dynamique, du courant statique et du courant total en fonction de la tension d'alimentation, pour une vitesse constante prédéterminée de fonctionnement du circuit logique;
    • la figure 11 montre le schéma très simplifié d'un système d'asservissement selon l'invention dans le cas où la valeur de la tension d'alimentation permet d'omettre certains composants du circuit de commande; et
    • les figures 12 et 13 montrent deux variantes du circuit de commande selon l'invention.
  • La figure 4a représente le schéma d'un circuit de commande 20 selon l'invention qui est destiné à commander les tensions de seuil d'une pluralité de transistors MOS de type n constituant, par exemple, tout ou partie d'un circuit logique. Ces transistors sont tous réalisés dans un même caisson, ou plusieurs caissons reliés entre eux, d'un substrat d'une puce électronique (non représentée). Le circuit de commande 20 comprend un comparateur 21, un oscillateur commandé en tension 22, un multiplicateur 23, un transistor 24 à effet de champ MOS du type n, une source de courant 25 et une source de tension 26. De plus, le circuit de commande 20 comporte deux bornes 27 et 28, destinées à être reliées respectivement à un potentiel V+ et à un potentiel V-, et une borne de sortie 31. La différence entre les potentiels V+ et V- alimente le circuit de commande et peut ainsi alimenter l'ensemble du circuit logique intégré sur la même puce électronique et elle peut être fournie par une source d'alimentation comme, par exemple, une pile.
  • La source de courant 25 est branchée entre la borne 27 et le drain du transistor MOS 24, dont la source est reliée à la borne 28. La source de courant 25 assure que le courant drain-source du transistor MOS 24 soit sensiblement égal à une valeur Iref. La tension drain-source du transistor MOS 24 est imposée entre la grille et la source du transistor MOS 24 par l'intermédiaire d'un court-circuit cc entre la grille et le drain.
  • Le comparateur 21 est alimenté par les bornes 27 et 28 et est, en fait, un régulateur de type PID (Proportionnel-Integral-Différentiel). La source de tension 26 est branchée entre les bornes 27 et 28 et fournit une tension d'une valeur Vtnref à l'entrée positive du comparateur 21. L'entrée négative du comparateur 21 est reliée au drain du transistor MOS 24. Ainsi, le comparateur 24 effectue une comparaison entre la tension Vtnref et la tension drain-source du transistor 24, et fournit un signal d'erreur à sa sortie représentatif de la différence entre les tensions présentes à ses entrées.
  • L'oscillateur commandé en tension 22 est branché entre les bornes 27 et 28. La fréquence de l'oscillateur commandé en tension 22 est déterminée par la valeur du signal d'erreur fourni par le comparateur 21. Le multiplicateur 23 est alimenté par les bornes 27 et 28 et est relié à l'oscillateur commandé en tension 22. Il est conçu pour engendrer une tension qui dépend de la fréquence de l'oscillateur 22. Le multiplicateur 23 est chargé par une résistance 32, reliée entre la borne 27 et la borne de sortie 31. Dans une variante, la résistance 32 peut être remplacée par un source de courant.
  • La sortie du multiplicateur 23 est reliée au caisson 7 (voir figure 1), de sorte que la tension produite par le circuit 20 est appliquée, d'une part, entre le caisson 7 et la source du transistor 24 et, d'autre part, entre ce caisson 7 et la source de tous les autres transistors MOS qui y sont réalisés.
  • Comme on a vu ci-dessus (voir formule (5)), la tension de seuil d'un transistor MOS est modifiée par la polarisation du caisson dans lequel il est réalisé.
  • Il en résulte que la tension de seuil d'un transistor MOS peut être réduite par une tension positive de polarisation de caisson. Toutefois, la valeur maximale de cette tension est limitée par le courant parcourant le transistor bipolaire 10 qui est formé en parallèle avec le transistor MOS 1 (voir la figure 2). Cette valeur maximale doit être pratiquement égale à 0,4 volt pour que le courant dans le transistor bipolaire 10 puisse être considéré comme négligeable.
  • Par ailleurs, la tension de seuil du transistor MOS peut être augmentée par une tension négative de polarisation du caisson. La limite de cette tension négative est définie par la tension de claquage de la jonction base-émetteur du transistor bipolaire 10 (de l'ordre de plusieurs volts). De ce fait, l'excursion de la tension de seuil Vt, lorsque la tension de caisson VBS est négative, est plus importante qu'en polarisation directe. Dans le cas d'une polarisation inverse, les tensions à appliquer sur les caissons sont souvent plus grandes en valeur absolue que les tensions d'alimentation du circuit logique.
  • Le mode de réalisation du circuit selon l'invention que l'on vient de décrire permet d'obtenir, moyennant une tension de consigne Vtnref imposée, des tensions de seuil des transistors très basses. Il en résulte que la tension VGS des transistors peut être réduite et que le circuit logique équipé du circuit de commande selon l'invention, peut être alimenté avec une tension d'alimentation comparativement plus faible.
  • Avec les modes de réalisation des figures 4b et 4c, on peut utiliser comme signal de consigne imposant des caractéristiques de fonctionnement déterminées au transistor 24, le courant statique du circuit afin de fixer une puissance statique minimale consommée par celui-ci, pour une vitesse de fonctionnement donnée.
  • Dans le cas de la figure 4b, le transistor 24 est parcouru par un courant IDO qui représente donc le courant statique et qui est imposé par la source de courant 26'. Le ransistor 24 est connecté de manière que sa tension grille-ource soit nulle. La tension de caisson est alors commandée pour que la tension de drain du transistor 24 soit maintenue à V+/2.
  • La figure 4c montre un autre exemple de réalisation, dans lequel la consigne est également le courant statique qui est représenté ici par une valeur V GS = n.U t .ln(k)
    Figure imgb0007
     fournie par un générateur de tension 29. Cette valeur fixe la tension de grille du transistor 24 et ainsi la valeur du courant drain-source du transistor 24.
  • La figure 4d montre une autre variante dans laquelle le signal de consigne est le courant Ionref de saturation des transistors qui est appliqué comme signal d'entrée à la source de courant 25a. Le transistor 24 reçoit ici sur sa grille la tension V+. Ce montage permet, pour une vitesse de fonctionnement donnée, de réduire au minimum la puissance statique consommée en fonction de la tension d'alimentation.
  • Le multiplicateur 23 est capable d'assurer l'excursion de la tension VBS décrite ci-dessus. La description d'un tel circuit multiplicateur, souvent désigné par "charge pump" dans la littérature anglo-saxonne, peut être trouvée dans un article de John F. Dickison, intitulé "On-Chip High-Voltage Generation in MNOS Integrated Circuits Using an Improved Voltage Multiplier Technique", et paru dans la revue IEEE Journal of Solid-State Circuits, Vol. SC-11, No. 3, June 1976.
  • La figure 5 montre un circuit de commande 80 selon l'invention, mais cette fois pour la commande des tensions de caisson de transistors MOS de type p. Le principe de fonctionnement de ce circuit, est sensiblement identique à celui du circuit de commande 20.
  • Ce circuit 80 comprend un comparateur 21, un oscillateur commandé en tension 22, un multiplicateur 85, une résistance 32 et une source de courant 25, qui fonctionnent tous de la manière décrite ci-dessus. En outre, il comprend un transistor MOS 81 de type p et une source de tension 82. La source de tension 82 fournit une tension égale à une valeur V+ - Vtpref. La source du transistor MOS 81 est reliée à la borne 27, tandis que son drain est relié grille. L'autre borne de la source de courant 25 est reliée à la borne 28.
  • Comme dans le cas du circuit de commande 20, la source de courant 25 assure que le courant drain-source du transistor MOS 81 soit sensiblement égal à une valeur Iref. Quant au comparateur 21, son entrée positive est reliée au drain du transistor MOS 81, tandis que son entrée négative est reliée à la source de tension 82.
  • On voit sur la figure 5 que le potentiel du drain du transistor MOS 81 est égal à V+ - Vtp, où Vtp est la tension de seuil. En appliquant une tension V+ - Vtpref entre l'entrée négative du comparateur 21 et la borne 28, on effectue une comparaison entre une tension Vtpref et la tension Vtp du transistor MOS 81.
  • La figure 6 montre un exemple selon l'invention, en tant qu'équivalent du circuit représenté sur la figure 4d, mais pour des transistors de type p. Le principe de fonctionnement du circuit 85 est également sensiblement identique à celui du circuit 23 et on peut donc se référer à l'article précité pour plus de détails.
  • Les circuits représentés aux figures 4a et 5 (ou 4d et 6) permettent de commander la tension de seuil des transistors MOS des deux types de conductivité n et p, pour autant que la tension de polarisation reste dans les limites possibles définies par la tension de conduction, d'une part, et la tension de claquage de la jonction caisson-source, d'autre part, des transistors 24 et 81. Ces circuits sont complètement intégrables et leur nombre d'éléments est faible.
  • Les circuits du type décrit en relation avec les figures 4d et 6 peuvent être utilisés , selon un aspect plus large de la présente invention, dans des systèmes asservis dans lesquels la tension de seuil est régulée en fonction d'un ou de plusieurs paramètres judicieusement choisis, tels que la température, une valeur de courant consommé etc.
  • Par exemple, la valeur de la tension de seuil Vt peut être déterminée pour que la consommation du circuit logique soit minimale et ce, pour un rapport d'activité donné du circuit logique.
  • Il existe, en effet, une tension de seuil Vt optimale pour atteindre la consommation la plus favorable d'un circuit logique, cette tension optimale étant fonction de l'architecture du circuit logique et de son "taux d'activité".
  • On appelle "taux d'activité" d'un circuit logique le rapport du nombre de portes logiques qui transitent à un instant donné sur le nombre total de portes du circuit. Ce rapport d'activité varie donc au cours du temps.
  • La figure 7 montre un exemple d'un système asservi selon l'invention mettant en oeuvre un circuit de commande selon la figure 4d et un autre selon la figure 8a. Dans ce cas, on asservit le rapport entre le courant dynamique et le courant statique consommés par un circuit logique. Ceci permet l'optimisation des tensions de seuil des transistors MOS constituant le circuit logique en fonction du taux d'activité de celui-ci.
  • Le système d'asservissement 100 représenté sur la figure 7 mesure indirectement l'activité du circuit logique par le courant dynamique consommé et en prend une fraction comme consigne de courant statique pour les circuits de commande des tensions de caisson.
  • Le rapport entre ces deux grandeurs peut être déterminé à partir de l'architecture et de la topologie du circuit logique.
  • Le système d'asservissement 100 comprend deux circuits de commande 101 et 102, un circuit de mesure de courant 103 et une source de tension réduite 104. Le circuit de commande 101 comprend un comparateur 105, un oscillateur commandé en tension 106, un multiplicateur 107, une résistance 108 et un transistor MOS 109 de type n. Ces éléments et leur fonctionnement sont identiques aux éléments correspondants décrits à propos des figures 4a et 4d. Le circuit de commande 101 comprend également une source de courant 111 et une source de tension 110 qui seront décrites ci-après.
  • De même, le circuit de commande 102 comprend un comparateur 112, un oscillateur commandé en tension 113, un multiplicateur 114, une résistance 115 et un transistor MOS 116 de type p. Ces éléments et leur fonctionnement sont identiques aux éléments et au fonctionnement correspondants décrits à propos de la figure 6.
  • Le circuit de commande 102 comprend en outre une source de courant 118 et une source de tension 117 qui seront également décrites ci-après.
  • Le système d'asservissement 100 est destiné à maintenir à une valeur déterminée le rapport entre la puissance dynamique et la puissance statique consommées par un circuit logique 119. Celui-ci peut être par exemple le microprocesseur d'un ordinateur portable ou tout circuit ayant une fonctionnalité prédéterminée.
  • Ce circuit logique 119 comprend des transistors MOS du type n, dont le transistor MOS 109 fait partie et qui sont tous crées dans un premier caisson et des transistors MOS du type p, dont le transistor MOS 116 fait partie et qui sont tous créés dans un deuxième caisson. Les premier et deuxième caissons sont isolés électriquement l'un de l'autre.
  • La figure 8 montre un exemple de réalisation avantageux d'un tel circuit logique fait dans un substrat commun selon une technologie particulièrement bien adaptée à l'application de la présente invention, technologie que l'on appelle parfois "Real twin well", dans lesquelles des caissons séparés sont prévus pour les transistors de type n et de type p.
  • Plus précisément, ce substrat 200 est par exemple de type p et comporte un premier caisson 201 (ou des premiers caissons 201) dans le ou lesquels sont réalisés les transistors PMOS tels que le transistor 202. Le substrat 200 présente également une région n 203 (ou plusieurs régions n 203) dans la ou lesquelles est ou sont prévu(s) un ou plusieurs caissons 204. Les transistors NMOS du circuit logique 119 sont prévus dans ce ou ces caisson(s) 204.
  • L'agencement de la figure 8 présente l'avantage que dans le cas où plusieurs caissons sont respectivement prévus pour les transistors PMOS et NMOS, on peut les faire fonctionner au mieux de leurs possibilités en tenant compte des fonctions qu'ils ont respectivement à accomplir et de la vitesse à laquelle ils doivent respectivement travailler. En effet, des tensions distinctes parfaitement adaptées à ces conditions de fonctionnement peuvent alors être appliquées aux caissons.
  • En revenant maintenant à la figure 7, on voit que le générateur de tension réduite 104 est adapté à délivrer une tension réduite Vlog destinée à alimenter le circuit logique 119. Les tensions de caisson des transistors MOS de type n ou p qui composent ce générateur 104 sont commandées par les tensions VBN ou VBP, fournies par les circuits de commande 101 et 102. Dans la pratique, le générateur 104 comprend, comme indiqué aux figures 9a et 9b, une source de tension 104a et un adaptateur d'impédance 300 ou 400. Le circuit 300 de la figure 9a est un amplificateur monté en gain unité. Le circuit 400 de la figure 9b est un convertisseur continu-continu.
  • Il a déjà été proposé, dans un article intitulé "A Voltage Reduction Technique for Battery-Operated Systems" et paru dans la revue IEEE Journal of Solid-State Circuits, Vol. 25, No. 5, October 1990, une technique permettant d'ajuster la tension d'alimentation des circuits logiques, en fonction de caractéristiques de vitesse, de conditions de température et de paramètres technologiques, pour obtenir une consommation minimale de ces circuits logiques. Une telle technique peut avantageusement être utilisée pour déterminer la tension réduite Vlog nécessaire et suffisante au fonctionnement correct du circuit logique 119. C'est ainsi que le générateur 104 des figures 9a et 9b peut être réalisé par le circuit représenté à la figure 1 ou celui représenté à la figure 3 de l'article précité, étant toutefois entendu que les transistors de type n et de type p sont réalisés dans des caissons séparés et polarisés par les tensions VBN et VBP, respectivement.
  • Le circuit de mesure de courant 103 comprend une résistance shunt 124, un amplificateur différentiel 125 et un filtre passe-bas 126. La résistance 124 est reliée en série avec le générateur de tension 104 et le circuit logique 119. Les deux entrées de l'amplificateur différentiel 125 sont respectivement reliées aux deux bornes de la résistance 124, tandis que la sortie de l'amplificateur 125 est reliée à l'entrée du filtre passe-bas 126. Le courant total consommé par le circuit logique 119 est mesuré par la résistance 124 et par l'amplificateur 125. Le filtre passe-bas 126 effectue une moyenne de cette valeur de courant. En outre, le générateur reçoit une information de vitesse de fonctionnement du circuit logique 119 par l'intermédiaire d'une ligne 119a, cette information étant représentative du taux de fonctionnement de ce circuit 119.
  • La sortie du filtre passe-bas 126 est reliée à l'entrée de commande des sources de courant 111 et 118, de manière que ces dernières fournissent cette valeur de courant moyen comme consigne du courant statique dans les transistors MOS 109 et 116. Les circuits de commande 101 et 102 font varier les tensions de caisson respectives en réponse à cette consigne de manière qu'un courant d'une valeur kIDO circule dans les transistors MOS de référence 109 et 116, où IDO est leur courant drain-source en faible inversion (lorsque leur tension grille-source est égale à zéro) et où k est un facteur qui sera expliqué par la suite.
  • Le fait que l'on puisse calculer la consigne de courant statique à partir du courant total est montré par les formules ci-dessous : (6)    I tot = I dyn + I stat
    Figure imgb0008
     (7)    I stat = I dyn b
    Figure imgb0009
     d'où (8)    I stat = 1 b + 1 I tot
    Figure imgb0010
     où I dyn représente la valeur du courant dynamique et I stat la valeur du courant statique et I tot la valeur du courant total.
  • Le rapport b est donné par la valeur Rs de la résistance 124, le gain A de l'amplificateur 125 et le gain du filtre passe-bas 126 ainsi que par le facteur k. Le facteur k ne sert qu'à faciliter la mesure du courant IDO des transistors MOS 109 et 116 en faible inversion. La valeur IDO est généralement petite et pour la rendre plus facilement mesurable, on applique, au moyen des sources de tension 110 et 117, une tension égale à nUtln(k) entre la grille et la source de chacun des transistors MOS 109 et 116. Par conséquent, le courant drain-source des transistors MOS 109 et 116 prend la valeur kIDO.
  • La consommation du circuit logique 119 peut être rendue optimale en choisissant le rapport approprié selon que l'on cherche à rendre minimal le courant, la puissance ou l'énergie consommés par le circuit logique. La figure 10 est un graphique montrant, pour une vitesse de fonctionnement donnée des portes logiques, les courbes du courant dynamique Idyn, du courant statique Istat et du courant total Itot d'un circuit MOS par rapport à la tension d'alimentation VDD du circuit, les tensions de seuil des transistors MOS, constituant le circuit logique, étant supposées varier de manière à satisfaire ladite vitesse de fonctionnement.
  • On voit qu'il existe deux minima de consommation de courant, un premier proche de 0 volts et un autre qui est fonction du taux d'activité et de l'architecture du circuit. Le minimum proche de 0 volts n'est pas utilisable, car la tension d'alimentation correspondante est insuffisante pour assurer un fonctionnement correct du circuit logique. Toutefois, il existe pour une valeur A de la tension d'alimentation VDD, un autre minimum qui, dans l'exemple considéré, est situé à une tension d'environ 0,5 volts. Le rapport entre le courant dynamique IdynA et le courant statique IstatA peut être, par exemple, déterminé à partir de ces courbes établies pour une technologie et une vitesse de fonctionnement données et les valeurs de b et de k peuvent ainsi être définies.
  • De nombreuses modifications peuvent être apportées au circuit de commande et au système d'asservissement selon l'invention dont divers modes de réalisation viennent d'être décrits, sans pour autant sortir du cadre de cette invention.
  • En particulier, l'ensemble formé par l'oscillateur 22 commandé par une tension et le multiplicateur de tension 23 ne sont pas nécessaires au bon fonctionnement du système d'asservissement, lorsque la tension d'alimentation disponible est suffisamment grande pour assurer l'excursion de la tension de polarisation des caissons, nécessaire pour fixer les tensions de seuil.
  • Comme représenté sur la figure 11, les caissons du circuit logique 119 sont alors directement connectés aux sorties des comparateurs respectifs 105 et 112 fournissant les tensions Vbn et Vbp tandis que les transistors n et p du circuit logique fonctionnent à l'aide respectivement d'une tension inférieure à V+ et d'une tension supérieure à V-, les tensions V+ et V- étant fournies par une source d'alimentation 127. Par souci de simplification, le schéma de la figure 11 montre un simple bloc 128 pour symboliser les transistors de référence 109 et 116 et leurs éléments associés.
  • Dès lors, les tensions de polarisation des caissons peuvent varier entre V+ et V-, respectivement plus positive et plus négative que les tensions des sources des transistors MOS utilisés dans le circuit logique 119. Dans ce cas, on peut alors utiliser le principe décrit ci-dessus de fixation des tensions de seuil pour maintenir le rapport, soit entre la puissance dynamique et la puissance statique, soit entre le courant dynamique et le courant statique, soit encore entre l'énergie dynamique et l'énergie statique.
  • Selon une autre variante représentée sur la figure 12, on peut insérer entre le comparateur 105 ou 112 et les sorties des circuits de régulation 20 et 80, un convertisseur continu/continu 129, réalisé par exemple à l'aide d'une bobine et des capacités (circuits appelés buck converter, buck-boost converter ou encore boost converter). On peut également réaliser ce convertisseur 129 à l'aide de capacités commutées.
  • Selon une autre variante représentée sur la figure 13, les circuits 22 et 23 ou 106, 107 resp. 113 et 114 peuvent être remplacés par un amplificateur 130 alimenté par des tensions V+ et V- supérieure, resp. inférieure aux tensions d'alimentation du circuit logique 119. Ce cas s'applique donc également si la source d'alimentation permet de fournir ces tensions.
  • L'homme du métier remarquera en outre que les moyens utilisés pour imposer des conditions de fonctionnement spécifiques aux transistors MOS de référence montrés dans les figures 4, 4d et 5 à 7 ne sont que des exemples pour atteindre ce but. D'autres circuits basés sur les principes de l'invention pourraient donc être réalisés sans sortir du cadre de l'invention. De même, on pourra choisir une autre caractéristique de fonctionnement des transistors MOS de référence que celles décrites ci-dessus pour mettre en oeuvre les principes de l'invention, par le biais de la polarisation du ou des caissons.
  • Par ailleurs pour assurer que les transistors de référence soient aussi représentatifs que possible des transistors du circuit à commander, il pourrait être avantageux qu'ils soient constitués par la mise en parallèle de plusieurs transistors disposés en plusieurs emplacements du circuit dans son ensemble. Une telle réalisation permet de s'affranchir de variations, telles les variations de la température ou des paramètres technologiques pouvant exister d'un point à l'autre du circuit.

Claims (14)

  1. Circuit pour commander les tensions entre le caisson et les sources d'une pluralité de transistors à effet de champ MOS d'un même type de conductivité, lesdits transistors MOS étant tous réalisés dans un même caisson (2; 201, 204) du substrat (3) d'un circuit logique intégré, caractérisé en ce qu'il comprend:
    - un transistor MOS de référence (24) réalisé dans ledit caisson (3);
    - des moyens (Iref, CC) pour imposer des conditions de fonctionnement prédéterminées audit transistor MOS de référence,
    - des moyens (21, 22, 23, 32) pour comparer une caractéristique de fonctionnement dudit transistor MOS de référence à une valeur de référence (Vtnref) et pour produire une tension de commande représentative de la différence entre ladite caractéristique de fonctionnement et ladite valeur de référence, et
    - des moyens (31) pour appliquer ladite tension de commande entre ledit caisson (2) et la source dudit transistor MOS de référence (24) afin de maintenir ladite caractéristique de fonctionnement dudit transistor MOS de référence (24) à ladite valeur de référence.
  2. Circuit selon la revendication 1, caractérisé en ce que ladite caractéristique de fonctionnement du transistor MOS de référence (24) est sa tension de seuil (figure 4a).
  3. Circuit selon la revendication 1, caractérisé en ce que ladite caractéristique de fonctionnement du transistor MOS de référence (24) est son courant statique (figure 4b et 4c).
  4. Circuit selon la revendication 1, caractérisé en ce que ladite caractéristique de fonctionnement du transistor MOS de référence (24) est son courant de saturation (figure 4d).
  5. Circuit selon la revendication 1, caractérisé en ce que lesdits moyens (21,22,23) de comparaison et de production de ladite tension de commande sont agencés pour comparer la tension drain-source dudit transistor MOS de référence (24; 81; 109; 116) à la tension représentative de ladite valeur de référence.
  6. Circuit selon la revendication 1, caractérisé en ce que lesdits moyens pour imposer une tension de référence sont agencés pour imposer une tension V GS = n.U t .ln(k)
    Figure imgb0011
     entre la grille et la source dudit transistor MOS de référence (24) , où n est sa pente en faible inversion dans ledit substrat, Ut est sa valeur du potentiel thermique et k est le rapport entre d'une part son courant de drain lorsque la tension VGS est égale à ladite tension de référence et, d'autre part, son courant de drain lorsque la tension VGS est égale à zéro,
  7. Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce que lesdits moyens de comparaison et de production d'une tension de commande comprennent
    - un comparateur (21) destiné à comparer ladite caractéristique de fonctionnement dudit transistor MOS de référence (24) à ladite valeur de référence, et à produire un signal d'erreur égal à la différence entre ladite caractéristique de fonctionnement et ladite valeur de référence, et
    - des moyens (22,23) pour produire ladite tension de commande en fonction de la grandeur dudit signal d'erreur.
  8. Circuit selon la revendication 7, caractérisé en ce que lesdits moyens (22,23) pour produire ladite tension de commande comprennent
    - un oscillateur (22) dont la fréquence est déterminée par la grandeur dudit signal d'erreur, et
    - un circuit multiplicateur (23) chargé par une résistance (RL;RLn,RLp) ou une source de courant, et destiné engendrer une tension qui dépend de la fréquence dudit oscillateur et qui est suffisante pour assurer une excursion désirée de ladite tension de commande.
  9. Circuit selon la revendication 7, caractérisé en ce que lesdits moyens pour produire ladite tension de commende comprennent un convertisseur continu/continu (129).
  10. Circuit selon la revendication 7, caractérisé en ce que lesdits moyens pour produire ladite tension de commande comprennent un amplificateur (130).
  11. Système pour asservir les tensions de seuil d'une pluralité de transistors à effet de champ MOS faisant partie d'un circuit intégré en vue d'en optimaliser notamment la consommation, en fonction d'au moins un paramètre de fonctionnement dudit circuit intégré, ledit circuit intégré comprenant au moins une première pluralité de transistors à effet de champ MOS d'un premier type de conductivité réalisés dans au moins un même premier caisson prévu dans le substrat dudit circuit intégré, ledit système étant caractérisé en ce qu'il comprend un circuit de commande (101) selon l'une quelconque des revendications 1 à 10.
  12. Système d'asservissement suivant la revendication 10, caractérisé en ce que, dans le cas ou il s'agit d'asservir ledit rapport entre le courant dynamique et le courant statique consommés par ledit circuit intégré, il comprend
    - un premier circuit de commande selon l'un quelconque des revendications 1 à 10 pour commander les tensions entre le caisson et les sources des transistors d'un premier type de conductivité dudit circuit intégré, et
    - des moyens (103) pour mesurer le courant total consommé par ledit circuit logique et pour fournir, en réponse à cette mesure, un signal de commande pour ladite source de courant pour qu'elle fournisse un courant représentatif du courant statique désiré.
  13. Système d'asservissement selon la revendication 11 dans lequel ledit circuit logique comprend, en outre, une deuxième pluralité de transistors à effet de champ MOS d'un deuxième type de conductivité réalisés dans un deuxième caisson dudit substrat, caractérisé en ce qu'il comprend
       - un deuxième circuit de commande (102) selon l'une quelconque des revendications 1 à 10 pour commander les tensions entre le caisson et les sources de ladite deuxième pluralité de transistors MOS.
  14. Système d'asservissement selon l'une quelconque des revendications 11 et 12, caractérisé en ce qu'il comprend en outre
       - des moyens (104) pour commander la tension d'alimentation du circuit logique en fonction, d'une part, d'une vitesse de fonctionnement désirée du circuit logique et, d'autre part, des caractéristiques des transistors MOS telles que déterminées par lesdits circuits de commande.
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