EP0141122A1 - Schaltungsanordnung zur Messung Kurzer Zeit - Google Patents

Schaltungsanordnung zur Messung Kurzer Zeit Download PDF

Info

Publication number
EP0141122A1
EP0141122A1 EP84110185A EP84110185A EP0141122A1 EP 0141122 A1 EP0141122 A1 EP 0141122A1 EP 84110185 A EP84110185 A EP 84110185A EP 84110185 A EP84110185 A EP 84110185A EP 0141122 A1 EP0141122 A1 EP 0141122A1
Authority
EP
European Patent Office
Prior art keywords
output
flop
time
circuit
circuit arrangement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
EP84110185A
Other languages
English (en)
French (fr)
Other versions
EP0141122B1 (de
Inventor
Klaus Welzhofer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to AT84110185T priority Critical patent/ATE34852T1/de
Publication of EP0141122A1 publication Critical patent/EP0141122A1/de
Application granted granted Critical
Publication of EP0141122B1 publication Critical patent/EP0141122B1/de
Expired legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/10—Apparatus for measuring unknown time intervals by electric means by measuring electric or magnetic quantities changing in proportion to time

Definitions

  • the invention relates to a circuit arrangement for measuring short times and for outputting the measured time in digital form, to which a start pulse indicating the start of the time to be measured and a stop pulse indicating the end of the time to be measured is supplied.
  • Computer-controlled test systems require fully automatic testing of individual electronic components, e.g. SSI, MSI, LSI, VLSI components etc., and assembled printed circuit boards, e.g. printed circuit boards, in addition to measuring devices for static measurement value acquisition, e.g. for level evaluation, measurement of currents and voltages etc. , increasingly also measuring devices for dynamic measured value acquisition, for example for measuring the period of pulses, the pulse width, the rise and fall times of pulses.
  • An example of this is the testing of ECL-LSI circuits, even in which / static module errors can only be detected by high-resolution measurement value acquisition (in the ps range) of the pulse edge time or the delay time at the device under test output.
  • the method required at least 2000 cycles with a cycle time of "10 / us. Measurements in single-shot operation could be carried out with fast counters. However, this method only led to measurement errors of less than 1% from times greater than 1 / us. Pulse edge measurements could not be carried out with them Until now, dynamic measurements have largely been dispensed with for reasons.
  • the object on which the invention is based is to provide a circuit arrangement for measuring short times, with which dynamic measurement problems can also be solved, in particular single-shot operation is possible and which works with a high measurement value resolution in the picosecond range.
  • This object is achieved in a circuit arrangement of the type mentioned in the introduction in that a first delay element is provided, which is supplied with the start pulse, and a second delay element is provided with a longer delay time than the first delay element, in which the stop pulse is supplied, in that the first Delay element with the set input of a bistable flip-flop, the second delay element is connected to the reset input of the bistable flip-flop, that the outputs of the bistable flip-flop are connected to a time / voltage converter containing a discharge circuit, which generates a voltage proportional to time, and that at the output the time / voltage converter, an analog / digital / converter with an adjustable voltage threshold is connected, which is set so that when the inputs of the circuit arrangement are combined, the analog / digital / converter outputs the binary value
  • This setting of the voltage threshold of the analog / digital / converter ensures that the tolerances of the components of the circuit arrangement have no influence on the Have measurement result and that the discharge characteristic of the time / voltage converter is only used in the linear range for time / voltage conversion.
  • This adjustment of the circuit arrangement is achieved in that the delay elements are equipped with different delay times.
  • a pulse to be measured for example the pulse edges or the pulse duration
  • Preliminary stage connected to which the measuring pulse is fed.
  • This precursor is for generating the start or stop pulse each composed of a comparator, dem'der measuring pulse and in each case an adjustable reference value is supplied, from a respective one connected to the output of the comparator differentiating element, and one each between the differentiating member and the delay element 'arranged gate .
  • the start or stop pulse necessary for the desired measurement is thus derived from the measurement pulse to be measured.
  • each gate circuit in the pre-stage is connected to an enable flip-flop which emits an enable signal when the gate circuit is to be open for the start or stop pulse and whose reset input is connected to the output of the associated delay element.
  • the time / voltage converter expediently consists of a differential amplifier, the inputs of which are connected to the outputs of the bistable flip-flop, of a discharge circuit with an adjustable capacitor which is connected to the one output of the differential amplifier for discharge with a constant current, and of one precharge circuit which can be switched off and which is connected to the discharge circuit for precharging the discharge circuit to a defined initial value.
  • a device under test PF is shown with an input E and an output A.
  • the test object PF is supplied with a test signal at the input E, which leads to a test object signal at its output A.
  • the temporal relationships of this test object signal at output A are measured with the aid of the circuit arrangement SH.
  • the circuit arrangement SH has two inputs ES1 and ES2.
  • the input ES1 can either be connected to the input E of the test object PF or to the output A of the test object.
  • the input ES2 of the circuit arrangement SH is connected to the output A of the device under test PF.
  • the input ES1 of the circuit arrangement SH is connected to the input E of the test object PF, it is possible, for example: to measure the time which elapses until the test signal at the input E DUT signal at output A occurs. If, on the other hand, the input ES1 is connected to the output A, the rise or fall time of the device under test or its pulse duration can be measured with the circuit arrangement SH.
  • the signal which is fed to the input ES is called the measuring pulse SN1
  • the signal which is fed to the input ES2 is called the measuring pulse SN2.
  • the measurement pulses SN1 and SN2 can be identical or different.
  • the measuring pulse SN1 is fed to the comparator CP1, which is also supplied with an adjustable reference voltage UR1.
  • the measuring pulse SN2 is fed to a comparator CP2, to which an adjustable reference voltage UR2 is also fed.
  • the comparators CP1, CP2 then output a signal when the measuring pulses SN1 or SN2 exceed or fall below the reference voltages UR1 or UR2.
  • Figure 4 shows the signal at output B of comparator CP1 and the signal at output C of comparator CP2. It has been assumed that the reference voltage UR1 corresponds to the value SW1 and the reference voltage UR2 to the value SW2.
  • the rise time TR or the fall time TF of the measuring pulse SN can thus be determined by appropriate selection of the edges of the signal at the output B or C of the comparators CP1 and CP2.
  • the pulse duration can also be measured by appropriately setting the reference voltages and selecting the comparator output edges.
  • the signals at the outputs B and C of the comparators CP1 and CP2 are each fed to a differentiator D G1 and DG2, which generate needle pulses SZ3 and SZ4 (FIG. 4) from the signals B and C.
  • a gate circuit TR and selection signals SKO, SK1 and SK2 the desired needle pulses SZ3 and SZ4 can be selected for measurement.
  • These selected needle pulses from the pulse train SZ3 and SZ4 are fed to a delay element VZ1 or VZ2.
  • the output of the delay element VZ1 is connected to the .set input of a bistable flip-flop FF, the output of the delay element VZ2 to its reset input.
  • the bistable flip-flop FF is released with the aid of an enable signal SF.
  • selection signals SKO, SK1 and SK2 can be such that e.g. Needle pulses at the output C of the comparator CP2 are diverted to the set input of the bistable flip-flop FF and accordingly needle pulses at the output B of the comparator CP1 are fed to the reset input of the bistable flip-flop FF. Or each needle pulse assigned to the rising edge or each needle pulse assigned to the falling edge can be selected at output B or C, etc.
  • the output pulse width of the bistable flip-flop FF corresponds to the time difference between the selected needle pulses, which have been fed to the set or reset input of the flip-flop FF.
  • this pulse width corresponding to the time to be measured is converted into a voltage proportional to the time.
  • the analog / digital / converter ADU a digital value is determined from the time, which is output at the output SA.
  • the analog / digital / converter ADU uses a signal EOC to indicate when the voltage has been converted into a binary value. This signal EOC is emitted at the output, but is also fed to the time-voltage converter ZSW at the same time. The time voltage converter ZSW is returned to its initial state by the signal EOC and thus prepared for the next measurement.
  • the time-voltage converter ZSW can be designed in such a way that a signal is output at the output ME if the measuring range is exceeded.
  • the reference voltages UR1 and UR2 can be set using digital-to-analog converters DAW1 and DAW2. These are supplied with the binary value SL1 or SL2, from which they then generate the reference voltage UR1 and UR2.
  • FIG. 2 and Figure 3 show a more detailed implementation of the circuit arrangement SH.
  • the comparator CP1 and the comparator CP2 have a non-inverting and an inverting output. Each output leads to an associated differentiator DG11 and DG12 for the comparator CP1 and DG21 and DG22 for the comparator CP2.
  • the outputs of the differentiators DG11 and DG12 are connected to a gate circuit, which consists of gate elements TR1 and TR2.
  • the differentiators DG21 and DG22 are connected to a gate circuit consisting of gate elements TR3 and TR4.
  • a positive spike corresponding to FIG 4 is given, when the rising edge of the measuring pulse SN, the reference voltage UR1. exceeds.
  • a positive needle pulse is emitted at the output of the differentiating element DG12 when the falling edge of the measuring pulse SN falls below the reference voltage UR1.
  • These needle pulses are summarized as signals SZ3 and SZ4 in Figure 4.
  • the output of the differentiating element DG11 or the output of the differentiating element DG12 can now be switched through to the output. Which gate link TR1 or TR2 is permeable, is determined using the selection signal SK1.
  • either the output of the differentiating element DG21 or the output of the differentiating element DG22 can be switched through to the output by the gate elements TR3 and TR4, depending on the selection signal SK2.
  • the outputs of the gate elements TR1 and TR2 are connected together and connected to the input of a delay element VZ1, the output of which leads to the set input S of the bistable flip-flop FF.
  • the outputs of the gate elements TR3 and TR4 are also connected together and connected to the input of a delay element VZ2, the output of which is connected to the reset input R of the bistable flip-flop FF.
  • the bistable flip-flop FF thus determines the time interval between the occurrence of the needle pulse at the output of the delay element VZ1 and the occurrence of the needle pulse at the output of the delay element VZ2.
  • the delay elements VZ1 and VZ2 are expediently designed such that the delay time of the delay element VZ2 is greater than that of the delay element VZ1. The advantage of this is explained below.
  • release flip-flops FG1 and FG2 are provided.
  • the release flip-flop FG1 is connected to the gate elements TR1 and TR2, the release flip-flop FG2 to the gate elements TR3 and TR4. If a measuring pulse SN is selected, the enable flip-flops FG1 and FG2 are set and thus the gate elements "TR1 to TR4 are enabled.
  • the reset input of the enable flip-flop FG1 is connected to the output of the delay element VZ1, the reset input of the enable flip-flop EG2 to the output of the delay element VZ2.
  • flip-flops FG1 and FG2 are reset and the gate elements TR1 to TR4 are blocked when the needle pulse selected by the gate elements TR appears at the output of the delay elements VZ1 and VZ2 and is thus fed to the bistable flip-flop FF.
  • the delay time of the delay elements VZ1 and VZ2 are selected such that the release flip-flops FG1 and FG2 are already reset before a needle pulse assigned to another measuring pulse SN can reach the gate elements TR.
  • the release flip-flops FG1 and FG2 and the bistable flip-flop FF are connected with their reset inputs R to a line for a reset pulse SR.
  • the flip-flops FG1 and FG2 and the bistable flip-flop FF are reset by pulses generated in the circuit arrangement.
  • Figure 2 shows an embodiment of the gate circuit TR according to Figure 1 such that a transition of the signal at the output A of the comparator CP1 to the delay element VZ2 and the signal at the output B of the comparator CP to the delay element VZ1 is not possible. Due to slight changes in the gate circuit TR, which are within the scope of the expert ability, a corresponding structure of the gate circuit is easily possible.
  • the outputs of the bistable flip-flop FF are connected to a differential amplifier DV.
  • One output of the differential amplifier DV is connected to a reference potential P1, for example ground.
  • the other output of the differential amplifier DV leads to a discharge circuit ET, which contains a capacitor CO.
  • the bistable flip-flop FF is not set, the differential amplifier DV is at the potential P1 connected and there is no discharge of the discharge circuit ET via the differential amplifier DV. If, on the other hand, the bistable flip-flop FF is set, the differential amplifier DV discharges the discharge circuit ET with a constant current. The duration of this unloading process is thus determined by the period of time that the bistable flip-flop FF is in the set state. However, this time corresponds to the time to be measured.
  • the discharge circuit ET is also connected to a precharge circuit AT, through which the discharge circuit ET is initially charged to a defined start, while the differential amplifier DV is connected to the potential P1.
  • the precharge circuit AT connects the discharge circuit ET to a voltage UV during this time.
  • the signal SZ3 occurs at the output of the gate elements TR1 and TR2
  • the precharge circuit AT is separated from the discharge circuit ET and the discharge circuit ET can only be influenced by the differential amplifier DV.
  • the precharge circuit AT is switched off or on with the aid of a bistable flip-flop KS1, to which the signal SZ3 is fed.
  • the flip-flop KS1 is only reset and the precharge circuit AT to the discharge circuit ET is switched on again when the conversion of the voltage output at the output of the discharge circuit ET into a binary value by the analog-digital converter ADU has ended, that is to say that it emits the signal EOC .
  • the differential amplifier DV and the discharge circuit ET are constructed in such a way that the capacitor CO contained in the discharge circuit ET is discharged with a constant current during the time during which the bistable flip-flop FF is set. This converts time into tension.
  • the unloading used Characteristic curve is shown in Figure 5.
  • the capacitor CO of the discharge circuit is precharged, for example, to +10 volts.
  • the differential amplifier DV switches over to the discharge circuit ET, the capacitor CO is discharged with constant current, ie the characteristic curve according to FIG. 5 transitions into the discharge region TE.
  • the voltage across the capacitor CO reaches zero volts. If the measurement is finished, this is indicated by the signal EOC, then the precharge circuit AT is connected again to the discharge circuit ET and the capacitor CO is recharged to +10 volts. A new time measurement can then begin again and thus a new discharge of the capacitor CO.
  • An operational amplifier JP1 is connected to the output of the discharge circuit ET and is connected in such a way that the discharge circuit ET is not loaded.
  • a reference voltage UR3 is fed to the operational amplifier OP1, which is set in such a way that work is carried out only in the linear region of the discharge characteristic.
  • the output of the operational amplifier OP1 is finally connected to the analog / digital / converter ADU, which generates a binary value at the output SA from the voltage output by the operational amplifier OP1.
  • FIG. 3 is still. a further flip-flop KS2 shown, to which the signal SZ4 is fed from the output of the gate elements TR3 and TR4 via a delay element VZ3. With this signal SZ4, the flip-flop KS2 is brought into its one state, in which it outputs the release signal SC for the analog / digital / converter ADC at the output.
  • the ADC analog / digital converter is only switched on when a needle pulse has occurred at the output of the gate elements TR3 and TR4. This needle impulse is caused by the delay approximately delayed VZ3 such that the analog / digital / converter ADU is not switched on too early.
  • the flip-flop KS2 can also be used to determine if the measuring range has been exceeded.
  • the output of the flip-flop KS1 is connected to a timing element Z1, the inverting input of which, together with the output of the delay element VZ3, is connected to an AND gate UD1, which leads to the input of the flip-flop KS2.
  • the output of the timing element Z1 is connected to a further timing element Z2, which is connected to a further AND element UD2.
  • the AND gate UD2 is still connected to the other output of the flip-flop KS2 and emits the measuring range exceeding signal ME at its output and continues to lead to the reset input of the flip-flop KS1.
  • the permissible measuring range is determined with the help of timer Z1. If the time between the occurrence of the signal SZ3 and the signal SZ4 becomes too long, then a signal will appear at the inverting output of the timing element Z1, which blocks the AND gate UD1, so that the flip-flop KS2 remains in the reset state. The result of this is that the AND gate UD2 is enabled and the measuring range exceeding signal ME can occur.
  • the output of the AND gate UD2 is still connected to the reset input of the bistable flip-flop KS1, so that it is also reset when the measuring range exceeding signal ME occurs. Furthermore, if the measuring range is exceeded, the release signal SC for the analog / digital / converter ADu is not generated, so that it is not released.
  • the output of the bistable flip-flop KS1, on which the signal SZ5 appears, is connected to the bistable flip-flop FF, so that this is reset when the signal SZ5 occurs. Then the evaluation process of the bistable flip-flop FF is ended in any case.
  • the time-to-voltage converter ZSW of FIG. 1 thus consists in any case of the differential amplifier DV, the discharge circuit ET, the precharge circuit AT, the bistable flip-flop KS1 and possibly the bistable flip-flop KS2, if a permissible measuring range is provided.
  • the inputs of the comparators CP1 and CP2, on which the measuring pulse occurs are short-circuited and the reference voltages UR1 and UR2 are set to the same value. Since the delay elements VZ1 and VZ2 have different values, the bistable flip-flop FF is set briefly. Consequently, the discharge circuit ET is briefly discharged from the differential amplifier DV. The reference voltage UR3. of the operational amplifier OP1 is now set so that this discharge is not yet evaluated by the analog / digital / converter ADC, that is to say the binary value at the output SA remains zero.
  • This measure ensures that component tolerances of the circuit arrangement do not influence the measurement result at the output of the analog / digital / converter ADC, and it also ensures that the start of the discharge characteristic (see FIG. 5) in which the characteristic is not linear is not used at the time / voltage conversion. Only the linear range of the discharge characteristic is used for the conversion.
  • the delay time of the timing element Z1 and the steepness of the discharge characteristic and thus the range in which a time / voltage conversion can be carried out must correspond to one another.
  • the discharge characteristic is selected by adjusting the capacitance of the capacitor CO such that the discharge characteristic according to FIG. 5 has just reached zero volts at the maximum time. Accordingly, the delay time of the timing element Z1 must also be selected.
  • the digital value SL of the reference voltage UR is transferred into a memory SP1 and into a memory SP2 when clock signals TS occur.
  • the memory SP1 is connected to the digital / analog / converter DAW1, the memory SP2 to the digital / analog / converter DAW2.
  • the binary value, which is in the memory SP, is converted by the digital / analog / converter DAW into a proportional current, from which the reference voltage UR1 or UR2 is generated via an operational amplifier.
  • the reference voltage UR1 and the measuring pulse SN1 or the reference voltage UR2 and the measuring pulse SN2 are fed to the comparators CP1 and CP2.
  • the outputs of the comparators CP1 and CP2 lead to the differentiators DG11, DG12 or DG21 and DG22.
  • the differentiators DG are implemented as short-circuited lines at the end, which are connected to a fixed potential. With the help of the short-circuited lines, symmetrical needle pulses are generated.
  • the gate elements TR1, TR2, TR3 and TR4 are implemented in FIG. 6 as NOR elements, to which the needle pulses, a selection signal SK and the output signal from the release flip-flop FG1 and FG2 are supplied.
  • the outputs of the gate elements TR1 and TR2 lead to the delay element VZ1, which is implemented as a line.
  • the outputs of the gate elements TR3 and TR4 lead to the delay element VZ2 implemented as a line.
  • the delay element VZ2 has a longer delay time than the delay element VZ1, e.g. at 5ns.
  • the signals supplied to the circuit arrangement have SR, SK, SF TTL levels, these are converted into ECL levels with the aid of TTL / ECL converters. It is also necessary that the enable signal SF is fed to a monoflop to generate a pulse after conversion into an ECL signal.
  • FIG. 7 shows an exact implementation of FIG. 3.
  • the signals SZ1 and SZ2 are fed to the differential amplifier DV.
  • a constant current source KSQ1 is connected to the emitters of the differential transistors T3 and T4, via which e.g. a constant current of 30 mA flows.
  • the constant current flows either via the differential transistor T3 to the potential P1 or via the differential transistor T4 to the discharge circuit ET.
  • the discharge circuit ET essentially consists of the capacitor CO, which consists of a capacitor with a fixed capacitance and a capacitor with a variable capacitance.
  • the differential amplifier DV is connected to the connection point VP, specifically via a transistor T10 in the basic circuit. This transistor compensates for the Miller effect of the differential transistor T4.
  • AndLe discharge circuit ET is connected to the precharge circuit AT, which consists of the constant current source KSQ2, which can be switched off via the transistor T1.
  • the constant current source KSQ2 is connected to the connection point VP via diodes D1, D2, D3. It is controlled via an operational amplifier OP2, at the inverting input of which the voltage UV is present.
  • the non-inverting input of the operational amplifier OP2 is connected to the connection point VP. This feedback causes the voltage at connection point VP to be as long as the constant current source KSQ2 is switched on, is approximately + 10 volts.
  • the constant current source KSQ2 is switched off via the transistor T1, the base of which is connected to a further differential amplifier DV1.
  • This differential amplifier DV1 is connected to the bistable flip-flop KS1, the. the signal SZ3 is supplied.
  • the transistor T1 is turned on via the differential amplifier DV1, so that there is approximately ground potential at the collector of the transistor T2 of the constant current source KSQ2.
  • the diodes D1 to D3 are operated in order to keep the total capacitance as small as possible.
  • the signal SZ4 is applied to the input of the bistable flip-flop KS2 via a delay element VZ3 implemented as a line.
  • the output of the bistable flip-flop KS1 is also present at this input via the timing element Z1, which is implemented as a monoflop.
  • the timing element Z2 is also implemented as a monostable multivibrator. The interaction of the bistable flip-flop KS2 with the timing elements Z1 and Z2 and with the delay line VZ3 has already been described above.
  • analog / digital / converter ADU processes TTL signals, while the remaining circuit part of FIG. 7 generates ECL signals.
  • ECL / TTL converters are again required in the lines for the measuring range exceeding signal ME, for the enable signal SC and for the signal EOC.
  • Monostable multivibrators are also inserted to generate the pulses required for operation.
  • a commercially available module can be used as the analog / digital / converter ADU. This also applies to the digital / analog / converters DAW1 and DAW2, the operational amplifiers OP and the comparators CP. The remaining components of FIGS. 4 and 7, which are not described, are used in a known manner for the necessary wiring of the individual components used.
  • Y is a voltage of 0.8V.

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Measurement Of Unknown Time Intervals (AREA)
  • Analogue/Digital Conversion (AREA)
  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)

Abstract

Zur dynamischen Meßwerterfassung von Meßimpulsen, die von einem Prüfling (PF), z.B. einer Flachbaugruppe, abgegeben werden, ist eine Schaltungsanordnung erforderlich, die eine Meßwertauflösung im Picosekundenbereich aufweist. Eine derartige Schaltungsanordnung enthält ein erstes Verzögerungsglied (VZ1), der ein den Beginn der zu messenden Zeit festlegender Startimpuls zugeführt wird, und ein zweites Verzögerungsglied (VZ2) mit einer gegenüber der Verzögerungszeit des ersten Verzögerungsgliedes größeren Verzögerungszeit, der ein das Ende der Zeit festlegender Stopimpuls zugeführt wird. Das erste Verzögerungsglied (VZ1) ist mit dem Setzeingang eines bistabilen Kippgliedes (FF) und das zweite Verzögerungsglied (VZ2) mit dessen Rücksetzeingang verbunden. Das der zu messenden Zeit entsprechende Ausgangssignal des bistabilen Kippgliedes (FF) wird einem Zeit/Spannungswandler (ZSW) zugeführt, die eine Entladeschaltung enthält, die abhängig von der Dauer des Ausgangssignals des bistabilen Kippgliedes (FF) mit einem konstanten Strom entladen wird und eine der zu messenden Zeit proportionale Spannung abgibt, die ein Analog/Digital/Wandler (ADU) in einen Binärwert umwandeln. Der Analog/Digital/Wandler (ADU) ist mit einer einstellbaren Spannungsschwelle ausgestattet, die so eingestellt wird, daß bei kurzgeschlossenen Eingängen (ES1, ES2) der Analog/Digital/Wandler den Binärwert für Null abgibt.

Description

  • Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Messung kurzer Zeiten und zur Ausgabe der gemessenen Zeit in digitaler Form, der ein den Beginn der zu messenden Zeit angebender Startimpuls und ein das Ende der zu messenden Zeit angebender Stopimpuls zugeführt wird.
  • Rechnergesteuerte Prüfsysteme benötigen zur vollautomatischen Prüfung von elektronischen Einzelkomponenten, z.B. SSI-,MSI-,LSI-,VLSI-Bausteinen usw., und bestückten Leiterplatten, z.B. Flachbaugruppen, neben Meßgeräten zur statischen Meßwerterfassung, z.B. für Pegelbewertung, Messung von Strömen und Spannungen usw., in zunehmendem Maße auch Meßgeräte zur dynamischen Meßwerterfassung, z.B. zur Messung der Periodendauer von Impulsen, der Impulsbreite, der Anstiegs- und Abfallzeit von Impulsen. Als Beispiel hierfür sei die Prüfung von ECL-LSI-Schaltkreisen angeführt, selbst bei denen/statische Bausteinfehler nur noch durch hochauflösende Meßwerterfassung (im ps-Bereich) der Impulsflankenzeit bzw. der Verzögerungszeit am Prüflingsausgang erkannt werden können. Ferner ist es notwendig, diese Messungen in sog. Einzelschußbetrieb durchzuführen, bei dem nur ein einzelner Impuls ausgemessen wird. Die zunehmend komplexer werdenden logischen Inhalte derzeitiger oder zukünftiger VLSI-Schaltkreise lassen nämlich einen repetitorischen Betrieb mit ausreichend hohen Frequenzen nicht mehr zu, d.h. ein einzelner, an einen Prüflingsausgang stimulierter Impulsflankenwechsel muß in seiner dynamischen Meßgröße sofort erfaßt und bewertet werden können.
  • Zeitmessungen wurden bisher nur an streng repetitorischen Prüfvorgängen z.B. durch Einsatz von programmierbaren Oszillographen durchgeführt. Die Meßwerterfassung nach diesem Il 1 The - 16. Juni 1983
  • Verfahren erforderte mindestens 2000 Zyklen bei einer Zykluszeit von" 10/us. Messungen im Einzelschußbetrieb konnten mit schnellen Zählern durchgeführt werden. Dieses Verfahrens führte aber erst ab Zeiten größer 1/us zu Meßfehlern kleiner 1%. Impulsflankenmessungen waren hiermit aber nicht durchführbar. Aus diesen Gründen wurde bisher auf dynamische Messungen weitgehendst verzichtet.
  • Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Schaltungsanordnung zur Messung von kurzen Zeiten anzugeben, mit der auch dynamische Meßprobleme zu lösen sind, insbesondere ein Einzelschußbetrieb möglich ist und die mit einer hohen Meßwertauflösung im Picosekundenbereich arbeitet. Diese Aufgabe wird bei einer Schaltungsanordnung der eingangs angegebenen Art dadurch gelöst, daß ein erstes Verzögerungsglied vorgesehen ist, der der Startimpuls zugeführt wird, daß ein zweites Verzögerungsglied mit einer gegenüber dem ersten Verzögerungsglied größeren Verzögerungszeit vorgesehen ist, der der Stopimpuls zugeführt wird, daß das erste Verzögerungsglied mit dem Setzeingang eines bistabilen Kippgliedes, das zweite Verzögerungsglied mit dem Rücksetzeingang des bistabilen Kippgliedes verbunden ist, daß die Ausgänge des bistabilen Kippgliedes mit einem eine Entladeschaltung enthaltenden Zeit/Spannungswandler verbunden sind, der eine der Zeit proportionale Spannung erzeugt, und daß an dem Ausgang des Zeit/Spannungswandlers ein Analog/Digital/Wandler mit einstellbarer Spannungsschwelle angeschlossen ist, die so eingestellt ist, daß bei Zusammenschluß der Eingänge der Schaltungsanordnung der Analog/Digital/Wandler den Binärwert für Null abgibt.
  • Durch diese Einstellung der Spannungsschwelle des Analog/ Digital/Wandlers wird erreicht, daß die Toleranzen der Bausteine der Schaltungsanordnung keinen Einfluß auf das Meßergebnis haben und daß die Entladekennlinie des Zeit/ Spannungswandlers erst im linearen Bereich zur Zeit/Spannungswandlung herangezogen wird. Diese Justierung der Schaltungsanordnung wird dadurch erreicht, daß die Verzögerungsglieder mit verschiedenen Verzögerungszeiten ausgestattet sind.
  • Um die verschiedenen zeitlichen Verhältnisse bei einem zu messenden Impuls (Meßimpuls) ausmessen zu können, z.B. die Impulsflanken oder die Impulsdauer, ist vor das erste und zweite Verzögerungsglied , eine. Vorstufe vorgeschaltet, der der Meßimpuls zugeführt wird. Diese Vorstufe besteht zur Erzeugung des Start- bzw. Stopimpulses jeweils aus einem Komparator, dem'der Meßimpuls und jeweils eine einstellbare Referenzgröße zuführbar ist, aus jeweils einem am Ausgang des Komparators angeschlossenen Differenzierglied, und jeweils einer zwischen dem Differenzierglied und dem Verzögerungsglied ' angeordneten Torschaltung. Mit Hilfe der Vorstufe werden somit aus dem auszumessenden Meßimpuls der Start- bzw. Stopimpuls abgeleitet, der zur gewünschten Messung notwendig ist.
  • Um den Einzelschußbetrieb zu ermöglichen, ist jede Torschaltung in der Vorstufe mit einem Freigabeflipflop verbunden, das ein Freigabesignal abgibt, wenn die Torschaltung für'den Start- bzw. Stopimpuls offen sein soll und deren Rücksetzeingang mit dem Ausgang des zugeordneten Verzögerungsgliedes verbunden ist.
  • Der Zeit/Spannungswandler besteht zweckmäßigerweise aus einem Differenzverstärker, dessen Eingänge mit den Ausgängen des bistabilen Kippgliedes verbunden sind,aus einer Entladeschaltung mit einem einstellbaren Kondensator, der zur Entladung mit einem konstanten Strom mit dem einen Ausgang des Differenzverstärkers verbunden ist und aus einer abschaltbaren Vorladeschaltung, die zur Vorladung der Entladeschaltung auf einen definierten Anfangswert mit der Entladeschaltung verbunden ist.
  • Andere Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
  • Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung weiter erläutert. Es zeigen
    • Figur 1 ein Blockschaltbild der erfindundungsgemäßen Schaltungsanordnung,
    • Figur 2 und Figur 3 eine ausführlichere Realisierung der Schaltungsanordnung,
    • Figur 4 Spannungen aufgetragen über der Zeit t an verschiedenen Stellen der Schaltungsanordnung,
    • Figur 5 den Verlauf der Entladekennlinie aufgetragen über der Zeit t,
    • Figur 6 und Figur 7 ein genaues Schaltbild der Schaltungsanordnung.
  • In Figur 1 ist ein Prüfling PF mit einem Eingang E und einem Ausgang A dargestellt. Zur Prüfung wird dem Prüfling PF ein Testsignal am Eingang E zugeführt, das an seinem Ausgang A zu einem Prüflingssignal führt. Die zeitlichen Verhältnisse dieses Prüflingssignals am Ausgang A werden mit Hilfe der Schaltungsanordnung SH gemessen. Dazu weist die Schaltungsanordnung SH zwei-Eingänge ES1 und ES2 auf. Der Eingang ES1 kann entweder mit dem Eingang E des Prüflings PF oder mit dem Ausgang A des Prüflings verbunden sein. Der Eingang ES2 der Schaltungsanordnung SH ist mit dem Ausgang A des Prüflings PF verbunden. Ist der Eingang ES1 der Schaltungsanordnung SH mit dem Eingang E des Prüflings PF verbunden, kann z.B: die Zeit gemessen werden, die verstreicht, bis aufgrund eines Testsignales am Eingang E das Prüflingssignal am Ausgang A auftritt. Ist dagegen der Eingang ES1 mit dem Ausgang A verbunden, dann kann mit der Schaltungsanordnung SH die Anstiegszeit bzw. Abfallzeit des Prüflingssignales oder dessen Impulsdauer gemessen werden.
  • Im folgenden wird das Signal, das dem Eingang ES zugeführt wird,Meßimpuls SN1 genannt, das Signal, das am Eingang ES2 zugeführt wird, Meßimpuls SN2 genannt. Die Meßimpulse SN1 und SN2 können identischoder verschieden sein. Der Meßimpuls SN1 wird dem Komparator CP1 zugeführt, dem außerdem eine einstellbare Referenzspannung UR1 zugeführt wird. Entsprechend wird der Meßimpuls SN2 einem Komparator CP2 zugeführt, dem ebenfalls eine einstellbare Referenzspannung UR2 zugeführt wird. Die Komparatoren CP1, CP2 geben dann ein Signal am Ausgangzab, wenn die Meßimpulse SN1 bzw. SN2 die Referenzspannungen UR1 bzw. UR2 überschreiten bzw. unterschreiten. Für den Fall, daß der Meßimpuls SN1 gleich SN2 ist, zeigt Figur 4.das Signal am Ausgang B des Komparators CP1 und das Signal am Ausgang.C des Komparators CP2. Dabei ist davon ausgegangen worden, daß die Referenzspannung UR1 dem Wert SW1 entspricht und die Referenzspannung UR2 dem Wert SW2.
  • Durch entsprechende Auswahl der Flanken des Signals am Ausgang B oder C der Komparatoren CP1 und CP2 kann somit die Anstiegszeit TR bzw. die Abfallzeit TF des Meßimpulses SN festgestellt werden. Durch entsprechende Einstellung der Referenzspannungen und Auswahl der Komparatorausgangsflanken kann auch die Impulsdauer gemessen werden.
  • Die Signale an den Ausgängen B und C der Komparatoren CP1 und CP2 werden jeweils einem Differenzierglied DG1 und DG2 zugeführt, die aus dem Signal B und C Nadelimpulse SZ3 und SZ4 (Figur 4) erzeugen. Mit Hilfe einer Torschaltung TR und Auswahlsignalen SKO, SK1 und SK2 können die gewünschten Nadelimpulse SZ3 und SZ4 zur Messung ausgewählt werden. Diese ausgewählten Nadelimpulse aus dem Impulszug SZ3 und SZ4 werden einen Verzögerungsglied VZ1 bzw. VZ2 zugeführt. Der Ausgang des Verzögerungsgliedes VZ1 ist mit dem .Setzeingang eines bistabilen Kippgliedes FF verbunden, der Ausgang des Verzögerungsgliedes VZ2 mit dessen Rücksetzeingang. Das bistabile Kippglied FF wird mit Hilfe eines Freigabesignals SF freigegeben.
  • Dies Auswahlsignale SKO, SK1 und SK2 können derart sein, daß z.B. Nadelimpulse am Ausgang C des Komparators CP2 zum Setzeingang des bistabilen Kippgliedes FF umgeleitet werden und dementsprechend Nadelimpulse am Ausgang B des Komparators CP1 dem Rücksetzeingang des bistabilen Kippgliedes FF zugeführt werden. Oder es kann jeder der Anstiegsflanke zugeordnete Nadelimpuls bzw. jeder der Abfallflanke zugeordnete Nadelimpuls am Ausgang B oder C ausgewählt werden usw..
  • Die Ausgangsimpulsbreite des bistabilen Kippgliedes FF entspricht der zeitlichen Diffeeenz zwischen den ausgewählten Nadelimpulsen, die dem Setz- bzw. Rücksetzeingang des Kippgliedes FF zugeführt worden sind. Mit Hilfe eines Zeitspannungswandlers ZSW wird diese der zu messenden Zeit entsprechende Impulsbreite in eine der Zeit proportionale Spannung umgewandelt. Mit Hilfe des Analog/Digital/Wandlers ADU wird aus der Zeit ein digitaler Wert ermittelt, der am Ausgang SA abgegeben wird.
  • Der Analog/Digital/Wandler ADU zeigt durch ein Signal EOC an, wenn die Spannung in einen Binärwert umgewandelt worden ist. Dieses Signal EOC wird am Ausgang abgegeben, aber auch gleichzeitig dem Zeitspannungswandler ZSW zugeführt. Durch das Signal EOC wird der Zeitspannungswandler ZSW wieder in seinen Ausgangszustand zurückgebracht und somit für die nächste Messung vorbereitet.
  • Soll mit Hilfe der Schaltungsanordnung SH nur eine Zeit innerhalb eines gewissen Bereichs gemessen werden, dann kann der Zeitspannungswandler ZSW so ausgeführt sein, daß bei einer Überschreitung des Meßbereiches am Ausgang ME ein Signal abgegeben wird.
  • Die Einstellung der Referenzspannungen UR1 und UR2 kann mit Hilfe von Digital-Analog-Wandlern DAW1 und DAW2 erfolgen. Diesen wird der Binärwert SL1 bzw. SL2 zugeführt, aus denen sie dann die Referenzspannung UR1 und UR2 erzeugen.
  • Figur 2 und Figur 3 zeigen eine ausführlichere Realisierung der Schaltungsanordnung SH. Der Komparator CP1 und der Komparator CP2 haben einen nicht invertierenden und einen invertierenden Ausgang. Jeder Ausgang führt zu einem zugeordneten Differenzierglied DG11 und DG12 für den Komparator CP1 und DG21 und DG22 für den Komparator CP2. Die Ausgänge der Differenzierglieder DG11 und DG12 sind mit einer Torschaltung verbunden, die aus Torglieder TR1 und TR2 besteht. Entsprechend sind7 die Differenzierglieder DG21 und DG22 mit einer Torschaltung verbunden, die aus Torglieder TR3 und TR4 besteht.
  • Am Ausgang des Differenziergliedes DG11 wird ein positiver Nadelimpuls entsprechend Figur 4 abgegeben, wenn die Anstiegsflanke des Meßimpulses SN die Referenzspannung UR1. überschreitet. Am Ausgang des Differenziergliedes DG12 wird ein positiver Nadelimpuls abgegeben, wenn die Abfallflanke des Meßimpulses SN die Referenzspannung UR1 -unterschreitet. Entsprechendes gilt für die Differenzierglieder DG 21 und DG 22. Diese Nadelimpulse sind zusammengefaßt als Signale SZ3 und SZ4 in Figur 4 dargestellt. Mit Hilfe der Torglieder TR1 und TR2 kann nun der Ausgang des Differenziergliedes DG11 oder der Ausgang des Differenziergliedes DG12 zum Ausgang durchgeschaltet werden. Welches Torglied TR1 bzw. TR2 durchlässig ist, wird mit Hilfe des Auswahlsignals SK1 festgelegt.
  • Entsprechend kann entweder der Ausgang des Differenziergliedes DG21 oder der Ausgang des Differenziergliedes DG22 durch die Torglieder TR3 und TR4 zum Ausgang durchgeschaltet werden und zwar in Abhängigkeit des Auswahlsignals SK2.
  • Die Ausgänge der Torglieder TR1 und TR2 sind zusammengeschaltet und an den Eingang eines Verzögerungsgliedes VZ1 angeschlossen, dessen Ausgang zum Setzeingang S des bistabilen Kippgliedes FF führt. Die Ausgänge der Torglieder TR3 und TR4 sind ebenfalls zusammengeschaltet und an den Eingang eines Verzögerungsgliedes VZ2 angeschlossen, dessen Ausgang mit dem Rücksetzeingang R des bistabilen Kippgliedes FF verbunden ist. Mit dem bistabilen Kippglied FF wird somit der zeitliche Abstand zwischen dem Auftreten des Nadelimpulses am Ausgang des Verzögerungsgliedes VZ1 und dem Auftreten des Nadelimpulses am Ausgang des Verzögerungsgliedes VZ2 festgestellt. Die Verzögerungsglieder VZ1 und VZ2 sind zweckmäßigerweise derart ausgeführt, daß die Verzögerungszeit des Verzögerungsgliedes VZ2 größer ist als die des Verzögerungsgliedes VZ1. Der dadurch bedingte Vorteil wird weiter unten erläutert.
  • Um Einzelschußbetrieb zu ermöglichen, sind Freigabeflipflops FG1 und FG2 vorgesehen. Das Freigabeflipflop FG1 ist mit den Torgliedern TR1 und TR2 verbunden, das Freigabeflipflop FG2 mit den Torgliedern TR3 und TR4. Wenn ein Meßimpuls SN ausgewählt wird, werden die Freigabeflipflops FG1 und FG2 gesetzt und damit die Torglieder" TR1 bis TR4 freigegeben. Der Rücksetzeingang des Frsigabeflipflops FG1 ist mit dem Ausgang des Verzögerungsgliedes VZ1 verbunden, der Rücksetzeingang des Freigabeflipflops EG2 mit dem Ausgang des Verzögerungsgliedes VZ2. Damit werden die Freigabeflipflops FG1 und FG2 dann wieder zurückgesetzt und damit die Torglieder TR1 bis TR4 gesperrt, wenn der durch die Torglieder TR ausgewählte Nadelimpuls am Ausgang der Verzögerungsglieder VZ1 und VZ2 erscheint und damit dem bistabilen Kippglied FF zugeführt wird. Die Verzögerungszeit der Verzögerungsglieder VZ1 und VZ2 sind dabei so gewählt, daß die Freigabeflipflops FG1 und FG2 bereits zurückgesetzt':sind, bevor ein einem anderen Meßimpuls SN zugeordneter Nadelimpuls zu den Torgliedern TR gelangen kann.
  • Damit die Schaltungsanordnung in einen definierten Ausgangszustand gebracht werden kann, sind die Freigabeflipflops FG1 und FG2 und das bistabile Kippglied FF mit ihren Rücksetzeingängen R an eine Leitung für einen Rücksetzimpuls SR angeschlossen. Im Betrieb erfolgt die Rücksetzung der Flipflops FG1 und FG2 und des bistabilen Kippgliedss FF durch in der Schaltungsanordnung erzeugte Impulse.
  • Figur 2 zeigt eine Ausführung der Torschaltung TR nach Figur 1 derart, daß ein Übergang des Signales am Ausgang A des Komparators CP1 zum Verzögerungsglied VZ2 und des Signales am Ausgang B des Komparators CP zum Verzögerungsglied VZ1 nicht möglich ist. Durch geringfügige Änderungen in der Torschaltung TR, die im Rahmen des fachmännischen Könnens liegen, ist ein entsprechender Aufbau der Torschaltung ohne weiteres möglich.
  • Die Ausgänge des bistabilen Kippgliedes FF, an denen die Signale SZ1 und SZ2 erscheinen, sind mit einem Differenzverstärker DV verbunden. Der eine Ausgang des Differenzverstärkers DV ist mit einem Bezugspotential P1, z.B. Masse verbunden. Der andere Ausgang des Differenzverstärkers DV führt zu einer Entladeschaltung ET, die einen Kondensator CO enthält. Solange das bistabile Kippglied FF nicht gesetzt ist, ist der Differenzverstärker DV mit dem Potential P1 verbunden und es erfolgt keine'Entladung der Entladeschaltung ET über den Differenzverstärker DV. Ist dagegen das bistabile Kippglied FF gesetzt, dann entlädt der Differenzverstärker DV mit einem konstanten Strom die Entladeschaltung ET. Die Dauer dieses Entladevorgangs wird somit von der Zeitdauer bestimmt, die das bistabile Kippglied FF im Setzzustand ist. Diese Zeit entspricht aber der zu messenden Zeit.
  • Die Entladeschaltung ET ist weiterhin mit einer Vorladeschaltung AT verbunden, durch die die Entladeschaltung ET Anfangs auf eine definierte Anfangs- aufgeladen wird, während der Differehzverstärker DV mit dem Potential P1 verbunden ist. Die Vorladeschaltung AT verbindet die Entladeschaltung ET in dieser Zeit mit einer Spannung UV. Wenn jedoch das Signal SZ3 am Ausgang der Torglieder TR1 und TR2 auftritt, wird die Vorladeschaltung AT von der Entladeschaltung ET abgetrennt und die Entladeschaltung ET kann nur noch vcn dem Differenzverstärker DV beeinflußt werden.
  • Das Abschalten bzw. Anschalten der Vorladeschaltung AT erfolgt mit Hilfe eines bistabilen Kippgliedes-KS1, dem das Signal SZ3 zugeführt wird. Das Kippglied KS1 wird erst dann wieder zurückgesetzt und damit die Vorladeschaltung AT an die Entladeschaltung ET wieder angeschaltet, wenn die Umwandlung der am Ausgang der Entladeschaltung ET abgegebenen Spannung in einen binären Wert durch den Analog-DigitalWandler ADU beendet ist, dieser also das Signal EOC abgibt.
  • Der Differenzverstärker DV und die Entladeschaltung ET sind derart aufgebaut, daß der in der Entladeschaltung ET enthaltene Kondensator CO mit einem konstanten Strom während der Zeit, während der das bistabile Kippgleid FF gesetzt ist, entladen wird. Damit erfolgt eine Umwandlung der Zeit in eine Spannung. Die dabei verwendete Entladekennlinie ist in Figur 5 dargestellt. Mit Hilfe der Vorladeschaltung AT wird der Kondensator CO der Entladeschaltung z.B. auf +10 Volt vorgeladen. Wenn der Differenzverstärker DV auf die Entladeschaltung ET umschaltet, wird der Kondensator CO mit konstantem Strom entladen, d.h. die Kennlinie nach Figur 5 geht in den Entladebereich TE über. Bei Ausschöpfung des gesamten Meßwertbereiches erreicht die Spannung über dem Kondensator CO Null Volt. Ist die Messung beendet, dies wird durch das Signal EOC angezeigt, dann wird die Vorladeschaltung AT wieder an die Entladeschaltung ET angeschlossen und der Kondensator CO wieder auf +10 Volt aufgeladen. Anschließend kann wieder eine neue Zeitmessung beginnen und damit eine neue Entladung des Kondensators CO.
  • Am Ausgang der Entladeschaltung ET ist ein Operationsverstärker JP1 angeschlossen, der so geschaltet ist, daß die Entladeschaltung ET nicht belastet wird. Dem Operationsverstärker OP1 wird eine Referenzspannung UR3 zugeführt, die so eingestellt wird, daß nur im linearen Bereich der Entladekennlinie gearbeitet wird. Der Ausgang des Operationsverstärkers OP1 ist schließlich mit dem Analog/Digital/ Wandler ADU verbunden, der aus der vom Operationsverstärker OP1 abgegebenen Spannung einen binären Wert am Ausgang SA erzeugt.
  • In Figur 3 ist noch. ein weiteres Kippglied KS2 gezeigt, dem über ein Verzögerungsglied VZ3 das Signal SZ4 vom Ausgang der Torglieder TR3 und TR4 zugeführt wird. Durch dieses Signal SZ4 wird das Kippglied KS2 in seinen einen Zustand gebracht, in dem es am Ausgang das Freigabesignal SC für den Analog/Digital/Wandler ADU abgibt. Das heißt der Analog/Digital/Wandler ADU wird erst dann eingeschaltet, wenn ein Nadelimpuls am Ausgang der Torglieder TR3 und TR4 aufgetreten ist. Dieser Nadelimpuls wird durch das Verzögerungsglied VZ3 derart verzögert, daß der Analog/Digital/ Wandler ADU nicht zu frühzeitig eingeschaltet wird.
  • Das Kippglied KS2 kann aber auch dazu verwendet werden, um eine Meßbereichsüberschreitung festzustellen. Dazu ist der Ausgang des Kippgliedes KS1 mit einem Zeitglied Z1 verbunden, dessen invertierender Eingang zusammen mit dem Ausgang des Verzögerungsgliedes VZ3 mit einem UND-Glied UD1 verbunden ist, das zum Eingang des Kippgliedes KS2 führt. Weiterhin ist der Ausgang des Zeitgliedes Z1 mit einem weiteren-Zeitglied Z2 verbunden, das an ein weiteres UND-Glied UD2 angeschlossen ist. Das UND-Glied UD2 ist weiterhin mit dem anderen Ausgang des Kippgliedes KS2 verbunden und gibt an seinem Ausgang das Meßbereichsüberschreitungssignal ME ab.und führt weiterhin zum Rücksetzeingang des Kippgliedes KS1.
  • Der zulässige Meßbereich wird mit Hilfe des Zeitgliedes Z1 festgelegt. Wenn die Zeit zwischen dem Auftreten des Signales SZ3 und des Signales SZ4 zu groß wird, dann wird am invertierenden Ausgang des Zeitgliedes Z1 ein Signal erscheinen, das das UND-Glied UD1 sperrt, so daß das Kippglied KS2 im rückgesetzten Zustand bleibt. Dies hat zur Folge, daß das UND-Glied UD2 freigegeben ist und das Meßbereichsüberschreitungssignal ME auftreten kann.
  • Der Ausgang des UND-Gliedes UD2 ist weiterhin mit.dem Rücksetzeingang des bistabilen Kippgliedes KS1 verbunden, so daß dieses auch zurückgesetzt wird, wenn das Meßbereichsüberschreitungssignal ME auftritt. Weiterhin wird, wenn der Meßbereich überschritten wird, das Freigabesignal SC für den Analog/Digital/Wandler ADu nicht erzeugt, so daß dieser 'nicht freigegeben wird. Der Ausgang des bistabilen Kippgliedes KS1, auf dem Signal SZ5 erscheint, ist mit dem bistabilen Kippglied FF verbunden, so daß dieses zurückgesetzt wird, wenn das Signal SZ5 auftritt. Dann nämlich ist der Bewertungsvorgang des bistabilen Kippgliedes FF auf jeden Fall beendet.
  • Der Zeitspannungswandler ZSW der Figur 1 besteht somit auf jeden Fall aus dem Differenzverstärker DV, der Entladeschaltung ET, der Vorladeschaltung AT, dem bistabilen Kippglied KS1 und möglicherweise dem bistabilen Kippglied KS2, wenn ein zulässiger Meßbereich vorgesehen wird.
  • Zur Justierung der Schaltungsanordnung nach Figur 2 und Figur 3 werden die Eingänge der Komparatoren CP1 und CP2, auf denen der Meßimpuls auftritt, kurzgeschlossen und die Referenzspannungen UR1 und UR2 auf denselben Wert gelegt. Da die Verzögerungsglieder VZ1 und VZ2 verschiedenen Wert haben, wird das bistabile Kippglied FF kurzzeitig gesetzt. Folglich wird die Entladeschaltung ET kurzzeitig von dem Differenzverstärker DV entladen. Die Referenzspannung UR3. des Operationsverstärkers OP1 wird nun so eingestellt, daß diese Entladung von dem Analog/Digital/Wandler ADU noch nicht ausgewertet wird, also der Binärwert am Ausgang SA Null bleibt. Durch diese Maßnahme wird erreicht, daß Bauteiletoleranzen der Schaltungsanordnung nicht zu einer Beeinflussung des Meßergebnisses am Ausgang des Analog/Digital/Wandlers ADU führen und es wird weiterhin erreicht, daß der Beginn der Entladekennlinie (s. Figur 5), in dem die Kennlinie nicht linear ist, zur Zeit/Spannungswandlung nicht herangezogen wird. Für die Umwandlung wird somit nur der lineare Bereich der Entladekennlinie herangezogen.
  • Die Verzögerungszeit des Zeitgliedes Z1 und die Steilheit der Entladekennlinie und damit der Bereich, in dem eine Zeit/Spannungswandlung durchführbar ist, müssen einander entsprechen. Die Entladekennlinie wird durch Einstellung der Kapazität des Kondensators CO so gewählt, daß die Entladekennlinie nach Figur 5 bei der maximalen Zeit gerade Null Volt erreicht hat. Dementsprechend muß auch die Verzögerungszeit des Zeitgliedes Z1 gewählt werden.
  • Aus Figur 6 ergibt sich ein genauer Aufbau des Schaltungsteils nach Figur 2. Dabei werden nur die für die Funktion der Schaltungsanordnung wesentlichen Teile erläutert. Der digitale Wert SL der Referenzspannung UR wird in einen Speicher SP1 und in einen Speicher SP2 bei Auftreten von Taktsignalen TS übernommen. Der Speicher SP1 ist mit dem Digital/Analog/Wandler DAW1, der Speicher SP2 mit dem Digital/Analog/Wandler DAW2 verbunden. Der Binärwert, der im Speicher SP steht, wird von dem Digital/Analog/Wandler DAW in einen proportionalen Strom umgewandelt, aus dem über einen Operationsverstärker die Referenzspannung UR1 bzw. UR2 erzeugt wird.
  • Die Referenzspannung UR1 und der Meßimpuls SN1 bzw. die Referenzspannung UR2 und der Meßimpuls SN2 werden den Komparatoren CP1 bzw. CP2 zugeführt. Die Ausgänge der Komparatoren CP1 bzw. CP2 führen zu den Differenziergliedern DG11, DG12 bzw. DG21 und DG22. Die Differenzierglieder DG sind als am Ende kurzgeschlossene Leitungen realisiert, die an einem festen Potential anliegen. Mit Hilfe der kurzgeschlossenen Leitungen werden symmetrische Nadelimpulse erzeugt.
  • Die Torglieder TR1, TR2, TR3 und TR4 sind in Figur 6 als NOR-Glieder realisiert, denen die Nadelimpulse, ein Auswahlsignal SK und das Ausgangssignal vom Freigabeflipflop FG1 bzw. FG2 zugeführt werden.
  • Die Ausgänge der Torglieder TR1 und TR2 führen zu dem Verzögerungsglied VZ1, das als Leitung realisiert ist. Die Ausgänge der Torglieder TR3 und TR4 führen zu dem als Leitung realisierten Verzögerungsglied VZ2. Das Verzögerungsglied VZ2 hat eine größere Verzögerungszeit als das Verzögerungsglied VZ1, z.B. um 5ns.
  • Da die der Schaltungsanordnung zugeführten Signale SR, SK, SF TTL-Pegel haben, werden diese mit Hilfe von TTL/ECL-Wandler in ECL-Pegel umgewandelt. Dabei ist zusätzlich erforderlich, daß das Freigabesignal SF nach der Umwandlung in ein ECL-Signal noch einem Monoflop zur Erzeugung eines Impulses zugeführt wird.
  • Figur 7 zeigt eine genaue Realisierung der Figur 3. Auch hier werden nur die wesentlichsten Bestandteile erläutert. Die Signale SZ1 und SZ2 werden dem Differenzverstärker DV zugeführt. An die Emitter der Differenztransistoren T3 und T4 ist eine Konstantstromquelle KSQ1 angeschlossen, über die z.B. ein Konstantstrom von 30 mA fließt. Entsprechend dem Wert der Signale SZ1 und SZ2 fließt der Konstantstrom entweder über den Differenztransistor T3 zum Potential P1 oder über den Differenztransistor T4 zur Entladeschaltung ET. Die Entladeschaltung ET besteht im wesentlichen aus dem Kondensator CO, der aus einem Kondensator mit fester Kapazität und einem Kondensator mit variabler: Kapazität besteht.
  • An dem Verbindungspünkt VP ist der Differenzverstärker DV angeschlossen und zwar über einen Transistor T10 in Basisschaltung. Dieser Transistor kompensiert den Millereffekt des Differenztransistors T4.
  • AndLe Entladeschaltung ET ist die Vorladeschaltung AT angeschlossen, die aus der Konstantstromquelle KSQ2 besteht, die über den Transistor T1 abschaltbar ist. Die Konstantstromquelle KSQ2 ist über Dioden D1, D2, D3 mit dem Verbindungspunkt VP verbunden. Sie wird über einen Operationsverstärker OP2 angesteuert, an dessen invertierenden Eingang die Spannung UV anliegt. Der nicht invertierende Eingang des Operationsverstärkers OP2 ist mit dem Verbindungspunkt VP verbunden. Diese Rückkopplung bewirkt, daß die Spannung am Verbindungspunkt VP, so lang die Konstantstromquelle KSQ2 angeschaltet ist, in etwa+10 Volt beträgt.
  • Das Abschalten der Konstantstromquelle KSQ2 erfolgt über den Transistor T1, dessen Basis an einem weiteren Differenzverstärker DV1 anliegt. Dieser Differenzverstärker DV1 ist mit der bistabilen Kippglied KS1 verbunden, dem. das Signal SZ3 zugeführt wird. Solange das bistabile Kippglied KS1 gesetzt ist, ist über den Differenzverstärker DV1 der Transistor T1 leitend gesteuert, so daß in etwa MassePotential am Kollektor des Transistors T2 der Konstanzstromquelle KSQ2 liegt. Dadurch werden die Dioden Dl bis D3 gesperrt und das Potential am Kondensator CO von der Konstantstromquelle KSQ2 abgetrennt. Die Hintereinanderschal-. tung der Dioden Dl bis D3 erfolgt deswegen, um die Cesamtkapazität möglichst klein zu halten.
  • Wenn der Differenzverstärker DV1 durch Rücksetzen des bistabilen Kippgliedes KS1 wieder in seinen anderen Zustand gebracht wird, wird der Transistor T1 gesperrt und die Vorladeschaltung wird wieder an den Verbindungspunkt VP angeschlossen.
  • Das Signal SZ4 wird über ein als Leitung realisiertes Verzögerungsglied VZ3 an den Eingang des bistabilen Kippgliedes KS2 angelegt. An diesem Eingang liegt weiterhin über das Zeitglied Z1, das als Monoflop realisiert ist, der Ausgang des bistabilen Kippgliedes KS1 an. Das Zeitglied Z2 ist ebenfalls als monostabiles Kippglied realisiert. Das Zusammenwirken des bistabilen Kippgliedes KS2 mit den Zeitgliedern Z1 und Z2 und mit der Verzögerungsleitung VZ3 ist bereits weiter oben beschrieben worden.
  • Bei der Betrachtung der Figur 7 ist zu beachten, daß der Analog/Digital/Wandler ADU TTL-Signale verarbeitet, während der übrige Schaltungsteil der Figur 7 ECL-Signale erzeugt.
  • Aus diesem Grunde sind wiederum ECL/TTL-Wandler in den Leitungen für das Meßbereichsüberschreitungssignal ME, für das Freigabesignal SC und für das Signal EOC erforderlich. Weiterhin sind monostabile Kippschaltungen eingefügt, um die zum Betrieb erforderlichen Impulse zu erzeugen.
  • Als Analog/Digital/Wandler ADU kann ein handelsüblicher Baustein verwendet werden. Dies gilt ebenso für die Digital/Analog/Wandler DAW1 und DAW2, die Operationsverstärker OP und die Komparatoren CP. Die übrigen nicht beschriebenen Bauelemente der Figur 4 und Figur 7 dienen in bekannter Weise zur erforderlichen Beschaltung der einzelnen, verwendeten Bausteine. Y ist eine Spannung von 0,8V.

Claims (14)

1. Schaltungsanordnung zur Messung kurzer Zeiten und zur Ausgabe der gemessenen Zeit in digitaler Form, der ein den Beginn der zu messenden Zeit angebender Startimpuls und ein das Ende der zu messenden Zeit angebender Stopimpuls zugeführt wird, dadurch gekennzeichnet , daß ein erstes Verzögerungsglied (VZ1) vorgesehen ist, der der Startimpuls zugeführt wird, daß ein zweites Verzögerungsglied (VZ2) mit einer gegenüber dem ersten Verzögerungsglied größeren Verzögernngszeit vorgesehen ist, der das Stopsignal zugeführt wird, daß das erste Verzögerungsglied (VZ1) mit dem Setzeingang eines bistabilen Kippgliedes (FF) und das zweite Verzögerungsglied (VZ2) mit den Rücksetzeingang des bistabilen Kippgliedes (FF) verbunden ist, daß die Ausgänge des bistabilen Kippgliedes (FF) mit einem eine Entladeschaltung (ET) enthaltenden Zeit/Spannungswandler (ZSW) verbunden sind, der eine der Zeit proportionale Spannung erzeugt, und daß an den Ausgang des Zeit/Spannungswandlers (ZSW) ein Analog/Digital/Wandler (ADU) mit einstellbarer Spannungsschwelle angeschlossen ist, die so eingestellt ist, daß bei Zusammenschluß der Eingänge (ES1,ES2) der Schaltungsanordnung der Analog/Digital/Wandler (ADU) den Binärwert für Null abgibt. -
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet , daß zur Messung der zeitlichen Verhältnisse bei einem Meßimpuls (SN) zur Erzeugung des Startsignals bzw. des Stopsignals jeweils vor das erste bzw. zweite Verzögerungsglied (VZ1 bzw. VZ2) eine Vorstufe vorgeschaltet ist, der der Meßimpuls zugeführt wird, daß die Vorstufe zur Erzeugung des Start- bzw. Stopimpulses jeweils einen Komparator (CP1 bzw. CP2), dem jeweils der Meßimpuls und jeweils eine einstellbare Referenzspannung (UR1 bzw. UR2) zugeführt wird, ein am Ausgang des Komparators (CP1 bzw. CP2) angeschlossenes Differenzierglied (DG1 bzw. DG2) und eins zwischen dem Differenzierglied (DG1 bzw. DG2) und dem Verzögerungsglied (VZ1 bzw. VZ2) angeordnete Torschaltung (TR) enthält.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet , daß jede Torschaltung (TR1, TR2 bzw. TR3, TR4) mit einem Freigabeflipflop (FG1 bzw. FG2) verbunden ist, die ein Freigabesignal abgibt, wenn die Torschaltungen für den Start-bzw. Stopimpuls offen sein soll.
4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet , daß der Rücksetzeingang des Freigabeflipflops (FG1 bzw. FG2) mit dem Ausgang des zugeordneten Verzögerungsgliedes (VZ1 bzw. VZ2) verbunden ist.
5. Schaltungsanordnung nach einem der Ansprüche 2 bis 4, dadurch gekenzeichnet, daß jeder Komparator (CP1, CP2) einen nichtinvertierenden und einen invertierenden Ausgang aufweist, daß der nichtinvertierende und der invertierende Ausgang jeweils über ein Differenzierglied (DG11, DG12 bzw. DG21,DG22) mit einem Torglied (TR1,TR2 bzw. TR3,TR4) der Torschaltung verbunden ist und daß an die Torglieder (TR) jeweils ein Auswahlsignal (SK1 bzw. SK2) anlegbar ist.
6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet , daß das Differenzierglied (DG) aus einer kurzgeschlossenen Leitung besteht.
7. Schaltungsanordnung nach einem der vorhergehenden Ansprüch gekennzeichnet durch den Zeit/ Spannungswandler (ZSW) aus einem Differenzverstärker (DV), der mit den Ausgängen des bistabilen Kippgliedes (FF) ver-5 bunden ist, aus der Entladeschaltung (ET) mit einem einstellbaren Kondensator (CO), der zur Entladung mit einem konstanten Strom mit dem einen Ausgang des Differenzverstärkers verbunden ist und aus einer abschaltbaren Vorladeschaltung (AT), die zur Vorladung der Entladeschaltung auf einen definierten Wert mit der Entladeschaltung verbunden ist.
8. Schaltungsanordnung nach Anspruch 7, gekennzeichnet durch die Vorladeschaltung (AT) aus einer Konstantstromquelle (KSQ2), dessen Ausgang über Dieden (D1, D2, D3) mit dem Verbindungspunkt (VP) zwischen dem Kondensator (CO) und dem Differenzverstärker (DV) verbunden ist, aus einem Operationsverstärker (OP2), dessen Ausgang an den Eingang der Konstantstromquelle (KSQ2) angeschlossen ist, dessen nichtinvertierender Eingang mit dem Verbindungspunkt (VP) verbunden ist und an dessen invertierenden Eingang eine Grundlad spannung (UV) angeschlossen ist, aus einem an den Ausgang der Konstantstromquelle (KSQ2) angeschlossenen'Schalttransistor (T1), dessen Basiselektrode mit einem Ausgang eines zweiten Differenzverstärkers (DV1) verbunden ist, der nach Auftreten des Startimpulses (SZ3) den Schalttransistor (T1) leitend steuert und damit die Konstantstromquelle (KSQ2) von dem Kondensator (CU) abtrennt.
9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet daß zwischen dem Verbindungspunkt (VP) und dem Ausgang des ersten Differenzverstärkers (DV) zur Kompensation des Millereffektes des Differenzverstärkertransistors (T4) ein Transistor (T10) in Basisschaltung angeordnet ist.
10. Schaltungsanordnung nach einem der Ansprüche 2 bis 9, dadurch gekennzeichnet, daß ein drittes Freigabeflipflop (KS2) vorgesehen ist, dessen Setzeingang mit einem UND-Glied (UD1) verbunden ist, an dessem einen Eingang das Stopsignal (SZ4) und an dessen anderem Eingang über ein den Meßbereich festlegendes Zeitglied (Z1) das Startsignal (SZ3) in invertierter Form anliegt, und daß am einen Ausgang des dritten Freigabeflipflops (KS2) ein Freigabesignal (SC) für den Analog/Digital/Wandler (ADU) abgegeben wird.
11. Schaltungsanordnung nachnAnspruch 10, dadurch ge kennzeichnet , daß der andere Ausgang des dritten Freigabeflipflops (KS2) mit einem UND-Glied (UD2) verbunden ist, an dessen anderem Eingang ein mit dem ersten Zeitglied (Z1) verbundenes zweites Zeitglied (Z2) angeschlossen ist und an dessem Ausgang ein Meßbereichsüberschreitungssignal (ME) erscheint.
12. Schaltungsanordnung nach Anspruch 11, dadurch gekennzeichnet , daß ein weiteres bistabiles Kippglied (KS1) vorgesehen ist, dessen Setzeingang das Startsignal (SZ3) und dessem Rücksetzeingang das Meßbereichsüberschreitungssignal (ME) zugeführt wird und dessen einer Ausgang mit dem zweiten Differenzverstärker (DV1) und mit dem ersten Zeitglied (Z1) verbunden ist.
13. Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet , daß der Analog/Digital/Wandler (ADU) ein Ausgangssignal (EOC) erzeugt, wenn die Umwandlung in einen digitalen Wert beendet ist, und daß das Ausgangssignal (EOC) dem Rücksetzeingang des weiteren bistabilen Kippgliedes (KS1) und dem Rücksetzeingang des dritten Freigabeflipflops (KS2) zugeführt wird.
14. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß die Verzögerungszeit des zweiten Verzögerungsgliedes (VZ2) sich derart von der Verzögerungszeit des ersten Verzögerungsgliedes (VZ1) unterscheidet, daß der Anfang der Umladekennlinie der Entladeschaltung (ET) zur Zeit/Spannungswandlung nicht herangezogen wird.
EP84110185A 1983-09-08 1984-08-27 Schaltungsanordnung zur Messung Kurzer Zeit Expired EP0141122B1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
AT84110185T ATE34852T1 (de) 1983-09-08 1984-08-27 Schaltungsanordnung zur messung kurzer zeit.

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19833332484 DE3332484A1 (de) 1983-09-08 1983-09-08 Schaltungsanordnung zur messung kurzer zeiten
DE3332484 1983-09-08

Publications (2)

Publication Number Publication Date
EP0141122A1 true EP0141122A1 (de) 1985-05-15
EP0141122B1 EP0141122B1 (de) 1988-06-01

Family

ID=6208582

Family Applications (1)

Application Number Title Priority Date Filing Date
EP84110185A Expired EP0141122B1 (de) 1983-09-08 1984-08-27 Schaltungsanordnung zur Messung Kurzer Zeit

Country Status (3)

Country Link
EP (1) EP0141122B1 (de)
AT (1) ATE34852T1 (de)
DE (2) DE3332484A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2540730A (en) * 2015-05-11 2017-02-01 Thermo Fisher Scient (Bremen) Gmbh Time interval management

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3553582A (en) * 1967-01-24 1971-01-05 Onera (Off Nat Aerospatiale) Method and apparatus for measuring a time interval
US3735261A (en) * 1971-06-07 1973-05-22 Northrop Corp Pulse analyzer
EP0051531A1 (de) * 1980-10-31 1982-05-12 Electronique Serge Dassault Einrichtung zur genauen Datierung eines Ereignisses bezüglich einer Referenzzeit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3553582A (en) * 1967-01-24 1971-01-05 Onera (Off Nat Aerospatiale) Method and apparatus for measuring a time interval
US3735261A (en) * 1971-06-07 1973-05-22 Northrop Corp Pulse analyzer
EP0051531A1 (de) * 1980-10-31 1982-05-12 Electronique Serge Dassault Einrichtung zur genauen Datierung eines Ereignisses bezüglich einer Referenzzeit

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
IBM TECHNICAL DISCLOSURE BULLETIN, Band 10, Nr. 12, Mai 1968, Seiten 1888-1890, New York, US; E.H. MILLHAM et al.: "Propagation delay and pulse width tester" *
INSTRUMENTS AND EXPERIMENTAL TECHNIQUES, Band 23, Nr. 5, Teil 1, September/Oktober 1980, Seiten 1155-1157, Plenum Publishing Corp., New York, US; YU.K. AKIMOV et al.: "Nanosecond time-amplitude converter" *
NUCLEAR INSTRUMENTS AND METHODS, Band 78, Nr. 1, 1. Februar 1970, Seiten 109-114, North-Holland Publishing Co., NL; N. BALAUX u.a.: "Convertisseur temps-amplitude de haute resolution" *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2540730A (en) * 2015-05-11 2017-02-01 Thermo Fisher Scient (Bremen) Gmbh Time interval management
GB2540730B (en) * 2015-05-11 2017-09-13 Thermo Fisher Scient (Bremen) Gmbh Time interval measurement
US9947525B2 (en) 2015-05-11 2018-04-17 Thermo Fisher Scientific (Bremen) Gmbh Time interval measurement

Also Published As

Publication number Publication date
ATE34852T1 (de) 1988-06-15
EP0141122B1 (de) 1988-06-01
DE3332484A1 (de) 1985-03-28
DE3471773D1 (en) 1988-07-07

Similar Documents

Publication Publication Date Title
DE60111263T2 (de) Kalibrierung von einseitig abgeschlossenen kanälen zur erzielung differentielles signal-niveau
EP0316616A2 (de) Analog-Digital-Umsetzer
DE3201297C2 (de)
DE2548746A1 (de) Analog/digital-umsetzer
DE2122799A1 (de) Analog/Digital-Umsetzer
EP0137948A1 (de) Schaltungsanordnung zum Überprüfen des zeitlichen Abstands von Rechtecksignalen
DE2835949A1 (de) Analog-digital-wandler
DE3533467C2 (de) Verfahren und Anordnung zum störsicheren Erkennen von in Datensignalen enthaltenen Daten
DE2946000C2 (de) Integrierende Analog-Digitalwandlerschaltung
DE2201939B2 (de) A-Codierer mit automatischem Ladungsabgleich
EP0541878A1 (de) Delta-Sigma-Analog/Digital-Wandler
DE2059862A1 (de) Analog-Digitalwandler unter Verwendung eines Integrators
EP2190121B1 (de) Mehrkanaliger AD-Wandler
EP0141122B1 (de) Schaltungsanordnung zur Messung Kurzer Zeit
DE112008001033T5 (de) A/D-Konverter
DE2150174B2 (de) Vorrichtung und Verfahren zur Anzeige eines chromatographischen Höckers
DE2621087A1 (de) Verfahren und schaltungsanordnung zum umwandeln einer analogen groesse in eine digitale groesse
DE1766812B1 (de) Verfahren zur digitalmessung von impulsamplituden
DE69013718T2 (de) Schnell stabilisierbarer Spannungs-Frequenz-Umsetzer für Analog-Digital-Umwandlung hoher Geschwindigkeit.
DE3814813C1 (en) Method and circuit arrangement for analog/digital conversion
DE2924746C2 (de)
DE3118618C2 (de) Verfahren und Schaltung zur Messung des Zeitintervalls zwischen ersten und zweiten insbesondere aperiodischen Signalen
DE2003074C3 (de) Mehr-Flanken-Kodieranordnung
DE3230208C2 (de)
DE2319195A1 (de) Abgleichschaltung

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Designated state(s): AT CH DE FR GB IT LI

17P Request for examination filed

Effective date: 19850604

17Q First examination report despatched

Effective date: 19860923

D17Q First examination report despatched (deleted)
GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Kind code of ref document: B1

Designated state(s): AT CH DE FR GB IT LI

REF Corresponds to:

Ref document number: 34852

Country of ref document: AT

Date of ref document: 19880615

Kind code of ref document: T

GBT Gb: translation of ep patent filed (gb section 77(6)(a)/1977)
REF Corresponds to:

Ref document number: 3471773

Country of ref document: DE

Date of ref document: 19880707

ET Fr: translation filed
ITF It: translation for a ep patent filed

Owner name: STUDIO JAUMANN

PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT

26N No opposition filed
PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: FR

Payment date: 19900827

Year of fee payment: 7

ITTA It: last paid annual fee
PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: DE

Payment date: 19901025

Year of fee payment: 7

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: CH

Payment date: 19901123

Year of fee payment: 7

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: GB

Payment date: 19910718

Year of fee payment: 8

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: AT

Payment date: 19910726

Year of fee payment: 8

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: LI

Effective date: 19910831

Ref country code: CH

Effective date: 19910831

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: FR

Effective date: 19920430

REG Reference to a national code

Ref country code: CH

Ref legal event code: PL

REG Reference to a national code

Ref country code: FR

Ref legal event code: ST

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: DE

Effective date: 19920701

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GB

Effective date: 19920827

Ref country code: AT

Effective date: 19920827

GBPC Gb: european patent ceased through non-payment of renewal fee

Effective date: 19920827