EP0036960B1 - Verfahren und Schaltungsanordnung zum Aufnehmen und Abgeben von Datenblöcken, insbesondere für Eisenbahnanlagen - Google Patents

Verfahren und Schaltungsanordnung zum Aufnehmen und Abgeben von Datenblöcken, insbesondere für Eisenbahnanlagen Download PDF

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EP0036960B1
EP0036960B1 EP81101556A EP81101556A EP0036960B1 EP 0036960 B1 EP0036960 B1 EP 0036960B1 EP 81101556 A EP81101556 A EP 81101556A EP 81101556 A EP81101556 A EP 81101556A EP 0036960 B1 EP0036960 B1 EP 0036960B1
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EP
European Patent Office
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data
recording
delivering means
address
blocks
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EP81101556A
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EP0036960A1 (de
Inventor
Wilhelm Ing.-(Grad) Diedrich
Horst Ing.-(Grad) Forstreuter
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Siemens AG
Original Assignee
Siemens AG
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Publication date
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Expired legal-status Critical Current

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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B61—RAILWAYS
    • B61L—GUIDING RAILWAY TRAFFIC; ENSURING THE SAFETY OF RAILWAY TRAFFIC
    • B61L27/00—Central railway traffic control systems; Trackside control; Communication systems specially adapted therefor
    • B61L27/70—Details of trackside communication

Definitions

  • the invention relates to a method for receiving and delivering data blocks, in particular for railway systems, according to the preamble of claim 1 and to a circuit arrangement for performing the method.
  • a telecommunication system with a time multiple line connecting a plurality of subscriber stations and with a timer station (clock generator) is already known (DE-AS 1 804 624) which has multiple time multiple lines on the time multiple line. channels and sends out a synchronization character.
  • the multiple time line is closed in a loop.
  • Each subscriber station is synchronized with the time grid of the timer station on the basis of the synchronization symbol sent out by the timer station in a synchronization channel. Any subscriber station occupies any time multiple channel marked as free by the timer station to establish an outgoing connection.
  • Such a calling subscriber station will place the identifier of the subscriber station to be called, ie the recipient address, on the line in the occupied channel during the establishment of the connection. All unassigned subscriber stations monitor all channels for the receipt of their own license plate, i.e. their own address.
  • a method and a circuit arrangement for transmitting digital message signals from signal transmitters to signal receivers are also known (DE-AS 2446696), for which purpose the message signals are emitted together with an address signal preceding them and specifying an address signal intended for receiving the message signals.
  • a transmission process takes place only when the number of message signals intended for transmission are present in a signal transmitter.
  • the known method in question is a packet switching and transmission system. In this case, too, the address of the only signal receiver for which the relevant message signals are intended is provided with the message signals specified in each case.
  • the relevant message signal block with a number of addresses corresponding to the number of signal receivers in question must also be emitted several times in this case, which sometimes involves a considerable amount of effort.
  • a data exchange method between several processors is known from DE-A 2805705 and GB-A 2013452, in which the individual processors can be connected in succession in a given order.
  • the processor sending in each case optionally calls, after intermittent calls to inactive processors with neighboring addresses, the next processor in the cyclic address sequence that is registered as active.
  • each message also contains information about the sender of the message and the type of message. Knowing the type of this message, possibly in conjunction with the sender address, the receiving partners decide which messages are intended for them and which are not. All receiving partners confirm the error-free receipt of a message, regardless of whether this message was intended for them or not.
  • each reception partner passes a so-called access release to another reception partner in an address-oriented manner, so that the acknowledgment messages caused thereby are issued in a staggered manner in time.
  • the transmitter and the other processors recognize a faulty processor; messages destined for this are subsequently redirected to another processor, which then has to perform the functions of the faulty processor.
  • This known method for data exchange has the advantage that a message can also address several receiving partners at the same time.
  • the receiving partners determine from the analysis of the message whether it is relevant to them; A separate addressing of the receiving partner is no longer necessary.
  • this obvious advantage of the known data exchange method is largely nullified by the fact that with every message all possible receiving partners have to acknowledge correct reception.
  • the functionality of the transmitting / receiving devices integrated into a transmission path is admittedly continuously checked in an advantageous manner via the acknowledgment messages, so that faults can be recognized at an early stage;
  • the time-multiplexed output of the acknowledgment messages the time taken for the transmission paths is extremely high, that is, depending on the time The volume of messages that can be transmitted is limited.
  • the object of the invention is to provide a method according to the preamble of patent claim 1 and a circuit arrangement suitable for carrying out this method, with which data of different amounts can be transmitted between any number of data recording / data output devices integrated into a transmission path while using the shortest transmission times, in which Cyclic addressing of the individual data acquisition / data output devices is possible without the individual data acquisition / data delivery devices having to be called up centrally or decentrally and in the event of a fault individual data acquisition / data delivery devices at least temporarily excluded from the data transmission network, but also effortlessly if required can be phased in again.
  • each data acquisition / data delivery device analyzes the transmitted data blocks with regard to the respectively attached sender address and, upon detection of a data acquisition / data delivery device upstream of it in the transmission cycle, connects to the transmission link after the end of reception as a data delivery device.
  • the particular advantage of the invention can be seen in the fact that the individual data recording / data output devices can automatically recognize and decide when they have to be connected to the transmission link. This makes a continuous functional test of the data acquisition / data output devices possible without the individual data acquisition / data output devices having to call each other for this purpose.
  • the point in time for the connection of a data recording / data output device is determined from the recognition of the sender address of a data recording / data output device upstream in the transmission cycle.
  • the delivery of a data block is carried out only after a certain defined security period after the acquisition of a data block, the address of which in the address sequence of the address of the data acquisition / data delivery device concerned. goes ahead.
  • This advantageously ensures that the processing times of connection devices (modems) connected to the individual data recording / data output devices are taken into account with regard to the task and delivery of data blocks, without causing difficulties in the timing of the transmission of the individual data blocks.
  • This measure has the advantage that when the failed or inoperable data recording / data output devices are put back into operation, there is a simple possibility of accommodating the data blocks to be delivered by these data recording / data output devices in a timely manner in the intended transmission time grid.
  • the last measure considered has the advantage that the operation of the data recording / data output devices which initially failed can be easily synchronized with the transmission time pattern used when they are put back into operation.
  • Each additional time period is preferably chosen to be shorter than the safety time period. As a result, a time gain is achieved in the event of failure of individual data recording / data output devices with regard to the time period after which data blocks are delivered by one and the same data recording / data output device.
  • Each data acquisition / data output device has a data processing device (CPU) with a buffer (FIFO / RAM) and program and data memory (ROM), which analyzes the sender addresses of the data blocks supplied from the transmission link using at least that of its data acquisition / data output device associated address and held in this in a non-destructive readable memory.
  • CPU data processing device
  • FIFO / RAM buffer
  • ROM program and data memory
  • the address transmitted with the respective data block can control the respective data acquisition / data under the control of a microprocessor the input device can be changed by a value of 1 or 2, in order then to be compared with the address of the relevant data acquisition / data output device; if such a comparison shows a correspondence of the addresses compared with one another, then the result obtained can be used to indicate the usability of the data block in question.
  • Usability is understood here to mean that the respective data block in the data acquisition / data output device in question can be used for processing.
  • a display device is expediently provided in each data acquisition / data output device, which allows data to be displayed in the data blocks to be taken into account and data provided by the associated data generation device.
  • This has the advantage that the data information that is important at the location of the respective data acquisition / data output device can be made visible in each data acquisition / data output device. This measure is particularly important for railway systems in which data blocks are transmitted between individual train monitoring areas, which contain train numbers, for example.
  • each data block to be delivered by the respective data acquisition / data delivery device is expediently recorded in a non-destructive readable memory of the data acquisition / data delivery device concerned. This has the advantage that even if the operation of the entire circuit arrangement fails, the addresses of the individual data recording / data output devices are not lost. In the same way, you will also save the information that specifies in the respective data acquisition / data delivery device which addresses of the data blocks from other data acquisition / data delivery devices actually release a detection in the respective data acquisition / data delivery device.
  • the aforementioned memory associated with the respective data recording / data output device preferably also contains an end signal indicating the end of the data block to be transmitted; this end signal is read out from the buffer after the data to be given after the associated address has been given or, in the absence of such data, after the associated address in question and sent to the transmission link.
  • This measure has the advantage that it is not necessary to provide a rigid time grid for the transmission of the data blocks, but rather that data blocks with a different number of data signals can be transmitted.
  • the data processing device of the data recording / data output device can be put into such a control state from the transmission path when a data block is supplied that the data block in question is first buffered in a converter (SPC) and the sender address of this data block is assigned Determination of a recording release can be determined.
  • the data processing device for example a microprocessor of the data acquisition / data delivery device in question, controls the delivery of this data block to the associated data evaluation device upon the determination of a recording release with respect to a data block that has just been recorded. In this way, a relatively simple and nevertheless safe operational sequence is made possible in the respective data recording / data output device with regard to the data blocks supplied to it.
  • a central monitoring arrangement receiving all data blocks is expediently connected to the transmission link, which may in particular be a two-wire transmission line, via a data acquisition / data delivery device, via which the central monitoring arrangement may be able to selectively deliver data blocks to individual data acquisition / data delivery devices.
  • the data blocks or information for the data acquisition / data output device in question that have occurred prior to such a failure are not lost when these are put into operation again.
  • the relevant information or data blocks can be delivered selectively by the central monitoring arrangement to the data recording / data output devices which have been put back into operation.
  • FIG. 1 shows a circuit arrangement in accordance with an embodiment of the invention in a block diagram.
  • This circuit arrangement is used in particular for railway systems in order to transmit data blocks between individual train monitoring areas, which are indicated in FIG. 1 with B51 to Bfn.
  • train monitoring areas may be, for example, stations located on a railway line.
  • the data blocks mentioned preferably include train numbers if the circuit arrangement is a computer train monitoring system or a train number reporting system.
  • the stations or train monitoring areas Bf1 to Bfn to be understood as data generation devices are each connected to an associated data acquisition / data output device MC1 to MCn.
  • the relevant data generation devices Bf1 to Bfn deliver data to the respectively associated data recording / data output device MC1 to MCn, which data are to be transmitted to other data recording / data output devices.
  • this data is information data that is compiled in the form of data blocks or data bytes. This will be discussed in more detail below.
  • the data acquisition / data output devices MC1 to MCn are connected via their individually associated modems Md1 to Mdn to a connection circuit As1 to Asn which establishes a connection to a transmission link, which in the present case may be a two-wire transmission line L1, all of which Connects connection circuits As1 to Asn in the manner indicated in FIG. 1.
  • a connection circuit As1 to Asn which establishes a connection to a transmission link, which in the present case may be a two-wire transmission line L1, all of which Connects connection circuits As1 to Asn in the manner indicated in FIG. 1.
  • the individual connection circuits As1 to Asn can be formed by simple connection circuits via which the modems Md1 to Mdn can be connected directly to the transmission line L1, for example.
  • modems Md1 to Mdn can be formed by conventional modems which convert the data signals fed to them from the data acquisition / data output devices MC1 to MCn into a signal form which is particularly suitable for transmission via the transmission line L1 .
  • the modems Md1 to Mdn convert the transmission signals supplied to them via the transmission line L1 into a form which can be processed by the data acquisition / data output devices MC1 to MCn.
  • a connection circuit Asz is also connected to the transmission line L1 via a transmission line Ln, to which a central monitoring arrangement Uw is connected, specifically via a separate data acquisition / data output device MCz and a modem Mdz.
  • This central monitoring arrangement Uw can be an operating control center in which all data signals are collected which are transmitted via the transmission line L1 and thus via the transmission line Ln.
  • the central monitoring arrangement Uw thus contains, as it were, a mirror image of the data signals supplied to all decentralized data acquisition / output devices MC1 to MCn.
  • FIG. 2 illustrates in a block diagram a possible structure of one of the data acquisition / data output devices MC1 to MCn, MCz indicated in FIG. 1.
  • the dot receiving / data delivery device shown in FIG. 2 is generally designated MC. It has a buffer and evaluation circuit, which includes a buffer FIFO or RAM and a microprocessor CPU with associated program and data memory ROM.
  • the memory FIFO or RAM is a memory which allows the first data signal fed to it on the input side to be output again as the first data signal on the output side.
  • the microprocessor CPU, the memory FIFO / RAM and the memory ROM are connected together to a bus line system which comprises an address bus line AB, a data bus line DB and a control bus line C8.
  • a bus line system which comprises an address bus line AB, a data bus line DB and a control bus line C8.
  • each of these bus lines AB, DB, CB has a plurality of individual lines, for example eight individual lines each.
  • the memory FIFO / RAM is connected in the present case with an access control circuit AC3 on the input side to the address bus line AB, on the input and output sides of the data bus line DB and on the input side to a control line of the control bus line CB.
  • the memory ROM is connected with an access control circuit AC4 on the input side to the address bus line AB and to a control line of the control bus line CB and on the output side to the data bus line DB.
  • the microprocessor CPU serving as a central unit is connected on the output side to both the address bus line AB and the control bus line CB and on the input and output sides to the data bus line DB.
  • a conversion circuit SPC is also connected to the bus line system, which permits a parallel-to-serial conversion and a serial-to-parallel conversion of the signals supplied to the input side thereof in each case.
  • This conversion circuit SPC is connected to the bus line system in FIG. 2 with its parallel signal receiving / output side. With its series signal output / recording side, the conversion circuit SPC is connected to a level conversion circuit or level adjustment circuit LC, which is connected on the input side to a signal input Di and on the output side to a signal output Do of the data recording / data output device MC. With a separate control output So the conversion circuit SPC is connected to a control input INT of the microprocessor CPU. In the present case, this control input is the interrupt input of the microprocessor CPU.
  • the register Reg1 is used to receive the data signals supplied by a data signal input in the data recording / data output device MC.
  • the register Reg2 serves to receive data signals which are fed to this register via the bus line system.
  • the data signals collected in the register Reg1 are routed through the bus line system upon activation of this register Reg1 by the microprocessor CPU in order to also be collected in the FIRO / RAM memory. Data signals received in this memory FIFO / RAM from other data acquisition / data output devices are stored in the associated register Reg2 under the control of the microprocessor CPU.
  • a display device DP is connected to the two registers Reg1 and Reg2, which is indicated as a display device with a series of display fields I ⁇ 2, I ⁇ 1, I, I + 1 and i + 2.
  • the display field 1 for example, data are shown that have been stored in the register Reg1.
  • the other display fields of the display device DP on the other hand, data are displayed that have been stored in the register Reg2. It can be done in such a way that data is displayed in the display field 1-1, which data are emitted by a data acquisition / data output device, which is to be regarded as the data acquisition / data output device MC immediately preceding the data acquisition / data output device MC indicated in FIG.
  • a data block transmitted via the transmission lines comprises a start character STA, which may optionally include a synchronization signal, then a station number or address ADR, which represents the address of the data acquisition / data output device from which the data block in question is output.
  • a block start identifier BAK is provided, which is followed by a block identifier BLK, which may give an indication of the meaning of the subsequent data block area.
  • this data block area comprises z. B.
  • FIG. 3 shows a possible normal case for a data block that contains data information
  • FIG. 4 illustrates the format in the event that no data signals are available for transmission.
  • the data block to be used for a transmission comprises the start character STA, the address ADR of the sending data acquisition / data output device and the end identifier END.
  • the bits forming these characters, but in particular the address ADR are securely stored in at least one memory of the data acquisition / data output device, even after the 3 n data input / data output device in question has been out of operation.
  • the start character STA and the address ADR of this device are stored securely in the memory ROM; the relevant information can be read out of this memory in a non-destructive manner.
  • the end identifier END is stored in accordance with FIG. 2 in the memory ROM so that it can be used as a closing character for the respective transmission.
  • the completely variable addresses of those data acquisition / data output devices whose data are actually to be taken into account in the data acquisition / data output device containing the relevant memory ROM can also be stored.
  • Fig. 5 the normal case is illustrated that all the data acquisition / data output devices provided deliver data blocks ben. According to the assumption, these are eight data recording / data output devices, the data blocks of which are designated by 1,2,3,4,5,6, 7 and 8 in FIG. 5. It can be seen that the data blocks delivered by the individual data acquisition / data output devices can have different lengths. For example, data blocks 2 and 6 have a greater length than each of the other data blocks. The operation may otherwise proceed in such a way that after a data block has been sent out by the eighth data recording / data output device - this data block is designated by 8 - a data block is again sent out by the first data recording / data output device; this data block is indicated in FIG. 5 by 1 '.
  • a security period t1 which may be, for example, 20-60 ms, must have elapsed since the end of the data block that occurred immediately before. This period of time serves to bridge the switching on and switching off processes of the individual data output devices.
  • the following principle is used to have data blocks output in the manner shown in FIG. 5 by the data acquisition / data output devices of the circuit arrangement shown in FIG. 1.
  • the delivery of the data blocks from all data acquisition / data output devices MC1 to MCn takes place in an order which is determined by the order of the addresses which are associated with the individual data acquisition / data output devices.
  • the numbers 1 to 8 used to designate the data blocks in FIG. 5 are also the addresses of the data acquisition / data output devices from which these data blocks are sent, this means that, for example, the data acquisition / data output device with the Address 4 can only send out a data block when the data acquisition / data output device with address 3 has sent out a data block.
  • a data block supplied to the data acquisition / data output device MC via the signal input Di is fed to the conversion circuit SPC after it has been stirred through the level conversion circuit LC.
  • the associated microprocessor CPU is informed of the presence of a data block at its interrupt input INT.
  • the microprocessor CPU then issues an address addressing the converter SPC in order to take over the address of the data block still contained in this converter SPC.
  • the microprocessor CPU can then store this address in one of its internal registers.
  • the microprocessor CPU then fetches the address ADR of its data acquisition / output device from the memory ROM as a further address.
  • Further data blocks can be collected in this memory FIFO / RAM before these data blocks are issued to the register Reg2 by issuing a command corresponding to the previously mentioned command from the memory FIFO / RAM.
  • the microprocessor CPU effects the mapping of the data signals stored in the register Reg1 into the memory FIFO / RAM in order to deliver the relevant data signals at the given time via the conversion circuit SPC and the level converter LC to the transmission line.
  • the last-mentioned point in time for the transmission of a data block from the respective data acquisition / data output device is determined by means of the microprocessor CPU associated with this device. This can be done in the following way. Since each of the data acquisition / data output devices connected to the transmission line according to FIG. 1 is supplied with all data blocks transmitted via the transmission line in question, the microprocessor CPU of the respective data acquisition / data output device can obtain information on which of the other data acquisition / Data delivery devices have delivered data blocks. On the basis of the relevant addresses, the microprocessor CPU of the respective data acquisition / data output device can then decide whether and when it will read the FIFO / RAM readout in the associated memory released data signals.
  • the microprocessor CPU of the respective data acquisition / data output device records the result of the address comparison carried out by it in order to cause the aforementioned readout process when determining an address difference of, for example, 1.
  • the data blocks are delivered by the individual data acquisition / data delivery devices with a safety margin t1 between the end of the data block delivered by any data acquisition / data delivery device and the beginning of the next one in question Data recording / data delivery device to be delivered data block.
  • Adherence to this safety period t1 is effected under the control of the microprocessor CPU of the respective data acquisition / data output device.
  • the microprocessor CPU of the respective data acquisition / data output device can carry out a number of idle cycles after it has determined that the address of the data block last recorded in its data acquisition / data output device is the address which immediately corresponds to the address of its data acquisition / data output device goes ahead.
  • FIG. 6 it is assumed that out of the eight data acquisition / data output devices provided (see FIG. 5), the data acquisition / data output devices with the addresses 5, 7 and 8 have failed. Instead of the data blocks from the relevant data acquisition / data output devices, time periods t2 are observed in FIG. 6, which are to be regarded as additional time periods or transmission delay time periods and which may each have a duration of 20 ms, for example.
  • Additional time periods t2 are observed in a number that corresponds to the number of failed data recording / data output devices. While there is only one additional time period t2 between the data blocks with the addresses 4 and 6, two time periods t2 are maintained between the data blocks with the addresses 6 and 1 (the latter data block is denoted by 1 ').
  • Compliance with the additional time periods t2 can. also z. B. by handling empty cycles by the microprocessor CPU of the respective
  • Data acquisition / data delivery device can be ensured. This can be done as follows. If one starts from a data acquisition / data output device with the address No. 6, the following processes may take place in this device if a data block with the address No. 4 is recorded in it. First of all, the associated microprocessor of the data acquisition / output device No. 6 may execute a number of empty cycles corresponding to the time period t1. If a data block with the address 5 occurs after this time period t1, the microprocessor CPU of the data acquisition / data output device No. has to evaluate this address. On the other hand, if a data block with the address No.
  • the microprocessor CPU of the relevant data acquisition / data output device may carry out a further number of empty cycles corresponding to the time period t2. After this period of time t2, the microprocessor in question then initiates a readout process in the course of which data signals are read out from the associated memory FIFO / RAM.
  • the microprocessor CPU of the intact data recording / data output device can carry out empty cycles with regard to all addresses, as previously explained.
  • Fig. The case is now illustrated that, starting from the conditions according to Fig. 6, the data acquisition / data output device No. is put into operation again.
  • This data recording / data output device No. 7 releases its data block after the safety period t1 has elapsed following the occurrence of the data block 6.
  • the data acquisition / data output device No. 1 only releases a data block 1 'after the two time periods t1 and t2 have elapsed since the data acquisition / data output device No. 8 has still failed.
  • FIGS. 8 and 9 illustrate the case where the transmission line on which the aforementioned eight data acquisition / Data delivery devices are connected, and such an interruption has just occurred that four data acquisition / data delivery devices are connected to each line section.
  • these are the data acquisition / data output devices 1, 2, 3 and 4 and in the case of FIG. 9, the data acquisition / data output devices 5 to 8.
  • the individual data generation devices according to FIG. 1 can contain normal data input devices or teletype machines.
  • the circuits used in the data acquisition / data output devices can be commercially available components which are to be used in connection with microprocessors. USART modules, for example, can be used as conversion circuit SPC.
  • the level conversion circuit LC can, for example, contain a level conversion circuit with transistors which perform level conversion between levels required for MOS circuits and levels required for TTL circuits.
  • the monitoring device Uw then only needs to be supplied with the addresses of the data blocks in question that are to be sent.

Landscapes

  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Communication Control (AREA)
  • Train Traffic Observation, Control, And Security (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Description

  • Die Erfindung bezieht sich auf ein Verfahren zum Aufnehmen und Abgeben von Datenblökken, insbesondere für Eisenbahnanlagen, nach dem Oberbegriff des Patentanspruches 1 sowie auf eine Schaltungsanordnung zur Durchführung des Verfahrens.
  • Es ist bereits eine Fernmeldeanlage mit einer eine Vielzahl von Teilnehmerstellen verbindenden Zeitvielfachleitung und mit einer Zeitgeberstelle (Taktgeber) bekannt (DE-AS 1 804 624), die auf der Zeitvielfachleitung mehrere Zeitvielfach- . kanäle bestimmt und dazu ein Synchronisierzeichen aussendet. Die Zeitvielfachleitung ist schleifenförmig geschlossen. Jede Teilnehmerstelle synchronisiert sich aufgrund des von der Zeitgeberstelle in einem Synchronisierkanal ausgesandten Synchronisierzeichens mit dem Zeitraster der Zeitgeberstelle. Von einer beliebigen Teilnehmerstelle wird zur Herstellung einer abgehenden Verbindung irgendein von der Zeitgeberstelle als frei gekennzeichneter Zeitvielfachkanal belegt. Eine solche rufende Teilnehmerstelle wird während des Verbindungsaufbaus in dem belegten Kanal anstelle einer Nachricht das Kennzeichen der zu rufenden Teilnehmerstelle, also die Empfängeradresse, auf die Leitung abgeben. Alle unbelegten Teilnehmerstellen überwachen alle Kanäle auf den Empfang ihres eigenen Kennzeichens, also ihrer eigenen Adresse.
  • Mit jedem Kennzeichen wird jeweils nur eine Adresse zur Bezeichnung einer anzusteuernden Teilnehmerstelle abgegeben. Sollen von einer rufenden Teilnehmerstelle Datenblöcke an mehrere zu rufende Teilnehmerstellen abgegeben werden, so kann dies bei der bekannten Fernmeldeanlage nur dadurch geschehen, daß die betreffenden Nachrichtensignale bzw. Datenblöcke mit einer Mehrzahl von Adressen, also mehrmals abgegeben wird. Der insgesamt erforderliche Belegungsaufwand auf der Zeitvielfachleitung und auch der schaltungstechnische Aufwand sind relativ hoch.
  • Es sind ferner ein Verfahren und eine Schaltungsanordnung zum Übertragen von digitalen Nachrichtensignalen von Signalsendern zu Signalempfängern bekannt (DE-AS 2446696), wozu die Nachrichtensignale zusammen mit einem ihnen vorangehenden, einen für die Aufnahme der Nachrichtensignale bestimmten Signalempfänger angebenden Adressensignal abgegeben werden. Ein Übertragungsvorgang erfolgt dabei jeweils erst dann, wenn in einem Signalsender die für eine Übertragung vorgesehenen Nachrichtensignale in einer bestimmten Anzahl vorliegen. Im Prinzip handelt es sich damit bei dem betreffenden bekannten Verfahren um ein Paket-Vermittlungs- und Übertragungssystem. Auch in diesem Fall wird mit den jeweils angegebenen Nachrichtensignalen die Adresse des einzigen Signalempfängers bereitgestellt, für den die betreffenden Nachrichtensignale bestimmt sind. Um einen bestimmten Nachrichtensignalblock einer Mehrzahl von Signalempfängern zuzuführen, muß auch in diesem Fall der betreffende Nachrichtensignalblock mit einer der Anzahl der betreffenden Signalempfänger entsprechenden Anzahl von Adressen mehrmals abgegeben werden, was einen zuweilen nicht unerheblichen Aufwand mit sich bringt.
  • Aus der DE-A 2805705 sowie der GB-A 2013452 ist ein Datenaustauschverfahren zwischen mehreren Prozessoren bekannt, bei dem die einzelnen Prozessoren in einer gegebenen Reihenfolge nacheinander anschaltbar sind. Der jeweils sendende Prozessor ruft gegebenenfalls nach zwischenzeitlichem Rufen nicht aktiver Prozessoren mit benachbarten Adressen denjenigen nächsten Prozessor in der zyklischen Adreßfolge auf, der als aktiv registriert ist. Jede Nachricht enthält neben der eigentlichen Nutzinformation auch eine Information über den Absender der Nachricht und die Art der Nachricht. Aus der Kenntnis der Art dieser Nachricht gegebenenfalls in Verbindung mit der Absenderadresse entscheiden die Empfangspartner, welche Nachrichten für sie bestimmt sind und welche nicht. Alle Empfangspartner bestätigen den fehlerfreien Empfang einer Nachricht, und zwar unabhängig davon, ob diese Nachricht für sie bestimmt war oder nicht. Jeder Empfangspartner gibt dazu eine sogenannte Zutrittsfreigabe adressenorientiert an einen anderen Empfangspartner weiter, so daß die dadurch veranlaßten Quittungsmeldungen zeitlich gestaffelt abgegeben werden. Aus dem Ausbleiben von Quittungsmeldungen erkennen der Sender und die übrigen Prozessoren einen gestörten Prozessor; für diesen bestimmte Nachrichten werden in der Folge an einen anderen Prozessor umgeleitet, der dann die Funktionen des gestörten Prozessors wahrzunehmen hat.
  • Dieses bekannte Verfahren zum Datenaustausch hat zwar den Vorteil, daß eine Nachricht gleichzeitig auch mehrere Empfangspartner ansprechen kann. Die Empfangspartner bestimmen aus der Analyse der Nachricht, ob diese für sie relevant ist; eine gesonderte Adressierung der Empfangspartner ist damit nicht mehr erforderlich. Dieser offensichtliche Vorteil des bekannten Datenaustauschverfahrens wird jedoch dadurch weitgehend zunichte gemacht, daß bei jeder Nachricht alle möglichen Empfangspartner den ordnungsgerechten Empfang quittieren müssen. Zwar wird in durchaus vorteilhafter Weise die Funktionsfähigkeit der in eine Übertragungsstrecke eingebundenen Sende-/Empfangseinrichtungen über die Quittungsmeldungen laufend geprüft, so daß Störungen frühzeitig erkennbar sind; wegen der zeitmultiplexen Ausgabe der Quittungsmeldungen ist die zeitliche Beanspruchung der Übertragungsstrekke jedoch außerordentlich hoch, d. h., das je Zeiteinheit übermittelbare Nachrichtenvolumen ist beschränkt.
  • Aufgabe der Erfindung ist es, ein Verfahren nach dem Oberbegriff des Patentanspruches 1 sowie eine zur Durchführung dieses Verfahrens geeignete Schaltungsanordnung anzugeben, mit dem unter Beanspruchung kürzester Übertragungszeiten Daten unterschiedlicher Menge zwischen beliebig vielen in eine Übertragungsstrecke eingebundenen Datenaufnahme-/Datenabgabeeinrichtungen übermittelt werden können, bei dem eine zyklische Ansprache der einzelnen Datenaufnahme-/Datenabgabeeinrichtungen möglich ist, ohne daß dazu die einzelne Datenaufnahme-/Datenabgabeeinrichtungen zentral oder dezentral aufgerufen zu werden brauchen und bei dem im Störungsfall einzelne Datenaufnahme-/Datenabgabeeinrichtungen mindestens vorübergehend aus dem Datenübertragungsverbund ausgeschlossen, bei Bedarf aber auch mühelos wieder eingephast werden können.
  • Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß jede Datenaufnahme-/Datenabgabeeinrichtung die übermittelten Datenblökke hinsichtlich der jeweils beigefügten Absender- adresse analysiert und sich beim Erkennen einer ihr im Übertragungszyklus vorgeordneten Datenaufnahme-/Datenabgabeeinrichtung nach Empfangsende als Datenabgabeeinrichtung auf die Übertragungsstrecke aufschaltet.
  • Der besondere Vorteil der Erfindung ist darin zu sehen, daß die einzelnen Datenaufnahme-/ Datenabgabeeinrichtungen selbsttätig erkennen und entscheiden können, wann sie sich auf die Übertragungsstrecke aufzuschalten haben. Dies macht eine fortlaufende Funktionsprüfung der Datenaufnahme-/Datenabgabeeinrichtungen möglich, ohne daß sich die einzelnen Datenaufnahme-/Datenabgabeeinrichtungen hierzu gegenseitig aufzurufen haben. Der Zeitpunkt für das Aufschalten einer Datenaufnahme-/Datenabgabeeinrichtung bestimmt sich aus dem Erkennen der Absenderadresse einer im Übertragungszyklus vorgeordneten Datenaufnahme-/ Datenabgabeeinrichtung.
  • In vorteilhafter Weise wird in der jeweiligen Datenaufnahme-/Datenabgabeeinrichtung die Abgabe eines Datenblockes erst eine bestimmte festgelegte Sicherheitszeitspanne nach Aufnahme eines Datenblockes vorgenommen, dessen Adresse in der Adressen-Reihenfolge der Adresse der betreffenden Datenaufnahme-/Datenabgabeeinrichtung. vorangeht. Dadurch ist in vorteilhafter Weise sichergestellt, daß die Verarbeitungszeiten von mit den einzelnen Datenaufnahme-/Datenabgabeeinrichtungen verbundenen Anschlußeinrichtungen (Modems) hinsichtlich der Aufgabe und Abgabe von Datenblöcken berücksichtigt sind, ohne daß es zu Schwierigkeiten im zeitlichen Ablauf der Übertragung der einzelnen Datenblöcke kommt.
  • Von besonderem Vorteil ist es ferner, wenn bei Ausfall der Datenaufnahme-/Datenabgabeeinrichtung, welche nach der Adressen-Reihenfolge als nächste Datenaufnahme-/Datenabgabeeinrichtung einen Datenblock auszusenden hat, und bei Ausfall der von gegebenenfalls weiteren Datenaufnahme-/Datenabgabeeinrichtungen in der Adressen-Reihenfolge die Aussendung eines Datenblockes von der in der betreffenden Adressen-Reihenfolge ersten betriebsfähigen Datenaufnahme-/Datenabgabeeinrichtung um eine der Anzahl der betreffenden ausgefallenen Datenaufnahme-/Datenabgabeeinrichtungen entsprechende Anzahl von Zusatzzeitspannen nach Ablauf der nach Auftreten des letzten Datenblockes berücksichtigten Sicherheitszeitspanne verzögert vorgenommen wird. Durch diese Maßnahme ergibt sich der Vorteil, daß bei Wiederinbetriebnahme der ausgefallenen bzw. betriebsunfähigen Datenaufnahme-/ Datenabgabeeinrichtungen eine einfache Möglichkeit vorhanden ist, die von diesen Datenaufnahme-/Datenabgabeeinrichtungen abzugebenden Datenblöcke zeitgerecht in das vorgesehene Übertragungszeitraster unterzubringen. Mit anderen Worten ausgedrückt heißt dies, daß die zuletzt betrachtete Maßnahme den Vorteil mit sich bringt, daß der Betrieb der zunächst ausgefallenen Datenaufnahme-/Datenabgabeeinrichtungen bei deren Wiederinbetriebnahme leicht auf das benutzte Übertragungszeitraster synchronisiert werden kann. Dabei wird jede Zusatzzeitspanne vorzugsweise kürzer gewählt als die Sicherheitszeitspanne. Dadurch wird dann ein zeitlicher Gewinn bei Ausfall einzelner Datenaufnahme-/Datenabgabeeinrichtungen hinsichtlich der Zeitspanne erzielt, nach der von ein und derselben Datenaufnahme-/Datenabgabeeinrichtung Datenblöcke abgegeben werden.
  • Jede Datenaufnahme-/Datenabgabeeinrichtung weist eine Datenverarbeitungseinrichtung (CPU) mit Zwischenspeicher (FIFO/RAM) und Programm- und Datenspeicher (ROM) auf, die die Analysierung der Absender-Adressen der von der Übertragungsstrecke her zugeführten Datenblöcke anhand wenigstens der seiner Datenaufnahme-/Datenabgabeeinrichtung zugehörigen und in dieser in einem zerstörungsfrei auslesbaren Speicher festgehaltenen Adresse vornimmt. Dies bringt den Vorteil eines besonders geringen Aufwands hinsichtlich der Feststellung der Brauchbarkeit der in der jeweiligen Datenaufnahme-/Datenabgabeeinrichtung über die Übertragungsstrecke zunächst aufgenommenen Datenblöcke mit sich. So ist es beispielsweise ohne weiteres möglich, die Brauchbarkeit der in der jeweiligen Datenaufnahme-/Datenabgabeeinrichtung zunächst aufgenommenen Datenblöcke dadurch zu bestimmen, daß festgestellt wird, ob die mit diesen Datenblöcken übertragenen Adressen, bezogen auf die Adresse A der betreffenden Datenaufnahme-/Datenabgabeeinrichtung, die Adressen A-1, A-2, A+1 bzw. A+2 sind. Um diese Überprüfung vornehmen zu können, kann beispielsweise die mit dem jeweiligen Datenblock übertragene Adresse unter der Steuerung eines Mikroprozessors der jeweiligen Datenaufnahme-/Datenabgabeeinrichtung um einen Wert von 1 bzw. 2 verändert werden, um dann mit der Adresse der betreffenden Datenaufnahme-/Datenabgabeeinrichtung verglichen zu werden; zeigt ein derartiger Vergleich eine Übereinstimmung der miteinander verglichenen Adressen an, so kann die dadurch erzielte Aussage dazu herangezogen werden, die Brauchbarkeit des betreffenden Datenblockes anzugeben. Unter Brauchbarkeit wird hier verstanden, daß der jeweilige Datenblock in der betreffenden Datenaufnahme-/Datenabgabeeinrichtung für eine Verarbeitung brauchbar ist.
  • Zweckmäßigerweise ist in jeder Datenaufnahme-/Datenabgabeeinrichtung eine Anzeigeeinrichtung vorgesehen, welche in den zu berücksichtigenden Datenblöcken enthaltene Daten und von der zugehörigen Datenerzeugungseinrichtung bereitgestellte Daten anzuzeigen gestattet. Dies bringt den Vorteil mit sich, daß in jeder Datenaufnahme-/Datenabgabeeinrichtung die Dateninformationen sichtbar gemacht werden können, die am Ort der jeweiligen Datenaufnahme-/Datenabgabeeinrichtung von Bedeutung sind. Diese Maßnahme ist insbesondere für Eisenbahnanlagen von Bedeutung, bei denen zwischen einzelnen Zugüberwachungsbereichen Datenblöcke übertragen werden, die beispielsweise Zugnummern enthalten.
  • Zweckmäßigerweise ist die Adresse jedes von der jeweiligen Datenaufnahme-/Datenabgabeeinrichtung abzugebenden Datenblockes in einem zerstörungsfrei auslesbaren Speicher der betreffenden Datenaufnahme-/Datenabgabeeinrichtung gesichert festgehalten. Dies bringt den Vorteil mit sich, daß auch bei Ausfall des Betriebs der gesamten Schaltungsanordnung die Adressen der einzelnen Datenaufnahme-/ Datenabgabeeinrichtungen nicht verlorengehen. In gleicher Weise wird man übrigens auch die Angaben gesichert speichern, die in der jeweiligen Datenaufnahme-/Datenabgabeeinrichtung festlegen, welche Adressen der Datenblöcke von anderen Datenaufnahme-/Datenabgabeeinrichtungen tatsächlich in der jeweiligen Datenaufnahme-/Datenabgabeeinrichtung eine Erfassung freigeben.
  • Der der jeweiligen Datenaufnahme-/Datenabgabeeinrichtung zugehörige genannte Speicher enthält vorzugsweise auch ein das Ende des jeweils zu übertragenden Datenblocks anzeigendes Endesignal; dieses Endesignal wird im Anschluß an die nach der Abgabe der zugehörigen Adresse abzugebenden Daten oder bei Nichtvorhandensein derartiger Daten im Anschluß an die betreffende zugehörige Adresse aus dem Zwischenspeicher ausgelesen und an die Übertragungsstrecke abgegeben. Diese Maßnahme bringt den Vorteil mit sich, daß für die Übertragung der Datenblöcke nicht ein starres Zeitraster bereitgestellt werden muß, sondern daß vielmehr Datenblöcke mit einer unterschiedlichen Anzahl von Datensignalen übertragen werden können.
  • Von Vorteil ist es ferner, wenn die Datenverarbeitungseinrichtung der Datenaufnahme-/Datenabgabeeinrichtung bei Zuführung eines Datenblockes von der Übertragungsstrecke her in einen solchen Steuerzustand versetzbar ist, daß der betreffende Datenblock zunächst in einem Umsetzer (SPC) gepuffert wird und die Absender-Adresse dieses Datenblocks zur Ermittelung einer Aufnahme-Freigabe feststellbar ist. Die Datenverarbeitungseinrichtung, beispielsweise ein Mikroprozessor der betreffenden Datenaufnahme-/Datenabgabeeinrichtung, steuert dabei auf die Feststellung einer Aufnahme-Freigabe bezüglich eines gerade aufgenommenen Datenblockes die Abgabe dieses Datenblockes an die zugehörige Datenauswerteeinrichtung. Auf diese Weise ist ein relativ einfacher und dennoch sicherer Betriebsablauf in der jeweiligen Datenaufnahme-/Datenabgabeeinrichtung hinsichtlich der dieser zugeführten Datenblöcke ermöglicht.
  • Mit der Übertragungsstrecke, die insbesondere eine zweiadrige Übertragungsleitung sein mag, ist zweckmäßigerweise eine sämtliche Datenblöcke aufnehmende zentrale Überwachungsanordnung über eine Datenaufnahme-/ Datenabgabeeinrichtung verbunden, über die die zentrale Überwachungsanordnung gegebenenfalls selektiv an einzelne Datenaufnahme-/ Datenabgabeeinrichtungen Datenblöcke abzugeben vermag.
  • Dadurch kann in vorteilhafter Weise sichergestellt werden, daß bei Ausfall der einzelnen dezentralen Datenaufnahme-/Datenabgabeeinrichtungen die vor einem solchen Ausfall noch aufgetretenen Datenblöcke bzw. Informationen für die betreffende Datenaufnahme-/Datenabgabeeinrichtung nicht verloren sind, wenn diese wieder in Betrieb gesetzt werden. In diesem Fall können nämlich die betreffenden Informationen bzw. Datenblöcke von der zentralen Überwachungsanordnung selektiv an die wieder in Betrieb genommenen Datenaufnahme-/Datenabgabeeinrichtungen abgegeben werden. Dies setzt zwar voraus, daß die zentrale Überwachungsanordnung Kenntnis über den Ausfall der einzelnen Datenaufnahme-/Datenabgabeeinrichtungen hat, was allerdings durch einfache Überwachung der Adressen sämtlicher über die Übertragungsstrecke übertragener Datenblöcke möglich ist.
  • Anhand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.
    • Fig. 1 zeigt in einem Blockdiagramm eine Schaltungsanordnung gemäß der Erfindung;
    • Fig. zeigt in einem Blockdiagramm einen möglichen Aufbau einer der bei der Schaltungsanordnung gemäß Fig. 1 verwendeten Datenaufnahme-/Datenabgabeeinrichtungen;
    • Fig. 3 zeigt in einem Diagramm einen möglichen Aufbau eines der bei der Schaltungsanordnung gemäß Fig. 1 übertragenen Datenblöcke;
    • Fig. 4 zeigt in einem Diagramm den möglichen Aufbau eines weiteren Datenblockes;
    • Fig. 5 bis 9 veranschaulichen anhand von Zeitdiagrammen die Übertragung von einzelnen Datenblöcken bei einer Schal-zungsanordnung gemäß Fig. 1.
  • In Fig. 1 ist in einem Blockschaltbild eine Schaltungsanordnung gemäß einer Ausführungsform der Erfindung gezeigt. Diese Schaltungsanordnung wird insbesondere für Eisenbahnanlagen benutzt, um Datenblöcke zwischen einzelnen Zugüberwachungsbereichen zu übertragen, die in Fig. 1 mit B51 bis Bfn angedeutet sind. Bei diesen Zugüberwachungsbereichen mag es sich beispielsweise um an einer Eisenbahnstrecke liegende Bahnhöfe handeln. Die erwähnten Datenblöcke umfassen in diesem Fall vorzugsweise Zugnurnmern, wenn es sich bei der Schaltungsanordnung um eine Rechner-Zugüberwachungsanlage oder um eine Zugnummernmeldeanlage handelt.
  • Bei der in Fig. dargestellten Schaltungsanordnung sind die als Datenerzeugungseinrichtungen aufzufassenden Bahnhöfe bzw. Zugüberwachungsbereiche Bf1 bis Bfn jeweils mit einer zugehörigen Datenaufnahme-/Datenabgabeeinrichtung MC1 bis MCn verbunden. An die jeweils zugehörige Datenaufnahme-/Datenabgabeeinrichtung MC1 bis MCn geben die betreffenden Datenerzeugungseinrichtungen Bf1 bis Bfn Daten ab, die an andere Datenaufnahme-/Datenabgabeeinrichtungen zu übertragen sind. Bei diesen Daten handelt es sich im vorliegenden Fall um Informationsdaten, die in Form von Datenblöcken oder Datenbytes zusammengestellt werden. Hierauf wird weiter unten noch näher eingegangen werden.
  • Die Datenaufnahme-/Datenabgabeeinrichtungen MC1 bis MCn sind über ihnen individuell zugehörige Modems Md1 bis Mdn mit einer Anschlußschaltung As1 bis Asn verbunden, die eine Verbindung zu einer Übertragungsstrecke herstellt, bei der es sich im vorliegenden Fall um eine zweiadrige Übertragungsleitung L1 handeln mag, die sämtliche Anschlußschaltungen As1 bis Asn in der in Fig. 1 angedeuteten Weise miteinander verbindet. Dies bedeutet, daß die einzelnen Anschlußschaltungen As1 bis Asn durch einfache Verbindungsschaltungen gebildet sein können, über die die Modems Md1 bis Mdn beispielsweise direkt mit der Übertragungsleitung L1 verbunden sein können. Bezüglich der Modems Md1 bis Mdn sei angemerkt, daß diese durch herkömmliche Modems gebildet sein können, welche die ihnen von den Datenaufnahme-/Datenabgabeeinrichtungen MC1 bis MCn her zugeführten Datensignale in eine Signalform umsetzen, die sich für die Übertragung über die Übertragungsleitung L1 besonders gut eignet. Andererseits setzen die Modems Md1 bis Mdn die ihnen über die Übertragungsleitung L1 zugeführten Übertragungssignale in eine Form um, die von den Datenaufnahme-/Datenabgabeeinrichtungen MC1 bis MCn verarbeitet werden kann.
  • Mit der Übertragungsleitung L1 ist ferner über eine Übertragungsleitung Ln eine Anschlußschaltung Asz verbunden, mit der eine zentrale Überwachungsanordnung Uw verbunden ist, und zwar über eine gesonderte Datenaufnahme-/Datenabgabeeinrichtung MCz und ein Modem Mdz. Diese zentrale Überwachungsanordnung Uw kann eine Betriebssteuerzentrale sein, in der sämtliche Datensignale gesammelt werden, die über die Übertragungsleitung L1 und damit über die Übertragungsleitung Ln übertragen werden. Die zentrale Überwachungsanordnung Uw enthält somit gewissermaßen ein Spiegelbild der sämtlichen dezentralen« Datenaufnahme-/Datenabgabseinrichtungen MC1 bis MCn zugeführten Datensigna!e.
  • In Fig. 2 ist in einem Blockdiagramm ein möglicher Aufbau einer der in Fig. 1 angedeuteten Datenaufnahme-/Datenabgabeeinrichtungen MC1 bis MCn, MCz veranschaulicht. Die in Fig. 2 dargestellte Dotenaufnahrne-/Datenabgabeeinrichtung ist genereli mit MC bezeichnet. Sie weist eine Zwischenspeicher- und Auswerteschaltung auf, zu der ein Zwischenspeicher FIFO oder RAM und ein Mikroprozessor CPU mit zugehörigem Programm- und Datenspeicher ROM gehören. Der Speicher FIFO oder RAM ist ein Speicher, der das erste ihm eingangsseitig zugeführte Datensignal wieder als erstes Datensignal ausgangsseitig abzugeben gestattet.
  • Der Mikroprozessor CPU, der Speicher FIFO/RAM und der Speicher ROM sind gemeinsam an einem Busleitungssystem angeschlossen, welches eine Adreßbusleitung AB, eine Datenbusleitung DB und eine Steuerbusleitung C8 umfaßt. Jede dieser Busleitungen AB, DB, CB weist im vorliegenden Fall eine Mehrzahl von Einzelleitungen, beispielsweise jeweils acht Einzelleitungen, auf. Der Speicher FIFO/RAM ist im vorliegenden Fall mit einer Zugriffssteuerschaltung AC3 eingangsseitig an der Adreßbusleitung AB, eingangs- und ausgangsseitig an der Datenbusleitung DB und eingangsseitig an einer Steuerleitung der Steuerbusleitung CB angeschlossen. Der Speicher ROM ist mit einer Zugriffssteuerschaltung AC4 eingangsseitig an der Adreßbusleitung AB und an einer Steuerleitung der Steuerbusleitung CB und ausgangsseitig an der Datenbusleitung DB angeschlossen. Der als Zentraleinheit dienende Mikroprozessor CPU ist ausgangsseitig sowohl mit der Adreßbusleitung AB als auch mit der Steuerbusleitung CB und eingangs- und ausgangsseitig mit der Datenbusleitung DB verbunden.
  • An dem Busleitungssystem ist ferner eine Umsetzschaltung SPC angeschlossen, die eine Parallel-Serien-Umsetzung und eine Serien-Parallei-Umsetzung der ihr eingangsseitig jeweils zugeführten Signale vorzunehmen gestattet. Diese Umsetzschaltung SPC ist dabei mit ihrer Parallelsignal-Aufnahme-/Abgabeseite mit dem Busleitungssystem in Fig. 2 verbunden. Mit ihrer Seriensignal-Abgabe-/Aufnahmeseite ist die Umsetzschaltung SPC mit einer Pegelumsetzschaltung bzw. Pegelanpassungsschaltung LC verbunden, die eingangsseitig mit einem Signaleingang Di und ausgangsseitig mit einem Signalausgang Do der Datenaufnahme-/Datenabgabeeinrichtung MC verbunden ist. Mit einem gesonderten Steuerausgang So ist die Umsetzschaltung SPC mit einem Steuereingang INT des Mikroprozessors CPU verbunden. Bei diesem Steuereingang handelt es sich im vorliegenden Fall um den Unterbrechungseingang des Mikroprozessors CPU.
  • An dem Busleitungssystem sind ferner zwei Register Reg1 und Reg2 über Zugriffssteuerschaltungen AC1 bzw. AC2 angeschlossen. Das Register Reg1 dient zur Aufnahme der von einem Datensignaleingang In der Datenaufnahme-/Datenabgabeeinrichtung MC zugeführten Datensignale. Das Register Reg2 dient hingegen zur Aufnahme von Datensignalen, die über das Busleitungssystem diesem Register zugeführt werden. Die in dem Register Reg1 gesammelten Datensignale werden auf Ansteuerung dieses Registers Reg1 durch den Mikroprozessor CPU über das Busleitungssystem geleitet, um auch in dem Speicher FIRO/RAM aufgesammelt zu werden. In diesem Speicher FIFO/RAM von anderen Datenaufnahme-/Datenabgabeeinrichtungen her aufgenommene Datensignale werden unter der Steuerung des Mikroprozessors CPU in das zugehörige Register Reg2 eingespeichert.
  • Mit den beiden Registern Reg1 und Reg2 ist eine Anzeigeeinrichtung DP verbunden, die als Anzeigeeinrichtung mit einer Reihe von Anzeigefeldern I―2, I―1, I, I+1 und i+2 angedeutet ist. In dem Anzeigefeld 1 werden beispielsweise Daten angezeigt, die in das Register Reg1 eingespeichert worden sind. In den anderen Anzeigefeldern der Anzeigeeinrichtung DP werden hingegen Daten angezeigt, die in das Register Reg2 eingespeichert worden sind. Dabei kann so vorgegangen sein, daß in dem Anzeigefeld 1-1 Daten angezeigt werden, die von einer Datenaufnahme-/Datenabgabeeinrichtung abgegeben werden, welche als der in Fig. 2 angedeuteten Datenaufnahme-/Datenabgabeeinrichtung MC unmittelbar vorangehende Datenaufnahme-/Datenabgabeeinrichtung zu betrachten ist. In dem Anzeigefeld 1-2 werden Daten angezeigt, die von einer noch weiter vorangehenden Datenaufnahme-/Datenabgabeeinrichtung abgegeben worden sind. In dem Anzeigefeld 1+1 und in dem Anzeigefeld l+2 können demgegenüber Daten angezeigt werden, die von zwei Datenaufnahme-/Datenabgabeeinrichtungen abgegeben werden, welche der vorliegenden Datenaufnahme-/Datenabgabeeinrichtung nachfolgen. Wie die vorstehend benutzten Begriffe »vorangehen« und »nachfolgen« zu verstehen sind, wird aus der nachfolgenden Funktionsbeschreibung der erläuterten Schaltungsanordnungen noch ersichtlich werden.
  • Bevor auf die Arbeitsweise der erläuterten Schaltungsanordnungen eingegangen wird, sei zunächst das Format betrachtet, in welchem Datensignale über die Übertragungsleitungen L1, Ln gemäß Fig. 1 übertragen werden können. In Fig. ist ein mögliches Datenformat veranschaulicht. Danach umfaßt ein über die Übertragungsleitungen übertragener Datenblock ein Startzeichen STA, welches gegebenenfalls ein Synchronisiersignal umfassen kann, sodann eine Stationsnummer oder Adresse ADR, welche die Adresse der Datenaufnahme-/Datenabgabeeinrichtung darstellt, von der der betreffende Datenblock abgegeben wird. Im Anschluß an die Adresse ADR wird eine Blockanfangskennung BAK bereitgestellt, die von einer Blockkennung BLK gefolgt wird, welche eine Angabe über die Bedeutung des nachfolgenden Datenblockbereiches geben mag. Dieser Datenblockbereich umfaßt gemäß Fig. 3 z. B. 6 Datenbytes, die mit 1.DB, 2.DB, 3.DB, 4.DB, 5.DB und 6.DB bezeichnet sind. Das letzte Zeichen des in Fig. 3 dargestellten Datenblocks ist eine Endekennung END. Sämtliche vorstehend erwähnten Zeichen bzw. Bytes enthalten jeweils eine festgelegte Anzahl von Bits; es ist generell aber auch möglich, daß die verschiedenen Zeichen eine unterschiedliche Anzahl von Bits aufweisen.
  • Während in Fig. 3 ein möglicher Normalfall für einen Datenblock gezeigt ist, der Dateninformationen enthält, veranschaulicht Fig. 4 das Format für den Fall, daß keine Datensignale für eine Übertragung bereitstehen. In diesem Fall umfaßt der für eine Übertragung zu benutzende Datenblock das Startzeichen STA, die Adresse ADR der sendenden Datenaufnahme-/Datenabgabeeinrichtung und die Endekennung END. Bezüglich der zuletzt erwähnten Zeichen sei noch angemerkt, daß die diese Zeichen bildenden Bits, insbesondere aber die Adresse ADR in wenigstens einem Speicher der Datenaufnahme-/Datenabgabeeinrichtung gesichert gespeichert sind, ur auch nach einem Betriebsausfall der betreffe 3n Datenaufnahme-/Datenabgabeeinrichtung jereitzustehen. So sind bei der in Fig. 2 dargestellten Schaltungsanordnung das Startzeichen STA und die Adresse ADR dieser Einrichtung in dem Speicher ROM gesichert gespeichert; die betreffenden Informationen können aus diesem Speicher jeweils zerstörungsfrei ausgelesen werden. Die Endekennung END ist gemäß Fig. 2 in dem Speicher ROM gesichert gespeichert, um als Schlußzeichen für die jeweilige Übertragung verwendet werden zu können. In diesem Speicher ROM können im übrigen auch die völlig variablen Adressen derjenigen Datenaufnahme-/Datenabgabeeinrichtungen gespeichert sein, deren Daten in der den betreffenden Speicher ROM enthaltenden Datenaufnahme-/Datenabgabeeinrichtung tatsächlich zu berücksichtigen sind.
  • Im folgenden sei die Arbeitsweise der Schaltungsanordnung gemäß der Erfindung unter Bezugnahme auf die in Fig. 5 bis 9 dargestellten Diagramme erläutert. In diesen Diagrammen ist der Verlauf von Datenblöcken (in der Ordinatenrichtung S aufgetragen) in Abhängigkeit von der Zeit (in der Abszissenrichtung t) veranschaulicht.
  • In Fig. 5 ist der Normalfall veranschaulicht, daß sämtliche vorgesehenen Datenaufnahme-/ Datenabgabeeinrichtungen Datenblöcke abgeben. Hier handelt es sich annahmegemäß um acht Datenaufnahme-/Datenabgabeeinrichtungen, deren Datenblöcke in Fig. 5 mit 1,2,3,4,5,6, 7 bzw. 8 bezeichnet sind. Dabei ist ersichtlich, daß die von den einzelnen Datenaufnahme-/Datenabgabeeinrichtungen abgegebenen Datenblöcke unterschiedliche Länge haben können. So weisen die Datenblöcke 2 und 6 beispielsweise eine größere Länge auf als jeder der übrigen Datenblöcke. Der Betrieb mag dabei im übrigen so ablaufen, daß nach Aussenden eines Datenblockes von der achten Datenaufnahme-/Datenabgabeeinrichtung - dieser Datenblock ist mit 8 bezeichnet - wieder ein Datenblock von der ersten Datenaufnahme-/Datenabgabeeinrichtung ausgesendet wird; dieser Datenblock ist in Fig. 5 mit 1' angedeutet. Bevor jede Datenaufnahme-/Datenabgabeeinrichtung mit der Aussendung eines Datenblocks beginnt, muß seit dem Ende des unmittelbar zuvor aufgetretenen Datenblocks eine Sicherheitszeitspanne t1 vergangen sein, die beispielsweise 20-60 ms betragen mag. Diese Zeitspanne dient zur Überbrückung der Einschait- und Ausschaltvorgänge der einzelnen Datenabgabeeinrichtungen.
  • Um Datenblöcke in der aus Fig. 5 ersichtlichen Weise von den Datenaufnahme-/Datenabgabeeinrichtungen der in Fig. 1 dargestellten Schaltungsanordnung abgeben zu lassen, wird folgendes Prinzip angewandt. Die Abgabe der Datenblöcke von sämtlichen Datenaufnahme-/Datenabgabeeinrichtungen MC1 bis MCn erfolgt in einer Reihenfolge, die durch die Reihenfolge der Adressen festgelegt ist, welche den einzelnen Datenaufnahme-/Datenabgabeeinrichtungen zugehörig sind. Nimmt man einmal an, daß die in Fig. 5 zur Bezeichnung der Datenblöcke benutzten Zahlen 1 bis 8 zugleich die Adressen der Datenaufnahme-/Datenabgabeeinrichtungen sind, von denen diese Datenblöcke ausgesendet werden, so bedeutet dies, daß beispielsweise die Datenaufnahme-/Datenabgabeeinrichtung mit der Adresse 4 erst dann einen Datenblock aussenden kann, wenn die Datenaufnahme-/Datenabgabeeinrichtung mit der Adresse 3 einen Datenblock ausgesendet hat.
  • Nach dem eingangs erläuterten Verfahrensprinzip, das im vorliegenden Fall benutzt wird, werden nun in jeder Datenaufnahme-/Datenabgabeeinrichtung lediglich Datenblöcke mit ganz bestimmten Adressen aufgenommen, d. h. mit Adressen, die in einem bestimmten festgelegten Verhältnis zur Adresse der jeweiligen Datenaufnahme-/Datenabgabeeinrichtung stehen. Zu diesem Zweck werden die Adressen der der jeweiligen Datenaufnahme-/Datenabgabeeinrichtung zugeführten Datenblöcke überprüft. Um den Ablauf eines solchen Vorgangs zu erläutern, sei nochmals auf Fig. 2 Bezug genommen.
  • Gemäß Fig. wird ein der Datenaufnahme-/ Datenabgabeeinrichtung MC über den Signaleingang Di zugeführter Datenblock nach Hindurchrühren durch die Pegelumsetzschaltung LC der Umsetzschaltung SPC zugeführt. Außerdem wird der zugehörige Mikroprozessor CPU an seinem Unterbrechungseingang INT vom Vorliegen eines Datenblockes unterrichtet. Der Mikroprozessor CPU gibt daraufhin eine den Umsetzer SPC adressierende Adresse ab, um die Adresse des in diesem Umsetzer SPC noch enthaltenden Datenblockes zu übernehmen. Diese Adresse kann der Mikroprozessor CPU dann in einem seiner Internregister speichern. Als weitere Adresse holt sich der Mikroprozessor CPU dann aus dem Speicher ROM die Adresse ADR seiner Datenaufnahme-/Datenabgabeeinrichtung ab. Diese beiden Adressen können dann in dem Rechen- und Verknüpfungswerk des Mikroprozessors CPU nach Maßgabe eines Programms verglichen werden, dessen Programmschritte der Mikroprozessor CPU dem Speicher ROM entnehmen mag. Wird im Zuge eines derartigen Vergleichs festgestellt, daß die der Umsetzschaltung SPC entnommene Adresse einem Datenblock zugehörig ist, der in der vorliegenden Datenaufnahme-/Datenabgabeeinrichtung brauchbar ist, so gibt der Mikroprozessor CPU ein Kommando mit einer die Umsetzschaltung SPC als Datenabgabeeinrichtung bezeichnenden Adresse und mit einer den Speicher FIFO/RAM als Datensignalaufnahmeeinrichtung bezeichnenden Adresse ab. Nach Ausführung des betreffenden Kommandos ist dann der Datenblock, der zuvor von der Umsetzschaltung SPC aufgenommen worden ist, in den Speicher FIFO/RAM eingespeichert. In diesem Speicher FIFO/RAM können weitere Datenblöcke aufgesammelt werden, bevor diese Datenblöcke durch Abgabe eines dem zuvor erwähnten Kommando entsprechenden Kommandos aus dem Speicher FIFO/RAM an das Register Reg2 abgegeben werden. Durch eine analoge Kommandosteuerung bewirkt der Mikroprozessor CPU die Abbildung der in dem Register Reg1 eingespeicherten Datensignale in den Speicher FIFO/RAM, um die betreffenden Datensignale zum gegebenen Zeitpunkt über die Umsetzschaltung SPC und den Pegelumsetzer LC an die Übertragungsleitung abzugeben.
  • Der zuletzt erwähnte Zeitpunkt für die Aussendung eines Datenblockes von der jeweiligen Datenaufnahme-/Datenabgabeeinrichtung wird mittels des dieser Einrichtung zugehörigen Mikroprozessors CPU festgestellt. Dies kann in folgender Art und Weise erfolgen. Da jeder der an der Übertragungsleitung gemäß Fig. 1 angeschlossenen Datenaufnahme-/Datenabgabeeinrichtungen sämtliche über die betreffende Übertragungsleitung übertragenen Datenblöcke zugeführt werden, kann der Mikroprozessor CPU der jeweiligen Datenaufnahme-/Datenabgabeeinrichtung anhand der jeweils mitgelieferten Adressen Informationen darüber gewinnen, welche der übrigen Datenaufnahme-/Datenabgabeeinrichtungen Datenblöcke abgegeben haben. Anhand der betreffenden Adressen kann der Mikroprozessor CPU der jeweiligen Datenaufnahme-/Datenabgabeeinrichtung dann entscheiden, ob und wann er das Auslesen der in dem zugehörigen Speicher FIFO/RAM gespeicherten Datensignale freizugeben hat. Dazu genügt es, wenn der Mikroprozessor CPU der jeweiligen Datenaufnahme-/Datenabgabeeinrichtung das Ergebnis des durch ihn jeweils durchgeführten Adressenvergleichs festhält, um bei Ermittlung einer Adressendifferenz von beispielsweise 1 den zuvor erwähnten Auslesevorgang zu bewirken. Unter Bezugnahme auf das in Fig. 5 dargestellte Diagramm bedeutet dies, daß beispielsweise dann, wenn in der Datenaufnahme-/Datenabgabeeinrichtung mit der Adresse 4 gerade ein Datenblock mit der Adresse 2 aufgenommen worden ist, noch kein Auslesevorgang bezüglich des zugehörigen Speichers FIFO/RAM vorgenommen wird, daß aber ein solcher Auslesevorgang vorgenommen wird, wenn in der betreffenden Datenaufnahme-/Datenabgabeeinrichtung (Nr. 4) ein Datenblock mit der Adresse 3 aufgenommen worden ist.
  • Wie im Zusammenhang mit Fig. 5 bereits oben erwähnt, erfolgt die Abgabe der Datenblöcke von den einzelnen Datenaufnahme-/Datenabgabeeinrichtungen unter Einhaltung einer Sicherheitsspanne t1 zwischen dem Ende des von irgendeiner Datenaufnahme-/Datenabgabeeinrichtung abgegebenen Datenblockes und dem Beginn des von der in Frage kommenden nächsten Datenaufnahme-/Datenabgabeeinrichtung abzugebenden Datenblockes. Die Einhaltung dieser Sicherheitszeitspanne t1 wird unter der Steuerung des Mikroprozessors CPU der jeweiligen Datenaufnahme-/Datenabgabeeinrichtung bewirkt. Zu diesem Zweck kann der Mikroprozessor CPU der jeweiligen Datenaufnahme-/Datenabgabeeinrichtung eine Anzahl von Leerzyklen ausführen, nachdem er festgestellt hat, daß die Adresse des in seiner Datenaufnahme-/Datenabgabeeinrichtung zuletzt aufgenommenen Datenblockes diejenige Adresse ist, die der Adresse seiner Datenaufnahme-/Datenabgabeeinrichtung unmittelbar vorangeht.
  • Bei der in Fig. 1 dargestellten Schaltungsanordnung kann es nun vorkommen, daß zumindest eine der Datenaufnahme-/Datenabgabeeinrichtungen MC1 bis MCn ausfällt, so daß von dieser Einrichtung nicht einmal ein Datenblock mit dem aus Fig.4 ersichtlichen Format abgegeben werden kann. Ein derartiger Fall ist in Fig. 6 veranschaulicht. Gemäß Fig. 6 ist angenommen, daß von acht insgesamt vorgesehenen Datenaufnahme-/Datenabgabeeinrichtungen (siehe Fig. 5) die Datenaufnahme-/Datenabgabeeinrichtungen mit den Adressen 5, 7 bzw. 8 ausgefallen sind. Anstelle der Datenblöcke von den betreffenden Datenaufnahme-/Datenabgabeeinrichtungen sind in Fig. 6 Zeitspannen t2 eingehalten, die als Zusatzzeitspannen bzw. Sendeverzögerungszeitspannen zu betrachten sind und die jeweils eine Dauer von beispielsweise 20 ms haben mögen. Diese Zusatzzeitspannen t2 werden dabei in einer Anzahl eingehalten, die der Anzahl der ausgefallenen Datenaufnahme-/ Datenabgabeeinrichtungen entspricht. Während zwischen den Datenblöcken mit den Adressen 4 und 6 lediglich eine Zusatzzeitspanne t2 vorhanden ist, sind zwischen den Datenblöcken mit den Adressen 6 und 1 (letzterer Datenblock ist mit l' bezeichnet) zwei Zeitspannen t2 eingehalten.
  • Die Einhaltung der Zusatzzeitspannen t2 kanr. ebenfalls z. B. durch Abwicklung von Leerzyklen durch den Mikroprozessor CPU der jeweiligen
  • Datenaufnahme-/Datenabgabeeinrichtung sichergestellt werden. Dazu kann wie folgt vorgegangen sein. Geht man einmal von einer Datenaufnahme-/Datenabgabeeinrichtung mit der Adresse Nr.6 aus, so mögen in dieser Einrichtung folgende Vorgänge ablaufen, wenn in dieser ein Datenblock mit der Adresse Nr. 4 aufgenommen wird. Zunächst mag der zugehörige Mikroprozessor der Datenaufnahme-/Datenabgabeeinrichtung Nr. 6 eine Anzahl von Leerzyklen entsprechend der Zeitspanne t1 ausführen. Tritt nach Ablauf dieser Zeitspanne t1 ein Datenblock mit der Adresse 5 auf, so hat der Mikroprozessor CPU der Datenaufnahme-/Datenabgabeeinrichtung Nr. diese Adresse zu bewerten. Tritt hingegen ein Datenblock mit der Adresse Nr. 5 nicht auf, so mag der Mikroprozessor CPU der betreffenden Datenaufnahme-/Datenabgabeeinrichtung eine weitere Anzahl von Leerzyklen entsprechend der Zeitspanne t2 ausführen. Nach Ablauf dieser Zeitspanne t2 veranlaßt der betreffende Mikroprozessor dann die Durchführung eines Auslesevorgangs, im Zuge dessen aus dem zugehörigen Speicher FIFO/RAM Datensignale ausgelesen werden.
  • Den vorstehend erläuterten Vorgängen völlig entsprechende Vorgänge laufen in der Datenaufnahme-/Datenabgabeeinrichtung Nr. 1 ab, deren Mikroprozessor CPU im Anschluß an das Auftreten eines Datenblockes mit der Adresse Nr. 6 Leerzyklen entsprechend den Zeitspannen t1 +t2+t2 ausführt, bevor er die Ausführung eines Auslesevorgangs wirksam steuert bzw. freigibt.
  • Um die vorstehend angegebenen Zeitspannen t1 und t2 auch in dem Fall berücksichtigen zu können, daß eine große Anzahl von Datenaufnahme-/Datenabgabeeinrichtungen ausgefallen ist, kann durch den Mikroprozessor CPU der jeweiligen intakten Datenaufnahme-/Datenabgabeeinrichtung die Ausführung von Leerzyklen bezüglich sämtlicher Adressen vorgenommen werden, wie dies zuvor erläutert worden ist.
  • In Fig. ist nun der Fall veranschaulicht, daß ausgehend von den Verhältnissen gemäß Fig. 6 die Datenaufnahme-/Datenabgabeeinrichtung Nr. wieder in Betrieb genommen wird. Diese Datenaufnahme-/Datenabgabeeinrichtung Nr. 7 gibt ihren Datenblock nach Ablauf der Sicherheitszeitspanne t1 im Anschluß an das Auftreten des Datenblockes 6 ab. Die Datenaufnahme-/Datenabgabeeinrichtung Nr. 1 gibt einen Datenblock 1' erst nach Ablauf der beiden Zeitspannen t1 und t2 ab, da die Datenaufnahme-/Datenabgabeeinrichtung Nr. 8 noch ausgefallen ist.
  • In Fig. 8 und 9 ist der Fall veranschaulicht, daß die Übertragungsleitung unterbrochen ist, an der die vorstehend erwähnten acht Datenaufnahme-/Datenabgabeeinrichtungen angeschlossen sind, wobei gerade eine solche Unterbrechung aufgetreten ist, daß mit jedem Leitungsabschnitt vier Datenaufnahme-/Datenabgabeeinrichtungen verbunden sind. Dies sind im Falle der Fig. 8 die Datenaufnahme-/Datenabgabeeinrichtungen 1, 2, 3 und 4 und im Falle der Fig. 9 die Datenaufnahme-/Datenabgabeeinrichtungen 5 bis 8. Analog den im Zusammenhang mit Fig. 5 und 6 erläuterten Verhältnissen treten gemäß Fig. 8 und 9 zwischen den einzelnen Datenblökken die Zeitspanne t1 bzw. mehrfach die Zeitspanne t2 auf. Dabei dürfte ersichtlich sein, daß die an den beiden Leitungsabschnitten liegenden Gruppen von Datenaufnahme-/Datenabgabeeinrichtungen für sich jeweils eine funktionsfähige Anordnung darstellen. Werden die betreffenden Leitungsabschnitte anschließend wieder miteinander verbunden, so treten - wie dies eine vergleichende Betrachtung der Fig. 8 und 9 erkennen läßt - zu gewissen Zeitpunkten auf der gemeinsamen Übertragungsleitung zwei Datenblöcke von unterschiedlichen Datenaufnahme-/Datenabgabeeinrichtungen auf. Um diesen Störungsfall zu beseitigen und wieder Verhältnisse herbeizuführen, wie sie in Fig. 5 veranschaulicht sind, wird zweckmäßigerweise so vorgegangen, daß sämtliche an der Übertragungsleitung angeschlossene Datenaufnahme-/ Datenabgabeeinrichtungen zunächst abgeschaltet werden, um danach wieder nacheinander in Betrieb gesetzt zu werden. Das Abschalten kann dadurch geschehen, daß in sämtlichen Datenaufnahme-/Datenabgabeeinrichtungen durch Plausibilitätsprüfungen beispielsweise der auftretenden Adressen oder durch Ermittlung von Mehrfachstörungen Auslösebefehle gebildet werden können. Es ist aber auch möglich, den Abschaltvorgang und den Wiedereinschaltvorgang von zentraler Stelle aus vornehmen zu lassen, beispielsweise von der in Fig. 1 angedeuteten zentralen Überwachungsanordnung Uw. Das Wiedereinschalten der Datenaufnahme-/ Datenabgabeeinrichtungen erfolgt danach wieder automatisch oder dadurch, daß eine dieser Einrichtungen in den Sendezustand gebracht wird.
  • Abschließend sei noch bemerkt, daß sämtliche zur Realisierung der oben beschriebenen Schaltungsanordnungen dienende Anordnung bzw. Schaltungen durch kommerziell erhältliche Bausteine bzw. Geräte gebildet sein können. So können die einzelnen Datenerzeugungseinrichtungen gemäß Fig. 1 normale Dateneingabegeräte bzw. Fernschreiber enthalten. Die in den Datenaufnahme-/Datenabgabeeinrichtungen verwendeten Schaltungen können kommerziell erhältliche Bausteine sein, die in Verbindung mit Mikroprozessoren zu verwenden sind. Als Umsetzschaltung SPC können beispielsweise USART-Bausteine verwendet werden. Die Pegelumsetzschaltung LC kann beispielsweise eine Pegelumsetzschaltung mit Transistoren enthalten, die eine Pegelumsetzung zwischen für MOS-Schaltungen erforderliche Pegel und für TTL-Schaltungen erforderliche Pegel vornehmen. Die in Fig. 1 angedeutete Überwachungseinrichtung Uw kann eine Registeranordnung umfassen, die ein Eingabe-/Ausgaberegister darstellen mag, in welchem sämtliche über die zugehörige Datenaufnahme-/Datenabgabeeinrichtung MCz aufgenommene Datenblöcke gespeichert werden können, um bei Bedarf über die betreffende Datenaufnahme-/Datenabgabeeinrichtung MCz wieder abgegeben zu werden. Zur selektiven Abgabe derartiger Datenblöcke brauchen dann der Überwachungseinrichtung Uw lediglich die Adressen der in Frage kommenden Datenblöcke zugeführt werden, die auszusenden sind.

Claims (8)

1. Verfahren zum Aufnehmen und Abgeben von Datenblöcken in bzw. von über eine Übertragungsstrecke (L1) miteinander verbundenen Datenaufnahme-/Datenabgabeeinrichtungen (MC1, MCn) mit zugeordneten Datenverarbeitungseinrichtungen zum Bilden von Steuersignalen für das Fortschalten und Behandeln von Daten sowie das Aufgreifen von Adressen (ADR), wobei die Adressen mindestens den jeweiligen Absender der Daten bezeichnen und alle Datenaufnahme-/Datenabgabeeinrichtungen u. a. über die Adressen weiterer Datenaufnahme-/Datenübertragungseinrichtungen der Übertragungsstrecke unterrichtet und zyklisch anschaltbar sind, insbesondere für Eisenbahnanlagen zur Übermittlung von Datenblöcken zwischen einzelnen Zugüberwachungsbereichen, dadurch gekennzeichnet, daß jede Datenaufnahme-/Datenabgabeeinrichtung (MC1, MCn) die übermittelten Datenblöcke hinsichtlich der jeweils beigefügten Absenderadresse (ADR) analysiert und sich beim Erkennen einer ihr im Übertragungszyklus vorgeordneten Datenaufnahme-/Datenabgabeeinrichtungen nach Empfangsende als Datenabgabeeinrichtung auf die Übertragungsstrecke aufschaltet.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß in der jeweiligen Datenaufnahme-/Datenabgabeeinrichtung (MC1, MCn) die Abgabe eines Datenblockes erst eine bestimmte festgelegte Sicherheitszeitspanne (t1) nach Aufnahme eines Datenblockes vorgenommen wird, dessen Absender-Adresse (ADR) in der Adressen-Reihenfolge der Adresse der betreffenden Datenaufnahme-/Datenabgabeeinrichtung (MC1, MCn) vorangeht.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß bei Ausfall der Datenaufnahme-/Datenabgabeeinrichtung (z. B. MC1), welche nach der Adressen-Reihenfolge als nächste Datenaufnahme-/Datenabgabeeinrichtung einen Datenblock auszusenden hat, und bei Ausfall von gegebenenfalls weiteren Datenaufnahme-/Datenabgabeeinrichtungen in der Adressen-Reihenfolge die Aussendung eines Datenblockes von der in der betreffenden Adressen-Reihenfolge ersten betriebsfähigen Datenaufnahme-/Datenabgabeeinrichtung um eine der Anzahl der betreffenden ausgefallenen Datenaufnahme-/Datenabgabeeinrichtungen (MC) entsprechende Anzahl von Zusatzzeitspannen (t2) nach Ablauf der nach Auftreten des letzten Datenblockes berücksichtigten Sicherheitszeitspanne (t1) verzögert vorgenommen wird.
4. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Datenaufnahme-/Datenabgabeeinrichtung (MC) eine Datenverarbeitungseinrichtung (CPU) mit Zwischenspeicher (FIFO/RAM) und Programm- und Datenspeicher (ROM) aufweist, die die Analysierung der Absender-Adressen (ADR) der von der Übertragungsstrecke (L1, Ln) her zugeführten Datenblöcke anhand wenigstens der seiner Datenaufnahme-/Datenabgabeeinrichtung (MC) zugehörigen und in dieser in einem zerstörungsfrei auslesbaren Speicher (ROM) festgehaltenen Adresse vornimmt.
5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Datenaufnahme-/Datenabgabeeinrichtung (MC) eine Anzeigeeinrichtung (DP) zum Anzeigen von in den zu berücksichtigenden Datenblöcken enthaltenen Daten und von der zugehörigen Datenerzeugungseinrichtung (Bf1 bis Bfn; Reg1) bereitgestellten Daten aufweist.
6. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der zerstörungsfrei auslesbare Speicher (ROM) auch ein das Ende des jeweiligen übertragenen Datenblocks anzeigendes Endesignal (END) gespeichert enthält, welches im Anschluß an die nach der Abgabe der zugehörigen Adresse (ADR) abzugebenden Daten oder bei Nichtvorhandensein derartiger Daten im Anschluß an die betreffende zugehörige Adresse (ADR) aus dem Zwischenspeicher (FIFO/RAM) auslesbar und an die Übertragungsstrecke (L1, Ln) abgebbar ist.
7. Schaltungsanordnung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß die Datenverarbeitungseinrichtung der Datenaufnahme-/Datenabgabeeinrichtung bei Zuführung eines Datenblockes von der Übertragungsstrecke (L1, Ln) her in einen solchen Steuerzustand versetzbar ist, daß der betreffende Datenblock zunächst in einem Umsetzer (SPC) gepuffert wird und die Absender-Adresse dieses Datenblocks zur Ermittlung einer Aufnahme-Freigabe feststellbar ist, und daß die Datenverarbeitungseinrichtung (CPU) der betreffenden Datenaufnahme-/Datenabgabeeinrichtung (MC) auf die Feststellung einer Aufnahme-Freigabe bezüglich eines gerade aufgenommenen Datenblockes die Einspeicherung dieses Datenblockes in den zugehörigen Zwischenspeicher (FIFO/ RAM) oder die Abgabe dieses Datenblockes an die zugehörige Datenauswerteeinrichtung (Reg2, DP) steuert.
8. Schaltungsanordnung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß mit der Übertragungsstrecke (Ln) eine sämtliche Datenblöcke aufnehmende zentrale Überwachungsanordnung (Uw) über eine Datenaufnahme-/Datenabgabeeinrichtung (MCz) verbunden ist, über die die zentrale Überwachungsanordnung (Uw) gegebenenfalls selektiv an einzelne Datenaufnahme-/Datenabgabeeinrichtungen (MC1 bis MCn) Datenblöcke abzugeben vermag.
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