DK143875B - Databehandlingsanlaeg - Google Patents

Databehandlingsanlaeg Download PDF

Info

Publication number
DK143875B
DK143875B DK583173AA DK583173A DK143875B DK 143875 B DK143875 B DK 143875B DK 583173A A DK583173A A DK 583173AA DK 583173 A DK583173 A DK 583173A DK 143875 B DK143875 B DK 143875B
Authority
DK
Denmark
Prior art keywords
register
instructions
instruction
unit
data
Prior art date
Application number
DK583173AA
Other languages
English (en)
Other versions
DK143875C (da
Inventor
G M Amdahl
G D Grant
R M Maier
Original Assignee
Amdahl Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Amdahl Corp filed Critical Amdahl Corp
Publication of DK143875B publication Critical patent/DK143875B/da
Application granted granted Critical
Publication of DK143875C publication Critical patent/DK143875C/da

Links

Classifications

    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)
  • Multi Processors (AREA)
  • Complex Calculations (AREA)
  • Hardware Redundancy (AREA)
  • Small-Scale Networks (AREA)
  • Image Processing (AREA)

Description

143875 i
Opfindelsen angår et databehandlingsanlæg indeholdende klok-impulsorganer, en lagerenhed til lagring af instruktioner og data, der skal behandles i afhængighed af instruktionerne, i-det hver af instruktionerne dekodes i segmenter, og dekodningen 5 for hvert segment sker over i hvert fald én cyklus, hvilket anlæg desuden indeholder en enhed til hentning af instruktioner fra lagerenheden og til dekodning af instruktionerne ét segment ad gangen samt en regneenhed til behandling af de fra lagerenheden hentede data, under styring af de dekodede instruktioner.
10 Det er kendt at etablere en vis form for overlap af dele af instruktioner i den hensigt at undgå konkurrence om en enkelt apparatdel - jvf. f.eks. USA patentskrift nr. 3.609.700. Dette overlap opnås imidlertid kun ved tilføjelse af en del ekstra udstyr.
15 Formålet med opfindelsen er at anvise, hvorledes konkurrence • om én og samme apparatdel undgås uden brug af ekstra udstyr.
Dette opnås ifølge opfindelsen ved, at instruktionsrækkefølge organer i ins trukti ons -hen t e -enhe d en indeholder mindst tre trin, idet hvert trin indeholder 20 registerorganer til lagring af en instruktion og organer til dekodning af et segment af instruktionen, hvilke registerorganer i hver af trinnene er forbundet i serie til dannelse af en instruktionsledning, idet klokimpulssignalerne tjener til trinvis seriefremføring af instruktionerne fra registerorgan 25 til registerorgan gennem trin af ledningen, hvorhos trinnene dekoder forskellige segmenter af hver af instruktionerne under den trinvise fremføring gennem ledningen, idet der desuden er indrettet organer til sekventiel tilførsel af instruktioner til registerorganer af ledningen og fremføring gennem samme 30 med en tidsforskydning mellem begyndelser af instruktioner på et helt antal cykler, der er mindre end et maksimalt antal cykler, der evarer til længden af en instruktion.
2 Η3β75
Databehandlingsanlægget ifølge opfindelsen kan desuden være ejendommeligt ved en enhed til opretholdelse af en tidsforskydning mellem instruktioner på to klokimpulscykler. Derved maksimeres signalbehandlingshastigheden.
Et databehandlings anlæg, hvor regneenheden indeholder et antal funktionsenheder til eksekvering af instruktioner, idet hver af funktionsenhederne er indrettet til at foretage en datamanipulation på indlæste data til dannelse af udlæste data én gang pr. cyklus, kan være ejendommeligt ved, at i hvert 10 fald to af funktionsenhederne er forbundet i serie, hvorhos de indlæste data fra en første funktionsenhed tilføres som indgangsdata til en anden funktionsenhed, og datamanipulationerne af de to serieforbundne funktionsenheder foretages over to cykler, hvilke to cykler svarer til forskydningen mellem 15 instruktioner på to cykler. Denne tilpasning bevirker en opretholdelse af den effektive synkronisering mellem instruktionsbehandlingsenheden og instruktions-eksekveringsenheden. Tilpasningen sikrer, at der ikke indtræder konkurrence mellem instruktioner om eksekverings-20 enheden.
Et databehandlingsanlæg, hvor hver af instruktionerne nødvendiggør to tilgange til lagerenheden, én tilgang til hentning af en instruktion og én tilgang til hentning af en operand, idet instruktions-signalbehandlingsenheden har et fælles tilgangs-25 kredsløb for tilgang til lagerenheden for både instruktions- og operandhentning, kan være ejendommeligt ved, at instruktionsrækkefølgeenheden har et segment til styring af tilgangen til lagerenheden til hentning af instruktioner i forbindelse med en første instruktion og et andet segment til styring af til-30 gangen til lagerenheden til hentning af en operand i forbindelse med en anden instruktion, hvorhos udvælgelsen af det fælles tilgangskredsløb ved hjælp af det første og det andet segment sker til forskellige tider som følge af forskydningen i tid af instruktioner i rækkefølgeenheden. Derved tilpasses to-cyklus*· 143876 3 operationen i tilgangen til lagerenheden med to-cyklustidsforskydningen mellem instruktioner i instruktions-signalbehandlingsenheden til undgåelse af konkurrence mellem instruktioner om den samme lagerenhed.
5 Opfindelsen skal nærmere forklares i det følgende under henvisning til tegningen, hvor fig. 1 viser et blokdiagram over et databehandlingsanlæg indeholdende en struktions-rækkefølgeenhed ifølge opfindelsen, fig. 2 en illustration af instruktionerne og deres indbyrdes 10 forskydning i tid under sideløbende operationer, fig,3 et diagram over instruktions-rækkefølgeenheden, fig. 4 et diagram over en i anlægget indgående regneenhed, fig. 5 et diagram over en i anlægget indgående central styre enhed, 15 fig. 6 et diagram over en i anlægget indgående kanalenhed, og fig. 7 et diagram over en i anlægget Indgående konsolenhed.
Det i fig. 1 viste databehandlingsanlæg omfatter et indre lager 2, en central styreenhed 4, en instruktions-henteenhed 8, en regneenhed 10, en kanalenhed 6 med dertil hørende indgangs/ud-20 gangsudstyr og en konsolenhed 12. Instruktionerne og de data, hvorpå instruktionerne skal virke, indføres fra indgangs/ud-gangsudstyret via kanalenheden 6 og styreenheden 4 til det indre lager 2. Pra lageret 2 udtages instruktioner ved hjælp af instruktionsenheden 8 gennem styreenheden 4 til behandling af 25 data i regneenheden 10.I ydre enheder kan der anvendes forskellige dataformater, således at instruktioner og operander kan have forskellige længder i afhængighed af den operation, der skal udføres. Instruktionsformaterne omfatter RR-, RX-, RS-, 4 143476 SI- og SS-instruktioner. RX-instruktionen omfatter f.eks. en 8-bit OP-kode, en 4-bit Rl-kode, en 4-bit X-kode, en 4-bit B2-kode og en 12-bit D2-kode. OP-koden specificerer én ud af 256 instruktioner. Koderne Ri, X2 og B2 identificerer hver én ud 5 af seksten registre. D2-koden indeholder et forskydningstal på mellem 0 og 212-1. Ved en EX-lnstruktlon kan en AD-instruktion f.eks. addere indholdet af registeret identificeret ved ved Rl-koden til indholdet ved den plads i det indre lager 2, hvortil summen af tallet i D2-koden og indholdet af registeret identi-10 ficeret ved X2-koden og indholdet af registeret identificeret ved Rl-koden adresseres. Resultatet anbringes i et register, identificeret ved Rl-koden. RX-instruktionerne kræver to tilgange til lageret for udførelse, nemlig én til udtagning af instruktionerne og én til udtagning af en af de to operander.RR-instruk-15 tionerne kræver kun én lagertilgang, medens SS-instruktionerne kræver mindst tre. Fremgangsmåden til udførelse af instruktionerne vil blive beskrevet i det følgende.
I fig. 3 er den i fig. 1 viste instruktionsenhed 8 vist detaljeret. Instruktionsenheden 8 omfatter et antal adresseregistre.
20 Registrene omfatter et 12-bit D-register 310 til lagring af de forskydninger Dl eller D2,der hidrører fra de forskellige instruktionsområder, samt et 24-bit WA-register 312 til lagring af en adressekonstant K, samt et 24-bit X-register 313 til lagring af det register, hvortil der adresseres ved hjælp af X2-25 koden af instruktionen, samt et 24-bit B-register 314 til lagring af indholdet af det register, der er identificeret ved Bl eller B2-koden, samt et 24-bit IA-register 316 til lagring af instruktionsadressen. Under begyndelses-instruktionsudtagningssekvensen lagrer IA-registeret (316)bit 40-63 af et 64-bit 30 PROGRAM STATUS WORD (PSW) . Bit 32-39 af PSW lagres i et PSW-1-register 315. Bit 0-31 af PSW lagres i et PSW-2-register 348.
Adresseringsregistrene er forbundet med indgangene af en effektiv adresseadditionsindretning 318, som adderer indholdene af de udvalgte adresseregistre til dannelse af en effektiv 35 adresse, til indføring et effektiv-adresseregister EAR 322.
143876 5
Den effektive adresse, der lagres i adresseregisteret 322, er udover, at den er lagret, så den giver en tilbagekobling til adresseregistrene, også lagret, så der frembringes et indgangssignal til styreenheden 6 og specielt til et buffer-adresse-regi-5 ster BAR 363 via en bus 362. Fra registeret 363 adresseres den effektive adresse til et hurtigt bufferlager HSB 355 til afgivelse af den ønskede instruktion. Den afgivne instruktion har en længde på ét ord og lagres i et IW-register 388, hvorfra den føres til et instruktions-bufferregister 330 eller via ud-10 vælgelsesporte 332 til en instruktions-rækkefølgeenhed 350.
Til generering af passende adresser eller til udfyldning af adresseregistrene og lagring af operander og anden information i instruktionsenheden 8 er der indrettet en lige stak registre ERS 338 og en ulige stak registre ORS 339. Hver stak 338 og 339 15 omfatter fire 32-bit "scratch pad" registre og otte 32-bit "general purpose" registre, så at der ialt er otte "scratch pad" registre og seksten "general purpose"registre. Dertil kommer, at de lige og ulige stakke 338 og 339 hver omfatter fire 32-bit registre, som sammen definerer fire 64-bit flydende punkt-re-20 gistre. Udgangsterminalerne af hvert register i stakkene 338 og 339 forbindes via passende porte med en udlæsningsbus ROBI og en udlæsningsbus ROB2. Bussen ROBI føres som et indgangssignal til et lR-register 342, og bussen R0B2 føres som indgangssignal til et 2R-register 341. lR-registeret 342's og 2R-registeret 341's 25 udgangssignal er via busser 285 og 286 ført til regneenheden 10 som indgangssignaler til LUCK 20. IR-registerets udgangssignal er også ført til styreenheden 4 via en bus 352 som indgangssignal til dataudvælgelsesporte 386. Busserne ROBl og R0B2 fra registerstakkene 338 og 339 tjener også som indgangssignaler til adres-30 seregistrene. Til Indføring af information i stakkene 338 og 339's registre føres et signal fra resultatregisteret RR i regneenheden lOsom et indgangssignal til såvel et "skriv lige" WRE-register 354 som et "skriv ulige" WRO-register 355, der afgiver indgangssignaler til lige-registerstakken 338 og ulige-35 registerstakken 339. Endvidere er "skriv ulige" registeret 335's udgangssignal tilført som indgangssignal til styreregistrene 334-348.
143875 6
Udgangssignalerne fra styreregistrene 344-348 føres gennem udvælgelsesporte 343, hvis udgangssignal er udlæsningsbussen R0B3, som føres til IR-registeret 342 som indgangssignal. Registrene 344-348 danner derved et organ, ved hjælp af hvilket 5 de styrefunktioner, der kan udledes fra instruktions-række-følge-enheden 350, indfører deres styrebetingelser i anlæggets strøm af data.
Instruktionsudtagningen og instruktionsdelene af instruktionssekvensen er segmenterne PFO, ΙΑ, IBl og IB2. Begyndelsessekven-10 sen af instruktioner udføres under styring af den i fig. 3 viste klokimpulsgenerator 325, der opretholder en vis tidsforskydning imellem instruktionerne. Tidsforskydningsenheden 325 styrer den rækkefølge, i hvilken instruktionerne skal hentes, bestemmer den næste instruktion og bestemmer, på hvilke data 15 instruktionen skal virke. Efter at forskydningen AFO er blevet hentet, befinder tidsforskydningsenheden 325 sig i én ud af fire tilstande, dvs. enten i IA-tilstand, IBl-tilstand, låsetilstand eller ventetilstand. Tilstandene bestemmes af logiske operationer i afhængighed af tidligere og andre styresignaler 20 i anlægget. Den næste sekventielle instruktionsudvælgelse foretages ved hjælp af enheden 325 til afgørelse af, om den næste instruktion i instruktions-rækkefølgeenheden 350 skal udtages fra instruktionsordregisteret IW 388, eller fra styreenheden-se fig. 5 - eller om den næste instruktion skal udtages fra 25 instruktions-bufferregisteret 330. Fastlæggelsen ved hjælp af forsinkelsesenheden 325 af den instruktion, der skal føres til instruktions-rækkefølgeenheden350, foretages i afhængighed af forskellige styresignaler fra forskellige steder i anlægget.
En måludtagning TF fastlægger den instruktioi}, der skal føres 2° til IW eller iB-registrene som kandidat for næste instruktion til instruktions-rækkéfølgeenheden 350. Måludtagningen afhænger af forskellige styresignaler, som er dannet forskellige steder i anlægget.
De logiske kredsløb til styring af forsinkelsesenheden 325's ^ tilstande er indkoblet under anvendelse af almindelig databe- 7 ua 875 handlingsteknik. F.eks. er forsinkelsesenheden typisk en serietæller, som sørger for, at den sekventielle udtagning af instruktioner, indtil udtagningen afbrydes af f.eks. en forgreningsinstruktion.
5 Begyndelsessegmenterne PFO, ΙΑ- IB2 af instruktionssekvensen anvendes under styring af forsinkelsesenheden 325. Denne opererer over cyklerne CO, Cl, C2 og C3. Det forud udtagne forskydningssegment PFO virker fra CO til Cl, som er på én klokperiode, og som samtidig er en cyklus for databehandlingsanlægget. Under 10 PFO-segmentet indføres et tal, der skal adderes til indholdet af IA-registeret 316, i K-registeret 312 og fastlåses til tidspunktet Cl.
Under adressedannelsen fører IA-segmentet på passende måde registrene 310-316 ind i den effektive adressesummator EAA 318, 15 som adderer op til tre indgangsdata til dannelse af en effektiv adresse, som føres til effektiv adresseregisteret EAR 322, hvor adressen fastlåses til tidspunktet C2. Under buffersegmentet IBl føres den effektive adresse fra registeret 322 via en bus 362 til bufferadresse-registeret BAR 363 i den i fig.
20 5 viste styre-enhed. Registeret 363 fastlåses til tidspunktet C3. Fastlåsningen af data til tidspunktet C3 giver anledning til en adressering af hurtigbufferen HSB 355. Under buffersegmentet IB2 frigøres den adresserede information fra bufferen 355 og fastlåses i instruktionsord-registeret 388 til 25 tidspunktet C4. Til tidspunktet C4 indføres data til instruktionsenheden 350. Instruktionsenheden 350 omfatter register-og styretrinnene 301, 302, 303, 304, 305 og 306. Trinnene 301, 302 og 303 er hver især aktive med hensyn til to segmenter.
Disse trin lagrer hver især information til instruktionsenheden 30 35o, og frembringer styresignaler under to cykler Cll. Den information, der fastlåses i registertrinnet 304, anvendes i perioden Cll til C12 til frembringelse af styresignaler til styring af instruktions-sekvensen. Ved klokimpulsen C12 fastlåses informationssegmentet fra trinnet 304 i trinnet 305. Til 35 slut anvendes informationen i registertrinnet 305 under W-seg- 8 143*76 mentet i perioden fra C12 til C13 til frembringelse af styresignaler for udskrivning af information. Derefter frasorteres informationen i instruktionsenheden 350.
Regneenheden i fig. 4 omfatter en logisk styreenhed LUCK 20.
^ Enheden 20 modtager indgangsdata via databusser 285 og 286 fra instruktionsenhedens registre IR og 2R - se fig. 3. Enheden 20 foretager logiske operationer, og sammenligninger og tæller antallet af bit og omformer data fra en format til en anden. Enheden 20 tilvejebringer de rette udgangsdata på udgangsbus-10 serne 283 og 284, hvilke data tjener som indgangsdata for ar-bejdsregistrene .
Regneenheden 10 omfatter også et antal registre, specielt et 8-bit I-register 22, et 32-bit lH-register 24, et 32-bit 1L-register 28, et 32-bit 2H-register 25, et 2L-register 29, et 15 8-bit B-register 23, et 4-bit G-register 36, et 40-bit register 35, et 40-bit C-register 37, et 40-bit A-register 39 og et 32-bit R-register 34.
Endvidere omfatter regneenheden 10 en udlæseenhed 26, der afgiver et indgangssignal til I-registeret 22, som anvendes i 20 forbindelse med divisionsalgoritmer.
i
Registrene af regneenheden 10 får tilført signaler fra de fem funktionsenheder. Disse enheder omfatter en multiplikator 19, en summator 18, en skifter 30, en oktet-summator 32 og LUCK-enheden 20.
25 Multiplikatoren 19 i regneenheden 10 er en kombineret "carry= save", og "carry-propagate" summator, som kan modtage en 8-bit oktet Ai på indgangsbusserne 235 og en 32-bit multiplikand B på indgangsbusserne 236 og et 40-bit partielt produkt C (i-1) på indgangsbussen 233. Multiplikatoren 19 foretager operationen 30 - (Ai)(B)+C(i-l)=Rl(i)R2(i), hvor Rl(i) og R2(i) er delresultater, som er lagret i S-registeret 35 og i C-registeret 37. Disse 143875 9 delresultater adderes i "carrypropagate" summatoren 18 til dannelse af det delprodukt C(i), der lagres i A-registeret 39. Registeret 39 frembringer derefter et delproduktsignal til bus 233, som fører signalet til multiplikatoren 19, eventuelt med 5 henblik på iteration.
Summatoren 18 i regneenheden 10 modtager fra busserne 182 og 183 nogle 32-bit operander som indgangssignaler og fra busserne 180 og 181 nogle 40-bit operander som indgangssignaler og dannet ved hjælp af disse operander en slutsum,som afgives på linien IQ 185. Udgangssiganlet fra summatoren 18 fastlåses i A-registeret 39, R-registeret 34 eller i andre registre i regneenheden.
Skifteren 30 i regneenheden 10 modtager en 32-bit operand på St ord som indgangssignal enten på bussen 14 eller på bussen 15, eller enheden 10 modtager en operand på to ord som ind-15 gangssignal på både bussen 14 og 15 for udførelse af et skift til venstre eller til højre med henblik på tilvejebringelse af et skiftet udgangssignal på 32-bit-udgangsbussen 63.
Oktet-summatoren 32 i regneenheden 10 modtager operand-oktet-terne A og B på 8-bit-busserne 55 og 56 og danner de algebra-20 iske additioner A-B og B-A på udgangsbusserne 98 og 99. Endvidere anvendes oktet-summatoren 32 på almindelig måde til dannelse af 8-bit-additioner A+B.
Slutresultaterne ved databehandling i en af funktionsenhederne i regneenheden 10 lagres i R-registeret 34, hvorfra resultatet 25 via bussen 65 føres til andre dele af anlægget, såsom effektiv adressesummatoren 318 i instruktionsenheden 8 - se fig. 3 -og det ulige og det lige udskrivningsregister 334 og 335.
Styringen af funktionsenhederne og registrene i regneenheden 10 foretages på konventionel måde og ved hjælp af enheder som 30 den i fig. 4 viste styring 27.
10 14387*
Lagerstyringsenheden 4 - se fig. 5 - omfatter et bufferlager 355 til lagring af information, som skal kunne adresseres forholdsvis hurtigt. Bufferlageret adresseres ved hjælp af adressen i bufferlagerets adresseregister BAR 363, som får tilført 5 signaler via indgangsbussen 362 fra effektiv adresse-registeret EAR 322 i instruktionsenheden - se fig. 3. De informationssteder, der udtages fra bufferlageret 355, resulterer i udtagning el4 ler lagring af tilsvarende information til eller fra det indre lager MS, regneenheden, kanalenheden eller instruktionsenheden.
10 Kommunikation til det indre lager sker via busser 351, der tilføres som indgangsdata til og som udgangsdata fra det indre lagers MSD-register 384. Hver af busserne 351 har en bredde på otte oktetter som i registeret 384. Registeret 384 har også indgangsterminaler på fire oktetter for data fra den primære 15 hurtigbuffer PHB 367 og fra den alternative hurtigbuffer AHSB 368. Registeret 384 afgiver fire oktetter store udgangssignaler, som føres til dataregisteret 385 (SD), hvis udgangssignal på fire oktetter som indgangssignal føres til bufferlagrene 367 og 368. Kommunikation mellem det i fig. 1 viste indre lager 2 20 og lagerstyringsenheden 4 sker ved hjælp af otte oktetter, medens kommunikation mellem lagerstyringsenheden 4 og regneenheden 10 sker ved hjælp af fire oktetter. Overføring fra regneenheden til styreenheden sker via en ingangsbus 352 fra regneenheden, som er forbundet med porte 386 til udvælgelse af lagrede data, 25 og som er indrettet til oplagring i 4-oktet-registeret 385 (SD).
Kommunikation mellem styreenheden 4 og regneenheden 10 sker via indgangsbusserne 352 gennem dataudvælgelsesportene 386 med henblik på lagring af data i dataregisteret 385 (SD) i styreenheden 4. Udgangsdata til regneenheden 10 transporteres ved 30 hjælp af bussen 395, som også er fire oktetter bred. Kommunikation mellem kanalenheden 6 og styreenheden 4 sker via indgangsadresse-bussen 362 og udgangsbussen 396 på hver fire oktetter.
Det fremgår således, at styreenheden 4 kommunikerer med det indre lager på basis af en 8-oktet-dataoverføring, medens kom-35 munikation med resten af anlægget inklusive instruktionsenheden 143875 11 8, regneenheden 10 og kanalenheden 6 sker på basis af en 4-ok-tet-dataoverføring.
Bufferlageret 355 adresseres ved hjælp af buffer-adresseregi-steret (BAR) 363. Dette register er fyldt med indgangssignaler 5 fra bussen 362, der giver forbindelse til effektiv adresseregisteret EAR i instruktionsenheden - se fig.3. Endvidere er registeret 363 fyldt med et udgangssignal fra styreenhedens oktet-summator 361 eller fra styreenhedens linieadditions-summator 360. Med bufferadressen i registeret 363 føres adressen sam-10 tidigt til den primære bufferadresse-enhed PBA 365 eller til den alternative bufferadresse-enhed ABA 366. Adresseenhederne 365 og 366 kan dekode bit af højere orden og udvælge to lagerpladser; ét i den primære hurtigbuffer PHSB og ét i den alternative hurtigbuffer AHSB 367 og 368. Bit af lav orden fra reg-15 isteret 363 føres direkte til bufferlagrene 367 og 368. De udtagne ord fra hvert af lagrene 367 og 368 føres til den primære datamanipulator 370 og den alternative datamanipulator 371.
Ved sammenligning af manipulatorerne 370 og 371 med et sammenligningsregister 378 udvælges enten data fra den primære buffer 20 367 i manipulatoren 370 eller data fra den alternative buffer 368 i den alternative manipulator 371. Manipulatorerne 370 og 371 er også indrettet til at skifte data til sikring for kommunikation med andre enheder i anlægget. Den udvalgte manipulator 370 eller 371 fører den udtagne information fra buffer-25 lageret 355 til et af registrene 388-391. Når et instruktionsord føres til instruktionsenheden, lagres det i IW-registeret 388. Når et operandord skal kommunikeres til regneenheden, lagres det i OW-registeret 389. Når et kanalord skal kommunikeres til kanalenheden, lagres det i et CW-register 390. Registeret 30 391 anvendes i forbindelse med fejldetektions-information og lagrer udgangsdata fra bufferlageret 355. Registeret 391 anvendes i kombination med fejlkorrektions-kredsløb (ikke vist) til korrektion af fejl i den fra bufferlageret 355 udtagne information.
12 H3875
Registrene 374-378 anvendes i forbindelse med adressering og adresseopdatering af bufferlageret. Registeret 374 anvendes i forbindelse med instruktionsudtagning (IF). Registeret 375 anvendes i forbindelse med en operandudtagning (OP). Registe-5 ret 376 anvendes i forbindelse med en kanaludtagning (CU). Registeret 377 anvendes i forbindelse med en førudtagning til identifikation af den næste påkrævede udtagning fra bufferlag-eret 355. Sammenligningsregisteret COMP 378 anvendes i forbindelse med den forud udtagne adresse, der er lagret i reg-10 isteret 377, og til datamanipulatoren 371, med henblik på sammenligning.
Udgangsdata fra registrene 374-377 udvælges ved hjælp af udvælgelsesporte 380 for indføring til linie-adresse-summatoren 360, som er indrettet til at øge den tidligere adresse til den 15 næste adresse, eller til indføring til S-oktet-summatoren 361, som er indrettet til at øge adressens oktetdel. Indgangsdataene fra summatoreme 360 og 361 i kombination med indgangsdataene fra instruktionsenhedens effektiv-adresse-register samvirker til dannelse af den fuldstændige adresse i buffer-adresse-registeret 363.
20 Den i fig. 6 viste kanalenhed 6 (C) omfatter kanalregistre 404, som kommunikerer med styreenheden via databusser 353 og 394 og adressebussen 358. Data fra styreenheden lagres i kanalregistrene 404. Disse registre kommunikerer data til indgangs/udgangs-kontrollerne CTLR 311 via fjerntliggende grænsefladeudstyr (RIL) 25 407. Dataene i registrene 404 manipuleres i en kanaldata-mani- pulator CHDM 405, lagres i et lokalt kanallager LCS 406 og i et underkanal-bufferlager SBS 408. De adresser, hvor data fra registrene 404 skal lagres i HSB-bufferlageret 355, kommunikeres via bussen 358. Adressen af indgangs/udgangsenhederne kommuni-30 keres fra instruktionsenheden til kanalstyreenheden CC1 403.
Den logiske enhed 403 afgiver indgangssignaler til alle enhederne 404-408 i kanalenheden 6. Kontrollere 311 er forbundet med det særlige indgangs/udgangsudstyr (ikke vist), hvorfra data føres til og fra anlægget. Eksempler på indgangs/udgangs-35 udstyr er drivtrin til magnetbånd, CRT-terminaler og drivsy- 143875 13 sterner til magnetplader.
Den i fig. 7 viste konsol 12 omfatter en programmerbar digital regneenhed 518 med dertil hørende lager 520 til styring af et antal kontrollere CTLR 510-516 og en kontroller 411.
5 Kontrolleren 411 er en af kontrollerne 411 i kanalenheden 6 - se fig. 6 - og er forbundet med det fjerntliggende grænsefladeudstyr 407 via bussen 413.
Via kontrolleren 411 - se fig. 7 - er konsollen forbundet med det i fig. 1 viste anlæg som et indgangs/udgangsudstyr.
10 Pladekontrolleren 516 er forbundet med regneenheden 518 til dannelse af en grænseflade med et 128K ord pladelager 528. Kontrolleren 515 tilvejebringer en grænseflade imellem regneenheden ogen CRT-visning 522. Kontrolleren 154 tilvejebringer en grænseflade imellem regneenheden 518 og et betjeningspanel 15 530. Kontrolleren 513 tilvejebringer en grænseflade imellem regneenheden 518 og panelet 524. Kontrolleren 512 tilvejebringer en grænseflade imellem regneenheden 518 og effektstyringsindretningen. Kontrolleren 510 tilvejebringer en grænseflade imellem den digitale regneenhed 518 og MODEM 526, som er 20 forbundet til et telekommunikationsled såsom en telefonledning. Kontrolleren 511 tilvejebringer en grænseflade imellem regneenheden 518 og i hovedsagen alle kredsløbene i styreenheden, instruktionsenheden og regneenheden. Kontrolleren 511 tilvejebringer via en bus 533 en forbindelse med en konsol-styrings-25 grænseflade 525.
Konsollen 12 muliggør endvidere en udlæsning af data fra anlægget uafhængigt af de datakanaler, der normalt anvendes under udførelse af instruktioner.
Ved hjælp af rækkefølgeenheden 325 udtager regneenheden et pro-30 gramstatusord PSW fra et fast sted i lageret.Programstatusordet 14 143976 kan typisk være lagret på plads O i det indre lager, således at rækkefølgeenheden på en startordre indfører alle O'erne i iA-registeret 316. O-adressen kommunikeres gennem summatoren 318 uden ændring til effektiv adresse-registeret 322. Dette 5 register fører under styring af rækkefølgeenheden 325 adressen til styreenheden via en bus 362 til buffer-adresse-registeret 363 - se fig. 5.
I fig. 5 udtager alle O-adresserne i buffer-adresse-registeret 363 programstatusordet fra bufferlageret 355, idet programsta-10 tusordet fastlåses i IW-registeret 388. Fra dette register føres programstatusordet via busser 396 gennem regneenheden 10 -se fig. 4 - hvor det fremkommer på udgangsbussen 365 i WRO-registeret 335, hvorfra det lagres i PSWl-register 315, IA-registeret 316 og PSW2-registeret 348. Den del, der er lagret 15 i IA-registeret 316, passerer gennem summatoren 318, effektiv adresse-registeret 322 og føres som indgangssignal til registeret 316.
Med PSW udtaget og indført på rette måde og med statustriggere og andre styringer korrekt indstillet i instruktions enhedens styring 308 20 startes anlægget. Anlægget er herefter klar til at foretage beregninger i overensstemmelse med det program, der er identificeret ved hjælp af adresserne af den første instruktion i PSW. For startinstruktionen er den forud udtagne forskydning PFO typisk 0. Den værdi, der adderes i K-registeret ved hjælp 25 af PFO, er derfor 0. Derefter adderer PFO typisk fire til værdien i K-registeret, hvilket indikerer en forøgelse på fire oktetter, et ord, i forhold til den tidligere værdi. Databehandlingen ved hjælp af instruktionerne startes ved hjælp af rækkefølgeenheden 325, der indfører den første instruktions-30 adresse fra IA-registeret 316 i programmet via summatoren 318, adderer en værdi fra K-registeret eller andre registre til effektiv adresse-registeret 322. Fra dette register føres adressen til styreenheden 4, således som det er blevet beskrevet i forbindelse med udtagningen af programstatusordet, for derved 35 at udtage den ønskede instruktion. Overføringen af instruktio- 143875 15 nen fra registeret 316 og additionen i summatoren 318 til opnåelse af den effektive adresse i registeret 322 sker under IA-segmentet af hver instruktionssekvens. Overføringen via summa-toren 318 fra registeret 316 til registeret 322 sker under sty-5 ring af en klokimpuls i instruktionsenhedensstyring 308.
Specielt fastlåses data i registeret 316 under klokimpulsen Cl og fremføres derefter gennem den datavej, der omfatter summatoren 318, og fastlåses i registeret 322 ved hjælp af klokimpulsen 02, som før nævnt.
10 IBl-segmentet af de instruktioner, der virker mellem klokim-pulserne C2 og C3, overfører data fra EAR-registeret 322 til BAR-registeret 363 i styreenheden. Ved hjælp af IBl-segmentet etableres adressen i registeret 363, og adresseringen til bufferlageret 355 starter. Ved en sådan adressering til buffer-15 lageret frigives de ønskede instruktioner fra bufferne 367 og 368 gennem datamanipulatorerne 370 og 371 til oplagring af den frigivne information i IW-registeret 388 under klokimpulsen C4. Udtagningen af information fra bufferen 355 afsluttes under segmentet IB2 mellem klokimpulserne C3 og C4. Med dataene fast-2o låst i registeret 388 ved hjælp af klokimpulsen C4 starter databehandlingen ved via busserne 396 og udvælgelsesportene 332, som er indgange for instruktionsenheden 350, at dekode instruktionen i registeret 388.
D-segmentet starter med klokimpulsen C4, til hvilket tidspunkt 25 instruktionen dekodes. For RX-instruktioner genereres styresignaler som bevirker, at passende adresse-registre fyldes med information udtaget fra registerstakkene 338 og 339. Disse deko-dede styresignaler bevirker i forbindelse med instruktionsenhedens styring 308, at passende registre i stakkene 338 og 339 30 udvælges, hvorved muliggøres en udlæsning af information under R-segmentet af instruktionssekvensen mellem klokimpulserne C5 og C6 til udtagning af data fra registrene 338 og 339 og fastlåsning af informationen i de udvalgte registre 310-316 ved klokimpulsen C6.
143875 16 5 Med operandens addresseinformation lagret i passende adresseregistre 310-316 genereres ved hjælp af OA-segmentet ved klokimpulsen C6 nogle styresignaler, som bevirker, at operandadres-sen af den operand, der skal udtages fra lageret, dannes ved hjælp af summatoren 318. Summatoren adderer forskydningen fra 10 D-registeret 310 til antallet i X-registeret 313 og til basisantallet i registeret 314. Disse tre antal indføres ved hjælp af klokimpulsen C6 til summatoren 318, som danner summen i effektiv adresse-registeret 322, hvor summen fastlåses ved hjælp af klokimpulsen C7.
15 Klokimpulsen C7 starter OBl-segmentet af instruktionssekvensen, ved hjælp af hvilken der frembringes styresignaler, som bevirker, at den effektive adresse i registeret 322 via en bus 362 indføres til styreenhedens BAR-register 363, hvor den fastlåses ved hjælp af klokimpulsen C8.
20 Klokimpulsen C8 starter OB2-segmentet, ved hjælp af hvilket den adresserede operand frigives fra bufferlageret 355 og lagres i OW-registeret 389 ved hjælp af klokimpulsen C9·
Klokimpulsen C9 starter det niende El-segment, under hvilket operanden i registeret 389 som indgangssignal føres til LUCK-25 enheden 20 i regneenheden 10. Samtidigt dermed indføres også en anden operand fra registrene 341 eller 342 som indgangssignal til LUCK-enheden 20 ved hjælp af klokimpulsen C9.El-segmentet er en beregningscyklus, ved hvilken to operander føres til enheden 20 til frembringelse af et resultat, som lagres i et af 30 arbejdsregistrene 23, 24, 25, 28, 29 eller 36 ved hjælp af klokimpulsen CIO.
Klokimpulsen CIO starter E2-segmentet, hvorunder der ved hjælp af trinnet 304 dannes styresignaler til afgivelse af operander fra arbejdsregistrene til en passende funktionsenhed såsom 35 summatoren 18, multiplikatoren 19, skifteren 30 eller oktet-summatoren 32. Udgangsresultatet fra den udvalgte funktions-

Claims (4)

143875 enhed lagres i et af registrene 34, 35, 37 eller 39 ved hjælp af klokiiapuls Cll. Klokimpulsen Cll starter CK-segmentet, hvorunder der dannes styresignaler til styring af det opnåede resultat før udskriv-5 ning og før destruktion af datakilden, som ikke kan genetableres uden tab af regnetid. Styrecyklen afsluttes af klokimpulsen C12. Under cyklen fra Cll til C12 overføres også resultatet fra R-registeret 34 til et af registrene 334 eller 335, hvor resultatet fastlåses ved hjælp af klokimpulsen C12. 10 Klokimpulsen C12 starter W-segmentet, hvorved trinnet 306 - såfremt der ikke detekteres fejl under CK-segmentet danner styresignaler til lagring af resultatet fra registrene 334 eller 335 i registerstakkene 338 eller 339. Patentkrav.
1. Databehandlingsanlæg indeholdende klokimpulsorganer (325) , en lagerenhed (2) til lagring af instruktioner og data, der skal behandles i afhængighed af instruktionerne, idet hver af instruktionerne dekodes i segmenter, og dekodningen for hvert segment sker over i hvert fald én cyklus, hvilket anlæg desuden 20 indeholder en enhed (8) til hentning af instruktioner fra lagerenheden (2) og til dekodning af instruktionerne ét segment ad gangen samt en regneenhed (10) til behandling af de fra lagerenheden (2) hentede data, under styring af de dekodede instruktioner, kendetegnet ved, at instruktions-rækkefølge-25 organer (350) i instruktions-henteenheden (8) indeholder mindst tre trin (D,R,0A), idet hvert trin indeholder registerorganer til lagring af en instruktion og organer til dekodning af et segment af instruktionen, hvilke registerorganer i hver af trinnene er forbundet i serie til dannelse af en instruktions-30 ledning, idet klokimpulssignalerne tjener til trinvis seriefremføring af instruktionerne fra registerorgan til registerorgan gennem trin af ledningen, hvorhos trinnene dekoder for- 143875 skellige segmenter af hver af instruktionerne under den trinvise fremføring gennem ledningen, idet der desuden er indrettet organer (332) til sekventiel tilførsel af instruktioner til regis te rorganerne af ledningen og fremføring gennem samme med en 5 tidsforskydning mellem begyndelser af instruktioner på et helt antal cykler, der er mindre end et maksimalt antal cykler, der svarer til længden af en instruktion.
2. Databehandlingsanlæg ifølge krav 1, kendetegnet ved en enhed (325) til at opretholde en tidsforskydning mellem lo instruktioner på to klokimpulscykler.
3. Databehandlingsanlæg ifølge krav 2, hvor regneenheden (10) indeholder et antal funktionsenheder (18, 10, 30, 32) til eksekvering af instruktioner, idet hver af funktionsenhederne er indrettet til at foretage en datamanipulation på indlæste data 15 til dannelse af udlæste data én gang pr. cyklus, k e n d e t = egnet ved, at i hvert fald to af funktionsenhederne er forbundet i serie, hvorhos de udledte data fra en første funktionsenhed (20) tilføres som indgangsdata til en anden funktionsenhed (18, 19, 30 eller 32), og datamanipulationerne af de to serie-20 forbundne funktionsenheder foretages over to cykler, hvilke to cykler svarer til forskydningen mellem instruktioner på to cykler.
4. Databehandlingsanlæg ifølge krav 2, hvor hver af instruktionerne nødvendiggør to tilgange til lagerenheden (2), én til- 25 gang til hentning af instruktioner og én tilgang til hentning af en operand, idet instruktions-signalbehandlingsenheden har et fælles tilgangskredsløb(355) for tilgang til lagerenheden (2), for både instruktions- og operandhentning, kendete g= net ved, at instruktions-rækkefølgeenheden (350) har et seg-30 ment til styring af tilgang til lagerenheden til hentning af instruktioner i forbindelse en første instruktion og et andet segment til styring af tilgangen til lagerenheden til hentning af en operand i forbindelse med en anden instruktion, hvorhos
DK583173A 1972-10-30 1973-10-29 Databehandlingsanlaeg DK143875C (da)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US00302221A US3840861A (en) 1972-10-30 1972-10-30 Data processing system having an instruction pipeline for concurrently processing a plurality of instructions
US30222172 1972-10-30

Publications (2)

Publication Number Publication Date
DK143875B true DK143875B (da) 1981-10-19
DK143875C DK143875C (da) 1982-04-13

Family

ID=23166821

Family Applications (1)

Application Number Title Priority Date Filing Date
DK583173A DK143875C (da) 1972-10-30 1973-10-29 Databehandlingsanlaeg

Country Status (15)

Country Link
US (1) US3840861A (da)
JP (1) JPS546180B2 (da)
AT (1) AT348277B (da)
BE (1) BE806695A (da)
BR (1) BR7308459D0 (da)
CA (1) CA998184A (da)
CH (1) CH589892A5 (da)
DE (1) DE2353258C2 (da)
DK (1) DK143875C (da)
ES (1) ES420350A1 (da)
FR (1) FR2205231A5 (da)
GB (1) GB1445746A (da)
IT (1) IT999053B (da)
NL (1) NL7314830A (da)
NO (1) NO141449C (da)

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1441817A (en) * 1973-07-19 1976-07-07 Int Computers Ltd Data processing apparatus
GB1443777A (en) * 1973-07-19 1976-07-28 Int Computers Ltd Data processing apparatus
USRE31790E (en) * 1974-03-13 1985-01-01 Sperry Corporation Shared processor data entry system
US4025771A (en) * 1974-03-25 1977-05-24 Hughes Aircraft Company Pipe line high speed signal processor
CA1059639A (en) * 1975-03-26 1979-07-31 Garvin W. Patterson Instruction look ahead having prefetch concurrency and pipe line features
GB1584003A (en) * 1976-06-07 1981-02-04 Amdahl Corp Data processing system and information scanout
US4085450A (en) * 1976-12-29 1978-04-18 Burroughs Corporation Performance invarient execution unit for non-communicative instructions
US4217638A (en) * 1977-05-19 1980-08-12 Tokyo Shibaura Electric Co., Ltd. Data-processing apparatus and method
JPS5440537A (en) * 1977-09-07 1979-03-30 Hitachi Ltd Pipeline control system
JPS54121070U (da) * 1978-02-09 1979-08-24
US4215416A (en) * 1978-03-22 1980-07-29 Trw Inc. Integrated multiplier-accumulator circuit with preloadable accumulator register
JPS5847054B2 (ja) * 1978-10-31 1983-10-20 富士通株式会社 デジタル信号処理用デ−タ処理装置
JPS6041768B2 (ja) * 1979-01-19 1985-09-18 株式会社日立製作所 デ−タ処理装置
US4253147A (en) * 1979-04-09 1981-02-24 Rockwell International Corporation Memory unit with pipelined cycle of operations
CA1134952A (en) * 1979-04-24 1982-11-02 Thomas E. Kloos Means and method within a digital processing system for prefetching both operation codes and operands
JPS5621240A (en) * 1979-07-27 1981-02-27 Hitachi Ltd Information processor
JPS6019809B2 (ja) * 1979-12-26 1985-05-18 株式会社日立製作所 デ−タ処理装置
US4539635A (en) * 1980-02-11 1985-09-03 At&T Bell Laboratories Pipelined digital processor arranged for conditional operation
US4598358A (en) * 1980-02-11 1986-07-01 At&T Bell Laboratories Pipelined digital signal processor using a common data and control bus
EP0042452B1 (en) * 1980-06-24 1984-03-14 International Business Machines Corporation Signal processor computing arrangement and method of operating said arrangement
US4467444A (en) * 1980-08-01 1984-08-21 Advanced Micro Devices, Inc. Processor unit for microcomputer systems
JPS6028015B2 (ja) * 1980-08-28 1985-07-02 日本電気株式会社 情報処理装置
JPS5757345A (en) * 1980-09-24 1982-04-06 Toshiba Corp Data controller
US4519030A (en) * 1981-05-22 1985-05-21 Data General Corporation Unique memory for use in a digital data system
US4399507A (en) * 1981-06-30 1983-08-16 Ibm Corporation Instruction address stack in the data memory of an instruction-pipelined processor
JPS5848146A (ja) * 1981-09-18 1983-03-22 Toshiba Corp 命令先取り方式
US4866604A (en) * 1981-10-01 1989-09-12 Stratus Computer, Inc. Digital data processing apparatus with pipelined memory cycles
DE3275595D1 (en) * 1981-10-01 1987-04-09 Stratus Computer Inc Digital data processor with fault-tolerant bus protocol
US4453215A (en) * 1981-10-01 1984-06-05 Stratus Computer, Inc. Central processing apparatus for fault-tolerant computing
JPS5858653A (ja) * 1981-10-02 1983-04-07 Hitachi Ltd デ−タ処理装置
JPS58129550A (ja) * 1982-01-27 1983-08-02 Toshiba Corp 演算制御装置
US4577282A (en) * 1982-02-22 1986-03-18 Texas Instruments Incorporated Microcomputer system for digital signal processing
US4490806A (en) * 1982-06-04 1984-12-25 Research Corporation High repetition rate transient recorder with automatic integration
JPS592143A (ja) * 1982-06-29 1984-01-07 Hitachi Ltd 情報処理装置
US4521851A (en) * 1982-10-13 1985-06-04 Honeywell Information Systems Inc. Central processor
DE3241357A1 (de) * 1982-11-09 1984-05-10 Siemens AG, 1000 Berlin und 8000 München Vorrichtung zur mikrobefehls-bereitstellung fuer mindestens zwei unabhaengig arbeitende funktionseinheiten in einem integrierten, mikroprogrammierten elektronischen baustein und verfahren zu ihrem betrieb
US4594655A (en) * 1983-03-14 1986-06-10 International Business Machines Corporation (k)-Instructions-at-a-time pipelined processor for parallel execution of inherently sequential instructions
WO1985000453A1 (en) * 1983-07-11 1985-01-31 Prime Computer, Inc. Data processing system
US4685058A (en) * 1983-08-29 1987-08-04 Amdahl Corporation Two-stage pipelined execution unit and control stores
US4571673A (en) * 1983-09-29 1986-02-18 Tandem Computers Incorporated Enhanced CPU microbranching architecture
JPH0658631B2 (ja) * 1983-12-19 1994-08-03 株式会社日立製作所 デ−タ処理装置
US4692888A (en) * 1984-10-03 1987-09-08 Advanced Micro Devices, Inc. Method and apparatus for generating and summing the products of pairs of numbers
JPH0776917B2 (ja) * 1984-12-29 1995-08-16 ソニー株式会社 マイクロコンピユ−タ
JPH0762823B2 (ja) * 1985-05-22 1995-07-05 株式会社日立製作所 デ−タ処理装置
JPH0766329B2 (ja) * 1985-06-14 1995-07-19 株式会社日立製作所 情報処理装置
US5109524A (en) * 1985-07-02 1992-04-28 Vlsi Technology, Inc. Digital processor with a four part data register for storing data before and after data conversion and data calculations
US5226129A (en) * 1986-10-30 1993-07-06 Nec Corporation Program counter and indirect address calculation system which concurrently performs updating of a program counter and generation of an effective address
US4797817A (en) * 1986-12-10 1989-01-10 Ncr Corporation Single cycle store operations in a virtual memory
US4926355A (en) * 1987-07-02 1990-05-15 General Datacomm, Inc. Digital signal processor architecture with an ALU and a serial processing section operating in parallel
US4991078A (en) * 1987-09-29 1991-02-05 Digital Equipment Corporation Apparatus and method for a pipelined central processing unit in a data processing system
US4916652A (en) * 1987-09-30 1990-04-10 International Business Machines Corporation Dynamic multiple instruction stream multiple data multiple pipeline apparatus for floating-point single instruction stream single data architectures
JP2690921B2 (ja) * 1987-12-25 1997-12-17 株式会社日立製作所 情報処理装置
FR2656442B1 (fr) * 1989-12-21 1994-07-29 Bull Sa Processeur a plusieurs unites microprogrammees avec mecanisme d'execution anticipee des instructions.
US5402452A (en) * 1992-08-25 1995-03-28 Alcatel Network Systems, Inc. Incremental phase smoothing desynchronizer and calculation apparatus
JP2924736B2 (ja) * 1995-10-06 1999-07-26 株式会社デンソー パイプライン演算装置
US5872910A (en) * 1996-12-27 1999-02-16 Unisys Corporation Parity-error injection system for an instruction processor
US6633996B1 (en) 2000-04-13 2003-10-14 Stratus Technologies Bermuda Ltd. Fault-tolerant maintenance bus architecture
US6691257B1 (en) 2000-04-13 2004-02-10 Stratus Technologies Bermuda Ltd. Fault-tolerant maintenance bus protocol and method for using the same
US6735715B1 (en) 2000-04-13 2004-05-11 Stratus Technologies Bermuda Ltd. System and method for operating a SCSI bus with redundant SCSI adaptors
US6687851B1 (en) 2000-04-13 2004-02-03 Stratus Technologies Bermuda Ltd. Method and system for upgrading fault-tolerant systems
US6708283B1 (en) 2000-04-13 2004-03-16 Stratus Technologies, Bermuda Ltd. System and method for operating a system with redundant peripheral bus controllers
US6820213B1 (en) 2000-04-13 2004-11-16 Stratus Technologies Bermuda, Ltd. Fault-tolerant computer system with voter delay buffer
US7149878B1 (en) * 2000-10-30 2006-12-12 Mips Technologies, Inc. Changing instruction set architecture mode by comparison of current instruction execution address with boundary address register values
US6948010B2 (en) 2000-12-20 2005-09-20 Stratus Technologies Bermuda Ltd. Method and apparatus for efficiently moving portions of a memory block
US6766479B2 (en) 2001-02-28 2004-07-20 Stratus Technologies Bermuda, Ltd. Apparatus and methods for identifying bus protocol violations
US7065672B2 (en) 2001-03-28 2006-06-20 Stratus Technologies Bermuda Ltd. Apparatus and methods for fault-tolerant computing using a switching fabric
US7711926B2 (en) * 2001-04-18 2010-05-04 Mips Technologies, Inc. Mapping system and method for instruction set processing
US6996750B2 (en) 2001-05-31 2006-02-07 Stratus Technologies Bermuda Ltd. Methods and apparatus for computer bus error termination
US6826681B2 (en) * 2001-06-18 2004-11-30 Mips Technologies, Inc. Instruction specified register value saving in allocated caller stack or not yet allocated callee stack
US7107439B2 (en) * 2001-08-10 2006-09-12 Mips Technologies, Inc. System and method of controlling software decompression through exceptions
TWI337495B (en) * 2006-10-26 2011-02-11 Au Optronics Corp System and method for operation scheduling
US9557936B2 (en) * 2014-12-31 2017-01-31 Texas Instruments Incorporated Protection of memories, datapath and pipeline registers, and other storage elements by distributed delayed detection and correction of soft errors

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3609700A (en) * 1970-02-24 1971-09-28 Burroughs Corp Data processing system having an improved fetch overlap feature

Also Published As

Publication number Publication date
IT999053B (it) 1976-02-20
CH589892A5 (da) 1977-07-29
BR7308459D0 (pt) 1974-08-29
AT348277B (de) 1979-02-12
DE2353258A1 (de) 1974-05-09
NO141449B (no) 1979-12-03
DE2353258C2 (de) 1985-04-25
JPS4996652A (da) 1974-09-12
NL7314830A (da) 1974-05-02
CA998184A (en) 1976-10-05
GB1445746A (en) 1976-08-11
JPS546180B2 (da) 1979-03-26
NO141449C (no) 1980-03-12
FR2205231A5 (da) 1974-05-24
US3840861A (en) 1974-10-08
DK143875C (da) 1982-04-13
AU6189373A (en) 1975-05-01
BE806695A (fr) 1974-02-15
ATA910273A (de) 1978-06-15
ES420350A1 (es) 1976-06-16

Similar Documents

Publication Publication Date Title
DK143875B (da) Databehandlingsanlaeg
US4131940A (en) Channel data buffer apparatus for a digital data processing system
US3304418A (en) Binary-coded decimal adder with radix correction
JPH0425582B2 (da)
JPS6131502B2 (da)
NO141450B (no) Databehandlingssystem for kanaldynamisk adresseomdanning
TW430769B (en) Information processing apparatus for realizing data transfer for a plurality of registers using instructions of short word length
JPS63303460A (ja) 並列プロセッサ
US6820186B2 (en) System and method for building packets
US3898626A (en) Data processing apparatus
US4027290A (en) Peripherals interrupt control unit
US4031521A (en) Multimode programmable machines
KR100782594B1 (ko) 데이터 처리 기능을 구비한 메모리 장치
EP0150506A2 (en) Instruction processor
JPH0221619B2 (da)
JP3961461B2 (ja) ベクトル処理装置、および、ベクトル処理方法
US5146599A (en) System for fetching a plurality vector-data groups using a plurality of addressing device
JPS62263536A (ja) コンピユ−タの動作改善方法
EP0107447B1 (en) Computer data distributor
JP2001167084A (ja) ベクトル演算処理装置及びベクトルデータ移送方法
JPS599944B2 (ja) デ−タ処理装置
KR100379151B1 (ko) 프로세서 내부의 블록 데이터 전송 명령을 실행하는 장치및 방법
JP2531209B2 (ja) チャネル装置
JPS61221846A (ja) アドレス変換制御方式
US20060136539A1 (en) Data processing device with microprocessor and with additional arithmetic unit and associated method