JPS62263536A - コンピユ−タの動作改善方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、従来技術 Ｃ０発明が解決しようとする問題点 り０問題点を解決するための手段 Ｅ、実施例 Ｅｌ、ハードウェア構成 Ｅ２．作用 Ｅ３．制御ワード Ｆ０発明の効果 Ａ、産業上の利用分野 本発明は、コンピユーダシステムの性能を最適化するた
めの方法に関し、特に、マイクロワード・サイクル長を
プログラムすることによってコンピュータ・システムの
性能を最適化することに関する。

Ｂ、従来技術 複雑なコンピュータ・システム、特に大型のプロセッサ
において、可能な最短の時間で多数の動作を実行する必
要性がしばしばある。これに関して、サイクル長（すな
わち、最も簡単な動作を実行するために必要な時間）が
ミリ秒さらにはナノ秒範囲へと短縮されてゆくにつれ、
動作の実行の間の短い遅延時間ですらも全体のシステム
動作における重要な要因となり得ることが分かっている
。

毎秒何千何百万６動作が実行される場合１時間、月ある
いは年の単位に換算すると、サイクル・レベルでの不十
分な、または無駄な時間のセグメントは相当なシステム
動作の低下につながる。

複数のプロセッサ、または他の（例えば周辺）装置に結
合して使用される単数または複数のプロセッサをもつシ
ステムにおいては、ある動作を実行するのに必要な時間
の世を予測し、以てそのような動作が実行される間にプ
ロセッサが非活動または不動作となる条件を除去するこ
とが有用であろう。

従来技術には、上述の問題に対して不適切な解決策しか
与えないような例が多い。例えば、各動作につき、プロ
セッサの遅延時間の量を予め決定することが、短かすぎ
る時間を見積る結果になりかねず、その場合、プロセッ
サに接続された２吹製装置が１個々の動作を完了するの
に不十分な時間しかもたないことになり、結果として誤
動作をもたらす。２次装置がタスクを実行するのに十分
な時間を割り当てるためには、長ずざる時間を確保する
ことになり、偶発的にあるいは慢性的な遅延をもたらす
。明らかに、このどちらの場合も最適な動作効率が与え
られない。

上述の問題は特に、ベクトル・プロセッサにおいてやっ
かいである。すなわち４ベクトル・プロセッサは典型的
には複数のベクトル・レジスタを有し、各ベクトル・レ
ジスタは複数のベクトル・エレメントをもっている。ベ
クトル・レジスタに接続されたセレクタには、パイプラ
イン処理ユニットが接続されている。これは、第１のベ
クトル・レジスタから第１のベクトルの対応するエレメ
ントを受け取り、第２のベクトル・レジスタに記憶され
ている第２のベクトルの対応するエレメント上で算術的
演算を実行するべく対応するエレメントを利用するため
である。算術的演算の結果は、ベクトル・レジスタのう
ちの１つの対応する位置または第３のベクトル・レジス
タの対応する位置に格納される。

コンピュータ・システムの複雑さが増大した結果、ベク
トル・レジスタ中に格納された複数のベクトルの対応す
るエレメントの各々の上で算術的演算を処理しあるいは
実行するために必要な時間を低減することによってコン
ピュータ・システムのベクトル処理部分の性能を向上す
ることの要望がある６ もし、ベクトルが例えば１２８個のエレメントを含んで
いるなら、１２８回の動作が順次的に実行されなくては
ならない。ベクトルの１２８個すべてのエレメント上で
の動作を完了するために必要な時間は、パイプライン・
ユニットが対応する各々のエレメント上で動作するとき
のその動作毎のサイクル時間の関数である。

各々の動作は、予定の固有の実行時間を必要とする。さ
らに、各々の２次装置もある特性をもつ。

従って、サイクル長の値は、ベクトル処理動作特性と２
次デバイス両方の関数である。

米国特許第４４５６９６４号は、電子計算機の基本的な
機能を実行するためのマイクロ命令とコードを含む電子
計算機を開示する。このマイクロ命令は、入出力制御ユ
ニットに制御信号を転送するためと、メモリ・ユニット
のアドレスとアクセスを制御するためと、２個のアキュ
ムレータ・レジスタと、プログラム・カウンタ・レジス
タと、拡張レジスタと、算術論理ユニット（Ａ　Ｌ　Ｕ
）の動作を制御するための複数のコード化されたマイク
ロ命令とコード化されていないマイクロ命令を含んでい
る。このマイクロ命令はまた、プログラム可能コードの
動作を制御するための複数のクロック・コードと、修飾
子を選択しマイクロプロセッサの読取専用メモリにアド
レスするための１次アドレス・コードの働きをする複数
の修飾子選択コードと、マイクロプロセッサの読取専用
メモリにアドレスするための複数の２次アドレス・コー
ドを有している。このマイクロワードはシフト・レジス
タのタイミングに対応してプログラムすることができる
。

米国特許第４４３９８２９号は、キャッシュ・メモリと
そのための管理システムをもつデータ処理マシンを開示
する。これにおいては、中央プロセッサのマイクロ命令
サイクルの長さがマイクロ命令の性質によって異なる。

そして、あるサイクルに発生されるべきパルスの数を決
定するために。

中央プロセッサを制御するマイクロ命令の制御信号が、
そこからデコーダとカウンタに入力される。

それゆえ、このシステムの動作には、ハードウェア・デ
コーダが必要とされる。

米国特許第４０９９２２９号は、可変アーキテクチャ・
ディジタル・コンピュータを開示する。

これにおいては、インクリメント多重サイクル・カウン
タ（ＩＭＣＣ）のビットまたはフィールドが、シフトま
たは乗算などの一組のマイクロ命令の反復を要する動作
中で使用される制御モジュール中の多重サイクル・カウ
ンタをインクリメントする。また、２ビツトマイクロ・
マルチプレクサ（ＭＭＸ）に連結されたクロック信号が
、そのコンピュータ内で過剰な論理的遅延に遭遇する動
作を使用可能とするようにシステム・クロックの速度を
低下させる。このシステムにおいては、ある値が先ずカ
ウンタ中に格納されなくてはならない。

それから、データをもつタイミング情報を各マイクロワ
ード中にロードできるようになる。

Ｃ０発明が解決しようとする問題点 この発明の目的は、動作量に浪費される時間が最小限に
なるようにある時間値をマイクロワード内・でプログラ
ムできるようにするシステムを提供することにある。

この発明の他の目的は、プログラム可能な遅延時間を最
適な応答時間または他の構成装置の性能時間に一致ある
いは相関させることにある。

この発明のさらに他の目的は、完全な動作または実行に
必要な命令毎の時間の址を予め決定するためのシステム
を提供することにある。

この発明のさらに他の目的は、遅延時間または実行時間
をそれに対応するマイクロコード命令とともに一体的に
実行できるようなシステムを提供することにある。

この発明のさらに他の目的は、予定の時間間隔が経過し
た時点を表示する信号を発生するためのタイミングまた
はカウント機構を提供することにある。

この発明のさらに他の目的は、タイミングまたはカウン
ト機構が予定の時間間隔を測定する間にプロセッサ動作
の実行を可能ならしめるシステムを提供することにある
。

この発明のさらに他の目的は、カウント機構が、今の命
令の実行に必要な時間間隔が経過したことを表示する時
点でプロセッサに次の命令の実行を可能ならしめるシス
テムを提供することにある。

Ｄ０問題点を解決するための手段 本発明によれば、固定クロック・レート・コンピュータ
・システムにおける性能を最適化する方法が与えられる
。オペレーション命令のための制御部分と、プログラム
可能なタイミング部分をもつ制御ワードが与えられる。

このプログラム可能タイミング部分は、実行時間と実行
間遅延時間の和をあらわす値を有する。また、その実行
と実行間時間をあらわす値を受け取るためのカウンタが
与えられる。このカウンタは、デクリメント動作の終了
を表示する信号を発生し得る。オペレーション命令はカ
ウンタ中の時間値の処理と同時に実行され、これにより
、後の命令は、オペレーション命令の終了がカウンタか
ら受取られた時のみ実行される。

Ｅ、実施例 Ｅｌ、ハードウェア構成 第１図を参照すると、パイプライン・ベクトル・プロセ
ッサ１０が図示されている。これにおいては、複数のベ
クトル・レジスタ１２（ＶＲＯ−ＶＲ１２）が示されて
おり、各レジスタは１２８個のベクトル・エレメント１
３　（エレメントＯ〜１２７）を格納する。好適な実施
例においては、エレメント１３は、４バイトの２進ワー
ドから成る。

セレクタ１４は、ベクトル・レジスタ１２から対応する
エレメント１３を選択し、選択されたエレメント１３を
パイプライン処理ユニット１６ヘゲートするために各バ
ク１〜ル・レジスタ１２に接続されている。

パイプライン処理ユニット１６は、対応するエレメント
１３を受け取り、算術的動作などの選択された動作を実
行するためにセレクタ１４に接続されている。例えば、
処理ユニット１６は、ベクトル・レジスタＶＲＯからエ
レメント０を受け取りベクトル・レジスタＶＲ１５から
対応するエレメントＯを受け取り、それらのエレメント
について次のような算術的動作を実行することができる
。

ＶＲＯ＋ＶＲ１５−＋ＶＲ３ この算術的動作においては、ＶＲＯ中のエレメント０の
各ビットが、ＶＲ１５中のエレメント０の個々の各ビッ
トに加えられる。この結果の和は。

ベクトル・レジスタＶＲ３のエレメント０位置に格納さ
れる。

結果レジスタ１８は、パイプライン処理ユニット１６か
ら受取った結果の和を記憶するためにパイプライン処理
ユニット１６に接続されている。

結果レジスタ１８は、上述の例における結果の和を、結
果レジスタ１８から、適当なベクトル・レジスタ（この
場合ＶＲ３）に転送するために１選択ゲート２０を介し
て各ベクトル・レジスタ１２に接続されている。

この例を利用すると、第１のエレメント１３は。

レジスタＶＲＯから選択され、対応するエレメント１３
はレジスタＶＲ１５から選択される。これらのエレメン
ト１３は加算される。第２のエレメント１３はそれぞれ
レジスタＶＲＯ及びＶＲ１５から選択され、やはり加算
される。１２８個のエレメント１３の各々は、完全な処
理のためには、順次にレジスタＶＲＯ及びＶＲ１５から
選択され加算されなくてはならない。その結果、ベクト
ル・レジスタＶＲＯ及びＶＲ１５中に格納されているベ
クトルの処理を完了するために必要な時間は、ベクトル
毎のエレメント１３の個数と、ベクトル毎の対応するエ
レメント１３の組を処理するために必要なサイクル時間
の関数である。ベクトル・プロセッサの全体的な性能は
、このため、ベクトル・レジスタ１２の組に格納されて
いるベクトルの各組を処理するために必要な時間を低減
することによって改善することができる。

第２図を参照すると、並列ベクトル・プロセッサが図示
されている。これにおいては、ベクトル・レジスタＶＲ
Ｏ−ＶＲ１５の各々が、その各々が４個のエレメントを
含むより小さい複数のレジスタ１２ａに細分割されてい
る。対応する複数のエレメント・プロセッサ（ＥＰ）２
１が、レジスタ１２に格納されたベクトルの対応するエ
レメント上で処理（算術）演算を実行するためにより小
さい複数のレジスタ１２ａに接続されている。エレメン
ト・プロセッサ２１の各々はベクトル・レジスタ１２の
４個の対応するエレメント上で処理動作を実行する。そ
の処理動作の結果は、各エレメント・プロセッサ２１に
よって並列に同時に生成され、ベクトル・レジスタＶＲ
ＯないしＶＲ１５のうちの任意の１つの対応する位置に
格納することができる。

プロセッサ・インターフェース・アダプタ（ＰＩＡ）２
２は、アドレス・データ及びコマンド情報を送るために
すべてのエレメント・プロセッサ２１に接続されている
。ＰＩＡ２２の、エレメント・プロセッサ０〜３１の各
々に対する実際の接続は、第３図に図示されており、そ
れについては後述する。命令処理ユニット（ＩＰＵ）２
４は、ＰＩＡ２２にベクトル命令を送るためにＰＩＡ２
２に接続されている。主メモリあるいは記憶装置２６は
、データの要求に応答してＰＩＡ２２にデ−夕情報及び
アドレス制御情報を送るためにＰＩＡ２２に接続されて
いる。

第３図を参照すると、ＰＩＡ２２の各エレメント・プｏ
’ｔツサ２１　（ＥＰＯ−ＥＰ３１）　に対する個別的
接続が図示されている。ＰＩＡ２２は、ＥＰＯ１ＥＰ８
、ＥＰ１６及びＥＰ２４に直接接続されている。一方、
ＥＰＯは、ＥＰＩ〜７に直列接続され、ＥＰ８はＥＰ９
〜１５に直列接続され、ＥＰ１６はＥＰ１７〜２３に直
列接続され、ＥＰ２４はＥＰ２５〜３１に直列接続され
ている。

第４図を参照すると、ＰＩＡ２２の構成が示されている
。ＰＩＡ２２は、ＩＰＵ２４からベクトル命令を受け取
りそのベクトル命令を一時的に格納するためにＩＰＵ２
４に接続されたベクトル命令レジスタ（ＶＩＲ）２２ａ
を含んでいる。記憶装置２６とＩＰＵ２４には、そこか
らデータを受け取りそのデータを一時的に格納するため
にベクトル・データ・レジスタ（ＶＤＲ）２２ｂが接続
されている。ベクトル状況レジスタ（ＶＳＲ）２２ｃも
また、記憶装置２６からアドレス情報を受け取りその情
報を一時的に保持するために記憶装置２６とＩＰＵ２４
に接続されている≦ＶＩＲ２２ａには、ＶＩＩｔ２２ａ
中に格納されているベクトル命令をデコードし、ピコ制
御記憶２２ｄ中に在駐するピコ制御ルーチンを選択する
ために、ピコ制御記憶２２ｄが接続されている。

ピコ制御記憶２２ｄとエレメント・プロセッサ（ＥＰ）
２１にはコマンド・バスを介して、エレメント・プロセ
ッサを駆動するためにコマンド・レジスタ（ＣＭＤ　　
ＲＥＧ）２２ｅが接続されている。ピコ制御記憶２２ｄ
にはまた。ピコ制御記憶２２ｄによって発生された値を
ロードするためのタイマ開始信号（ＴＩＳ）線と、ピコ
制御記憶２２ｄに動作終了信号（Ｅ　ＯＳ）を送るため
のＥＯ８線とをもつカウンタ２２ｉが接続されている。

バス制御２２ｆはＶＤＲ２２ｂからデータを受け取りそ
のデータをデータ・バスを介してエレメント・プロセッ
サに送るためにＶＤＲ２２ｂに接続されている。バス制
御２２ｆはまた、あるエレメント・プロセッサから別の
エレメント・プロセッサへのデータの操舵（ｓｔｅｅｒ
）を行うこともできる。

ＶＳＲ２２ｃはまた、アドレス制御２２ｈを介してバス
制御２２ｇに接続されている。アドレス制御２２ｂはＶ
ＳＲ２２ｃから受け取ったデータに対応するアドレスを
発生する６バス制御２２ｇはその発生されたアドレスを
、アドレス・バスを介してエレメント・プロセッサ２１
に送る。

Ｅ２．作用 動作においては、Ｉ　ＰＵ２４がＰＩＡ２２に、特定の
データをベクトル・レジスタＶＲＯ〜ＶＲ１５にロード
するように命令する。Ｉ　ＰＵ２４はＰＩＡ２２にＬＯ
ＡＤ命令を送る。このＬＯＡＤ命令はＶＩＲ２２ａに一
時的に格納される。ベクトル・レジスタ１２中にロード
すべきデータは記憶装置２６に存在する。ＰＩＡ２２が
ＬＯＡＤ命令を受け取ると、ＰＩＡ２２は記憶装置２６
から特定のデータを倹素し、そのデータをＶＤＲ２２ｂ
にロードする。

そのＬＯＡＤ命令が出される前に、Ｉ　ＰＵ２４は既に
アドレス制御情報をＶＳＲ２２ｃ中にロードしている。

その結果、アドレス制御２２ｈによって特定のアドレス
情報が発生される。このアドレス情報は、データがロー
ドされるべき選択されたエレメント・プロセッサ２１の
アドレスを含んでいる。このアドレス情報はまた、その
データが格納されるべき選択されたエレメント・プロセ
ッサ２１に関連するエレメント１３のアドレスをも含む
。ＬＯＡＤ命令は、Ｖ　Ｉ　Ｒ２２ａ中に格納されると
、ピコ制御記憶２２ｄによってデコートされる。そして
、ピコ制御記憶２２ｄ中に格納されたＬＯＡＤ情報に対
するコマンド情報が選択される。

アドレス制御２２ｈによって発生されたアドレス情報に
基づき、ＶＤＲ２２ｂ中に格納されたデータがバス制御
２２ｆ及び関連するデータ・バスを介して、選択された
プロセッサ２１中への記憶のために送られる。さらに、
アドレス制御２２ｈによって発生されたアドレス情報に
基づき、ピコ制御記ｔＱ　２２　ｄ中に記憶されたデコ
ードされたＬＯＡＤ命令によって選択されたコマンド情
報が、コマンド・レジスタ２２ｅと関連するコマンド・
バスを介して、選択されたプロセッサ２１に送られる。

この選択されたコマンド情報は１選択されたプロセッサ
２１中に格納されたデータをして、小さいレジスタ１２
ａのエレメント中にロードさせるゆ尚、このエレメント
は、アドレス制御２２ｈによって発生されたアドレス情
報によって識別されたものである。

例えば、ベクトル・レジスタＶＲＯ及びＶＲＩ５の各々
には１２８個のエレメントが格納されているものと仮定
しよう。尚、１つのエレメントは４バイトの２進ワード
を含んでいる。ざらに、ベクトル・レジスタＶＲＯ及び
ＶＲ１５中に格納されたベクトル上で次のベクトル算術
演算を実行することになっていると仮定しよう。

ＶＲＯ＋ＶＲ１５−＋ＶＲ１５ すると、ＩＰＵ２４はＰＩＡ２２にＡＤＤ演算を実行す
るように命令する。すなわち、この場合、ベクトル・レ
ジスタ１２ａ中に格納されたベクトルが、ベクトル・レ
ジスタＶＲ１５に格納されたベクトルに加算すべきであ
り、その結果が、ＶＲ１５のもとの内容の代わりにＶ　
Ｒ１５に格納されるべきであるという命令である。

ＩＰＵ２４は、ＰＩＡ２２にＡ、ＤＤ全命令送る。

このＡＤＤ命令は一時的にＶ　Ｉ　Ｒ２２ａに格納され
る。このＡＤＤ命令に基づき、記憶２２ｄ中に存在する
特定のコマンド情報が選択される。そのＡＤＤ命令がＰ
ＩＡによって受け取られると、ＩＰＵ２４は、記憶表Ｖ
ｉ２６から、ＡＤＤ演算を受ける小さいレジスタ１２ａ
中のエレメント１３のアドレスと、ＡＤＤ演算を実行す
ることになる選択されたプロセッサ２１のアドレスとを
あらわす特定のデータを検索する。その結果、アドレス
制御２２ｈによってアドレス情報が発生される。

このアドレス情報は、バス制御２２ｇ及び関連するアド
レス・バスを介して選択されたプロセッサ２１に送られ
る。このアドレス情報に基づき、ピコ制御記ｅ２２ｄか
ら選択されたコマンド情報が、選択されたプロセッサ２
１に、ベクトル・レジスタＶＲＯ及びＶＲ１５に対応す
る関連する小さいレジスタ１２ａの選択されたエレメン
ト１３を検索するように命令する。

エレメント１３が検索されると、選択されたコマンド情
報が選択されたプロセッサ２１にＡＤＤ命令を実行させ
る。例えば、ベクトル・レジスタＶＲＯ及びＶＲ１５に
格納されたベクトルに関連するエレメント０〜３が１番
号Ｏのエレメント・プロセッサ２１　（ＥＰＯ）によっ
て受け取られる。

ＥＰＯは、対応するニレメン１〜を加算して、選択され
たコマンド情報に基づき、ベクトル・レジスタＶＲ１５
の対応する位置に加算演算の結果を格納する。すなわち
、ベクトル・レジスタＶＲＯのエレメントＯがベクトル
・レジスタＶＲ１５のエレメントＯに加算され、その和
が今ベクトル・レジスタＶＲ１５のエレメント０位置に
格納されているのである。

ベクトル・レジスタＶＲＯ及びＶＲ１５のエレメント１
．２及び３も同様に加算され、その和はそれぞれ、ベク
トル・レジスタＶＲ１５のエレメント１．２及び３の位
置に格納される。ベクトル・レジスタＶＲＯ及びＶＲ１
５に関連するエレメント４，５．６及び７は同様にＥ、
Ｐｌにより処理され、これらのエレメント１３の処理は
、エレメントＯ１１，２及び３の処理と同時に実行され
る。

ベクトル・レジスタＶＲＯ及びＶＲ１５中に記憶されて
いるベクトルの残りのエレメント１３は。

それぞれ４個のニレメン］−１３中でエレメント・プロ
セッサ２〜３１によって同時に処理される。

その結果、ベクトル・レジスタＶＲＯ及びＶＲＩＳ中に
格納されたすべてのベクトル上で実行されるベクトル算
術演算は、ベクトルのわずか４個のエレメントを処理す
るのに要する時間内に完了される。

Ｅ３．制御ワード 第５図を参照すると、本発明に基づく制御ワード３０が
図示されている。この制御ワードは、ピコ制御記憶２２
ｄ（第４図）中に在駐する。制御ワード３０は３２ビツ
トであり、２つの部分に分割される。第１の部分は、符
号５４で示されておリ、オペレーション命令を含む。第
２の部分５６は制御及びタイミング情報を含む。

制御ワード３０において、ビット０〜３は、コマンド３
２を識別するために使用される。ビット４〜５は機能を
示す。ビット６〜７は、制御ワード３０中で使用される
コマンド３２に依存する結果３６ａまたは列３６ｂを示
す。ビット８〜１１は、データ・ソース（ＳＲＣ）３８
の識別子を示す。ビット１２〜１３は、インターフェー
ス・モード（ＩＭ）４０をあらわす。インターフェース
・モードは、単一プロセッサ（ｓｒ’）モード、回報通
信（ｂｒｏａｄｃａｓｔ　：　ＢＣ）モード、回報通信
自動（ＢＡ）モード、またはインタープロセッサ（ｒｐ
）モードなどのどれかである。単一プロセッサ・モード
は、１個のプロセッサが送られたコマンドに応答しその
コマンドを実行するシステムをあらわす。回報通信モー
ドにおいては、すべてのプロセッサが、１組の命令上で
動作するように指令される。回報通信自動モードは、す
べてのプロセッサが同一のオペレーション命令上で動作
するパイプライン技術の使用を要求する。すなわち、回
報通信（ＢＣ）モードと回報通信自動（Ｂ　Ａ）モード
の間の差異は、ＢＣモードが、一度にすべてのプロセッ
サの実行を要求するのに対し、ＢＡモードが、パイプラ
イン技術によって、すべてのプロセッサの多重的実行を
はかることにある。言いかえると、ＳＰモードは１つの
エレメント上で動作し、ＢＧモードはｎ　（ｎはプロセ
ッサの個数）個のエレメント上で動作し、ＢＡモードは
、バイブライン的なりＣ動作の列として働く。

ビット１４〜１５は、ＩＰＵ分岐条件４２ａをあられし
、ビット１４〜１６は、ビット０〜３に記述されたコマ
ンド３２に応じて１行４２　ｂ　？１−ｉｌ別するため
に使用することができる。こうして、制御ワード・コマ
ンド３２に応じて、ビット６〜７及びビット１４〜１６
は２とおりに解釈され、そのうちの一方では、それぞれ
列と行を識別する。

ビット１７はアドレス更新（ＡＵ）ビット４４である。

ビット１７及び１８は、ＰＩＡ２２中の内部制御のため
に使用される。

ビット１９〜２３は、プログラム可能マイクロワード・
サイクル時間４８をあらわす。これは。

エレメント・プロセッサ２１のアレイ（第３図）などの
所与の２次的あるいは周辺装置による特定のコマンドを
実行するために必要なサイクルの数をあらわす値である
。ビット１９〜２３に格納された値は通常プログラムに
よって予めロードされている。この値は、実行時間と実
行間遅延時間の和である。

ビット２４〜２８は、次のワード５ｏのアドレスをあら
わす。このため、ワードは順次的に実行される必要がな
い。ビット２９〜３１は、現在のコマンド３２の実行の
結果に基づく分岐条件５２をあらわす。

制御ワード３０のオペレーション命令部５４は任意のエ
レメント・プロセッサ２１（第３図）のうちの１つに送
られ、そのエレメント・プロセッサによって使用される
。アドレス更新ビット４４及び動作終了ビット４６をあ
らわすビット１７及び１８と、制御ワード３ｏの制御部
分５６の残りは、ＰＩＡ２２中に存在し、ＰＩＡ２２に
より使用される。

ピコ制御記憶２２ｄに接続されたカウンタ２２１は、制
御ワード３０中のサイクル４８の数をあらわす値を処理
する。動作において、制御ワード３０が実行されるとき
は、そのオペレーション命令部分５４が、コマンド・レ
ジスタ２２ｅ及び関連するコマンド・バスを介してエレ
メント・プロセッサ２１に転送され、それと同時に、制
御及びタイミング部分５６がＰＩＡ２２内で使用される
。

特に、ピコ制御記憶２２ｄがビット１９〜２３内に格納
されているサイクルの数の値を、ＴＩＳ線上でカウンタ
２２１゛に転送する。一方、カウンタ２２ｉは、この技
術分野で知られているように。

ロードされた値４８で始まるデクリメント動作を開始す
る。そして、カウンタ２２ｉがゼロまでデクリメントす
ると、カウンタ２２ｉは、デクリメント動作終了信号を
発生し、その信号をＥＯ３線上でピコ制御記憶２２ｄに
送る。これでピコ制御記憶２２ｄは次の制御ワード３０
の実行を開始する状態となる。

このように、制御ワード３０中に予めプログラムされ記
憶された値４８によってあられされる予定の時間間隔が
経過したときにのみ、そのアドレス５０がやはり制御ワ
ード３０中に格納されている次のワードが実行を開始す
る。この次の実行は、制御ワード３０のオペレーション
命令部分５４を、コマンド・レジスタ２２ｅ及び関連す
るコマンド・バスを介して特定のエレメント・プロセッ
サ２１に転送することによって開始される。別の時間間
隔をあらわすこの新しい値４８は、カウンタの値がゼロ
になった時に同時的なデクリメント動作が終了するよう
に、ＴＩＳ線上でカウンタ２２ｉに転送される。カウン
タ２２ｉは次にデクリメント動作終了信号を発生して、
その信号をＥＯ８線上でピコ制御記憶２２ｄに送る。

制御ワード３０中の値４８がプログラマによって慎重に
計算されているなら、制御ワード３０のオペレーション
命令部分５６の実行が完了した時点またはその直後にカ
ウンタ２２ｉがゼロに達しＥＯ８線上にデクリメント動
作終了信号を発生する。

Ｆ０発明の詳細 な説明したように、この発明によれば、マイクロワード
・レベルで個々の動作のサイクル時間が制御されるので
、システム全体の効率が改善されるという効果が得られ
る。

【図面の簡単な説明】

第１図は、ベクトル・プロセッサの既要ブロック図。 第２図は、並列ベクトル・プロセッサの概要ブロック図
、 第３図は、エレメント・プロセッサに対するプロセッサ
・インターフェース・アダプタ（ＰＩＡ）の接続を示す
図。 第４図は、プロセッサ・インターフェースの詳細な構成
を示すブロック図、 第５図は、本発明の制御ワードを示す図である。 ２２ｉ・・・・カウンタ、３０・・・・制御ワード。 才　１　口 ２１．イフ・ライン・＾く７トル°フ５七・、プ苫亡・
蔦

Claims (2)

【特許請求の範囲】
1. （１）固定クロックレート・コンピュータ・システムに
   おける動作を改善する方法において、 （ａ）オペレーション命令を含む制御部分と、実行時間
   と実行間遅延時間の和をあらわす値を含むプログラム可
   能タイミング部分をもつ制御ワードを用意する段階と、 （ｂ）上記実行時間と実行間遅延時間の和をあらわす値
   を受け取るために、上記制御ワードに、受け取つた値を
   デクリメントしそのデクリメント動作の終了をあらわす
   信号を発生し得るカウント手段を接続する段階と、 （ｃ）上記制御ワード中の制御部分のオペレーション命
   令を実行することと、上記デクリメント動作の終了をあ
   らわす信号を上記カウント手段から受け取つたときに次
   の命令が実行されるように上記値を処理することをほぼ
   同時に行う段階、 とを有するコンピュータの動作改善方法。
2. （２）上記カウント手段中の上記値がゼロでない整数か
   らゼロまでデクリメントされ、上記カウント手段は上記
   デクリメント動作の終了をあらわす信号を上記値がゼロ
   であるとき発生する特許請求の範囲第（１）項に記載の
   方法。