DE69930186T2

DE69930186T2 - Verzögerungsverriegelungsschleifennachführung für Direktsequenzspreizspektrumsignale

Info

Publication number: DE69930186T2
Application number: DE1999630186
Authority: DE
Inventors: c/o NEC Corporation Gen Motoyoshi
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-09-08
Filing date: 1999-09-07
Publication date: 2006-11-23
Anticipated expiration: 2019-09-08
Also published as: US6683929B1; JP3092598B2; EP0986185B1; BR9907465A; KR20000022965A; JP2000091950A; CN1248111A; DE69930186D1; EP0986185A3; CN1129259C; EP0986185A2; KR100307007B1

Description

Die vorliegende Erfindung betrifft ein Mobilkommunikationsgerät zur Verwendung in einer Spektrumspreizkommunikation eines Codemultiplex-Vielfachzugriff- (CDMR) Systems.
Im allgemeinen muss der Gleichlauffehler (Nachführungsfehler – Tracking Error) zwischen einem Empfangssignal und einem Referenzsignal in einem Mobilkommunikationsgerät eines CDMA-Systems vermindert werden. Das Mobilkommunikationsgerät weist eine synchrone Nachregelungs- bzw. Nachführungsschaltung zum Ausführen einer synchronen Nachregelung zwischen dem Empfangssignal und dem Referenzsignal auf. Als synchrone Nachregelungsschaltung kann eine DLL- (Delay Locked Loop; Schleife mit Verzögerungsverriegelung bzw. -sperre) Schaltung verwendet werden. Eine herkömmliche DLL-Schaltung weist einen ersten Erzeugungsabschnitt zum Erzeugen eines frühen Signals und eines ersten späten Signals auf und wird als erste herkömmliche DLL-Schaltung bezeichnet. Das erste späte Signal ist bezüglich des frühen Signals um eine Chipdauer phasenverzögert. Durch die erste herkömmliche DLL-Schaltung wird der Gleichlauffehler zwischen dem Empfangssignal und dem Referenzsignal gemäß dem frühen Signal und dem ersten späten Signal vermindert, wie später beschrieben wird.
Außerdem weist eine herkömmliche DLL-Schaltung einen zweiten Erzeugungsabschnitt zum Erzeugen des frühen Signals und eines zweiten späten Signals auf und wird als zweite herkömmliche DLL-Schaltung bezeichnet. Das zweite späte Signal ist bezüglich des frühen Signals um zwei Chipdauern pha senverzögert. Durch die zweite herkömmliche DLL-Schaltung wird der Gleichlauffehler zwischen dem Empfangssignal und dem Referenzsignal gemäß dem frühen Signal und dem zweiten späten Signal vermindert, wie später beschrieben wird.
In der ersten herkömmlichen DLL-Schaltung ist ein Nachsynchronisationsbereich schmal, obwohl der Gleichlauffehler klein ist. Es ist schwierig, den Nachsynchronisationsbereich in der ersten herkömmlichen DLL-Schaltung breit zu machen. Dadurch tritt in der ersten herkömmlichen DLL-Schaltung häufig ein ausgerasteter Zustand (pull-out) auf.
In der zweiten herkömmlichen DLL-Schaltung ist der Gleichlauffehler groß, obwohl der Nachsynchronisationsbereich breit ist. Es ist schwierig, den Gleichlauffehler in der zweiten herkömmlichen DLL-Schaltung klein zu machen. Daher ist es schwierig, in der zweiten herkömmlichen DLL-Schaltung eine geeignete Gleichlaufgenauigkeit zu erhalten.
Eine modifizierte DLL-Schaltung mit erweitertem Nachsynchronisationsbereich ist in "Extended Tracking Range Delay-Locked-Loop", Wilde A., Communications-Gateway to Globalisation, Proceedings of the Conference on Communications, Seattle, 18.–22. Juni 1995, Proceedings of the Conference on Communications (ICC), New York, IEEE, US, Vol. 2, Seiten 1051–1054 beschrieben.
Es ist Aufgabe der vorliegenden Erfindung, ein Mobilkommunikationsgerät mit einer hohen Gleichlaufgenauigkeit und einem breiten Nachsynchronisationsbereich bereitzustellen.
Weitere Aufgaben der vorliegenden Erfindung werden im Verlauf der Beschreibung deutlich.
Durch Beschreiben der Aufgabe der Erfindung ist verständlich, dass ein Mobilkommunikationsgerät eine DLL-Schaltung zum Ausführen einer Gleichlaufsynchronisation für ein Empfangssignals aufweist. Das Empfangssignal kann ein Spreizspektrum(Spread Spectrum)signal sein.
Erfindungsgemäß weist die DLL-Schaltung die in Patentanspruch 1 definierten Merkmale auf.
Kurze Beschreibung der Zeichnungen
1 zeigt ein Blockdiagramm einer in einem herkömmlichen Mobilkommunikationsgerät angeordneten DLL-Schaltung;
2 zeigt einen Graphen zum Darstellen von Verzögerungsunterscheidungskennlinien eines herkömmlichen Mobilkommunikationsgeräts;
3 zeigt ein Blockdiagramm einer DLL-Schaltung in einer bevorzugten Ausführungsform eines erfindungsgemäßen Mobilkommunikationsgeräts;
4 zeigt ein Blockdiagramm einer in 3 dargestellten Auswahlschaltung; und
5 zeigt einen Graphen zum Darstellen einer Verzögerungsunterscheidungskennlinie der Auswahlschaltung in 4.
Beschreibung der bevorzugten Ausführungsform
Nachstehend wird zum besseren Verständnis der vorliegenden Erfindung zunächst unter Bezug auf 1 ein herkömmliches Mobilkommunikationsgerät beschrieben. Das herkömmliche Mobilkommunikationsgerät weist eine in 1 dargestellte DLL-Schaltung auf. Die DLL-Schaltung weist einen ersten und einen zweiten Multiplizierer 9a und 9b, ein erstes und ein zweites Bandpaßfilter 7a und 7b, einen ersten und einen zweiten Hüllkurvendetektor 8a und 8b, einen Subtrahierer 14a, ein Schleifenfilter 12a, einen spannungsgesteuerten Taktgenerator (VCC) 13 und einen N-stufigen PN-Codegenerator 11 auf, wobei N eine positive ganze Zahl darstellt, die größer ist als zwei. Der VCC 13 kann einen span nungsgesteuerten Oszillator und einen Taktgenerator aufweisen.
Der dargestellten DLL-Schaltung wird ein Empfangssignal zugeführt, das ein Spreizspektrumsignal darstellt. Das Empfangssignal wird dem ersten und dem zweiten Multiplizierer 9a und 9b zugeführt. Dem ersten und dem zweiten Multiplizierer 9a und 9b werden ein Signal der N-ten Stufe bzw. ein Signal der (N-1)-ten Stufe zugeführt. Im dargestellten Beispiel sind der erste und der zweite Multiplizierer 9a und 9b mit der N-ten Stufe bzw. mit der (N-1)-ten Stufe des N-stufigen PN-Codegenerators 11 verbunden. Das Signal der N-ten Stufe und das Signal der (N-1)-ten Stufe können als frühes Signal bzw. als erstes spätes Signal bezeichnet werden. Der erste Multiplizierer 9a multipliziert das Empfangssignal mit dem frühen Signal, um ein erstes multipliziertes Signal zu erzeugen. Insbesondere führt der erste Multiplizierer 9a eine inverse oder Entspreizungsverarbeitung aus, um das erste multiplizierte Signal zu erzeugen. Ähnlicherweise multipliziert der zweite Multiplizierer 9b das Empfangssignal mit dem ersten späten Signal, um ein zweites multipliziertes Signal zu erzeugen.
Das erste und das zweite multiplizierte Signal werden über das erste und das zweite Bandpaßfilter 7a und 7b dem ersten und dem zweiten Hüllkurvendetektor 8a bzw. 8b zugeführt, um ein erstes und ein zweites spätes Korrelatorausgangssignal zu erhalten. Das erste und das zweite späte Korrelatorausgangssignal werden einem Subtrahierer 14a zugeführt. Der Subtrahierer 14a subtrahiert das zweite späte Korrelatorausgangssignal vom ersten späten Korrelatorausgangssignal, um ein Differenzsignal zu erzeugen, das dem VCC 13a über das Schleifenfilter 12a als Gleichlauffehlersignal zugeführt wird.
Der VCC 13, dem das Gleichlauffehlersignal zugeführt wird, erzeugt ein Taktsignal, um das Taktsignal dem N-stufigen PN-Codegenerator 11 zuzuführen. Der N-stufige PN-Codegenerator 11 weist erste bis N-te Stufen auf, von denen erste bis N-te PN-Codesignale ausgegeben werden. Die ersten bis N-ten PN-Codesignale haben voneinander verschiedene erste bis N-te Phasen. Insbesondere prägt der N-stufige PN-Codegenerator 11 einem jeder Stufe zugeführten Signal eine vorgegebene Verzögerung auf, um erste bis N-te PN-Codesignale mit ersten bis N-ten Phasen zu erhalten.
Wie vorstehend beschrieben wurde, können das N-te und das (N-1)-te PN-Codesignal als das frühe Signal bzw. das erste späte Signal bezeichnet werden. Der erste und der zweite Multiplizierer 9a und 9b sind mit der N-ten bzw. der (N-1)-ten Stufe des N-stufigen PN-Codegenerators 11 verbunden.
Der zweite Multiplizierer 9b kann anstatt mit der (N-1)-ten Stufe mit der (N-2)-ten Stufe verbunden sein. Dem zweiten Multiplizierer 9b kann also anstatt des ersten späten Signals das (N-2)-te PN-Codesignal zugeführt werden. Das (N-2)-te PN-Codesignal kann als ein zweites spätes Signal bezeichnet werden.
Das erste späte Signal kann im übrigen als 1Δ-verzögertes PN-Codesignal bezeichnet werden, das bezüglich des frühen Signals um eine Chipdauer phasenverzögert ist. Das zweite späte Signal kann als 2Δ-verzögertes PN-Codesignal bezeichnet werden, das bezüglich des frühen Signals um zwei Chipdauern phasenverzögert ist.
In 2 wird vorausgesetzt, dass die herkömmliche DLL-Schaltung als erste herkömmliche DLL-Schaltung bezeichnet wird, wenn dem zweiten Multiplizierer das erste späte Signal zugeführt wird. Außerdem wird vorausgesetzt, dass die herkömmliche DLL-Schaltung als zweite herkömmliche DLL- Schaltung bezeichnet wird, wenn dem zweiten Multiplizierer 9b das zweite späte Signal zugeführt wird.
In 2 entspricht die Verzögerungsunterscheidungskennlinie 18 der ersten herkömmlichen DLL-Schaltung. Eine Verzögerungsunterscheidungskennlinie 19 entspricht der zweiten herkömmlichen DLL-Schaltung. Weil die Steigung der Verzögerungskennlinie 18 groß ist, kann der Gleichlauffehler reduziert werden. Weil der Bereich einer geschätzten Phasendifferenz in der Verzögerungsunterscheidungskennlinie 19 breit ist, tritt kaum ein ausgerasteter Zustand auf.
In der ersten herkömmlichen DLL-Schaltung ist ein Nachsynchronisationsbereich schmal, obwohl der Gleichlauffehler klein ist. Es ist schwierig, den Nachsynchronisationsbereich in der ersten herkömmlichen DLL-Schaltung breit zu machen. Dadurch tritt in der ersten herkömmlichen DLL-Schaltung häufig ein ausgerasteter Zustand auf.
In der zweiten herkömmlichen DLL-Schaltung ist der Gleichlauffehler groß, obwohl der Nachsynchronisationsbereich breit ist. Es ist schwierig, den Gleichlauffehler in der zweiten herkömmlichen DLL-Schaltung klein zu machen. Dadurch ist es schwierig, eine geeignete Gleichlaufgenauigkeit zu erhalten.
Nachstehend wird unter Bezug auf 3 eine bevorzugte Ausführungsform eines erfindungsgemäßen Mobilkommunikationsgeräts beschrieben. Das Mobilkommunikationsgerät weist eine in 3 dargestellte DLL-Schaltung auf. Die in 3 dargestellte DLL-Schaltung unterscheidet sich hinsichtlich der Struktur von der in 1 dargestellten DLL-Schaltung. Die DLL-Schaltung weist ähnliche Teile und Komponenten auf, die durch ähnliche Bezugszeichen bezeichnet sind und mit gleich bezeichneten Signalen betrieben werden. Die DLL-Schaltung weist ferner einen dritten Multiplizierer 9c, ein drittes Bandpaßfilter 7c, einen dritten Hüllkurvendetektor 8c und eine Auswahlschaltung 5 auf.
Obwohl die ersten bis dritten Multiplizierer 9a bis 9c in 3 mit den N-ten bis (N-2)-ten Stufen des N-stufigen PN-Codegenerators 11 verbunden sind, können die ersten bis dritten Multiplizierer 9a bis 9c auch mit k-ten bis (k-2)-ten Stufen des N-stufigen PN-Codegenerators 11 verbunden sein, wobei k eine Variable zwischen und einschließlich N und 3 ist.
Dem dritten Multiplizierer 9c werden das Empfangssignal und das zweite späte Signal zugeführt, und der Multiplizierer multipliziert das Empfangssignal mit dem zweiten späten Signal, um ein drittes multipliziertes Signal zu erzeugen. Das dritte multiplizierte Signal wird über das dritte Bandpaßfilter 7c dem dritten Hüllkurvendetektor 8c zugeführt, um ein drittes spätes Korrelatorausgangssignal zu erhalten. Wie in Verbindung mit 1 beschrieben wurde, erzeugen der erste und der zweite Hüllkurvendetektor 8a und 8b das erste und das zweite späte Korrelatorausgangssignal. Die ersten bis dritten späten Korrelatorausgangssignale werden der Auswahlschaltung 5 zugeführt.
Gemäß 4 weist die Auswahlschaltung 5 einen ersten und einen zweiten Subtrahierer 14b und 14c, eine Phasenschätzeinrichtung 16 und eine Auswahleinrichtung oder einen Selektor 17 auf. Das erste späte Korrelatorausgangssignal wird dem ersten und dem zweiten Subtrahierer 14b bzw. 14c zugeführt. Das zweite späte Korrelatorausgangssignal wird dem ersten Subtrahierer 14b und der Auswahleinrichtung 17 zugeführt. Das dritte Korrelatorausgangssignal wird dem zweiten Subtrahierer 14c und der Auswahleinrichtung 17 zugeführt.
Der erste Subtrahierer 14b berechnet eine Differenz zwischen dem ersten späten Korrelatorausgangssignal und dem zweiten späten Korrelatorausgangssignal, um ein erstes Differenzsignal zu erzeugen. Ähnlicherweise berechnet der zweite Subtrahierer 14c eine Differenz zwischen dem ersten späten Korrelatorausgangssignal und dem dritten späten Korrelatorausgangssignal, um ein zweites Differenzsignal zu erzeugen. Das erste und das zweite Differenzsignal werden der Phasenschätzeinrichtung 16 zugeführt. Die Phasenschätzeinrichtung 16 erzeugt auf der Basis des ersten und des zweiten Differenzsignals ein Phasenschätzergebnissignal.
Gemäß 4 und zusätzlich 5 erzeugt die Phasenschätzeinrichtung 16 ein erstes Phasenschätzsignal als Phasenschätzergebnissignal, wenn |τ| ≤ (Tc/2) ist, wobei τ eine geschätzte Phasendifferenz und Tc eine Chipdauer bezeichnen.
Wenn (Tc/2) < |τ| < 2Tc ist, erzeugt die Phasenschätzeinrichtung 16 ein zweites Phasenschätzsignal als das Phasenschätzergebnissignal. In Antwort auf das erste Phasenschätzsignal wählt die Auswahleinrichtung das zweite späte Korrelatorausgangssignal als ausgewähltes spätes Korrelatorausgangssignal aus. In Antwort auf das zweite Phasenschätzsignal wählt die Auswahleinrichtung das dritte späte Korrelatorausgangssignal als das ausgewählte späte Korrelatorausgangssignal aus. Das zweite späte Korrelatorausgangssignal wird dem Substrahierer 14a zugeführt, wie in Verbindung mit 1 beschrieben wurde. Der Subtrahierer 14a erzeugt das Gleichlauffehlersignal gemäß dem ersten und dem zweiten ausgewählten späten Korrelatorausgangssignal.
Wenn dem VCC 13 das Gleichlauffehlersignal zugeführt wird, erzeugt er das Taktsignal, um das Taktsignal dem N-stufigen PN-Codegenerator 11 zuzuführen. Der N-stufige PN-Codegenerator 11 führt das frühe Signal dem ersten Multiplizierer 9a zu. Der N-stufige PN-Codegenerator 11 führt außerdem das erste und das zweite späte Signal dem zweiten und dem dritten Multiplizierer 9b bzw. 9c zu.
Wie anhand der vorstehenden Beschreibung ersichtlich ist, schätzt die Phasenschätzeinrichtung 16 die Gleichlaufphase als geschätzte Gleichlaufphase gemäß dem ersten und dem zweiten Phasendifferenzsignal. Die Auswahleinrichtung 17 wählt ein ausgewähltes unter dem zweiten und dem dritten späten Korrelatorausgangssignal als das ausgewählte Korrelatorausgangssignal auf der Basis der geschätzten Gleichlaufphase aus. Dadurch führt die DLL-Schaltung eine Synchronisation zum Vermeiden von Rauschen präzise aus.

Claims

Mobilkommunikationsgerät mit einer DLL-Schaltung (1) zum Ausführen einer Gleichlaufsynchronisation für ein Empfangssignal (2), wobei das Empfangssignal ein Spreizspektrumsignal ist, und wobei die DLL-Schaltung aufweist: eine Erzeugungseinrichtung (11) zum Erzeugen eines frühen Signals und eines ersten und eines zweiten späten Signals, deren Phasen bezüglich der Phase des frühen Signals verzögert und voneinander verschieden sind; eine Multipliziereinrichtung (9a, 9b, 9c) zum Multiplizieren des Empfangssignals mit dem frühen Signal und mit dem ersten und dem zweiten späten Signal zum Erzeugen erster bis dritter multiplizierter Signale; eine Filtereinrichtung (7a, 7b, 7c) zum Filtern der ersten bis dritten multiplizierten Signale in erste bis dritte gefilterte Signale; eine Erfassungseinrichtung (8a, 8b, 8c) zum Erfassen einer Leistung jedes der ersten bis dritten gefilterten Signale zum Erzeugen erster bis dritter später Korrelatorausgangssignale; eine Erzeugungseinrichtung (5, 14a) zum Erzeugen eines Gleichlauffehlersignals gemäß dem ersten bis dritten multiplizierten Signal; und eine Zufuhreinrichtung (12a, 13) zum Zuführen eines Taktsignals zur Erzeugungseinrichtung (11) auf der Basis des Gleichlauffehlersignals, um zu veranlassen, dass die Erzeugungseinrichtung das frühe Signal und das erste und das zweite späte Signal erzeugt; dadurch gekennzeichnet, dass die Erzeugungseinrichtung aufweist: eine Auswahleinrichtung (5) mit: einer Schätzeinrichtung (16) zum Abschätzen eines Phasenschätzsignals (12b) gemäß dem ersten bis dritten späten Korrelatorausgangssignal (3a, 3b, 3c); und einem Selektor (17) zum Auswählen des zweiten oder des dritten späten Korrelatorausgangssignals (3b, 3c) als das ausgewählte späte Korrelatorausgangssignal (6a) auf der Basis des Phasenschätzsignals; wobei die Erzeugungseinrichtung ferner aufweist: einen Subtrahierer (14a) zum Subtrahieren des ausgewählten späten Korrelatorausgangssignals vom ersten späten Korrelatorausgangssignal, um das Gleichlauffehlersignal zu erzeugen.
Mobilkommunikationsgerät nach Anspruch 1, wobei die Auswahleinrichtung ferner aufweist: eine erste Subtrahiereinrichtung (14b) zum Subtrahieren des zweiten späten Korrelatorausgangssignals vom ersten späten Korrelatorausgangssignal zum Erzeugen eines ersten Subtraktionssignals (15a); und eine zweite Subtrahiereinrichtung (14c) zum Subtrahieren des dritten späten Korrelatorausgangssignals vom ersten späten Korrelatorausgangssignal zum Erzeugen eines zweiten Subtraktionssignals (15b); wobei die Schätzeinrichtung (16) das Phasenschätzsignal gemäß dem ersten und dem zweiten Subtraktionssignal abschätzt.
Verfahren zum Verwenden eines Mobilkommunikationsgeräts nach Anspruch 1 oder 2 zum Ausführen einer Gleichlaufsynchronisation für ein Empfangssignal (2), wobei das Empfangssignal ein Spreizspektrumsignal ist, wobei das Verfahren die Schritte aufweist: Erzeugen eines frühen Signals und eines ersten und eines zweiten späten Signals, deren Phasen bezüglich der Phase des frühen Signals verzögert und voneinander verschieden sind; Multiplizieren des Empfangssignals mit dem frühen Signal und mit dem ersten und dem zweiten späten Signal zum Erzeugen erster bis dritter multiplizierter Signale; Filtern der ersten bis dritten multiplizierten Signale in erste bis dritte gefilterte Signale; Erfassen einer Leistung jedes der ersten bis dritten gefilterten Signale zum Erzeugen erster bis dritter später Korrelatorausgangssignale; Erzeugen eines Gleichlauffehlersignals gemäß dem ersten bis dritten multiplizierten Signal; und Zuführen eines Taktsignals auf der Basis des Gleichlauffehlersignals zum Erzeugen des frühen Signals und des ersten und des zweiten späten Signals; gekennzeichnet durch: Abschätzen eines Phasenschätzsignals (12b) gemäß dem ersten bis dritten späten Korrelatorausgangssignal (3a, 3b, 3c); Auswählen des zweiten oder des dritten späten Korrelatorausgangssignals (3b, 3c) als das ausgewählte späte Korrelatorausgangssignal (6a) auf der Basis des Phasenschätzsignals; und Subtrahieren des ausgewählten späten Korrelatorausgangssignals vom ersten späten Korrelatorausgangssignal zum Erzeugen des Gleichlauffehlersignals.