JPH05344092A - 受信装置 - Google Patents
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- JPH05344092A JPH05344092A JP4147526A JP14752692A JPH05344092A JP H05344092 A JPH05344092 A JP H05344092A JP 4147526 A JP4147526 A JP 4147526A JP 14752692 A JP14752692 A JP 14752692A JP H05344092 A JPH05344092 A JP H05344092A
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Abstract
(57)【要約】
【構成】 スペクトラム拡散変調信号が端子１１を介し
てＤＬＬ（ディレイロックループ）回路１０に供給さ
れ、ＰＮ（疑似雑音）符号系列により逆拡散（相関）処
理が施され、加算器１３にてデータの１ビット当たりの
チップ数分だけ加算されて、量子化器１５及び信号強度
検出回路１６に送られる。量子化器１５は、信号強度検
出回路１６からの出力に応じて量子化ステップが制御さ
れ、信号強度が小さいときには量子化ステップを小さく
保つ。量子化器１５からの出力を復調部１７に送ってベ
ースバンド復調し、データを得る。 【効果】 信号強度が小さく（弱く）ても、周波数成分
の欠落を防止し、復調部のロックをし易くできる。
てＤＬＬ（ディレイロックループ）回路１０に供給さ
れ、ＰＮ（疑似雑音）符号系列により逆拡散（相関）処
理が施され、加算器１３にてデータの１ビット当たりの
チップ数分だけ加算されて、量子化器１５及び信号強度
検出回路１６に送られる。量子化器１５は、信号強度検
出回路１６からの出力に応じて量子化ステップが制御さ
れ、信号強度が小さいときには量子化ステップを小さく
保つ。量子化器１５からの出力を復調部１７に送ってベ
ースバンド復調し、データを得る。 【効果】 信号強度が小さく（弱く）ても、周波数成分
の欠落を防止し、復調部のロックをし易くできる。
Description
【０００１】
【産業上の利用分野】本発明は、いわゆるスペクトラム
拡散通信方式の信号を受信するための受信装置に関す
る。
拡散通信方式の信号を受信するための受信装置に関す
る。
【０００２】
【従来の技術】いわゆるスペクトラム拡散通信方式にお
いては、送信側で搬送波がＰＮ（疑似雑音）符号系列に
より変調（拡散）され、受信側で送信側と同一構造の符
号発生器により発生するＰＮ符号による相関（逆拡散）
過程を経た後、ベースバンド復調されてデータが得られ
るようになっている。この受信側で逆拡散を行うための
方法の一例として、ＤＬＬ（ディレイロックループ）回
路を用いる方法が知られている。
いては、送信側で搬送波がＰＮ（疑似雑音）符号系列に
より変調（拡散）され、受信側で送信側と同一構造の符
号発生器により発生するＰＮ符号による相関（逆拡散）
過程を経た後、ベースバンド復調されてデータが得られ
るようになっている。この受信側で逆拡散を行うための
方法の一例として、ＤＬＬ（ディレイロックループ）回
路を用いる方法が知られている。
【０００３】上記ＰＮ符号系列の１ビットを１チップと
称し、データの１ビットに対して複数チップが対応す
る。一般にスペクトラム拡散通信システムによってデー
タ伝送速度が決められているので、その伝送速度によっ
てデータの１ビット当たりに送られるＰＮ符号系列のチ
ップ数が決まることになる。チップの伝送速度（チップ
レート）をＲc （チップ／秒）、データの伝送速度（デ
ータレート）をＲb （ビット／秒）とすると、データの
１ビット当たりのチップ数Ｋc は、 Ｋc ＝Ｒc ／Ｒb ・・・（１） となる。
称し、データの１ビットに対して複数チップが対応す
る。一般にスペクトラム拡散通信システムによってデー
タ伝送速度が決められているので、その伝送速度によっ
てデータの１ビット当たりに送られるＰＮ符号系列のチ
ップ数が決まることになる。チップの伝送速度（チップ
レート）をＲc （チップ／秒）、データの伝送速度（デ
ータレート）をＲb （ビット／秒）とすると、データの
１ビット当たりのチップ数Ｋc は、 Ｋc ＝Ｒc ／Ｒb ・・・（１） となる。
【０００４】ディジタル型ＤＬＬの場合、入力される信
号は、Ａ／Ｄ変換器を通ったｎ値軟判別データである。
例えば８値軟判定の場合、Ａ／Ｄ変換器からの軟判定デ
ータには、7,5,3,1,-1,-3,-5,-7 のように数値が割り当
てられている。このデータを受け取ったディジタル型Ｄ
ＬＬは、上記ＰＮ符号系列により逆拡散を行い、逆拡散
し終えた後のチップ単位の情報を上記（１）式のチップ
数Ｋc の分だけ加算することにより、データのビット単
位の情報に変換して、次のディジタル型復調部にデータ
を渡すわけである。
号は、Ａ／Ｄ変換器を通ったｎ値軟判別データである。
例えば８値軟判定の場合、Ａ／Ｄ変換器からの軟判定デ
ータには、7,5,3,1,-1,-3,-5,-7 のように数値が割り当
てられている。このデータを受け取ったディジタル型Ｄ
ＬＬは、上記ＰＮ符号系列により逆拡散を行い、逆拡散
し終えた後のチップ単位の情報を上記（１）式のチップ
数Ｋc の分だけ加算することにより、データのビット単
位の情報に変換して、次のディジタル型復調部にデータ
を渡すわけである。
【０００５】例えば、上記チップレートＲc を８Ｍbps
、上記データレートＲb を１２５Ｋbps とすると、上
記（１）式より、データの１ビット当たりのチップ数Ｋ
c は、６４になる。逆拡散後のデータが、上記８値軟判
定により全て７とされている場合には、この７を６４回
加算して、６４×７＝４４８、すなわち１ビットのデー
タとして４４８の値を復調部に送るわけである。また、
同じチップレートでデータレートを６２．５Ｋbps とし
た場合には、８値軟判定結果が全て７のときには１２８
×７＝８９６を１ビットのデータとすることになる。
、上記データレートＲb を１２５Ｋbps とすると、上
記（１）式より、データの１ビット当たりのチップ数Ｋ
c は、６４になる。逆拡散後のデータが、上記８値軟判
定により全て７とされている場合には、この７を６４回
加算して、６４×７＝４４８、すなわち１ビットのデー
タとして４４８の値を復調部に送るわけである。また、
同じチップレートでデータレートを６２．５Ｋbps とし
た場合には、８値軟判定結果が全て７のときには１２８
×７＝８９６を１ビットのデータとすることになる。
【０００６】ここで、上述のような方式において、デー
タレート（データ伝送速度）が遅くなると、すなわちデ
ータの１ビット当たりのチップ数Ｋc が増えると、ＤＬ
Ｌ内部での加算回数が増えるため、全てのデータを表現
するためのビット数が増えることになる。上述した具体
例では、データレートが１２５Ｋbps のときＤＬＬの出
力データが-448〜+448の値を取り得るので、これを２進
数表現するビット数には１０ビットが必要になり、上記
６２．５Ｋbps のときには１１ビットが必要になる。
タレート（データ伝送速度）が遅くなると、すなわちデ
ータの１ビット当たりのチップ数Ｋc が増えると、ＤＬ
Ｌ内部での加算回数が増えるため、全てのデータを表現
するためのビット数が増えることになる。上述した具体
例では、データレートが１２５Ｋbps のときＤＬＬの出
力データが-448〜+448の値を取り得るので、これを２進
数表現するビット数には１０ビットが必要になり、上記
６２．５Ｋbps のときには１１ビットが必要になる。
【０００７】これに対して、このデータが入力されるデ
ィジタル型復調部は、所定のビット数の入力に対して所
定の特性が出るように設計されているのが普通であるた
め、ＤＬＬからのデータのビット数を復調部の入力前に
上記所定のビット数に再量子化（ビット数制御）する必
要がある。この再量子化の方法の一つに、下位ビットを
省略する（丸める、切り捨てる）方法がある。具体的に
は、復調部が９ビットのデータ入力用に設計されている
ものとし、上記データレートが１２５Ｋbps でＤＬＬ出
力データが１０ビット表現の場合には、下位１ビットを
省略すること、すなわち２で割ることにより、１０ビッ
トを９ビットに変換（再量子化）する。データレートが
上記６２．５Ｋbps で１１ビット出力のときには、下位
２ビットを省略する（４で割る）ことにより、９ビット
に変換する。
ィジタル型復調部は、所定のビット数の入力に対して所
定の特性が出るように設計されているのが普通であるた
め、ＤＬＬからのデータのビット数を復調部の入力前に
上記所定のビット数に再量子化（ビット数制御）する必
要がある。この再量子化の方法の一つに、下位ビットを
省略する（丸める、切り捨てる）方法がある。具体的に
は、復調部が９ビットのデータ入力用に設計されている
ものとし、上記データレートが１２５Ｋbps でＤＬＬ出
力データが１０ビット表現の場合には、下位１ビットを
省略すること、すなわち２で割ることにより、１０ビッ
トを９ビットに変換（再量子化）する。データレートが
上記６２．５Ｋbps で１１ビット出力のときには、下位
２ビットを省略する（４で割る）ことにより、９ビット
に変換する。
【０００８】
【発明が解決しようとする課題】ところが、この方法に
おいては、信号強度が強い場合には、ＤＬＬ出力データ
には通信信号の周波数成分が充分に残っているので問題
なく復調できるが、信号強度が弱くなると、下位ビット
の省略が大きく影響し、周波数成分の欠落が激しくなる
という問題がある。これは、復調部内でＡＧＣ（自動利
得制御）を働かせても、既に周波数成分が欠落したデー
タを増幅するのみであるので、殆ど効果がない。
おいては、信号強度が強い場合には、ＤＬＬ出力データ
には通信信号の周波数成分が充分に残っているので問題
なく復調できるが、信号強度が弱くなると、下位ビット
の省略が大きく影響し、周波数成分の欠落が激しくなる
という問題がある。これは、復調部内でＡＧＣ（自動利
得制御）を働かせても、既に周波数成分が欠落したデー
タを増幅するのみであるので、殆ど効果がない。
【０００９】これを図面とともに説明すると、次のよう
になる。すなわち、図４のＡ、Ｂ及び図５のＡ、Ｂは、
上述したように、Ａ／Ｄ変換器の軟判定を８値の7,5,3,
1,-1,-3,-5,-7 とし、データレート（伝送速度）Ｒb を
６２．５Ｋbps として１１ビット表現のＤＬＬ出力デー
タを得るようにし、９ビット入力用に設計されたディジ
タル型復調部を用いる場合を示すデータ分布図である。
ここで、図４は信号強度が強いときに、また図５は信号
強度が弱いときにそれぞれ対応し、これらの各図におい
て、１１ビットのＤＬＬ出力データの分布をＡに、また
下位２ビットが省略されることにより９ビットに変換
（再量子化）されて復調部に入力されるデータの分布を
Ｂにそれぞれ示している。
になる。すなわち、図４のＡ、Ｂ及び図５のＡ、Ｂは、
上述したように、Ａ／Ｄ変換器の軟判定を８値の7,5,3,
1,-1,-3,-5,-7 とし、データレート（伝送速度）Ｒb を
６２．５Ｋbps として１１ビット表現のＤＬＬ出力デー
タを得るようにし、９ビット入力用に設計されたディジ
タル型復調部を用いる場合を示すデータ分布図である。
ここで、図４は信号強度が強いときに、また図５は信号
強度が弱いときにそれぞれ対応し、これらの各図におい
て、１１ビットのＤＬＬ出力データの分布をＡに、また
下位２ビットが省略されることにより９ビットに変換
（再量子化）されて復調部に入力されるデータの分布を
Ｂにそれぞれ示している。
【００１０】ここで、図４のＡとＢとを比較すると、デ
ータの分布の形（パターン）にあまり違いが見られない
ことが分かる。これは、信号強度が強いと、すなわちＳ
／Ｎが良いと、逆拡散後のチップの軟判定が殆ど７か-7
になり、加算回数がｎ回（１２８回）になるとデータの
値も略々ｎ倍（１２８倍）になるため、下位ｍビット
（２ビット）を省略してもデータの値がｎ／ｍ倍になる
だけで、分布の形自体にはあまり影響がないからであ
る。
ータの分布の形（パターン）にあまり違いが見られない
ことが分かる。これは、信号強度が強いと、すなわちＳ
／Ｎが良いと、逆拡散後のチップの軟判定が殆ど７か-7
になり、加算回数がｎ回（１２８回）になるとデータの
値も略々ｎ倍（１２８倍）になるため、下位ｍビット
（２ビット）を省略してもデータの値がｎ／ｍ倍になる
だけで、分布の形自体にはあまり影響がないからであ
る。
【００１１】これに対して、図５のＡとＢとを比較する
と、データの分布の形がかなり異なっていることが分か
る。これは、Ｓ／Ｎが悪いために、チップの軟判定は、
-3，-1，１，３等が略々ランダムに入り乱れ、０付近を
中心に分布してしまい、図５のＡのように加算回数ｎと
の関係が非常に薄くなる。それにもかかわらず下位ｍビ
ット（２ビット）を省略することにより、図５のＢのよ
うに分布の形が変わってしまうわけである。これは、多
少なりとも残っていたデータの周波数成分を欠落させる
ことに等しく、復調部でのデータ復調に大きな悪影響を
与えることになる。
と、データの分布の形がかなり異なっていることが分か
る。これは、Ｓ／Ｎが悪いために、チップの軟判定は、
-3，-1，１，３等が略々ランダムに入り乱れ、０付近を
中心に分布してしまい、図５のＡのように加算回数ｎと
の関係が非常に薄くなる。それにもかかわらず下位ｍビ
ット（２ビット）を省略することにより、図５のＢのよ
うに分布の形が変わってしまうわけである。これは、多
少なりとも残っていたデータの周波数成分を欠落させる
ことに等しく、復調部でのデータ復調に大きな悪影響を
与えることになる。
【００１２】特に、何種類ものデータ伝送速度（データ
レート）の通信に対して１つのスペクトラム拡散受信機
で対応する場合、さらに、最高速度のデータレートと最
低速度のデータレートとの差が大きく、各データレート
でのＤＬＬのチップ加算回数の差が離れれば離れる程、
上述したような下位ビットを省略する方法では、データ
の周波数成分の欠落による悪影響は避けられない問題で
ある。
レート）の通信に対して１つのスペクトラム拡散受信機
で対応する場合、さらに、最高速度のデータレートと最
低速度のデータレートとの差が大きく、各データレート
でのＤＬＬのチップ加算回数の差が離れれば離れる程、
上述したような下位ビットを省略する方法では、データ
の周波数成分の欠落による悪影響は避けられない問題で
ある。
【００１３】本発明は、このような実情に鑑みてなされ
たものであり、信号強度が弱い場合でも復調部でのデー
タ復調に大きな悪影響を与えることを防止し得るような
受信装置の提供を目的とするものである。
たものであり、信号強度が弱い場合でも復調部でのデー
タ復調に大きな悪影響を与えることを防止し得るような
受信装置の提供を目的とするものである。
【００１４】
【課題を解決するための手段】本発明に係る受信装置
は、スペクトラム拡散信号の同期追尾と逆拡散を行うデ
ィジタル型ディレイロックループ回路と、上記ディジタ
ル型ディレイロックループ回路からの軟判定出力を量子
化して出力し、この量子化ステップが可変の量子化手段
と、上記ディジタル型ディレイロックループ回路からの
軟判定出力の量子化間隔を制御する制御回路と、受信強
度を検出する信号強度検出回路とを有し、この信号強度
検出回路からの信号強度検出出力に応じて上記ディジタ
ル型ディレイロックループ回路からの軟判定出力の量子
化間隔を制御することにより、上述の課題を解決する。
は、スペクトラム拡散信号の同期追尾と逆拡散を行うデ
ィジタル型ディレイロックループ回路と、上記ディジタ
ル型ディレイロックループ回路からの軟判定出力を量子
化して出力し、この量子化ステップが可変の量子化手段
と、上記ディジタル型ディレイロックループ回路からの
軟判定出力の量子化間隔を制御する制御回路と、受信強
度を検出する信号強度検出回路とを有し、この信号強度
検出回路からの信号強度検出出力に応じて上記ディジタ
ル型ディレイロックループ回路からの軟判定出力の量子
化間隔を制御することにより、上述の課題を解決する。
【００１５】ここで、上記量子化手段としては、上記デ
ィジタル型ディレイロックループ回路からの軟判定出力
データの下位ビットを省略する（切り捨てる）ようなも
のが挙げられ、上記信号強度検出出力に応じて、上記省
略する下位ビット数を可変制御すればよい。具体的に
は、検出された信号強度が大きいとき（強いとき）省略
する下位ビット数を多くし、信号強度が小さいとき（弱
いとき）省略する下位ビット数を少なくする。
ィジタル型ディレイロックループ回路からの軟判定出力
データの下位ビットを省略する（切り捨てる）ようなも
のが挙げられ、上記信号強度検出出力に応じて、上記省
略する下位ビット数を可変制御すればよい。具体的に
は、検出された信号強度が大きいとき（強いとき）省略
する下位ビット数を多くし、信号強度が小さいとき（弱
いとき）省略する下位ビット数を少なくする。
【００１６】
【作用】検出された信号強度に応じて量子化ステップを
可変制御し、信号強度が小さいとき（弱いとき）の量子
化ステップを小さくとることにより、データの周波数成
分の欠落を防止することができる。
可変制御し、信号強度が小さいとき（弱いとき）の量子
化ステップを小さくとることにより、データの周波数成
分の欠落を防止することができる。
【００１７】
【実施例】図１は、本発明に係る受信装置の一実施例の
要部構成を示すブロック回路図である。この図１におい
て、ディジタル型ＤＬＬ（ディレイロックループ）回路
１０には、入力端子１１を介してスペクトラム拡散変調
信号と、入力端子１２を介して初期同期補足検出信号と
が供給されている。このＤＬＬ回路１０においては、送
信されたＰＮ（疑似雑音）パターンとタイミング的に一
致するＰＮパターンを発生させて、入力されたスペクト
ラム拡散変調信号を逆拡散（相関）処理している。この
逆拡散された前記チップ単位の情報は、加算器１３にて
１シンボルデータ長分（データの１ビット当たりの前記
チップ数分）だけ加算される。この加算器１３には、前
記データレートＲb の情報、あるいは前記データの１ビ
ット当たりの前記チップ数Ｋc の情報が端子１４を介し
て供給されている。
要部構成を示すブロック回路図である。この図１におい
て、ディジタル型ＤＬＬ（ディレイロックループ）回路
１０には、入力端子１１を介してスペクトラム拡散変調
信号と、入力端子１２を介して初期同期補足検出信号と
が供給されている。このＤＬＬ回路１０においては、送
信されたＰＮ（疑似雑音）パターンとタイミング的に一
致するＰＮパターンを発生させて、入力されたスペクト
ラム拡散変調信号を逆拡散（相関）処理している。この
逆拡散された前記チップ単位の情報は、加算器１３にて
１シンボルデータ長分（データの１ビット当たりの前記
チップ数分）だけ加算される。この加算器１３には、前
記データレートＲb の情報、あるいは前記データの１ビ
ット当たりの前記チップ数Ｋc の情報が端子１４を介し
て供給されている。
【００１８】ＤＬＬ回路１０からの出力信号は、前述し
たビット数制御のための（再）量子化器１５と、信号強
度検出回路１６とに送られる。量子化器１５は、ＤＬＬ
回路１０からの出力のビット数（例えば１１ビット）
を、復調部１７にて予め設定されている一定の処理ビッ
ト数（例えば９ビット）にするために、例えば下位ビッ
トを省略するものである。信号強度検出回路１６は、例
えば図２に示すように、ＤＬＬ回路１０から端子２１に
送られる逆拡散データを乗算器２２で２乗することによ
り、信号強度に比例した値を端子２３より取り出すもの
である。この信号強度検出出力が量子化器１５に送られ
て、量子化ステップが制御される。量子化器１５からの
出力信号は、ディジタル型復調部１７に送られる。ＤＬ
Ｌ回路１０及び復調部１７は、タイミングコントローラ
１８により動作が制御されるようになっている。復調部
１７ではいわゆるベースバンド復調がなされて、データ
が出力端子１９より取り出される。
たビット数制御のための（再）量子化器１５と、信号強
度検出回路１６とに送られる。量子化器１５は、ＤＬＬ
回路１０からの出力のビット数（例えば１１ビット）
を、復調部１７にて予め設定されている一定の処理ビッ
ト数（例えば９ビット）にするために、例えば下位ビッ
トを省略するものである。信号強度検出回路１６は、例
えば図２に示すように、ＤＬＬ回路１０から端子２１に
送られる逆拡散データを乗算器２２で２乗することによ
り、信号強度に比例した値を端子２３より取り出すもの
である。この信号強度検出出力が量子化器１５に送られ
て、量子化ステップが制御される。量子化器１５からの
出力信号は、ディジタル型復調部１７に送られる。ＤＬ
Ｌ回路１０及び復調部１７は、タイミングコントローラ
１８により動作が制御されるようになっている。復調部
１７ではいわゆるベースバンド復調がなされて、データ
が出力端子１９より取り出される。
【００１９】このような構成において、ＤＬＬ回路１０
からの出力データのビット数をＭビット（例えば１１ビ
ット）とし、復調部１７に予め定められた最適な入力ビ
ット数をＮビット（例えば９ビット）とする。（再）量
子化器１５は、ＤＬＬ回路１０からの出力Ｍビットの
内、下位ｍビット（ｍ＝Ｍ−Ｎ）を省略し、Ｎビットの
データにして復調部１７に送る。信号強度検出回路１６
は、ＤＬＬ出力信号の強度を検出し、量子化器１５に送
って量子化ステップを可変制御している。具体的には、
上記省略する下位ビット数ｍを検出された信号強度に応
じて制御することにより、ＤＬＬの軟判定出力の量子化
間隔が可変制御される。
からの出力データのビット数をＭビット（例えば１１ビ
ット）とし、復調部１７に予め定められた最適な入力ビ
ット数をＮビット（例えば９ビット）とする。（再）量
子化器１５は、ＤＬＬ回路１０からの出力Ｍビットの
内、下位ｍビット（ｍ＝Ｍ−Ｎ）を省略し、Ｎビットの
データにして復調部１７に送る。信号強度検出回路１６
は、ＤＬＬ出力信号の強度を検出し、量子化器１５に送
って量子化ステップを可変制御している。具体的には、
上記省略する下位ビット数ｍを検出された信号強度に応
じて制御することにより、ＤＬＬの軟判定出力の量子化
間隔が可変制御される。
【００２０】例えば、前述した各伝送速度の具体例、す
なわち前記チップレートＲc を８Ｍbps 、前記データレ
ートＲb を６２．５Ｋbps とするとき、前記（１）式よ
りデータの１ビット当たりのチップ数Ｋc は１２８とな
り、ＤＬＬ入力の軟判定データの値を-7,-5,-3,-1,1,3,
5,7 とするとき、ＤＬＬ出力は-896〜896 の値をとるか
ら、１１ビットのデータとなる。これに対して、復調部
１７の最適の入力ビット数を９ビットとするとき、
（再）量子化器１５は下位２ビットを省略する（切捨て
る）ことになる。ここで、本発明実施例においては、信
号強度検出回路１６により、信号強度が大きく（強
く）、Ｓ／Ｎの良いときには、上述のように下位２ビッ
トを省略するが、信号強度が小さく（弱く）、Ｓ／Ｎが
悪いときには、下位ビットを省略せずに、そのまま復調
部１７に入力するようにしている。この場合、信号強度
が小さく（弱く）、上位ビットには有効値が存在しない
ことを考慮して、下位側から９ビットのみを用いて復調
を行わせるようにしてもよい。また、Ｓ／Ｎがもう少し
良ければ（信号強度がもう少し強ければ）、下位１ビッ
トのみを省略して復調部１７に入力するような制御を行
わせてもよい。
なわち前記チップレートＲc を８Ｍbps 、前記データレ
ートＲb を６２．５Ｋbps とするとき、前記（１）式よ
りデータの１ビット当たりのチップ数Ｋc は１２８とな
り、ＤＬＬ入力の軟判定データの値を-7,-5,-3,-1,1,3,
5,7 とするとき、ＤＬＬ出力は-896〜896 の値をとるか
ら、１１ビットのデータとなる。これに対して、復調部
１７の最適の入力ビット数を９ビットとするとき、
（再）量子化器１５は下位２ビットを省略する（切捨て
る）ことになる。ここで、本発明実施例においては、信
号強度検出回路１６により、信号強度が大きく（強
く）、Ｓ／Ｎの良いときには、上述のように下位２ビッ
トを省略するが、信号強度が小さく（弱く）、Ｓ／Ｎが
悪いときには、下位ビットを省略せずに、そのまま復調
部１７に入力するようにしている。この場合、信号強度
が小さく（弱く）、上位ビットには有効値が存在しない
ことを考慮して、下位側から９ビットのみを用いて復調
を行わせるようにしてもよい。また、Ｓ／Ｎがもう少し
良ければ（信号強度がもう少し強ければ）、下位１ビッ
トのみを省略して復調部１７に入力するような制御を行
わせてもよい。
【００２１】このような信号強度に応じた量子化ステッ
プの制御を適当に行うことにより、Ｓ／Ｎの悪いときの
ＤＬＬ出力の下位ビット省略による前述したような周波
数成分の欠落等の悪影響を抑えることができるため、復
調部１７のロックをし易くさせ、特性の向上を図ること
が可能となる。
プの制御を適当に行うことにより、Ｓ／Ｎの悪いときの
ＤＬＬ出力の下位ビット省略による前述したような周波
数成分の欠落等の悪影響を抑えることができるため、復
調部１７のロックをし易くさせ、特性の向上を図ること
が可能となる。
【００２２】次に上記ＤＬＬ回路１０の具体例につい
て、図３を参照しながら説明する。この図３において、
入力端子１１にはスペクトラム拡散変調信号がＩＦ（中
間周波数）帯域のアナログ信号として供給されており、
このアナログ信号はＡ／Ｄ（アナログ／ディジタル）変
換器３１を介して排他的論理和（Ｅｘ−ＯＲ）回路３２
ａ、３２ｂ、３２ｃに送られ、これらのＥｘ−ＯＲ回路
３２ａ、３２ｂ、３２ｃからの信号が位相比較器３３に
送られる。位相比較器３３からの出力信号は、ループフ
ィルタ３４、Ｄ／Ａ変換器３５を介し、ＶＣＯ（電圧制
御発振器）３６に送られる。ＶＣＯ３６は、前述したス
ペクトラム拡散のための上記ＰＮ（疑似雑音）信号のレ
ート（チップレート）の２倍のクロック速度を発振中心
周波数とするクロック信号を出力し、このクロック信号
は、タイミングコントローラ１８、分周回路３８、及び
Ａ／Ｄ変換器３１に送られる。分周回路３８は、ＶＣＯ
３６からのクロックを分周（１／２分周）してＰＮ（疑
似雑音）発生器３９に送り、ＰＮ発生器３９は送信側で
のＰＮ符号系列と同じＰＮ符号系列を発生してＥｘ−Ｏ
Ｒ回路３２ａ、３２ｂ、３２ｃに送る。タイミングコン
トローラ１８は、このＤＬＬ回路１０の各部、例えば位
相比較器３３やＰＮ発生器３９のタイミング制御を行
う。また、位相比較器３３からの逆拡散出力信号は、加
算器１３によりデータの１ビット当たりのチップ数分だ
けの加算が行われ、出力端子２１より取り出される。
て、図３を参照しながら説明する。この図３において、
入力端子１１にはスペクトラム拡散変調信号がＩＦ（中
間周波数）帯域のアナログ信号として供給されており、
このアナログ信号はＡ／Ｄ（アナログ／ディジタル）変
換器３１を介して排他的論理和（Ｅｘ−ＯＲ）回路３２
ａ、３２ｂ、３２ｃに送られ、これらのＥｘ−ＯＲ回路
３２ａ、３２ｂ、３２ｃからの信号が位相比較器３３に
送られる。位相比較器３３からの出力信号は、ループフ
ィルタ３４、Ｄ／Ａ変換器３５を介し、ＶＣＯ（電圧制
御発振器）３６に送られる。ＶＣＯ３６は、前述したス
ペクトラム拡散のための上記ＰＮ（疑似雑音）信号のレ
ート（チップレート）の２倍のクロック速度を発振中心
周波数とするクロック信号を出力し、このクロック信号
は、タイミングコントローラ１８、分周回路３８、及び
Ａ／Ｄ変換器３１に送られる。分周回路３８は、ＶＣＯ
３６からのクロックを分周（１／２分周）してＰＮ（疑
似雑音）発生器３９に送り、ＰＮ発生器３９は送信側で
のＰＮ符号系列と同じＰＮ符号系列を発生してＥｘ−Ｏ
Ｒ回路３２ａ、３２ｂ、３２ｃに送る。タイミングコン
トローラ１８は、このＤＬＬ回路１０の各部、例えば位
相比較器３３やＰＮ発生器３９のタイミング制御を行
う。また、位相比較器３３からの逆拡散出力信号は、加
算器１３によりデータの１ビット当たりのチップ数分だ
けの加算が行われ、出力端子２１より取り出される。
【００２３】この図３に示すＤＬＬ回路１０において、
Ａ／Ｄ変換器３１は、入力される上記スペクトラム拡散
変調信号を、ＶＣＯ３６からのＰＮ信号の２倍の周波数
のクロックでサンプリングし、ディジタル信号に変換す
る。Ａ／Ｄ変換されたスペクトラム拡散信号は、Ｅｘ−
ＯＲ回路３２ａ、３２ｂ、３２ｃに送られ、ＰＮ発生器
３９からのＰＮ信号と排他的論理和がとられる。ここ
で、Ｅｘ−ＯＲ回路３２ａでは送信されたＰＮパターン
に対して１／２クロック速いＰＮパターンとの排他的論
理和をとって信号Ｅchを出力し、Ｅｘ−ＯＲ回路３２ｂ
では１／２クロック遅いＰＮパターンとの排他的論理和
をとって信号Ｌchを出力する。これらの信号Ｅch、Ｌch
を位相比較器３３に送って相関をとり、送信されたＰＮ
パターンとＰＮ発生器３９で発生したＰＮパターンとの
ずれを２の補数値に変換し、位相比較出力信号としてル
ープフィルタ３４に送る。ループフィルタ３４では、入
力された上記位相比較出力信号を予め設定されたループ
ゲインとフィルタ時定数に従って計算を行い、２値（バ
イナリ）データに変換する。その結果をＤ／Ａ変換器３
５でＤ／Ａ変換して、ＶＣＯ３６に制御電圧として送
り、その発振周波数を制御する。ＶＣＯ３６で発生され
たクロックは、分周回路３８で分周されて、１／２の周
波数のクロックでＰＮ発生器３９によりＰＮパターンを
発生させる。ＤＬＬ回路１０は、ＰＮ発生器３９で発生
するＰＮパターンと送信されたＰＮパターンの時間のず
れを小さくするように動作する。タイミングコントロー
ラ１８は、このような動作を行わせるために必要な制御
信号を各ブロックに送る。
Ａ／Ｄ変換器３１は、入力される上記スペクトラム拡散
変調信号を、ＶＣＯ３６からのＰＮ信号の２倍の周波数
のクロックでサンプリングし、ディジタル信号に変換す
る。Ａ／Ｄ変換されたスペクトラム拡散信号は、Ｅｘ−
ＯＲ回路３２ａ、３２ｂ、３２ｃに送られ、ＰＮ発生器
３９からのＰＮ信号と排他的論理和がとられる。ここ
で、Ｅｘ−ＯＲ回路３２ａでは送信されたＰＮパターン
に対して１／２クロック速いＰＮパターンとの排他的論
理和をとって信号Ｅchを出力し、Ｅｘ−ＯＲ回路３２ｂ
では１／２クロック遅いＰＮパターンとの排他的論理和
をとって信号Ｌchを出力する。これらの信号Ｅch、Ｌch
を位相比較器３３に送って相関をとり、送信されたＰＮ
パターンとＰＮ発生器３９で発生したＰＮパターンとの
ずれを２の補数値に変換し、位相比較出力信号としてル
ープフィルタ３４に送る。ループフィルタ３４では、入
力された上記位相比較出力信号を予め設定されたループ
ゲインとフィルタ時定数に従って計算を行い、２値（バ
イナリ）データに変換する。その結果をＤ／Ａ変換器３
５でＤ／Ａ変換して、ＶＣＯ３６に制御電圧として送
り、その発振周波数を制御する。ＶＣＯ３６で発生され
たクロックは、分周回路３８で分周されて、１／２の周
波数のクロックでＰＮ発生器３９によりＰＮパターンを
発生させる。ＤＬＬ回路１０は、ＰＮ発生器３９で発生
するＰＮパターンと送信されたＰＮパターンの時間のず
れを小さくするように動作する。タイミングコントロー
ラ１８は、このような動作を行わせるために必要な制御
信号を各ブロックに送る。
【００２４】Ａ／Ｄ変換器３１によりＡ／Ｄ変換された
スペクトラム拡散信号は、Ｅｘ−ＯＲ回路３２ｃによ
り、ＰＮ発生器３９からの上記送信されたＰＮパターン
に同期のとられたＰＮパターンと排他的論理和がとら
れ、位相比較器３３を介して加算器１３に送られる。こ
の加算器１３によりデータの１ビット当たりのチップ数
分だけの加算が行われ、逆拡散信号として出力端子２１
より取り出される。この出力端子２１からの出力データ
が、上記図１の（再）量子化器１５及び信号強度検出回
路１６に送られるわけである。
スペクトラム拡散信号は、Ｅｘ−ＯＲ回路３２ｃによ
り、ＰＮ発生器３９からの上記送信されたＰＮパターン
に同期のとられたＰＮパターンと排他的論理和がとら
れ、位相比較器３３を介して加算器１３に送られる。こ
の加算器１３によりデータの１ビット当たりのチップ数
分だけの加算が行われ、逆拡散信号として出力端子２１
より取り出される。この出力端子２１からの出力データ
が、上記図１の（再）量子化器１５及び信号強度検出回
路１６に送られるわけである。
【００２５】なお、本発明は上記実施例のみに限定され
るものではなく、例えば、ＤＬＬ回路１０や信号強度検
出回路１６の具体的構成は図３や図２の例に限定されず
他の種々の構成が可能であることは勿論であるのみなら
ず、例えば、受信信号強度をＤＬＬ回路１０よりも前段
で検出するようにしてもよい。
るものではなく、例えば、ＤＬＬ回路１０や信号強度検
出回路１６の具体的構成は図３や図２の例に限定されず
他の種々の構成が可能であることは勿論であるのみなら
ず、例えば、受信信号強度をＤＬＬ回路１０よりも前段
で検出するようにしてもよい。
【００２６】
【発明の効果】以上の説明からも明らかなように、本発
明に係る受信装置によれば、スペクトラム拡散信号の同
期追尾と逆拡散を行うディジタル型ディレイロックルー
プ回路からの軟判定出力を、受信信号強度の大きさに応
じた量子化間隔（量子化ステップ）で量子化して、ディ
ジタル型復調器に送っているため、信号強度が小さいと
き（弱いとき）の量子化ステップを小さくとることによ
り、データの周波数成分の欠落を防止することができ
る。
明に係る受信装置によれば、スペクトラム拡散信号の同
期追尾と逆拡散を行うディジタル型ディレイロックルー
プ回路からの軟判定出力を、受信信号強度の大きさに応
じた量子化間隔（量子化ステップ）で量子化して、ディ
ジタル型復調器に送っているため、信号強度が小さいと
き（弱いとき）の量子化ステップを小さくとることによ
り、データの周波数成分の欠落を防止することができ
る。
【図１】本発明に係る受信装置の一実施例の概略構成を
示すブロック回路図である。
示すブロック回路図である。
【図２】該実施例に用いられる信号強度検出回路の具体
例を示す図である。
例を示す図である。
【図３】該実施例に用いられるＤＬＬ回路の具体例を示
すブロック回路図である。
すブロック回路図である。
【図４】受信信号強度が強いときのＤＬＬ出力の下位ビ
ットを省略する前後でのデータ分布を示す図である。
ットを省略する前後でのデータ分布を示す図である。
【図５】受信信号強度が弱いときのＤＬＬ出力の下位ビ
ットを省略する前後でのデータ分布を示す図である。
ットを省略する前後でのデータ分布を示す図である。
１０・・・・・ディジタル型ＤＬＬ（ディレイロックル
ープ）回路 １１・・・・・スペクトラム拡散変調信号入力端子 １３・・・・・加算器 １５・・・・・（再）量子化器 １６・・・・・信号強度検出回路 １７・・・・・ディジタル型復調部 １８・・・・・タイミングコントローラ ３１・・・・・Ａ／Ｄ変換器 ３２ａ、３２ｂ、３２ｃ・・・・・Ｅｘ−ＯＲ（排他的
論理和）回路 ３３・・・・・位相比較回路 ３４・・・・・ループフィルタ ３５・・・・・Ｄ／Ａ変換器 ３６・・・・・ＶＣＯ（電圧制御型発振器） ３８・・・・・分周回路 ３９・・・・・ＰＮ（疑似雑音）発生器
ープ）回路 １１・・・・・スペクトラム拡散変調信号入力端子 １３・・・・・加算器 １５・・・・・（再）量子化器 １６・・・・・信号強度検出回路 １７・・・・・ディジタル型復調部 １８・・・・・タイミングコントローラ ３１・・・・・Ａ／Ｄ変換器 ３２ａ、３２ｂ、３２ｃ・・・・・Ｅｘ−ＯＲ（排他的
論理和）回路 ３３・・・・・位相比較回路 ３４・・・・・ループフィルタ ３５・・・・・Ｄ／Ａ変換器 ３６・・・・・ＶＣＯ（電圧制御型発振器） ３８・・・・・分周回路 ３９・・・・・ＰＮ（疑似雑音）発生器
Claims (1)
- 【請求項１】 スペクトラム拡散信号の同期追尾と逆拡
散を行うディジタル型ディレイロックループ回路と、 上記ディジタル型ディレイロックループ回路からの軟判
定出力を量子化して出力し、この量子化ステップが可変
の量子化手段と、 上記ディジタル型ディレイロックループ回路からの軟判
定出力の量子化間隔を制御する制御回路と、 受信強度を検出する信号強度検出回路とを有し、 この信号強度検出回路からの信号強度検出出力に応じて
上記ディジタル型ディレイロックループ回路からの軟判
定出力の量子化間隔を制御することを特徴とする受信装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4147526A JPH05344092A (ja) | 1992-06-08 | 1992-06-08 | 受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4147526A JPH05344092A (ja) | 1992-06-08 | 1992-06-08 | 受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05344092A true JPH05344092A (ja) | 1993-12-24 |
Family
ID=15432312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4147526A Withdrawn JPH05344092A (ja) | 1992-06-08 | 1992-06-08 | 受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05344092A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100307007B1 (ko) * | 1998-09-08 | 2001-11-07 | 가네꼬 히사시 | 추적 정밀도가 양호하고 동기 유지 범위가 넓은 이동 통신 장치 |
| JP2002261732A (ja) * | 2001-02-27 | 2002-09-13 | Sharp Corp | Ｃｄｍａ方式の受信装置 |
| JP2007068038A (ja) * | 2005-09-01 | 2007-03-15 | Fujitsu Ltd | Ｏｆｄｍ復調装置 |
| JP2012037414A (ja) * | 2010-08-09 | 2012-02-23 | Denso Corp | 受信機 |
| CN112994738A (zh) * | 2021-05-06 | 2021-06-18 | 成都瀚德科技有限公司 | 一种基于多站协同的小信号探测方法 |
-
1992
- 1992-06-08 JP JP4147526A patent/JPH05344092A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100307007B1 (ko) * | 1998-09-08 | 2001-11-07 | 가네꼬 히사시 | 추적 정밀도가 양호하고 동기 유지 범위가 넓은 이동 통신 장치 |
| US6683929B1 (en) | 1998-09-08 | 2004-01-27 | Nec Corporation | Mobile communication device having a good tracking precision and a wide following range of synchronization |
| JP2002261732A (ja) * | 2001-02-27 | 2002-09-13 | Sharp Corp | Ｃｄｍａ方式の受信装置 |
| JP2007068038A (ja) * | 2005-09-01 | 2007-03-15 | Fujitsu Ltd | Ｏｆｄｍ復調装置 |
| JP2012037414A (ja) * | 2010-08-09 | 2012-02-23 | Denso Corp | 受信機 |
| CN112994738A (zh) * | 2021-05-06 | 2021-06-18 | 成都瀚德科技有限公司 | 一种基于多站协同的小信号探测方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |