JPH1093646A

JPH1093646A - ディジタル直交検波回路

Info

Publication number: JPH1093646A
Application number: JP8240905A
Authority: JP
Inventors: Kazuhiko Seki; 和彦関; Takayoshi Kaneko; 隆義金子
Original assignee: PACIFIC COMMUN RES KK
Current assignee: PACIFIC COMMUN RES KK
Priority date: 1996-09-12
Filing date: 1996-09-12
Publication date: 1998-04-10
Also published as: US5974096A

Abstract

(57)【要約】【課題】構成を複雑にすることなく、かつ、性能を劣
化させることなく、動作周波数を低く抑えて消費電力を
低減できるディジタル直交検波回路を提供することを目
的とする。【解決手段】２値に変換された中間周波信号とキャリ
ア信号の排他的論理和をとる準同期検波器１と、準同期
検波器１の出力を１シンボル当たりＭ（Ｍ：１以上の整
数）個の位相でそれぞれサンプリングするサンプル手段
２−１乃至２−５と、これらの出力信号からＭビットの
並列信号を生成するビット加算器３と、この出力から低
周波成分を取り出す低域通過フィルタ４乃至８とを備え
る。Ｍビットの並列信号を得るために従来は１００倍ク
ロックを使用したが、サンプル手段２を５個備えること
により２０倍クロックですむ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル変調信号
を復調する復調器に関し、特に中間周波信号から互いに
直交するベースバンド信号に変換するディジタル直交検
波回路に関する。

【０００２】

【従来の技術】近年、ＰＨＳ（パーソナルハンディホン
システム）などの移動体通信においてディジタル通信方
式が普及しつつあり、これに伴い、小型で高性能、しか
も低消費電力の受信機が求められている。移動体通信向
けのディジタル通信方式としてよく知られたものに、π
／４シフトＱＰＳＫ（Quadrature Phase Shift Keyin
g：４相位相変調）がある。ＱＰＳＫは送信側のデータ
を４相、つまり０°、９０°、１８０°、２７０°（あ
るいは４５°、１３５°、２２５°、３１５°）に配置
し、シンボル毎に４５°づつ回転させて送る方式であ
る。この方式の信号を正しく復調するためには、受信側
で９０度位相の異なる２つの搬送波を用意し、それぞれ
について復調する直交受信機が用いられる。これらの搬
送波により復調された出力は、同相成分（In-Phase Com
ponent）及び直交成分（Quadrature Component）と呼ば
れる。

【０００３】図９は、山本裕理他「π／４シフトＱＰＳ
Ｋバースト復調器の実験検討」１９９２年電子情報通信
学会秋季大会Ｂ−２４５に示された従来のディジタル直
交検波回路の機能ブロック図である。このディジタル直
交検波回路はパルスカウント方式を用いたものであり、
アナログ直交検波回路とは異なり、ミキサ、ローパスフ
ィルタ、Ａ／Ｄコンバータ等のアナログ部品を用いるこ
となく検波器を構成することができる。

【０００４】図９において、図示しないアンテナにより
受信された信号はバンドパスフィルタ（ＢＰＦ：帯域通
過フィルタ）５１に入力される。ＢＰＦ５１は所望の帯
域の信号のみを取り出しリミタ５２に出力する。リミタ
５２により振幅が制限された信号は、位相比較器（ＥＸ
ＯＲ）５３ａ，５３ｂにおいて、基準クロックを１／Ｎ
分周する分周器６０及びπ／２（９０°）移相器６１に
より生成される同相・直交両参照信号と位相比較され
る。そしてこれら出力は、カウンタ５４ａ，５４ｂにお
いて、ＩＦ信号に対して十分高速な基準クロック入力に
より一定期間計数検出される。次に、瞬時位相変換器５
５において、同相・直交両相の検出信号は瞬時位相に変
換され、さらに、位相差計算器５６において、１シンボ
ル前の信号との間で位相比較され、位相差信号となる。
この位相差信号はビット参照信号用としてビット周期検
出器６３に出力される一方で、サンプリング手段５７に
より再生シンボルクロック周期でサンプリングされる。
そして、周波数オフセット補正手段５９による補正を受
けつつ、データ再生手段５８によりデータが再生され
る。

【０００５】ところで、ディジタル復調器を小型かつ低
消費電力で実現するためには、アナログ部品ならびにア
ナログからディジタルへの変換動作を行うＡ／Ｄ（Anal
og To Digital：アナログ−ディジタル）変換器の削減
が最も効果的である。図９のようなハードリミテッドＩ
Ｆ信号を１ビット量子化して取り込む回路はこの種の要
請に応えるものであり、Ａ／Ｄ変換器が不要、キャリア
信号の直交性が安定等の優れた利点を持つ。

【０００６】

【発明が解決しようとする課題】図９の従来のディジタ
ル直交検波回路によれば、ミキサ、ローパスフィルタ、
Ａ／Ｄコンバータ等のアナログ部品を用いることなく検
波器が構成され、復調器の小型化及びある程度の低消費
電力化が可能となる。しかしながら、復調器の誤り率特
性を劣化させないために、この方式ではシンボルクロッ
ク周波数の１００倍程度の高速クロックでカウンタ５４
ａ，５４ｂを動作させなければならない。その結果、図
９のディジタル直交検波回路の消費電力は、復調器全体
のなかで最も大きなものとなる。これでは復調器のさら
なる低消費電力化の要請に応えられない。

【０００７】この発明は、かかる問題点を解決するため
になされたもので、構成を複雑にすることなく、かつ、
性能を劣化させることなく、動作周波数を低く抑えて消
費電力を低減できるディジタル直交検波回路を提供する
ことを目的とする。

【０００８】

【課題を解決するための手段】この発明に係るディジタ
ル直交検波回路は、２値に変換された中間周波信号とキ
ャリア信号の排他的論理和をとる準同期検波器と、前記
準同期検波器の出力を１シンボル当たりＭ（Ｍ：１以上
の整数）個の位相でそれぞれサンプリングすることによ
りＭビットの並列信号に変換する変換手段と、前記変換
手段の出力から低周波成分を取り出す低域通過フィルタ
と、動作タイミング信号を生成して前記変換手段及び前
記低域通過フィルタに供給するタイミング生成手段とを
備えるものである。

【０００９】準同期検波器は中間周波信号と同相あるい
は直交参照信号とを位相比較することにより同期検波を
行う。変換手段はこの出力をＭビットの並列信号に変換
する。低域通過フィルタは例えば移動平均を行うことに
より、所望の信号を取り出す。タイミング生成手段は必
要なタイミング信号を生成する。

【００１０】この発明に係るディジタル直交検波回路
は、前記タイミング生成手段が、１シンボル当たり互い
に位相が異なるＭ個のタイミング信号を生成し、前記変
換手段は、前記Ｍ個のタイミング信号を受けて当該タイ
ミングの信号をそれぞれサンプリングするＭ個のサンプ
ラーと、前記複数のサンプラーの出力を受けて加算処理
を行うビット加算器とを備えるものである。

【００１１】変換手段はＭ組のサンプラーを備える。こ
れらサンプラーは所定の時間間隔ずれているＭ個のタイ
ミング信号に基づき動作し、準同期検波器の出力を順番
にサンプリングする。ビット加算器はこれらのＭ個の出
力を受けて対応する所定のビット数（２を底とするｌｏ
ｇ（Ｍ）以上の最小の整数）の並列信号にまとめる。

【００１２】この発明に係るディジタル直交検波回路
は、前記低域通過フィルタが、前記変換手段の出力を受
けて所定の周期（実施の形態の例では、１００サンプル
／シンボルとしたとき、６０サンプル）に対応して信号
を遅延させる遅延手段と、前記変換手段の出力から前記
遅延手段の出力を減算する減算器と、前記減算器の出力
を積算する積算器と、前記積算器の出力を保持する保持
回路と、前記積算器の演算結果が予め定められた範囲を
越えるときに前記積算器の出力を補正する制御回路とを
備えるものである。

【００１３】積算結果が例えばオーバーフローしたり、
アンダフローしたときに、制御回路は処理が正常に行わ
れるようにそのときのデータを補正する。

【００１４】この発明に係るディジタル直交検波回路
は、前記制御回路が、前記積算器の演算結果が予め定め
られた範囲を越えるときに、前記保持回路が保持する値
から前記減算器の出力を減じるものである。

【００１５】データの補正は保持回路が保持する値から
減算器の出力を減算することにより行われる。

【００１６】この発明に係るディジタル直交検波回路
は、前記制御回路が、前記積算器の演算結果が予め定め
られた範囲を越えるときに、前記保持回路に前記減算器
の出力を保持させるものである。

【００１７】データの補正は保持回路に減算器の出力を
保持させることにより行われる。

【００１８】この発明に係るディジタル直交検波回路
は、シンボル速度をｆ、ディジタル直交検波回路の入力
信号を処理するために必要な時間分解能に対応する周波
数をＮｆ、ディジタル直交検波回路の出力信号に要求さ
れる時間分解能に対応する周波数をｎｆ（Ｎ＞ｎ）とし
たとき、前記１シンボル当たりのサンプリング数ＭがＭ
＝Ｎ／ｎの関係を満足するものである。

【００１９】Ｎ及びｎは、復調器の誤り率特性を劣化さ
せないように選択される。例えば、Ｎ＝１００としたと
き、ｎ＝２、４、５、１０、２０、２５、５０であり、
Ｎ＝９６としたとき、ｎ＝２、３、４、６、８、１２、
１６、２４、３２、４８である。例えば、直交検波回路
の出力信号がシンボル速度の２０倍程度、入力信号がシ
ンボル速度の１００倍程度の時間分解能を必要とすると
き、Ｍ＝Ｎ／ｎ＝１００／２０＝５である。

【００２０】この発明に係るディジタル直交検波回路
は、前記Ｎ及びｎが、前記入力信号の時間分解能及び前
記出力信号の時間分解能の制約範囲の下で、回路の消費
電力を減少させるように定められるものである。

【００２１】時間分解能の制約範囲として、例えば次の
ような条件がある。Ｍが増えると入力信号の時間分解能
が上がるか、または出力信号の時間分解能が下がる。た
だし、入力信号に対する時間分解能を一定にすると、直
交検波回路の動作速度を低減できる。

【００２２】消費電力は例えば次のような関係がある。
Ｍが増えると変換手段の回路構成が増え、消費電力も増
える。ｎが減少すると消費電力は減る。この場合、Ｍに
よる消費電力の増減及びｎによる消費電力の増減を総合
的に判断してＮ及びｎは定められる。

【００２３】

【発明の実施の形態】

発明の実施の形態１．本発明の実施の形態１のディジタ
ル直交検波回路の機能ブロック図を図１乃至図３に示
す。この回路のタイミングチャートを図４に示す。

【００２４】また、このディジタル直交検波回路を用い
た復調器の機能ブロック図を図５に示す。理解を助ける
ためにまず図５について説明する。図５において、Ｉｃ
ｈ（In Phase Channel）検波回路２４ａ、Ｑｃｈ（Quad
rature Phase Channel）検波回路２４ｂが、図１のディ
ジタル直交検波回路に相当する。アンテナ２１により受
信された信号はバンドパスフィルタ（ＢＰＦ：帯域通過
フィルタ）２２に入力される。ＢＰＦ２２は所望の帯域
の信号のみを取り出しリミタ（ＬＩＭ）２３に出力す
る。リミタ２３により振幅が制限された信号がＩｃｈ検
波回路２４ａ及びＱｃｈ検波回路２４ｂに入力される。
直交キャリア信号発生器２５は、基準クロックを適宜分
周及び分配するとともに、分配された参照信号の一方を
π／２（９０°）移相させることにより同相参照信号及
び直交参照信号を発生する。検波回路２４ａ，２４ｂに
おいて、リミタ２３からの受信信号は同相参照信号及び
直交参照信号と位相比較される。

【００２５】次に図１を用いて説明する。排他的論理和
（ＥＸＯＲ）回路１の一方の入力端子は、上述のように
図５のリミタ２３により振幅が制限されたＩＦデータ信
号を受ける。他方の入力端子は、直交キャリア信号発生
器２５から参照信号である直交キャリア信号を受ける。
Ｉｃｈのディジタル直交検波回路の場合、直交キャリア
信号はｃｏｓωｔに相当する信号であり、Ｑｃｈのディ
ジタル直交検波回路の場合、直交キャリア信号は−ｓｉ
ｎωｔに相当する信号である。ＩＦデータ信号及び直交
キャリアの中心周波数は、例えば１．２ＭＨｚである。
このときの信号のスペクトラムの例を図６に示す。中心
周波数ｆｃ（＝例えば１．２ＭＨｚ）のまわりに帯域２
Ｂのスペクトラムが分布している。

【００２６】ＥＸＯＲ回路１の出力は、図５の場合５つ
に分配された後、サンプル手段２−１乃至２−５にそれ
ぞれ入力される。このときのＥＸＯＲ回路１の出力はベ
ースバンド信号である。ＥＸＯＲ回路１の出力のスペク
トラムの例を図７に示す。ｆＢ（＝例えば１９２ＫＨ
ｚ）までの帯域にスペクトラムが分布する。ここでＢ＝
ｆＢである。

【００２７】サンプル手段２−１乃至２−５は、それぞ
れ位相が順々に遅れている５つの２０倍クロック信号Ｃ
Ｋ１乃至ＣＫ５により、ＥＸＯＲ回路１の出力（ゼロＩ
Ｆ信号）をサンプリングするとともに、これらサンプル
手段２−１乃至２−５の出力をビット加算器３に出力す
る。

【００２８】この動作について図４のタイミングチャー
トを用いて説明する。図４において、上段のクロックＭ
ｆｓは基準となる１００倍クロックである。これは扱う
べき信号の最大周波数の１００倍の周波数（周期Ｔ１）
をもつクロックである。例えば、ベースバンドの周波数
が１９２ＫＨｚであるときに、１００倍クロックＭｆｓ
の周波数は１９．２Ｍｈｚ（周期Ｔ１＝１／１９．２Ｍ
ｈｚ＝５２ｎｓ）である。ＣＫ１乃至ＣＫ５は期間Ｔ１
づつ互いにずれている２０倍クロックである。このクロ
ックＣＫ１乃至ＣＫ５の周波数は３．８４ＭＨｚ（周期
Ｔ２＝１／３．８４Ｍｈｚ＝２６０ｎｓ）である。

【００２９】図４に示されたタイミング信号は、例えば
図３の回路により生成される。１００倍クロックにより
動作するカウンタ９の出力を受けて、デコーダ１０がカ
ウンタの出力値に対応する位置にパルスを発生する。例
えば、カウンタ９の出力が１、２、３、４、５のとき
に、デコーダ１０はＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、
ＣＫ５を発生する。フリップフロップ１１は波形を整形
してノイズを防止するためのものである。

【００３０】ＥＸＯＲ回路１の出力のうち、まずＣＫ１
により、サンプル手段Ｄ１が最初の部分をサンプリング
する。次に、ＣＫ２により、サンプル手段Ｄ２が次の部
分をサンプリングする。以下同様に順々にサンプリング
が行われる。これらサンプル手段Ｄ１乃至Ｄ５の出力が
ビット加算器３に入力される。ビット加算器３は逐次加
算結果を出力するが、ＣＫ１により遅延手段３はこの部
分のデータをサンプリングする。すなわち、期間Ｔ２に
おいてサンプル手段Ｄ１乃至Ｄ５によりサンプリングさ
れたデータは、次の周期の最初のＣＫ１の時点で確定す
る。この処理は１００倍の周波数の信号で直接サンプリ
ングすることと実質的に同じである。ビット加算器３の
出力が、従来のパルスカウント方式のカウンタ出力に相
当する。ところでビット加算器３、遅延手段４、制御回
路７、保持回路８は２０倍クロックで動作するから、１
００倍クロックを必要としない。したがって、これら各
素子において動作周波数を低く抑えることができるので
消費電力を低減することができる。

【００３１】以下、遅延手段４乃至制御回路７において
順々に処理がなされ、制御回路７において、その周期の
最後のＣＫ５で最終的な受信信号が確定する。保持回路
８はＣＫ１によりその確定後の信号を保持し、次の周期
での処理に用いる。

【００３２】次に遅延手段４以降の処理について簡単に
説明する。ビット加算器３の出力は、移動平均をとる期
間に対応してデータを遅延させる遅延手段４及び減算器
５に入力される。減算器５は、新しいデータから古いデ
ータを減算して、その結果を積算器６に出力する。制御
回路７は、減算器５の出力を積算器６の保持する値（保
持回路８の値）に加算することにより積算器６の演算範
囲（０以上Ｍ×Ｄ未満）を越える場合に、積算器６の保
持する値から減算器５の出力を減じる。

【００３３】また、積算器６乃至保持回路８の具体的構
成例を図２に示す。図１の制御回路７は、セレクタ７
１、フリップフロップ回路（ＦＦ）７２及び比較器（コ
ンパレータ）７３からなる。積算器６の出力はセレクタ
７１のＡ端子に入力される。一方、セレクタ７１のＢ端
子には積算器６の入力データ（減算器５の出力データ）
が入力される。比較器７３は積算器６の出力を受けて、
これが予め定められた上限よりも大きいか、あるいは、
予め定められた下限よりも小さいか判定する。これらい
ずれかの条件を満たすときには、比較器７３はセレクタ
７１のＳ端子に信号を出力し、セレクタ７１にＢ端子の
入力信号を選択させる。そうでないとき（通常状態のと
き）、セレクタ７１にＡ端子の入力信号を選択させる。
セレクタ７１の出力（Ｙ端子の出力）は、フリップフロ
ップ回路７２に入力され、クロックＣＫ５のタイミング
で保持される。フリップフロップ回路７２の出力が、こ
のディジタル直交検波回路のＩｃｈ出力あるいはＱｃｈ
出力となる。同時にこの出力は保持回路（フリップフロ
ップ）８の入力となる。フリップフロップ回路８の出力
は積算器６の一方の入力となる。

【００３４】図２のセレクタ７１及び比較器７３は、こ
のディジタル直交検波回路が通常の動作をするときには
特に必要としない。これらの回路は、装置が動作を開始
した直後の初期状態が不安定なときや、受信信号が途中
で途切れて処理が不安定になったときのためのものであ
る。これらの回路を備えれば、データのオーバーフロー
やアンダフローにより動作が不正常になることを防止で
きる。

【００３５】以上の遅延手段４から保持回路８は移動平
均（Moving average）回路を構成する。移動平均は低域
通過フィルタ（ＬＰＦ）として機能する。

【００３６】図１のディジタル直交検波回路は２つのＩ
Ｑ出力を併せて用いることにより、４値のデータを再生
することができる。

【００３７】［消費電力の評価］図１の回路構成により
クロック周波数が１／５になったが、これによる消費電
力の減少について説明する。図１のディジタル直交検波
回路の消費電力と従来のディジタル直交検波回路の消費
電力を比較した結果は次のようであった。

【００３８】回路部分消費電力（相対値）従来回路直並列変換１．０移動平均１．４合計２．４図１の回路並列サンプリング０．２移動平均１．４合計１．６良く知られているようにＣＭＯＳの消費電力は動作周波
数に比例して増加するから、クロック周波数が１／５に
なることにより、移動平均を除く部分で消費電力の８０
％を削減することができる。また、このことから直交検
波回路全体で３０％の消費電力削減が可能であることが
わかる。

【００３９】［誤り率特性の評価］また、図１の回路の
特性を検証するため、周波数選択性フェージング（Freq
uency Selective Fading）下でのビット誤り率特性をＦ
ＰＧＡを用いたハードウエア実験により測定した。変調
方式はπ／４シフトＱＰＳＫ変調、波形整形はα＝０．
５のルートナイキスト、伝送速度は３８４ｋｂｉｔ／
ｓ、復調方式は遅延検波である。また、フェージング条
件は、最大ドップラー周波数１５Ｈｚ、遅延分散（ｒｍ
ｓ）２５０ｎｓとした。得られた誤り率特性を図８に示
す。従来方式と同様の特性が得られている。この結果か
らわかるように、この発明の実施の形態１のディジタル
直交検波回路によれば、性能を維持しつつ消費電力を削
減することができる。

【００４０】この発明の実施の形態１の回路によれば、
ハードリミテッドＩＦ信号を１ビット量子化して取り込
む方式に適用可能なディジタル直交検波回路において、
３０％の消費電力削減を可能とした。また、ＦＰＧＡを
用いてハードウエア実験を行い、周波数選択性フェージ
ング（Frequency Selective Fading）下で従来方式と同
様の誤り率特性が得られることを示した。

【００４１】［クロックの倍数の検討］ところで、図１
においてサンプル手段２は５個であった。これは、復調
器の誤り率特性を劣化させないために、直交検波回路の
出力信号がシンボル速度の２０倍程度、入力信号がシン
ボル速度の１００倍程度の時間分解能を必要とするため
である。このとき、１００／２０＝５であるがゆえにサ
ンプル手段２は５個となる。ちなみに、遅延手段を４個
とすると、入力信号の時間分解能は８０倍程度に下がる
か（８０／２０＝４）、または出力信号の時間分解能が
２５倍程度に上がる（１００／２５＝４）。

【００４２】遅延手段が増えると入力信号の時間分解能
が上がるか、または出力信号の時間分解能が下がる。ま
た、ビット加算器の量子化ビット数が増すことにより、
この増加分に対応して回路が増え消費電力も増す。ただ
し、入力信号に対する時間分解能を一定にすると、直交
検波回路の後続回路の動作速度を低減できる。

【００４３】また、クロックの倍数を増すことにより、
時間分解能を高めることができるので、復調器の誤り率
特性を改善できるものの、１００倍より大きくした場合
の特性は実際上あまり変わらない。これに対し、分周ク
ロックの倍数の２０倍の方は、減らすことにより消費電
力を低減することができる。

【００４４】クロックの倍数を１００倍としたとき、分
周関係を整数にすることを考慮すると分周の倍数は、
２、４、５、１０、２０、２５、５０の７種類である。
これらのうちから分周クロックの実用的な倍数を選択す
れば、例えば、次のケースが考えられる。

【００４５】（１）１０倍このケースでは遅延手段は１０個となる。このとき、入
力信号の時間分解能は２００倍程度に上がるか、または
出力信号の時間分解能が１０倍程度に下がる。遅延手段
が増えることにより消費電力は増加するが、動作周波数
が低くなることにより消費電力は減少する。

【００４６】（２）２０倍（図１のケース）（３）２５倍このケースでは遅延手段は４個となる。このとき、入力
信号の時間分解能は８０倍程度に下がるか、または出力
信号の時間分解能が２５倍程度に上がる。遅延手段が減
ることにより消費電力は少なくなるが、動作周波数が増
えることにより消費電力は増える。

【００４７】なお、クロックの倍数を９６倍（≒１０
０）としたとき、分周関係を整数にすることを考慮する
と分周の倍数は、２、３、４、６、８、１２、１６、２
４、３２、４８の１０種類である。これらのうちから分
周クロックの実用的な倍数を選択すれば、例えば、８、
１２、１６、２４等となる。したがって、クロックの倍
数が９６、分周クロックの倍数が１６という関係も可能
である。もちろん、クロックの倍数として９６、１００
以外の他の数値を採用することもできる。クロックの倍
数は、素因数分解したときの結果がべき乗の形式である
ときの方が、分周の倍数の種類が多くなる。

【００４８】以上の議論からわかるように、クロックの
倍数の関係（遅延手段の数）は固定的なものではなく、
具体的な設計条件のもとで、入力信号の時間分解能（あ
るいは出力信号の時間分解能）及び回路の消費電力の制
約内において、適宜最適な数値を選択できる。

【００４９】

【発明の効果】この発明に係るディジタル直交検波回路
は、２値に変換された中間周波信号とキャリア信号の排
他的論理和をとる準同期検波器と、前記準同期検波器の
出力を１シンボル当たりＭ（Ｍ：１以上の整数）個の位
相でそれぞれサンプリングすることによりＭビットの並
列信号に変換する変換手段と、前記変換手段の出力から
低周波成分を取り出す低域通過フィルタと、動作タイミ
ング信号を生成して前記変換手段及び前記低域通過フィ
ルタに供給するタイミング生成手段とを備え、前記変換
手段は低い周波数で動作するので、検波回路の性能を維
持しつつ消費電力を削減することができる。

【００５０】この発明に係るディジタル直交検波回路
は、前記低域通過フィルタが、その演算結果が予め定め
られた範囲を越えるときに前記積算器の出力を補正する
制御回路を備えるので、積算結果が例えばオーバーフロ
ーしたり、アンダフローしたときでも処理が正常に行わ
れる。

【図面の簡単な説明】

【図１】この発明の実施の形態１のディジタル直交検波
回路のブロック図である。

【図２】図１の積算器６、制御回路７及び保持回路８の
具体的構成例である。

【図３】図１のクロックＣＫ１乃至ＣＫ５の発生回路の
例である。

【図４】図１のクロックＣＫ１乃至ＣＫ５のタイミング
チャートである。

【図５】図１のディジタル直交検波回路を用いた復調器
のブロック図である。

【図６】ＩＦ信号のスペクトラムの例である。

【図７】ベースバンド信号のスペクトラムの例である。

【図８】図１のディジタル直交検波回路におけるビット
誤り率特性を示すグラフである。

【図９】従来のディジタル直交検波回路のブロック図で
ある。

【符号の説明】

１排他的論理和（ＥＸＯＲ）回路２サンプル手段３ビット加算器４遅延手段５減算器６積算器７制御回路８保持回路９カウンタ１０デコーダ１１フリップフロップ

Claims

【特許請求の範囲】

【請求項１】２値に変換された中間周波信号とキャリ
ア信号の排他的論理和をとる準同期検波器と、前記準同
期検波器の出力を１シンボル当たりＭ（Ｍ：１以上の整
数）個の位相でそれぞれサンプリングすることによりＭ
ビットの並列信号に変換する変換手段と、前記変換手段
の出力から低周波成分を取り出す低域通過フィルタと、
動作タイミング信号を生成して前記変換手段及び前記低
域通過フィルタに供給するタイミング生成手段とを備え
るディジタル直交検波回路。
【請求項２】前記タイミング生成手段は、１シンボル
当たり互いに位相が異なるＭ個のタイミング信号を生成
し、前記変換手段は、前記Ｍ個のタイミング信号を受けて当
該タイミングの信号をそれぞれサンプリングするＭ個の
サンプラーと、前記Ｍ個のサンプラーの出力を受けて加
算処理を行うビット加算器とを備えることを特徴とする
請求項１記載のディジタル直交検波回路。
【請求項３】前記低域通過フィルタは、前記変換手段
の出力を受けて所定の周期に対応して信号を遅延させる
遅延手段と、前記変換手段の出力から前記遅延手段の出
力を減算する減算器と、前記減算器の出力を積算する積
算器と、前記積算器の出力を保持する保持回路と、前記
積算器の演算結果が予め定められた範囲を越えるときに
前記積算器の出力を補正する制御回路とを備えることを
特徴とする請求項１記載のディジタル直交検波回路。
【請求項４】前記制御回路は、前記積算器の演算結果
が予め定められた範囲を越えるときに、前記保持回路が
保持する値から前記減算器の出力を減じることを特徴と
する請求項３記載のディジタル直交検波回路。
【請求項５】前記制御回路は、前記積算器の演算結果
が予め定められた範囲を越えるときに、前記保持回路に
前記減算器の出力を保持させることを特徴とする請求項
３記載のディジタル直交検波回路。
【請求項６】シンボル速度をｆ、ディジタル直交検波
回路の入力信号を処理するために必要な時間分解能に対
応する周波数をＮｆ、ディジタル直交検波回路の出力信
号に要求される時間分解能に対応する周波数をｎｆ（Ｎ
＞ｎ）としたとき、前記１シンボル当たりのサンプリン
グ数ＭがＭ＝Ｎ／ｎの関係を満足することを特徴とする
請求項１記載のディジタル直交検波回路。
【請求項７】前記Ｎ及びｎは、前記入力信号の時間分
解能及び前記出力信号の時間分解能の制約範囲の下で、
回路の消費電力を減少させるように定められることを特
徴とする請求項６記載のディジタル直交検波回路。