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Die Erfindung betrifft eine integrierte
Schaltung, wie im Oberbegriff von Anspruch 1 beschrieben, offenbart
im US-Patent Nr. 5.253.137.
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Das US-Patent Nr. 5.253.137 offenbart
einen Speicher mit einem Strom-Leseverstärker. Der Strom-Leseverstärker stellt
die einem Paar komplementärer
Bitleitungen entzogenen Ströme
ein, sodass die Potenzialdifferenz zwischen den Bitleitungen konstant
null bleibt. Die Stromdifferenz wird verwendet, um ein Speicher-Ausgangssignal
zu generieren. Indem die Potenzialdifferenz zwischen den Bitleitungen
konstant gehalten wird, werden Verzögerungen, die zum Laden und
Abgleichen der Bitleitungen benötigt
werden, vermieden.
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Der Speicher gemäß dem US-Patent Nr. 5.253.137
hat zwei Stromversorgungsanschlüsse. Eingänge der
Leseverstärker
sind mit dem ersten Stromversorgungsanschluss über jeweilige Bitleitungen
verbunden. Der Leseverstärker
enthält
zwei Stromzweige. Jeder Eingang des Leseverstärkers ist über seinen eigenen Stromzweig
mit dem zweiten Stromversorgungsanschluss verbunden. Jeder Stromzweig
enthält
den Source-Drain-Kanal eines PMOS-Eingangstransistors und eines
PMOS-Lasttransistors hintereinander zwischen der Bitleitung und
dem zweite Stromversorgungsanschluss. Das Gate des Eingangstransistors
in jedem Zweig ist mit der Drain des Eingangstransistors in dem
anderen Stromzweigkreuzgekoppelt. Die Gates des Lasttransistors
sind mit den zweiten Stromversorgungsanschlüssen gekoppelt.
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Im Betrieb gleicht der Leseverstärker den Spannungsabfall
von den Eingängen
des Leseverstärkers
zu dem zweiten Stromversorgungsanschluss hin aus, der einen gemeinsamen
Knoten für die
beiden Zweige bildet. Die Gate-Source-Spannung des Eingangstransistors
und des Lasttransistors in dem gleichen Stromzweig sind nahezu gleich, weil
sie den gleichen Strom ziehen. Die Kreuzkopplung sorgt dafür, dass
der Spannungsabfall an jedem Stromzweig die Summe der Gate-Source-Spannungsabfälle eines
Transistors aus jedem Zweig ist.
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Diese Schaltung hat den Nachteil,
dass sie eine Stromversorgungsspannung mit zumindest zwei Gate/Source-Schwellenspannungen
benötigt,
um zu arbeiten.
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Der Erfindung liegt als Aufgabe zugrunde, eine
integrierte Schaltung mit einem Speicher und einem Strom-Leseverstärker zu
verschaffen, die bis zu niedrigeren Speisespannungen hin arbeitet.
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Die erfindungsgemäße integrierte Schaltung wird
in Anspruch 1 beschrieben. In dem Leseverstärker wird der Gate-Source-Spannungsabfall
der Lasttransistoren in einer der Richtung des Gate-Source-Spannungsabfalls
der Eingangstransistoren entgegengesetzten Richtung eingebracht.
Somit ist der Spannungsabfall von den Eingängen des Leseverstärkers zum
gemeinsamen Knoten der Lasttransistoren die Differenz der Gate-Source-Spannungsabfälle eines
Eingangstransistors und eines Lasttransistors statt einer Summe
wie beim Stand der Technik. Wie beim Stand der Technik sorgt die
Kreuzkopplung dafür,
dass die Spannungsabfälle
von den Eingängen
des Leseverstärkers
zum gemeinsamen Punkt ausgeglichen werden. Aber weil diese Spannungsabfälle zwischen
den Eingängen
und dem gemeinsamen Knoten jetzt alle kleiner sind als beim Stand
der Technik, genügt
eine kleinere Speisespannung.
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Gewöhnlich werden komplementäre Ausgänge einer
Speicherzelle mit jeweiligen der Speicher-Bitleitungen gekoppelt
werden; auf diese Weise kann eine ganze Spalte von Speicherzellen
mit den Bitleitungen verbunden werden, wobei Speicherselektionssignale
bestimmen, welche Speicherzelle imstande sein wird, den durch die
Bitleitungen fließenden
Strom zu beeinflussen. Man kann jedoch auch eine Speicherzelle mit
einfachen Ausgängen
verwenden. In diesem Fall ist eine der Bitleitungen mit der Speicherzelle
gekoppelt und die andere Bitleitung kann mit einer Bezugsstromquelle
(Leerzelle) verbunden sein.
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Bei einer Ausführungsform der erfindungsgemäßen integrierten
Schaltung haben die Eingangstransistoren und die Lasttransistoren
alle den gleichen Leitungstyp. So können die Gate-Source-Spannungsabfälle von
Lasttransistoren und Eingangstransistoren in einfacher Weise gleich
gemacht werden, indem durch diese Transistoren die gleichen Ströme durchgelassen
werden.
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Bei einer anderen Ausführungsform
der erfindungsgemäßen integrierten
Schaltung ist der gemeinsame Knoten über eine gemeinsame Stromquelle
mit dem gleichen Stromversorgungsanschluss verbunden wie die Bitleitungen.
So erzwingen Änderungen
des durch den Kanal des einen Lasttransistors fließenden Stroms
entgegengesetzte Änderungen
des durch den anderen Lasttransistor fließenden Stroms.
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Bei einer anderen Ausführungsform
sind die Drains der Eingangstransistoren über eine erste bzw. zweite
Stromquelle mit einem zweiten Stromversorgungsanschluss verbunden.
So erzwingen Änderungen
des durch die Drains der Eingangstransistoren fließenden Stroms
entgegengesetzte Änderungen des
durch die Kanäle
der Lasttransistoren, mit denen diese Drains verbunden sind, fließenden Stroms. Dies
wird die Spannungsabfälle
zwischen den Eingängen
und dem gemeinsamen Knoten einander dichter folgen lassen. Vorzugsweise
sind die erste und die zweite Stromquelle schaltbar, sodass sie
abgeschaltet werden können,
wenn das Lesen aus dem Speicher deaktiviert ist. Noch mehr zu vorzuziehen ist,
wenn die erste und die zweite Stromquelle je einen Schalter umfassen,
um das Potenzial an der Drain der Eingangstransistoren auf das Potenzial
der Stromversorgung, mit der die Bitleitungen verbunden sind, zu
ziehen. Dies schaltet den Leseverstärker schneller aus und verhindert
schwebende Knoten.
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Diese und andere vorteilhafte Aspekte
der erfindungsgemäßen integrierten
Schaltung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben.
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1 zeigt
einen Speicher mit einem Leseverstärker.
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2 zeigt
eine Ausführungsform
eines Leseverstärkers.
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3 zeigt
einen Ausgangszwischenspeicher.
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1 zeigt
einen Speicher mit einem Leseverstärker. Der Speicher enthält Speicherzellen,
von denen eine Speicherzelle 10 gezeigt wird. Die Speicherzellen 10 sind
in Spalten organisiert und die Zellen 10 in einer Spalte
sind mit einem Paar Bitleitungen 11a, b verbunden.
Die Bitleitungen 11a, b sind mit einem Leseverstärker 12 verbunden.
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1 veranschaulicht
nur diejenigen Aspekte des Leseverstärkers, die für den Betrieb
der vorliegenden Erfindung funktionell sind. Der Leseverstärker 12 enthält einen
ersten und zweiten PMOS-Eingangstransistor 14a, b jeder
mit einer Source, die mit jeweils einer der Bitleitungen 11a, b verbunden
ist. Die Drain jedes PMOS-Eingangstransistors 14a, b ist mit
dem Gate des anderen PMOS-Eingangstransistors 14a, b gekoppelt.
Die Drains des ersten und zweiten Eingangstransistors 14a, b sind
mit einem gemeinsamen Knoten 18 über die Kanäle eines ersten bzw. zweiten
PMOS-Lasttransistors 16a, b gekoppelt.
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Im Betrieb ist die Speicherzelle 10 während des
Messens leitend mit den Bitleitungen 11a, b verbunden
und beginnt, diesen Bitleitungen 11a, b Strom
zu entziehen, einer Bitleitung 11a, b mehr als der
anderen, je nach dem Zustand der Speicherzelle 10.
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Der Leseverstärker 12 regelt die
Differenz zwischen den Potenzialen der Bitleitungen 11a, b auf null.
Die Potenzialdifferenz zwischen den Bitleitungen 11a, b ist
die Summe von hintereinander der Source-Gate-Spannung des ersten
Eingangstransistors 14a, der Gate-Source-Spannung des zweiten Lasttransistors 16b,
der Source-Gate-Spannung des ersten Lasttransistors 16a und
der Gate-Source-Spannung des zweiten Eingangstransistors 14b: V(11a – 11b)
= –Vgs(14a)
+ Vgs(16b) – Vgs(16a)
+ Vgs(14b)
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Diese Potenzialdifferenz ist wegen
der hohen Transkonduktanz g (Verhältnis zwischen Kanalstromänderungen
und Gate-Source-Spannungsänderungen)
von Transistoren bereits ziemlich konstant: Änderungen von Vgs sind um einen
Faktor 1/g kleiner als die auf die Speicherzelle zurückzuführenden Änderungen
des Stroms.
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Zudem bedeutet die Kreuzkopplung
zwischen den Gates und Drains der Eingangstransistoren 14a, b,
dass, wenn die Speicherzelle 10 das Source-Potenzial des
einen Eingangstransistors 14a, b erhöht, sodass
der durch den Kanal dieses Eingangstransistors 14a, b fließende Strom
zunimmt, der mit diesem Kanal verbundene Lasttransistor 16a, b das
Gate-Potenzial des anderen Eingangstransistors 14a, b ansteigen
lässt,
sodass das Source-Potenzial
des anderen Eingangstransistors auch ansteigt. So wird der Potenzialdifferenz
zwischen den Bitleitungen entgegengewirkt. Weil die Kreuzkopplungen
eine Schleife bilden, wird diese Gegenwirkung durch einen Rückkopplungseffekt
verstärkt.
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Wenn die von der Speicherzelle 10 verursachten
Stromschwankungen zu gleichen, aber entgegengesetzten Gate-Source-Potenzialänderungen in
dem Eingangstransistor 14a, b und dem Lasttransistor 16a, b führen, deren
Kanäle
verbunden sind: dVgs(14a) = –dVgs(16a) und dVgs(14b) = –dVgs(16b))wird
Idealerweise die Potenzialdifferenz zwischen den Bitleitungen 11a, b vollständig unterdrückt.
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Es ist wichtig, zu bemerken, dass
die Richtung von Gate-Source-Spannungsabfällen im Leseverstärker 12 wechselt.
Alle Knoten des Leseverstärkers 12 sind über Gate-Source-Übergänge mit
anderen Knoten verbunden. Nicht zwei dieser Übergänge liegen mit einem Gate-Source-Spannungsabfall
in gleicher Richtung in Reihe. Folglich ist das Potenzial keines
der Knoten in dem Leseverstärker 12 weiter als
eine Gate-Source-Spannung von irgendeinem anderen Knoten in dem
Leseverstärker 12 entfernt.
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Daher wird der Leseverstärker 10 bis
zu einer sehr niedrigen Speisespannung hinab arbeiten. Auch werden
die Substratvorspannung der Eingangstransistoren 14a, b und
die der Lasttransistoren 16a, b eng aufeinander
abgestimmt sein, sodass die Source-Gate-Spannungsabfälle an den Eingangstransistoren 14a, b und
an den Lasttransistoren 16a, b bei gleichem Kanalstrom
eng aufeinander abgestimmt sind.
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Anstelle der PMOS-Lasttransistoren 16a, b könnte man
NMOS-Lasttransistoren verwenden, deren Gates mit deren Drains gekoppelt
sind, d. h. mit dem gemeinsamen Knoten 18. Dies würde jedoch eine
kompliziertere Transistoranpassung erfordern, wenn man sicherstellen
möchte,
dass durch den Speicher verursachte Stromschwankungen die gleiche
Gate-Source-Spannung, aber entgegengesetzte Schwankungen in den
Lasttransistoren 16a, b und den Eingangstransistoren 14a, b bewirken.
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2 zeigt
eine Ausführungsform
eines Leseverstärkers 12.
Zusätzlich
zu den in 1 gezeigten
Elementen zeigt 2 einen
ersten und zweiten Stromversorgungsanschluss Vdd, Vss. Die Bitleitungen 11a, b sind
mit dem ersten Stromversorgungsanschluss Vdd über jeweilige Lasten 26a, b verbunden.
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Zusätzlich zu den in 1 gezeigten Elementen enthält der Leseverstärker 12 einen
ersten und zweiten NMOS-Stromquellentransistor 22a, b, einen
gemeinsamen Impedanz-PMOS-Transistor 20 und PMOS-Ausgangstransistoren 24a, b.
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Die Verbindung der Drains des ersten
Eingangstransistors 14a und des ersten Lasttransistors 16a ist
mit dem zweiten Stromversorgungsanschluss Vss über den Kanal des ersten NMOS-Stromquellentransistors 22a verbunden.
Die Verbindung der Drains des zweiten Eingangstransistors 14b und
des zweiten Lasttransistors 16b ist über den Kanal des zweiten NMOS-Stromquellentransistors 22b mit
dem zweiten Stromversorgungsanschluss Vss verbunden. Die Gates der
NMOS-Stromquellentransistoren 22a, b sind miteinander
und mit einem Selektionseingang Ysel verbunden.
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Der gemeinsame Knoten 18 ist
mit dem ersten Stromversorgungsanschluss Vdd über den Kanal des gemeinsamen
Impedanz-Transistors 20 verbunden. Das Gate des gemeinsamen
Impedanz-Transistors 20 ist mit dem zweiten Stromversorgungsanschluss
Vss gekoppelt.
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Das Gate und die Source des ersten PMOS-Ausgangstransistors 24a sind
parallel zu dem Gate und der Source des ersten Eingangstransistors 14a geschaltet.
Das Gate und die Source des zweiten PMOS-Ausgangstransistors 24b sind
parallel zu dem Gate und der Source des zweiten Eingangstransistorss 14a geschaltet.
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Im Betrieb dienen der erste und der
zweite NMOS-Stromquellentransistor 22a, b dazu,
sicherzustellen, dass Stromänderungen
durch die Eingangstransistoren 14a, b vollständig an
die Lasttransistoren 16a,b übertragen werden, sodass diese
Eingangs- und Lasttransistoren, die durch ihre Drains verbunden
sind, entgegengesetzte Stromänderungen
haben. Dies vereinfacht es, zu gewährleisten, dass vom Speicher
verursachte Stromschwankungen die gleiche Gate-Source-Spannung,
aber entgegengesetzte Schwankungen in den Lasttransistoren 16a, b und
den Eingangstransistoren 14a, b bewirken. Statt
Stromquellen können
andere Impedanzschaltungen verwendet werden, aber dann wird die Stromänderung
in den Lasttransistoren geringer sein.
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Vorzugsweise liefert jeder Stromquellentransistor 22a, b zweimal
den Ruhestrom, der aus jeder Bitleitung 11a, b durch
jeden Eingangstransistor 14a, b fließt. Somit
wird der durch die Lasttransistoren 16a, b fließende Ruhestrom
gleich dem durch die Eingangstransistoren 14a, b fließenden Strom
sein, wodurch gleiches Potenzial auf den Bitleitungen 11a, b gewährleistet
ist, wenn die Eingangs- und Lasttransistoren gleiche Größe haben.
So werden Gate-Source-Spannungsänderungen
der Lastransistoren 16a, b und der Eingangstransistoren 14a, b in Reaktion
auf Stromänderungen
enger aufeinander abgestimmt sein. Dies vereinfacht es, zu gewährleisten,
dass vom Speicher verursachte Stromschwankungen die gleiche Gate-Source-Spannung,
aber entgegengesetzte Schwankungen in den Lasttransistoren 16a, b und
den Eingangstransistoren 14a, b bewirken.
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Die Ausgangstransistoren 24a, b ziehen
einen Ausgangsstrom, der proportional zu dem Strom durch die Eingangstransistoren 14a, b ist.
Dieser Strom kann zum Ansteuern einer Ausgangsschaltung (nicht abgebildet)
verwendet werden.
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Der gemeinsame Impedanz-Transistor 20 verschafft
vorzugsweise den gleichen Spannungsabfall wie der mittlere Spannungsabfall
an den Lasten 26a, b. So werden die Gate-Source-Spannungsänderungen
der Lasttransistoren 16a, b und der Eingangstransistoren 14a, b in
Reaktion auf Stromänderungen
enger aufeinander abgestimmt sein. Wenn die Ausgangstransistoren 24a, b n
mal den Strom der Eingangstransistoren 14a, b ziehen,
ist der Strom durch die Bitleitungen n + 1 mal so groß wie der Strom
durch die Eingangstransistoren 14a, b. So sollte
die Source-Drain-Impedanz des Impedanz-Transistors 20 ungefähr (n +
1)/2 mal so groß wie
die mit den Bitleitungen verbundene Impedanz sein, um den gleichen
Spannungsabfall zu verschaffen.
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Die Stromquellentransistoren 22a, b werden vorzugsweise
zum Ein- und Ausschalten des Leseverstärkers verwendet. Hierzu empfangen
die Gates dieser Stromquellentransistoren 22a, b ein
Selektionssignal Ysel. Wenn dieses Signal Ysel niedrig ist, wird
der Leseverstärker
ausgeschaltet und es wird kein Strom verbraucht. Wenn das Signal
Ysel hoch ist, ist der Leseverstärker
aktiv.
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Eine kleine Signalanalyse des Leseverstärkers zeigt,
dass das frequenzabhängige
Verhalten des Leseverstärkers
von der Gate-Source-Kapazität Cc
der Eingangstransistoren 14a, b, der Drain-Vss-Kapazität Ca der
Eingangstransistoren 14a, b und in geringerem
Maße von
der Bitleitungskapazität
Cb abhängt.
Weiterhin hängt
das Verhalten von der Transkonduktanz der Eingangstransistoren 14a, b und
dem mg der Lasttransistoren 16a, b ab. Mit einer
komplexen Frequenz s (i·2·pi·f) ausgedrückt, wird
die Differenz zwischen den Bitleitungsspannungen Vx, Vy eine lineare
Funktion der Differenz zwischen den Strömen I1, I2 durch die Eingangstransistoren 14a, b sein: Vx – Vy
= {((m – 1)g
+ s(Ca + Cc))/(mg + sCa)}·(I1 – I2)/g
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Für
eine kleine Frequenz s und m nahe 1 ist diese Differenz klein. So
ist zu erkennen, dass der Leseverstärker den gewünschten
Effekt hat, die Bitleitungspotenziale gleich zu halten. Der differentielle Ausgangsstrom
Io des Leseverstärkers
geteilt durch den Speicherzellenstrom Ic wird ungefähr gegeben durch Io/Ic = K/(1 + s·2B/A + s·s/(A·A))d. h. die differentielle
Ausgangsstromantwort auf Eingangsstromänderungen hat eine Null-Frequenzverstärkung "K", mit K = n/(n +
1)
(n ist der Faktor zwischen dem W/L-Verhältnis der Eingangstransistoren 14a, b und
dem W/L-Verhältnis der
Ausgangstransistoren 24a, b). Die Ausgangsstromantwort
hat eine Frequenzabhängigkeit
zweiter Ordnung mit einer Resonanzspitze nahe einer Frequenz A,
wobei gilt A = g sqrt([n + 1]/[(Ca + Cc)·Cb])(sqrt()
ist die Quadratwurzelfunktion). Der Dämpfungsfaktor "B" der Resonanz ist B
= 0,5·{1/(g·Rb) +
Cb(m – 1)/(Ca
+ Cc)}/sqrt{(n + 1)·Cb/(Ca
+ Cc)}(Rb ist die Impedanz der mit den Bitleitungen 10a, b verbundenen
Lasten ). Es sei bemerkt, dass der Dämpfungsfaktor sicher größer null
ist, wenn m größer oder
gleich 1 ist. Tatsächlich
wird bevorzugt, dass m > 1
ist, um Stabilität
der Schaltung zu gewährleisten.
Um Überschwingen
zu verringern, ist es wünschenswert,
dass B > 0,5. Dies
kann sichergestellt werden, indem m größer als eins gewählt wird.
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Daher wird ein Ausgleich der Bitleitungsspannung
nicht vollkommen, aber noch ausreichend sein, aber der Dämpfungsfaktor
B wird sowohl für niedrige
Bitleitungskapazitätswerte
Cb als auch hohe Bitleitungskapazitätswerte Cb zunehmen.
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Dies ist besonders vorteilhaft für eine Verwendung
des Leseverstärkers
in einer Schaltungsbibliothek, die zum Einbetten von Speichern unterschiedlicher
Größe in verschiedene
Schaltungsentwürfe
verwendet wird. In diesem Fall braucht der Leseverstärker nicht
erneut entworfen zu werden, um Stabilität für Speicher unterschiedlicher
Größe zu gewährleisten.
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Bei einem Beispiel für den Leseverstärker gilt gRb
= 1/3, n = 3 Cb = 1 pF und Ca + Cc = 0,2 pF. In diesem Fall stellt
ein Wert von zumindest 1,29 für
m sicher, dass der Dämpfungsfaktor
B größer oder gleich
0,5 ist.
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Die Verzögerung des Leseverstärkers wird gegeben
durch Verzögerung
= {(Ca + Cc)/(g·Rb)
+ Cb(m – 1)}/{(n
+ 1)·g}
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Wenn m = 1 ist, ist diese Verzögerung unabhängig von
der Bitleitungskapazität.
Wenn beispielsweise n = 3, Ca + Cc = 0,2 pF, gRb = 1/3, m = 1 und g
= 1/(7 kOhm) gilt, wird ein Verzöge rungswert
von 1,1 ns gefunden. Diese Verzögerung
kann für
eine Speisespannung von nur 1,5 Volt realisiert werden. Wenn m > 1, wird die Verzögerung,
um Stabilität
zu gewährleisten,
geringfügig
mit der Bitleitungskapazität
Cb ansteigen, aber die Abhängigkeit
von der Bitleitungskapazität
ist nur geringfügig,
solange m nahe 1 ist.
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Dies macht den Leseverstärker auch
sehr geeignet für
eine Verwendung in einer Schaltungsbibliothek, die zum Einbetten
von Speichern unterschiedlicher Größe in verschiedene Schaltungsentwürfe verwendet
wird.
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Zudem nutzt der Leseverstärker nur
eine kleine Halbleitersubstratfläche,
da er nur neun Transistoren enthält,
von denen nur zwei eine minimale Größe überschreiten. Es wird nur ein
einziges Steuersignal Ysel verwendet, das hinsichtlich des Zeitverhaltens
nicht kritisch ist. Es wird wenig Strom verbraucht, typischerweise
nicht mehr als vier mal ein Speicherzellenstrom.
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3 zeigt
einen Ausgangszwischenspeicher für
einen Strom-Leseverstärker.
Der Ausgangszwischenspeicher ist mit dem in 1 oder 2 gezeigten
Leseverstärker
gekoppelt. Der Deutlichkeit halber werden nur diejenigen Teile des
Leseverstärkers
gezeigt, die an den Ausgangszwischenspeicher anschließen.
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3 zeigt
die Bitleitungen 11a, b, die Eingangstransistoren 14a, b,
die ersten und zweiten Ausgangstransistoren 24a, b und
die ersten und zweiten weiteren Ausgangstransistoren 30a, b.
Die Sources des ersten Eingangstransistors 14a, des ersten
Ausgangstransistors 24a und des ersten weiteren Ausgangstransistors 30a sind
miteinander und mit der ersten Bitleitung 11a verbunden.
Die Gates des ersten Eingangstransistors 14a, des ersten
Ausgangstransistors 24a und des ersten weiteren Ausgangstransistors 30a sind
auch miteinander verbunden. Ebenso sind die Sources des zweiten
Eingangstransistors 14b, des zweiten Ausgangstransistors 24b und
des zweiten weiteren Ausgangstransistors 30b miteinander
und mit der zweiten Bitleitung 11b verbunden. Die Gates
des zweiten Eingangstransistors 14b, des zweiten Ausgangstransistors 24b und des
zweiten weiteren Ausgangstransistors 30b sind auch miteinander
verbunden.
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Die Drains des ersten und zweiten
Ausgangstransistors 24a, b sind mit einem ersten
bzw. zweiten Ausgangsknoten 35a, b verbunden.
Die Drains des ersten und zweiten weiteren Ausgangstransistors 30a, b sind über einen
ersten Stromspiegel 32a, 33b bzw. einen zweiten
Stromspiegel 32b, 33a kreuzweise mit dem zweiten
und ersten Ausgangsknoten gekoppelt.
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Der Ausgangszwischenspeicher umfasst weiterhin
Pull-Down-Transistoren 36a, b und kreuzgekoppelte
Inverter 38a, b. Der erste und der zweite Ausgangsknoten 35a, b sind
mit dem Gate des ersten bzw. zweiten Pull-Down-Transistors 36a, b gekoppelt.
Die Sources dieser Pull-Down-Transistoren 36a, b sind
mit Vss verbunden und ihre Drains sind mit dem Eingang von jeweiligen
der kreuzgekoppelten Inverter 38a, b verbunden.
Ein Ausgangsinverter 39 ist mit dem Eingang eines der kreuzgekoppelten Inverter 38a, b gekoppelt.
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Im Betrieb empfangen die Ausgangstransistoren 24a, b und
die weiteren Ausgangstransistoren 30a, b alle
Gate-Source-Spannungen, die durch die Stromdifferenzen zwischen
den Bitleitungen 11a, b bestimmt werden. Daher
unterscheiden sich die aus den Drains dieser Transistoren 24a, b 30a, b fließende Ströme auch
im Verhältnis
zu den Differenzen zwischen den Strömen der Bitleitungen 11a, b.
Die Ströme
aus den Ausgangstransistoren fließen direkt zu den Ausgangsknoten 35a, b.
Die aus den weiteren Ausgangstransistoren 30a, b fließenden Ströme werden
kreuzweise zu den Ausgangsknoten 35a, b reflektiert.
Daher ist der Strom, der von jedem Ausgangsknoten 35a, b aus
fließt,
proportional zu dem Strom, der in den anderen Ausgangsknoten 35a, b fließt.
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Die Kombination aus Transistorgrößen der weiteren
Ausgangstransistoren 30a, b und der Stromspiegeltransistoren 32a, b, 33a, b wird
relativ zu der Transistorgröße der Ausgangstransistoren 24a, b entworfen,
sodass der aus jedem Ausgangsknoten 35a, b über den
betreffenden Stromspiegel 32a, b 33a, b fließende Strom
um einen Faktor "F" größer ist
als der in den anderen Ausgangsknoten 35a, b vom
Ausgangstransistor 24a, b, der mit dem anderen
Ausgangsknoten 35a, b verbunden ist, aus fließende Strom.
Der Faktor F setzt sich aus dem Verhältnis "A" (W1/L1)/(W2/L2)
von W/L-Verhältnissen
W1/L1 der weiteren Ausgangstransistoren 30a, b und
der Ausgangstransistoren 24a, b und einem Stromverstärkungsfaktor
B der Stromspiegel: F = B/A zusammen.
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Der Faktor "F" ist
so entworfen, dass er größer als
eins ist, aber kleiner als das Verhältnis zwischen den Strömen aus
den zwei Bitleitungen 11a, b, wenn eine Speicherzelle
mit den Bitleitungen 11a, b verbunden ist. Dieses
Verhältnis
dient dazu, zu gewährleisten,
dass beide Ausgangsknoten 35a, b auf einen niedrigen
Pegel gezogen werden, wenn keine Speicherzelle aktiv mit den Bitleitungen 11a, b verbunden
ist, und einer der Ausgangsknoten 35a, b auf einen
hohen Pegel gezogen wird, wenn eine Speicherzelle aktiv angeschlossen
ist. Welcher der Ausgangsknoten 35a, b auf einen
hohen Pegel gezogen wird, hängt
von dem in der Speicherzelle gespeichertem Bit ab.
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Somit werden die kreuzgekoppelten
Inverter 38a, b in dem gleichen Zustand bleiben,
solange keine Speicherzelle aktiv mit den Bitleitungen 11a, b verbunden
ist. Daher wird vor einer aktiven Verbindung der Speicherzelle kein
Rücksetzen
des Ausgangszwischenspeichers benötigt. Nur einer der zwei in
der Speicherzelle gespeicherten möglichen Bitwerte wird eine
Leistungsaufnahme zum Umschalten des kreuzgekoppelten Paares von
Invertern 38a, b bewirken.
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Außer in einem Strom-Leseverstärker kann die
Ausgangsstufe auch in Komparatoren verwendet werden, beispielsweise
in A/D- oder D/A-Umsetzern.
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Nach Abschluss der Messung können die durch
die Ausgangstransistoren 24a, b und die weiteren
Ausgangstransistoren 30a, b fließenden Ströme ausgeschaltet
werden. In diesem Zustand entzieht der Ausgangszwischenspeicher
keinen Gleichstrom, wodurch zusätzlicher
Leistungsverbrauch eingespart wird.
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Der Ausgangszwischenspeicher ist
sehr schnell und arbeitet herab bis zu einer niedrigen Spannung.
Bei einer Ausführungsform
wurden W/L-Verhältnisse
von 32 für
die Ausgangstransistoren 24a, b und von 16 für die weiteren
Ausgangstransistoren 30a, b verwendet und W/L-Verhältnisse
von 2,8 für
die Eingangstransistoren 32a, b der Stromspiegel
und 6,8 für
die Ausgangstransistoren 33a, b der Stromspiegel.
Ein W/L-Verhältnis
von 8 wurde für die
Pull-Down-Transistoren 36a, b verwendet und 0,93/0,35
und 1,46/0,55 wurden für
die (PMOS-W/L)/(NMOS-W/L)-Verhältnisse
in den kreuzgekoppelten Invertern 38a, b verwendet
(wobei der Inverter 38b, der mit dem Ausgangsinverter gekoppelt
ist, die größten W/L-Werte
aufweist). Dies ergab eine Leseverzögerung von nur 0,98 ns bei
einer Speisespannung von 1,5 Volt. Die Schaltung blieb bis unter
eine Speisespannung von 0,5 Volt betriebsfähig (mit zunehmender Verzögerung).
Bei einer Speisespannung von 2,5 Volt betrug die Verzögerung 0,64
ns.
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Natürlich können in Kombination mit dem
Leseverstärker
von 2 auch andere Ausgangsstufen verwendet
werden. Man könnte
beispielsweise nur einen Ausgangsknoten 35a und nur einen
Stromspiegel 32b, 33a verwenden, wobei eine gleiche
Verstärkung
aus den Ausgangstransistoren 24a und der Kombination aus
dem weiteren Ausgangstransistor 30b und den Stromspiegeln 32b, 33a genommen wird.
So kann der eine Ausgangsknoten 35a als Logikausgang verwendet
werden. Bei einem anderen Beispiel können erste und zweite NMOS-Stromspiegel
mit dem ersten bzw. zweiten Ausgangstransistor 24a, b verbunden
sein, wobei der Ausgang des ersten NMOS-Stromspiegels direkt mit
einem Logikausgangsknoten gekoppelt ist, wobei der Ausgang des zweiten
NMOS- Stromspiegels über einen PMOS-Stromspiegel
mit dem Ausgangsknoten gekoppelt ist. Viele Schaltungsvarianten
von Ausgangszwischenspeichern, die den Strom aus den Ausgangstransistoren 24a, b oder
deren Gate-Source-Spannung nutzen, sind möglich.