DE69820186T2

DE69820186T2 - Gegen heisse Elektronen geschützte Schaltung und Methode

Info

Publication number: DE69820186T2
Application number: DE69820186T
Authority: DE
Inventors: Mark Yosefin; Yachin Afek; Joseph Shor
Original assignee: Motorola Inc
Current assignee: NXP USA Inc
Priority date: 1997-09-09
Filing date: 1998-06-05
Publication date: 2004-06-03
Anticipated expiration: 2018-06-06
Also published as: EP0902517B1; DE69820186D1; US5952875A; EP0902517A3; JPH11234114A; EP0902517A2

Description

Gebiet der Erfindung
Diese Erfindung bezieht sich auf elektronische Geräte und insbesondere auf Ein-/Ausgabeschaltungen und ein Verfahren zum Betrieb von Ein-/Ausgabeschaltungen.
Hintergrund der Erfindung
Fortschritte bei Herstellungstechniken in Größtintegration (VLSI: very large scale integration) für integrierte Schaltkreise (IC: integrated circuits) basieren oft auf reduzierten Transistordimensionen (z. B. Kanallänge) ohne eine proportionale Skalierung der Referenzspannungen. Die Reduzierung kritischer Transistordimensionen führt zu einem signifikanten Anstieg der elektrischen Felder in den Transistoren. Wenn beispielsweise ein N-Kanal-Feldeffekttransistor (N-FET) im tiefen Sättigungsbereich leitend ist, kann das Oxyd seiner Gate-Elektrode durch hohe elektrische Felder beschädigt werden. Die Ergebnisse sind beispielsweise längere Verzögerungszeiten und eine geringere langfristige Zuverlässigkeit des IC. Konsequenzen, die im Stand der Technik unter den Begriffen "durch heiße Träger induzierte Verschlechterung" und "Heißelektroneneffekt" bekannt sind, sind beschrieben in Leblebici, Y.: "Design Considerations for CMOS Digital Circuits with Improved Hot-Carrier Reliability", IEEE J. of Solid State Circuits, Band 31, Nr. 7, S. 1014–1024 (1996).
1 und 2 erläutern Details des Problems, welches durch die vorliegende Erfindung reduziert oder gelöst wird. 1 ist ein vereinfachtes Schaltungsdiagramm eines elektronischen Systems 11 nach dem Stand der Technik mit einer ersten Schaltung 10 und einer zweiten Schaltung 20. Das elektronische System 11 repräsentiert eine I/O-(Eingabe-/Ausgabe-) Verbindung. Die Schaltungen 10 und 20 sind über die Signalleitung 15 und die Referenzleitung 19 miteinander verbunden. Die Signalleitung 15 wird auch als "PAD" bezeichnet.
Die Schaltung 10 erhält an der Versorgungsleitung 91 eine niedrige Versorgungsspannung V_CC1 (z. B. V_CC1 = 3,3 Volt); und die Schaltung 20 erhält an der Versorgungsleitung 92 ein höhere Versorgungsspannung V_CC2 (z. B. V_CC2 = 5,5 Volt), so dass: VCC1 < VCC2. (1)
V_PAD ist das Potential zwischen den Leitungen 15 und 19 und kann betragen: 0 < VPAD < VCC2. (2)
Schaltung 10 umfasst N-FETs N2 und N1, die mit Drain- (D) und Source- (S) Elektroden zwischen Signalleitung 15 und Referenzleitung 19 in Reihe geschaltet sind. Eine Gate- Elektrode (G) des N-FET 1 ist mit dem Eingangsanschluss 90 verbunden; und eine Gate-Elektrode (G) des N-FET N2 ist mit der Versorgungsleitung 91 bei V_CC1 verbunden. Spannungen über D und S von N-FET N1 und N-FET N2 sind V_DS1 bzw. V_DS2. N-FETs N1 und N2 sind spannungssensitive Komponenten, deren V_DS1 und V_DS2 eine kritische Spannung ("Durchbruchsspannung") V_DS
MAX nicht überschreiten sollte: VDS 1,2 ≤ VDS MAX, (3)wenn einer der N-FETs N1 oder N2 leitend ist. Wenn N-FETs N1 und N2 nicht leitend sind, darf V_{DS 1,2} V_{DS MAX} überschreiten.
Es ist ungünstig, wenn V_DS
MAX niedriger als Vcc₂ ist: VDS MAX < Vcc2 (4)
In Schaltung 20 ist der Schalter 25 zwischen der Versorgungsleitung 92 und der Signalleitung 15 angeschlossen. Die Betätigung von Schalter 25 wird nicht an Schaltung 10 übermittelt. Schaltung 20 kann zeitweise V_PAD (Signalleitung 15) auf die höhere Versorgungsspannung Vcc₂ ziehen, so dass N-FETs N1 und N2 beschädigt werden könnten.
2 ist ein vereinfachtes Spannungs-Zeit-Diagramm, welches den Betrieb von System 11 von 1 beispielhaft illustriert. 2 bezieht sich auf eine Pull-Down-Operation, wenn N-FETs N1 und N2 die Leitung 15 auf die Leitung 19 ziehen. Eine Pull-Up-Operation in der entgegengesetzten Richtung wird nicht betrachtet. Die Graphen 31 bis 32 für V_PAD und die Graphen 41 bis 43 für V_DS1 liegen in einem Koordinatensystem mit einer vertikalen Spannungsachse "V" (0 Volt – Vcc₂ = 5,5 Volt) und einer horizontalen Zeitachse "t" (in Nanosekunden ns). Die Linie 51 zwischen den Graphen 31 und 41 und die Linien 52 bis 53 zwischen den Graphen 32 und 43 zeigen: VDS2 = VPAD – VDS1 (5)
Es sei angenommen, dass V_{DS MAX} etwa 3,6 Volt beträgt. In einem Zeitintervall zwischen t = 0 und t = t₁ (z. B. bei t₁ = 2ns) liegt V_PAD auf seinem maximalen Wert Vcc₂ = 5,5 Volt (Graph 31, Gleichung 2). N-FETs N1 und N2 sind nicht leitend. N-FET N2 addiert seine V_DS2 (Linie 51) zu V_DS1 von N-FET N1 (Graph 41) hinzu, so dass die Bedingung (3) erfüllt ist.
Zur Zeit t₁ wird N-FET N1 z. B. durch ein Eingangssignal an seiner Gate-Elektrode G (Eingangsanschluss 90) leitend geschaltet und V_DS1 geht schnell auf im Wesentlichen Null (bei 0,5 Volt, Graph 42), so dass N-FET N1 nicht beschädigt wird. In dem Intervall nach t₁ bleibt V_DS1 bei Null (Graph 43). V_PAD fällt jedoch langsam (Graph 32), so dass zwischen t₁ und t₂ V_DS2 (Linie 52) zeitweilig V_{DS MAX} überschreitet. V_DS2 über N-FET N2 erreicht seinen erlaubten Wert V_DS2 = V_{DS MAX} erst bei t₂ (Gleichung 3, Linie 53).
Ein Verfahren um zu verhindern, dass V_{DS MAX} zeitweilig überschritten wird, verwendet eine Steuerschaltung, welche die Gate-Elektrode von N-FET N2 (Signal G2) alternativ zwischen einer Spannung VCCL (entsprechend V_CC1 in 1) und VCCH (entsprechend Vcc₂) schaltet. Mit einer zeitweilig erhöhten Leitfähigkeit von N-FET N2 fällt die Spannung V_DS2 schneller, so dass das Zeitintervall zwischen t₁ und t₂ verringert werden kann. Eine solche Lösung ist jedoch nicht immer anwendbar, da die Schaltung 10 zwei Versorgungsspannungen (V_CC1 und Vcc₂₎ erfordern würde. Dies ist insbesondere schwierig zu implementieren, wenn Schaltung 10 und Schaltung 20 über eine signifikante Distanz voneinander beabstandet sind.
Es besteht ein Bedürfnis, eine I/O-Verbindung zu entwerfen, die diese und andere Nachteile und Beschränkungen des Standes der Technik verringert oder vermeidet.
Kurze Beschreibung der Zeichnungen
1 ist ein vereinfachtes Schaltungsdiagramm eines elektronischen Systems nach dem Stand der Technik mit einer ersten Schaltung und einer zweiten Schaltung;
2 ist ein vereinfachtes Spannungs-Zeit-Diagramm, welches den Betrieb des Systems von 1 beispielhaft illustriert.
3 ist ein vereinfachtes Schaltungsdiagramm einer Schaltung, welche eine bevorzugte Ausführungsform der vorliegenden Erfindung illustriert; und
4 ist ein vereinfachtes Spannungs-Zeit-Diagramm, welches ein Verfahren gemäß der vorliegenden Erfindung zum Betrieb der Schaltung von 3 illustriert.
Beschreibung einer bevorzugten Ausführungsform
3 ist ein vereinfachtes Schaltungsdiagramm einer Schaltung 100, welche eine bevorzugte Ausführungsform der vorliegenden Erfindung illustriert. Eingabe/Ausgabe- (I/O-) Schaltung 100 (im Folgenden als Schaltung 100 bezeichnet) umfasst die Pull-Down-Vorrichtung 101 mit Transistoren 110, 120 und 130 (im Folgenden N1, N2 bzw. N3), Knoten 115 (auch: "PAD" oder "Leitung"), optionale Pull-Up-Vorrichtung 116, Komparator 150 (auch: "Schalternetzwerk") mit Transistoren 160, 170 und 180 (im Folgenden P1, P2 bzw. P3). Optional bereitgestellte Transistoren N2 und P3 sind günstig, jedoch für die vorliegende Erfindung nicht essentiell. Die Schaltung 100 weist Referenzleitung 119 mit Referenzpotential V_R1 (oder "GND" für z. B. 0 Volt) auf sowie Referenzleitung 191 mit Referenzpotential V_R2 (oder "V_cc" von z. B. 2,5 Volt). Leitungen 119 und 191 werden auch als "Anschlüsse" bezeichnet. Ähnlich wie bei der Schaltung 10 von 1 nach dem Stand der Technik, ist die Schaltung 100 mit einer weiteren Schaltung verbunden, wie z. B. Schaltung 20' (siehe 1) und zwar über Knoten 115 und entweder eine oder beide Leitungen 119 oder 191. Optional empfängt die Schaltung 100 das Eingangsignal 195 über Eingangsanschluss 190 und liefert am Knoten 115 das Ausgangssignal 117.
N1, N2 und N3 sind vorzugsweise N-Kanal-Feldeffekttransistoren, von denen jeder eine Gate-Elektrode (G) eine Drain-Elektrode (D) und eine Source-Elektrode (S) aufweist. Der Begriff "Transistor" soll jegliche Vorrichtung mit wenigstens zwei Hauptelektroden und einer Steuerelektrode umfassen, die von einem an die Steuerelektrode angelegten Signal angesteuert wird. Transistoren, wie etwa N1, N2, N3, P1, P2 und P3 können zum Beispiel FETs sein mit Drain-Elektrode (D), Source-Elektrode (S) als Hauptelektroden und Gate-Elektroden (G) als Steuerelektrode. Die Transistoren können auch bipolare Transistoren mit Kollektoren (C) und Emittern (E) als Hauptelektroden und Basen (B) als Steuerelektroden oder andere Vorrichtungen sein.
Transistoren N1, N2 und N3 sind vorzugsweise Feldeffekttransistoren (FETs) vom N-Kanal-Typ (N-FETs) und Transistoren P1, P2 und P3 von Komparator 150 sind vorzugsweise Feldeffektransistoren (FETs) vom P-Kanal-Typ (P-FETs), was durch einen Kreis an der Gate-Elektrode symbolisiert ist. Dies ist günstig für die Erläuterung, jedoch nicht essen tiell. Ein Fachmann wird die Vorrichtung und das Verfahren gemäß der vorliegenden Erfindung auf andere Konfigurationen anwenden, wie etwa Komplementär-Konfigurationen mit N-FETs in dem Komparator 115 und P-FETs in der Pull-Down-Vorrichtung 101. Obgleich die bevorzugte Ausführungsform in CMOS-Technologie implementiert wurde, ist ein Fachmann in der Lage, basierend auf der hier vorliegenden Beschreibung, die vorliegende Erfindung mit anderen Technologien zu nutzen, beispielsweise mit Transistoren, die alle vom gleichen Leitungstyp sind.
Die Transistoren und andere erwähnte Elemente der Schaltung 100 sind vorzugsweise wie folgt verbunden: Pull-Up-Vorrichtung 116, die für die Erfindung nicht wesentlich ist, ist als über gestrichelte Linien zwischen Leitung 191 und Knoten 115 angeschlossen illustriert. Die Pull-Up-Vorrichtung 116 empfängt vorzugsweise das Eingangssignal 195 von dem Eingabeanschluss 190. Die Pull-Down-Vorrichtung 101 ist zwischen dem Knoten 115 und der Leitung 119 angeschlossen, wobei die Transistoren N3, N2 und N1 miteinander in Reihe geschaltet sind. Die Reihenfolge, in der Transistoren N3, N2 und N1 angeordnet sind, ist günstig, für die Erfindung jedoch nicht essentiell. Im Detail ist die Drain-Elektrode (D) als Hauptelektrode von N3 mit Knoten 115 verbunden, die Source-Elektrode (S) als weitere Hauptelektrode von N3 ist mit der Drain-Elektrode (D) von N2 verbunden. Die Source-Elektrode (S) von N2 ist mit der Drain-Elektrode (D) von N1 verbunden. Die Source-Elektrode (S) von N1 ist mit der Leitung 119 verbunden. Die Gate-Elektrode (G) als Steuerelektrode von N1 ist mit dem Eingangsanschluss 190 verbunden und empfängt das Eingangssignal 195. Die Gate-Elektrode (G) des Transistors N2 ist mit der Leitung 191 verbunden und erhält ein vorbestimmtes Potential V_cc. Die Gate-Elektrode (G) von Transistor N3 ist mit Ausgangsknoten 155 von Komparator 150 verbunden und empfängt entweder das Potential von Knoten 115 (V_PAD) oder das Potential von Leitung 191 (V_cc).
In Komparator 150 sind die Transistoren P2 und P1 zwischen der Leitung 191 und dem Knoten 150 in Reihe geschaltet. Die Drain-Elektrode (D) von P2 ist an Ausgangsknoten 155 mit der Drain-Elektrode (D) von P1 verbunden. Die Source-Elektrode (S) von P1 ist mit Knoten 115 verbunden. Die Gate-Elektrode (G) von P2 ist mit Knoten 115 verbunden, und die Gate-Elektrode (G) von P1 ist mit Leitung 191 verbunden. Die Gate-Elektroden (G) von P1 und P2 bilden Komparatoreingänge 151 bzw. 152. Der optionale Transistor P3 hat seine Source-Elektrode (S) mit der Leitung 191 verbunden und seine Drain-Elektrode (D) und seine Gate-Elektrode (G) gemeinsam mit dem Ausgangsknoten 155 verbunden. P3 verhindert, dass Knoten 155 driftet, wenn V_PAD = V_cc. Der Komparator 150 kann auf verschiedene Weise implementiert sein, vorausgesetzt, dass er die Potentialdifferenz zwischen Leitung 191 und 115 misst und ein Steuersignal an Transistor N3 liefert, um die S-D-Impedanz von Transistor N3 zu variieren, um als Spannungsteiler zu wirken, der die Spannung V_PAD über der Pull-Down-Vorrichtung 101 verteilt, so dass keiner der Transistoren N1, N2 oder N3 einer Spannung V_DS > V_{DS MAX} ausgesetzt ist.
Ein Fachmann ist in der Lage, Bulks bzw. Massen (oder Töpfe) von Transistoren N1, N2, N3, P1, P2 und P3 mit Leitungen 191, 119 oder mit anderen Punkten zu verbinden, doch derartige weitere Details sind aus Gründen der Einfachheit nicht illustriert. Es ist günstig, Massen von P1 und P2 (Pfeile, die in 3 auf die Gate-Elektroden-Kreise deuten) mit Ausgangsknoten 155 zu verbinden, da, wie die weitere Erläuterung zeigen wird der Knoten 155 entweder das Potential von V_PAD oder V_CC aufweist, je nachdem welches höher ist.
Zum Zwecke der Erläuterung werden Spannungen und ihre Funktionen eingeführt. Spannungen über D und S von Transistoren N1, N2, und N3 sind V_DS1, V_DS2 bzw. V_DS3, welche die oben erwähnte erlaubte Spannung V_{DS MAX} nicht überschreiten sollten: VDS 1, 2, 3 ≤ VDS MAX (6)
N-FETs N1, N2 und N3 sind spannungssensitive Komponenten. Wie in Verbindung mit 1 bis 2 im Abschnitt "Hintergrund" diskutiert, erzwingt die weitere Schaltung ein Potential V_PAD zwischen Knoten 115 und Leitung 119 (GND-Potential). V_PAD ist die Summe von V_DS
1,2,3: VPAD = VDS1 + VDS2 + VDS3 (7)
V_PAD kann zeitweilig höher sein als die maximal erlaubte Spannung V_{DS MAX} (siehe Gleichung 3) über Transistoren N1, N2 und N3.
Spannungen zwischen Gate-Elektrode (G) und (S) von N-Kanal-Transistoren N1, N2 und N3 werden als V_{GS N1} V_{GS N2} bzw V_{GS N3} bezeichnet (allgemein als V_{GS N}). Diese Transistoren werden als leitend ("ON") angenommen und daher in der Lage, einen Strom zwischen D und S zu tragen, wenn V_{GS N} gleich oder größer einer Schwellenspannung V_{th N} (von z. B. 0,2 Volt) ist oder als ansonsten nicht leitend ("OFF"): VGS N ≥ Vth N (leitend, "ON") (8) VGS N < Vth N (nicht leitend "OFF") (9)
Der Komparator 150 weist eine Ausgangsspannung V_GN3 auf, die zwischen der Gate-Elektrode (G) von N3 und der Leitung 119 (GND) definiert ist.
Spannungen zwischen G und S von P-Kanaltransistoren P1 und P2 werden als V_{GS P1} bzw. V_{GS P2} bezeichnet (allgemein als V_{GS P}) und steuern P1 und P2 gemäß: VGS P ≤ Vth P (leitend "ON") (10) VGS p > Vth P (nicht leitend "OFF") (11)mit einer Schwellenspannung V_{th P} z. B. minus 0,2 Volt. Ist, wie bevorzugt, Komparator 150 wie in 3 konfiguriert, sind die Gate-Source-Spannungen von P1 und P2 und ihr Einfluss auf das Schaltungsverhalten beispielsweise:

(a) VGS P1 = Vcc – VPAD, (12)was P1 leitend macht für V_PAD ≥ V_cc + |V_{th P}| und (13) V_GN3 ≈ V_PAD liefert. (14)
(b) VGS P2 = VPAD – Vcc (15)was P2 leitend macht für V_CC ≥ V_PAD + |V_{th P}| und (16) V_GN3 ≈ V_CC liefert. (17)

Die Schwellenspannungen sind in ||-Zeichen als Absolutwert angegeben. Im Falle V_CC ≈ V_PAD, dass heißt wenn |V_PAD – V_cc | < |V_th|, liefert Transistor P3 V_GN3 ≈ V_CC. Zur Einfachheit der weiteren Beschreibung kann |V_{th P}| mit einer kleinen _Größe im Vergleich zu V_cc und V_PADim folgenden vernachlässigt werden.
Der Komparator 150 ("Schalternetzwerk") schützt die Transistoren N1, N2 und N3 durch Vergleichen von Spannungen V_cc an Referenzleitung 191 und V_PAD an Knoten 115 (PAD) und schaltet den Steuereingang (z. B. die Gate-Elektrode) von Transistor N3 alternativ auf Referenzleitung 191 (bei V_cc) und Knoten 115 (V_PAD). Die Spannung V_DS3 über Transistor N3 wechselt dabei, so dass die Spannungen V_DS1 über Transistor N1, V_DS2 über Transistor N2 und V_DS3 über Transistor N3 stets kleiner als die maximal erlaubte Spannung V_{DS MAX} sind.
Ein Verfahren gemäß der vorliegenden Erfindung zum Schutz von Transistoren gegen "heiße Elektronen" wird unter Bezugnahme auf ein Beispiel in einer Spannungs-Zeit-Repräsentation, die im Rahmen einer Simulation erhalten wurde, besser verstanden. 4 ist ein vereinfachtes Spannungs-Zeit-Diagramm, welches ein Verfahren gemäß der vorliegenden Erfindung zum Betrieb von Schaltung 100 von 3 illustriert. 4 wurde durch SPICE-Untersuchung von Schaltung 100 erhalten. SPICE ist ein im Stand der Technik wohlbekannter Simulator; ein Fachmann könnte jedoch auch andere Simulatoren verwenden, um ähnliche Ergebnisse zu erhalten. Das Diagramm von 4 hat eine vertikale Spannungsachse "V" (0 Volt bis 5,5 Volt) und eine horizontale Zeitachse "t" (in Nanosekunden). Die Schaltung 100 erhält an Leitung 101 V_cc = 3,3 Volt und erhält bei Knoten 115 V_PAD = 5,5 Volt. Es sei angenommen, dass V_PAD durch eine beliebige weitere Schaltung (z. B. Schaltung 20') bestimmt wird, die mit Leitung 115 verbunden ist.
In dem Beispiel von 4 illustrieren Graphen 210– 212 die Ausgangsspannung V_GN3 des Komparators 150, die an die Gate-Elektrode (G) von Transistor N3 angelegt wird; Die Graphen 220–222 illustrieren V_PAD über Transistoren N1, N2 und N3; Die Graphen 230–232 illustrieren die Summenspannung V_DS1 + V_DS2 über N1 und N2; und die Graphen 240–242 illustrieren die Spannung V_DS2 über Transistor N1. Die Spannung V_DS2 über N2 kann als Abstand zwischen den Graphen 230–232 (V_DS1 + V_DS2) und den Graphen 240–242 (V_DS1) angesehen werden.
Die Spannung V_DS3 über N3 kann als der Abstand zwischen den Graphen 220–222 (V_PAD) und den Graphen 230–232 (V_DS1 + V_DS2) angesehen werden. Eine kritische Spannung von V_{DS MAX} = 3,6 Volt wird zu keiner Zeit von irgendeiner V_DS Überschritten.
Zur Zeit t < t₁ sind V_{DS 1,2,3} < V_{DS MAX} der in Reihe geschalteten Transistoren N1, N2 und N3 und werden zu V_PAD addiert (Gleichungen 6 und 7). Mit beispielsweise Eingangssignal 195 mit einem Potential V_{GS N1,} das kleiner ist als V_{th N} (Gleichung 9) ist N1 nicht leitend. N2 und N2 sind ebenfalls nicht leitend, aufgrund des Schwebens der Source-Spannungen im Vergleich zu Leitungen 119. Spannungen V_DS1 (Graph 240), V_DS1 + V_DS3 (Graph 230) und V_PAD (220) sind stabil. Gemäß Gleichungen (11) und (13) ist P1 leitend mit V_PAD = 5,5 Volt > V_cc = 3,3 Volt, so dass V_GN3 ≈ V_PAD (Graphen 210 und 220).
Zum Zeitpunkt t₁ schaltet das Eingangssignal 195 N1 in einen leitenden Zustand und V_DS1 geht (Graph 241) nach Null (z. B. 0 Volt) bei Leitung 119. Mit der Drain-Elektrode (D) von N1 und der Source-Elektrode (S) von N2, die ein abfallendes Potential aufweisen und der Gate-Elektrode (G) von N2 bei VCC wird auch N2 leitend (Gleichung 9) und V_DS1 + V_DS2 geht nach Null (Graph 231). In anderen Worten ist der Abstand zwischen Graphen 231/241 kleiner als zwischen Graphen 230/240. Der ansteigende Wert von V_{GS 3} macht Transistor N3, dessen Source-Elektrode (S) von N1 und N2 herabgezogen wird, leitend. Während alle Transistoren N1, N2 und N3 leitend sind, geht V_PAD nach Null (Graph 221). Die ursprünglich hohe Spannung V_PAD (z. Z. t = t₁) über die leitenden Transistoren N1, N2, N3 wird auf kleinere Fraktionen aufgeteilt (unter Graph 241, zwischen Graphen 231/241 und zwischen Graphen 221/231) von denen jede kleiner ist als V_{DS MAX}, so dass nicht nur Transistor N1, sondern auch Transistoren N2 und N3 gegen Überlastung geschützt sind. Während V_PAD unterhalb V_cc fällt, liefert der leitende Transistor P2 von Komparator 150 V_GN3 ≈ V_cc (Gleichungen 15–17). Das Übergangsintervall t₁ bis t₂ ist zur Zeit t = t₂ zu Ende, wenn V_PAD und alle anderen Spannungen über einen Transistor V_{DS 1,2,3} im Wesentlichen Null erreichen (Graphen 222, 232, 242). V_GN3 bleibt bei etwa V_cc (Graph 212).
Es ist wichtig anzumerken, dass während des Übergangszeitintervalls (t₁, t₂) V_DS3 über Transistor N3 reduziert wird (zwischen Graphen 221 und 231). Dies liegt an der ansteigenden Leitfähigkeit von N3. Zum Verständnis kann sich der Leser vorstellen, dass die Gate-Elektrode (G) von N3 mit Leitung 191 bei V_cc verbunden ist. N3 hätte keine signifikante Leitfähigkeit, wenn die Pull-Down-Vorrichtung 101 angeschaltet ist, so dass eine unerwünschte Verzögerung das Ergebnis wäre. Gemäß der vorliegenden Erfindung ist die Leitfähigkeit von N3 im Wesentlichen stets auf dem höchsten möglichen Wert. Dies wird erreicht, indem seine Gate-Elektrode (G) auf dem höchstmöglichen Potential (V_PAD oder V_cc) gehalten wird.
Allgemein ausgedrückt kann das Verfahren der vorliegenden Erfindung beschrieben werden als Verfahren zum Schützen eines N-Kanal-Feldeffekttransistors (z. B. N-FET N3) mit einer variablen Drain-Source-Spannung V_DS3 gegen eine Spannung V_PAD, die an einem Knoten (z. B. Knoten 115) auftritt und die zu Zeiten V_PAD ≥ V_{DS MAX} ist. N-FET N3 ist in Reihe mit N-FET N1 geschaltet und addiert dadurch eine variable Drain-Source-Spannung V_DS3 zu V_DS1 hinzu. Das Verfahren der vorliegenden Erfindung ist anwendbar, wenn die Pull-Down-Vorrichtung 101 (z. B. mit N1) Knoten 115 auf Referenz leitung 119 zieht, ähnlich der in Verbindung mit 2 beschriebenen Pull-Down-Operation. Die Pull-Up-Operation, bei der die Pull-Up-Vorrichtung 116 den Knoten 115 auf die Leitung 119 zieht, wird hier nicht betrachtet, da N1 in diesem Fall nicht leitend ist. Das Verfahren umfasst die folgenden Schritte:

(i) Vergleichen von V_PAD mit einer Spannung V_cc ≤ V_{DS MAX}. Vorzugsweise wird dieser Schritt mittels eines Komparators, wie etwa Komparator 150, durchgeführt; andere Implementationen sind jedoch ebenfalls möglich. Bei der bevorzugten Ausführungsform werden V_PAD und V_cc an die Gate-Elektroden (G) von P-FETs P1 bzw. P2 angelgt, welche alternativ leitend und nicht leitend sind.
(ii) Ändern der Leitfähigkeit von N-FET N2, so dass V_PAD zwischen V_DS1 und V_DS3 verteilt wird und V_DS1 kleiner ist als V_DS
MAX. Vorzugsweise wird die Leitfähigkeit von N-FET N3 geändert, indem eine Gate-Elektrode (G) von N-FET N3 verbunden wird.
(a) mit V_PAD (falls V_PAD ≥ V_cc), indem P1 hohe Leitfähigkeit erhält, oder
(b) mit V_cc (falls V_cc ≥ V_PAD), indem P2 hohe Leitfähigkeit erhält.

Die vorliegende Erfindung gestattet es einem, I/O-Verbindungen zu entwerfen, die als Schnittstelle zwischen Schaltungen mit unterschiedlichen Versorgungsspannungen z. B. V_CC1 = 3,3 Volt und Vcc₂ = 5 Volt) verwendet werden können. Die spannungssensitiven Transistoren darin, werden geschützt ohne die Notwendigkeit einer zweiten Versorgungsspannung (wie beispielsweise Vcc₂ in der Schaltung 11 nach dem Stand der Technik). Die Schaltung 100 als Teil einer I/O-Verbindung kann Signalspannungen (z. B. V_PAD) anpassen, welche sie nicht intern erzeugt (z. B. 5 Volt). Dies macht sie für sogenannte Plug-And-Play-Anwendungen einfach. Der Komparator, wie beispielsweise Komparator 150 mit zwei P-FETs kann mit kleineren Dimensionen als die Pull-Down-Vorrichtung 101 implementiert werden. Die zusätzliche Schaltung (z. B. P1, P2, N2, N3), die verwendet wird, um einen spannungssensitiven Transistor (z. B. N1) zu schützen, ist hinsichtlich der Chipfläche klein im Vergleich zu dem sensitiven Transistor selbst. Des weiteren kann der sensitive Transistor aufgrund des verbesserten Schutzes mit weniger Chipfläche implementiert werden.
Die Erfindung wurde im Detail lediglich beispielhaft unter Bezugnahme auf eine bevorzugte Ausführungsform davon beschrieben. In der Beschreibung wurden viele spezifische Details aufgestellt, wie etwa Beispiele für Spannungen und spezielle Transistorkonfigurationen etc., um ein gründliches Verständnis der vorliegenden Erfindung zu ermöglichen. Es ist jedoch für den Fachmann offensichtlich, dass derartige spezifische Details nicht unbedingt erforderlich sind, um die Erfindung auszuführen. In anderen Fällen wurden wohlbekannte Strukturen und Schaltungen, die nicht auf die Erfindung bezogen sind, ausgelassen oder vereinfacht, um unnötige Verschleierung der Erfindung zu vermeiden.
Die vorliegende Erfindung stellt eine kostensparende Schutzschaltung zur Verfügung, welche I/O-Verbindungen gestattet, die sich an hohe Signalspannungen anpassen. Verglichen mit dem Stand der Technik bieten ein zusätzlicher serieller Pull-Down-Transistor und zwei Transistoren in einer Logik, die vorzugsweise nur eine kleine Chipfläche verbraucht, einen effektiven Schutz gegen die obengenannten Heißelektroneneffekte. Die Schaltung der vorliegenden Er findung braucht nur eine einzige Versorgungsspannung, die vorzugsweise eine niedrige Versorgungsspannung ist. Die Logik steuert den zusätzlichen Transistor und stellt eine zusätzliche Spannung über den zusätzlichen, für den Schutz benötigten Transistor zur Verfügung.
Während die Erfindung mit speziellen Strukturen, Schritten, Vorrichtungen und Materialien beschrieben wurde, wird der Fachmann auf Grundlage der hiesigen Beschreibung verstehen, dass sie nicht nur auf solche Beispiele beschränkt ist, und dass der vollständige Umfang der Erfindung durch die nachfolgenden Ansprüche sauber bestimmt ist.

Claims

Schaltung (100) mit – einem ersten Referenzanschluss (119) bei einer Spannung V_R1 (GND), – einem zweiten Referenzanschluss (191) bei einer Spannung V_R2 (V_cc), – einem Knoten (115) zum Verbinden der Schaltung (100) mit einer weiteren Schaltung (20), welche eine weitere Spannung V_PAD an den Knoten anlegen kann, – Komparator (150), der Eingänge aufweist, welche mit dem zweiten Referenzanschluss und mit dem Knoten verbunden sind, und der einen Ausgang (155) aufweist, und – einem ersten Transistor (110) mit Hauptelektroden (D, S) und einer Steuerelektrode (G), wobei die Steuerelektrode des ersten Transistors ein Eingangssignal (195) empfängt, wobei die Schaltung (100) gekennzeichnet ist durch – einen zweiten Transistor (113) mit Hauptelektroden (D, S) und einer Steuerelektrode (G), wobei die Steuerelektrode des zweiten Transistors (113) mit dem Ausgang (155) des Komparators verbunden ist, – wobei die ersten und zweiten Transistoren über ihre Hauptelektroden zwischen dem Knoten (115) und dem ers ten Referenzanschluss V_R1 (GND) in Reihe geschaltet sind, so dass sie Potentiale V_DS1 und V_DS3 über die Hauptelektroden des ersten bzw. des zweiten Transistors tragen, und – wobei der Komparator V_PAD und V_R2 (V_cc) vergleicht und den Steuereingang des zweiten Transistors entweder auf V_PAD oder V_R2 schaltet, abhängig davon, ob die Spannung V_PAD oder V_R2 einen größeren Betrag aufweist, so dass V_DS3 kleiner ist als eine vorbestimmte Spannung (V_{DS MAX}), wenn V_PAD > V_R2.
Schaltung nach Anspruch 1, gekennzeichnet durch einen dritten Transistor (112) mit Hauptelektroden und einer Steuerelektrode, wobei der dritte Transistor mit seinen Hauptelektroden mit dem ersten Transistor und dem zweiten Transistor in Reihe geschaltet ist, wobei die Steuerelektrode des dritten Transistors mit dem zweiten Referenzanschluss verbunden ist.
Schaltung nach Anspruch 1, wobei der erste Transistor (110) und der zweite Transistor (113, N3) und der dritte Transistor (112) N-Kanal-Feldeffekttransistoren (N-FETs) sind, von denen jeder eine Drain-Elektrode (D) und eine Source-Elektrode (S) als Hauptelektroden und eine Gate-Elektrode (G) als Steuerelektrode haben.
Schaltung nach Anspruch 1, wobei der Komparator (150) einen vierten Transistor (170) und einen fünften Transistor (160) aufweist, von denen jeder Hauptelektroden und eine Steuerelektrode hat, wobei die vierten und fünften Transistoren mit den Hauptelektroden zwischen dem zweiten Refe renzanschluss und dem Knoten in Reihe angeschlossen sind und die Steuerelektroden als Eingänge aufweisen.
Schaltung nach Anspruch 1, wobei der Komparator (150) einen ersten P-Kanal-Feldeffektransistor (160, P-FET) und einen zweiten P-FET (170) aufweist, wobei die ersten und zweiten P-FETs mit ihren Source-Elektroden mit dem Knoten bzw. dem zweiten Referenzanschluss in Reihe sind, wobei die Drain-Elektroden der ersten und zweiten P-FETs miteinander verbunden sind und den Ausgang (155) des Komparators bilden, wobei eine Gate-Elektrode des ersten P-FET mit der Source-Elektrode des zweiten P-FET verbunden ist und wobei eine Gate-Elektrode des zweiten P-FET mit der Source-Elektrode des ersten P-FET verbunden ist, wobei die ersten und zweiten P-FETs den Steuereingang des zweiten Transistors (113) alternativ auf den Knoten (115) oder den zweiten Referenzanschluss (191) ziehen, je nachdem welcher höheres Potential aufweist.
Verfahren zum Schützen eines zweiten Transistors (113) in einer Schaltung (100) mit einem ersten Referenzanschluss (119) bei einer Spannung V_R1 (GND), einem zweiten Referenzanschluss (191) bei einer Spannung V_R2 (V_cc) und einem Knoten (115) zum Verbinden der Schaltung mit einer weiteren Schaltung (20), welche eine weitere Spannung V_PAD an den Knoten anlegen kann, wobei der zweite Transistor (113) und ein erster Transistor (110) jeweils Hauptelektroden und eine Steuerelektrode aufweisen, wobei der erste und der zweite Transistor über ihre Hauptelektroden zwischen dem ersten Referenzanschluss (119) und dem Knoten (115) in Reihe geschaltet sind, so dass sie Potentiale V_DS3 bzw. V_DS1 tragen, und wobei die Steuerelektrode des ersten Transistors (110) ein Eingangssignal (195) empfängt, wobei das Verfahren das Vergleichen von V_PAD und V_R2 und Schalten des Steuereingangs des zweiten Transistors (113) auf entweder V_PAD oder V_R2 umfasst, abhängig davon, ob die Spannung V_PAD oder V_R2 den größeren Betrag aufweist, so dass V_DS3 kleiner als eine vorbestimmte Spannung (V_{DS MAX}) ist, wenn V_PAD > V_R2.