DE69714236T2 - Herstellungsmethode für multi-chip-modul mittels direktverbindung - Google Patents

Herstellungsmethode für multi-chip-modul mittels direktverbindung

Info

Publication number
DE69714236T2
DE69714236T2 DE69714236T DE69714236T DE69714236T2 DE 69714236 T2 DE69714236 T2 DE 69714236T2 DE 69714236 T DE69714236 T DE 69714236T DE 69714236 T DE69714236 T DE 69714236T DE 69714236 T2 DE69714236 T2 DE 69714236T2
Authority
DE
Germany
Prior art keywords
circuit board
lead frame
assembly
fingers
frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69714236T
Other languages
English (en)
Other versions
DE69714236D1 (de
Inventor
C. Vasquez
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Conexant Systems LLC
Original Assignee
Conexant Systems LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Conexant Systems LLC filed Critical Conexant Systems LLC
Application granted granted Critical
Publication of DE69714236D1 publication Critical patent/DE69714236D1/de
Publication of DE69714236T2 publication Critical patent/DE69714236T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/49531Additional leads the additional leads being a wiring board
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861Lead-frames fixed on or encapsulated in insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3405Edge mounted components, e.g. terminals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01028Nickel [Ni]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30107Inductance
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09009Substrate related
    • H05K2201/09063Holes or slots in insulating substrate not used for electrical connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227Other objects, e.g. metallic pieces
    • H05K2201/1034Edge terminals, i.e. separate pieces of metal attached to the edge of the printed circuit board [PCB]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10742Details of leads
    • H05K2201/10886Other details
    • H05K2201/10924Leads formed from a punched metal foil
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16Inspection; Monitoring; Aligning
    • H05K2203/167Using mechanical means for positioning, alignment or registration, e.g. using rod-in-hole alignment
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3447Lead-in-hole components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

    HINTERGRUND DER ERFINDUNG 1. Bereich der Erfindung
  • Die Erfindung betrifft die Herstellung von Multichip-Modulen und insbesondere ein Verfahren zur Herstellung eines Multichip-Moduls durch Herstellung einer Vielzahl von Chips unter Verwendung eines Direktbefestigungsverfahrens und durch Kapselung des Multichip-Moduls.
  • Halbleiterbauelemente, in der Umgangssprache als Chips bezeichnet, werden bei der Herstellung und beim Betrieb vieler elektronischer Geräte verwendet, die zu einem untrennbaren Bestandteil des täglichen Lebens geworden sind. Die Hersteller von elektronischen Geräten sind gezwungen, Produkte mit erhöhter Funktionsfähigkeit und besserer Qualität herzustellen. Das bedeutet oft, daß mehr Chips in eine vorgegebene Arbeitsfläche eingebracht werden müssen (d. h. die Chipdichte muß erhöht werden).
  • Eine Methode, um diesen Bedarf an erhöhter Chipdichte zu befriedigen, ist die Verwendung von Multichip-Modulen. Die heutigen Verfahren zur Herstellung von Multichip-Modulen sind jedoch oft zeitaufwendig und kostspielig und führen zu niedrigen Ergebnissen beim Zusammenfügen. Zwei grundlegende Bauteile, die bei bestehenden Verfahren zur Herstellung von Multichip-Modulen eingesetzt werden, sind eine Leiterplatte und ein Leiterrahmen. Während des Fertigungsverfahrens muß die Leiterplatte in bestimmter Weise leitfähig mit dem Leiterrahmen verbunden werden, so daß bei Bedarf jedes Bauteil auf der Leiterplatte eine leitfähige Bahn aufweisen kann, auf der genug elektrische Spannung aufgenommen wird, um ordnungsgemäß zu funktionieren.
  • 2. Beschreibung des Standes der Technik
  • Heute werden zwei wohlbekannte Verfahren verwendet, um diese leitfähige Verbindung zwischen einer Leiterplatte und einem Leiterrahmen herzustellen. Wie in Fig. 1A gezeigt ist, werden bei dem ersten von diesen Drahtbefestigungen 100 verwendet, um eine Verbindung zwischen einer Leiterplatte 105 und einem Leiterrahmen 110 zu schaffen. Bei diesem Verfahren werden eine herkömmliche Leiterplatte und ein herkömmlicher Leiterrahmen verwendet. Beim Zusammenfügen wird die Leiterplatte 10S oben auf der mittigen Plattform 115 des Leiterrahmens fest angebracht. Anschließend wird in einer Weise ähnlich der bei dem wohlbekannten Drahtbondverfahren zur Herstellung von Chips verwendeten zuerst ein dünner Draht mit einer Bondinsel oder einem Bondloch der Leiterplatte gebondet und bis zu einen Leiterrahmenfinger gespannt. Als nächstes wird der Draht mit dem Leiterrahmenfinger gebondet. Als letztes wird der Draht beschnitten, und das gesamte Verfahren wird an der nächsten Bondinsel oder dem nächsten Bondloch der Leiterplatte wiederholt. Des weiteren ragt ein Bonddraht, um eine leitfähige Bahn zwischen einem Leiterrahmenfinger und einem speziellen Bauteil bereitzustellen, aus dem speziellen Bauteil und der Bondinsel. Wiederum wird diese Bauteil/Bondinsel-Verbindung unter Verwendung des oben erläuterten, wohlbekannten Drahtbondverfahrens geschaffen. Das kann zwar ein konzeptionell einfaches Verfahren sein, ist aber trotzdem kritisch, weil die Drähte genau positioniert werden müssen, jeder Draht einen guten elektrischen Kontakt an beiden Enden herstellen muß und der Spannbereich zwischen der Bondinsel oder dem Bondloch der Leiterplatte und dem Leiterrahmenfmger einen knickfreien Kreisbogen mit einem sicheren Abstand von den umgebenden Drähten aufweisen muß. Das Drahtbonden erfolgt entweder mit Gold- oder mit Aluminiumdrähten. Beide dieser Materialien sind stark leitfähig und ausreichend duktil, um einer Verformung während des Bondverfahrens zu widerstehen und dennoch fest und zuverlässig zu bleiben.
  • Heute ist das von diesen Bondmaterialien am üblichsten verwendete Material das Gold. Gold ist der am besten bekannte Leiter bei Zimmertemperatur, ein ausgezeichneter Wärmeleiter und oxidations- und korrosionsbeständig. Mithin kann Gold geschmolzen werden, um eine starke Bindung mit den Bondinseln oder den Bondlöchern der Leiterplatte einzugehen, ohne während des Verfahrens zu oxidieren.
  • Bei der Verwendung von Bonddrähten zum Befestigen einer Leiterplatte an einem Leiterrahmen besteht eine Anzahl von Nachteilen. Beispielsweise sind die Kosten für Gold hoch, und seine Verwendung als Bonddraht wird teuer. Wenn ein Bonddraht beim Kapseln bricht, führt das zu geringeren Ergebnissen beim Zusammenfügen, einem von den meisten Herstellern nicht erwünschten Zustand. Gold ist induktionsanfällig, und Induktion führt zu Stromkreisrauschen. Stromkreisrauschen wiederum kann bewirken, daß ein Modul schlecht oder unvorhersehbar funktioniert oder überhaupt nicht funktioniert. Durch die Verwendung von Bonddrähten können die Chips nicht auf beiden Seiten der Leiterplatte angebracht werden, und dadurch wird die zum Anbringen von Chips verfügbare Oberfläche beschränkt. Wenn die zum Anbringen von Chips verfügbare Fläche auf einem gegebenen Modul kleiner wird, nimmt auch das Vermögen ab, der vom Kunden geforderten Erhöhung der Funktionsfähigkeit ohne Erweiterung der Arbeitsflächen zu genügen. Bei der Verwendung von Bonddrähten ist eine äußerst genaue Positionierung der Drähte erforderlich; diese Genauigkeit erfordert Zeit, wodurch sich der Zusammenfügungsprozeß verlangsamt.
  • Bei dem zweiten der zwei wohlbekannten Verfahren zum leitfähigen Verbinden einer Leiterplatte, durch das leitfähige Bahnen zwischen dem Leiterrahmenfingern und den Bauteilen bereitgestellt werden, wird eine geschichtete Leiterplatte 150 verwendet, was in Fig. 1b dargestellt ist. Eine Leiterplatte 155 wird unter Verwendung von mehreren Schichten hergestellt, die so geschichtet sind, daß sie eine einzige Konstruktion bilden. Während des Schichtungsverfahrens an der Leiterplatte werden Leiterrahmenfinger 160 derart in die Leiterplatte 155 eingeführt, daß ein Abschnitt jedes Leiterrahmenfingers in den Schichten des Schichtstoffs befestigt wird. Der andere. Abschnitt jedes Leiterrahmenfingers ragt über die äußere Begrenzung der Leiterplatte hinaus. Infolgedessen ist das Ergebnis eine einzige geschichtete Leiterplatte 150 mit einer Leiterplatte 155 und einem Leiterrahmen 160. Ein Beispiel für ein solches Verfahren ist dargestellt in der Europäischen Patentanmeldung Nr. 567814A1, veröffentlicht am 3. November 1993, für ein "Printed circuit board for mounting semiconductors and other electronic components" von Seimens Components, Inc.
  • Dieses Verfahren weist ebenfalls eine Reihe von Nachteilen auf Beispielsweise ist dieses Verfahren dadurch zeitaufwendig, daß das Fertigungsverfahren für die Leiterplatte einen zusätzlichen Schritt notwendig macht - das Einführen der Leiterrahmenfinger in die Leiterplatte. Das Herstellungsverfahren verlängert sich auch, weil zusätzliche Vorsichtsmaßnahmen getroffen werden müssen, um eine Beschädigung der Leiterrahmenfinger bei der Herstellung der Leiterplatte zu vermeiden.
  • Multichip-Module mit einer geschichteten Leiterplatte, bei der Leiterrahmenfinger während des Beschichtens zu einem Teil der Leiterplatte werden, sind deshalb in der Technik allgemein bekannt. Beispiele für Leiterrahmen-Verbindungsanordnungen sind dargestellt in dem USA-Patent Nr. 5,274,197 für "Electronic-Parts Mounting Board and Electronic-Parts Mounting Board Frame", erteilt am 28. Dezember 1993 an Mitsuhiro Kondo et al.; der Europäischen Patentanmeldung Nr. 554893A2; veröffentlicht am 11. August 1993 für "Partially-molded PCB chip carrier package" von der LSI Logic Corporation; dem USA-Patent Nr. 5,394,298, erteilt am 28. Februar 1995 für "Semiconductor Devices" an Katsumi Segisaka; dem USA-Patent Nr. 3,792,714, erteilt am 26. Februar 1974 für "An Integrated Circuit Assembly using Etched Metal Patterns of Flexible Insulating Film" an Ernest G.
  • Bylander; der Europäischen Patentanmeldung Nr. 620591A1, veröffentlicht am 12. April 1993 für "Silicon Over-Mould of a flip chip device" von Delco Electronics.
  • Gemäß einer ersten Ausgestaltung der vorliegenden Erfindung stellen wir ein Verfahren zur Herstellung eines Multichip-Moduls bereit, wobei eine Vielzahl von Chips auf einer Leiterplatte angebracht ist und die Leiterplatte an einem Leiterrahmen mit einer Vielzahl von Fingern befestigt ist, mit den folgenden Verfahrensschritten:
  • (a) das Bereitstellen einer speziell konstruierten Leiterplatte mit einer Vielzahl von Löchern um ihren Umfang herum zum Aufnehmen der Finger des Leiterrahmens;
  • (b) das Bereitstellen eines Leiterrahmens mit einer Vertiefung in seiner Mitte zum Aufnehmen der speziell konstruierten Leiterplatte, wobei der Leiterrahmen eine Vielzahl von Fingern aufweist, die in Richtung zu der Leiterplatte und in die Vielzahl von um den Umfang der Leiterplatte angeordneten Löchern ragen; und
  • (c) das Kapseln des Multichip-Moduls.
  • Gemäß einer zweiten Ausgestaltung der vorliegenden Erfindung stellen wir ein Multichip-Modul mit einer Leiterplatte mit einer Mehrzahl von darin angebrachten Chips bereit, wobei die Leiterplatte an einem Leiterrahmen mit einer Vielzahl von leitfähigen Fingern befestigt ist,
  • wobei der Leiterrahmen folgendes umfaßt:
  • (1) eine Vielzahl von in Richtung zu der Leiterplatte ragenden Fingern; und
  • (2) eine mittige Vertiefung, die eine Leiterplatte derart aufnehmen kann, daß die Finger verwendet werden können, um den Leiterrahmen leitfähig mit der Leiterplatte zu verbinden;
  • wobei die in der mittigen Vertiefung sitzende Leiterplatte folgendes umfaßt:
  • (1) eine Vielzahl von peripheren Löchern, die die Finger aufnehmen können; und
  • (2) einen Trockenfilm mindestens unter den peripheren Löchern.
  • AUFGABEN UND ZUSAMMENFASSUNG DER ERFINDUNG
  • Die Erfindung zeichnet sich durch ein Multichip-Modul aus, das durch die Verwendung eines Direktbefestigungsverfahrens zur Herstellung eines Multichip- Moduls durch Herstellung einer Mehrzahl von Chips mit Hilfe eines Direktbefestigungsverfahrens und dann durch das Kapseln des Multichip-Moduls hergestellt wird. Das Verfahren umfaßt die Schritte des Herstellens eines Leiterrahmens mit speziellen Konstruktionsmerkmalen, des Bereitstellens einer speziell konstruierten Leiterplatte, des Zusammenfügens von Leiterplatte und Leiterrahmen zu einem aus Platte, Rahmen und Epoxidharz bestehenden Moduls unter Verwendung eines leitfähigen Epoxidharzes, und des Aushärtens des aus Platte, Rahmen und Epoxidharz bestehenden Moduls.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Fig. 1A ist eine schematische Darstellung einer Anordnung nach dem Stande der Technik für eine in einem Leiterrahmen angebrachten Leiterplatte.
  • Fig. 1B ist eine schematische Darstellung einer anderen Anordnung nach dem Stande der Technik zum Anbringen einer Leiterplatte.
  • Fig. 1C ist eine schematische Darstellung einer bevorzugten Ausführungsform der vorliegenden Erfindung, die eine an einem Leiterrahmen angebrachte Leiterplatte zeigt.
  • Fig. 2 ist ein blockschaltbildartiger Überblick über einen Leiterrahmen mit einer mittigen Vertiefung und mit Leiterrahmenfingern.
  • Fig. 3 ist eine schematische Darstellung eines sich konisch verjüngenden Leiterrahmenfingers.
  • Fig. 4 ist eine schematische Darstellung eines gebogenen Leiterrahmenfingers.
  • Fig. 5 ist ein Blockschaltbild, das einen gebogenen Leiterrahmen zeigt; der in ein mit Epoxidharz gefülltes peripheres Loch eingesetzt ist.
  • Fig. 6 ist eine schematische Darstellung einer Leiterplatte mit Positionierlöchern, peripheren Löchern und abgeschrägten Ecken.
  • Fig. 7 ist ein Blockschaltbild, das die Bauteile der Befestigungselementanordnung zeigt.
  • Fig. 8 ist ein Blockschaltbild einer zum Einbringen von Epoxidharz verwendeten Abdeckung.
  • AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Die Herstellung eines Multichip-Moduls mit Hilfe des Direktbefestigungsverfahrens gemäß dieser Erfindung ist ähnlich wie das Einrahmen eines Bildes. Zuerst wird ein Rahmen hergestellt, wobei eine mittige Vertiefung gelassen wird, in die ein Bild eingelegt und direkt an dem Rahmen befestigt werden kann.
  • Fig. 1C zeigt ein Beispiel für die vorliegende Erfindung. Der Rahmen ist ein Leiterrahmen 185 mit speziellen Konstruktionsmerkmalen, wie unten beschrieben, und ist äußerlich eine in der unten beschriebenen Weise speziell gestaltete Leiterplatte 190. Wie in den folgenden Abschnitten erläutert ist, werden der Leiterrahmen 185 und die Leiterplatte 190, sobald sie hergestellt sind, so zusammengefügt, daß sie ein einziges Multichip-Modul 180 bilden, ziemlich so, wie ein Bild mit einem Rahmen zusammengefügt wird, um ein eingerahmtes Bild zu bilden.
  • Gemäß der vorliegenden Erfindung kann ein Leiterrahmen 200 mit speziellen Konstruktionsmerkmalen, Fig. 2, hergestellt werden. Der Leiterrahmen 200 kann so konstruiert werden, daß er Halbleiterchips aufnimmt. Des weiteren kann der Leiterrahmen 200 so konstruiert werden, daß er sich für die speziell konstruierte Leiterplatte (unten erläutert) entweder in einer Einchip- oder einer Multichip- Anordnung eignet.
  • Wie in Fig. 2 gezeigt ist, umfaßt der Leiterrahmen 200 gemäß der vorliegenden Erfindung eine Vielzahl von Leiterrahmenfingern 205 und eine Vertiefung 210. Die Leiterrahmenfinger 205 können den Leiterrahmen 200 leitfähig mit einer Leiterplatte verbinden.
  • Jeder der Leiterrahmenfinger 205 verjüngt sich konisch. Eine solche Verjüngung macht das Zusammenfügen leichter; ein sich konisch verjüngender Leiterrahmenfmger läßt sich leichter in die unten beschriebenen peripheren Löcher einer Leiterplatte einführen. Wie in Fig. 3 gezeigt ist, sollte der Verjüngungswinkel 300 jedes Leiterrahmenfingers 205 auf beiden Seiten des Leiterrahmenfingers der gleiche sein. Wie festgestellt wurde, wirkt eine Verjüngung um 45 Grad befriedigend.
  • Jeder Leiterrahmenfinger 205 kann wegen der besseren Bondeigenschaften während einer Epoxidharz-Aushärtungsphase beim Zusammenfügen des Leiterrahmens mit einer Leiterplatte in der unten beschriebenen Weise mit Gold oder Silber plattiert werden; das Plattieren trägt auch dazu bei, Oxidation oder Korrosion zu verhindern, insbesondere dann, wenn Kupfer für das Leiterrahmenmaterial verwendet wird. Ein solches Plattieren kann in jeder herkömmlichen Art erfolgen, die den Fachleuten gewöhnlich wohlbekannt ist.
  • Die mittige Vertiefung 210 kann durch Beseitigen von Material aus der Mitte des Leiterrahmens 200 (z. B. durch Ausschneiden oder Ausätzen) oder alternativ durch Herstellung des Leiterrahmens ohne eine stützende mittige Auflage ausgebildet werden, wodurch eine Vertiefung geschaffen wird, in die eine Leiterplatte eingepaßt werden kann. Die Herstellung eines Leiterrahmens ohne eine mittige Vertiefung erfolgt in jeder herkömmlichen Art, die den Fachleuten gewöhnlich wohlbekannt ist.
  • Wie in Fig. 4 dargestellt ist, kann jeder sich konisch verjüngende Leiterrahmenfinger 205 in bezug auf die Ebene des Leiterrahmens 400 gebogen werden. Wie festgestellt wurde, wirkt eine Biegung um 90 Grad befriedigend.
  • Wie in Fig. 5 dargestellt ist, liefern sich konisch verjüngende Leiterrahmenfinger eine größere Kontaktfläche zwischen jedem Leiterrahmenfinger 205 und dem in der unten erläuterten Weise in eine Leiterplatte 515 eingebrachten leitfähigen Epoxidharz 510. In dem veranschaulichenden Beispiel kann die Biegung so geformt sein, daß ein gebogener Abschnitt bereitgestellt wird, der als um annähernd 18 mils nach unten vorspringend 500 dargestellt ist. Allgemeiner gesagt, die Biegung ist so geformt, daß sie wegen der größeren mechanischen Festigkeit und des Oberflächenkontakts für so viel Vorsprung wie möglich sorgt, jedoch nicht für so viel, daß der Leiterrahmenfinger einen Trockenfilm 505 durchsticht, der in der unten erläuterten Weise am Boden der Leiterplatte aufgebracht ist. Das Biegen erfolgt in jeder herkömmlichen Art, die den Fachleuten gewöhnlich wohlbekannt ist.
  • In Fig. 6 kann eine speziell konstruierte Leiterplatte 600 hergestellt werden. Die Leiterplatte 600 umfaßt eine Mehrzahl von für die zu bauende Anordnung spezifischen Positionierlöchern 605a - 605d; eine Vielzahl von peripheren Löchern 610; eine Mehrzahl von spitzenlosen Ecken 615; eine Endversilberung oder Endvergoldung; und einen Trockenfilm wenigstens unter den peripheren Löchern.
  • Jedes der Mehrzahl von Positionierlöchern 605a - 605d kann am Umfang der Leiterplatte 600 angeordnet werden. Wie festgestellt wurde, wirkt das Anbringen der Positionierlöcher in den Ecken der Leiterplatte 600 befriedigend. Des weiteren brauchen die Positionierlöcher 605a - 605d nicht plattiert oder ausgekleidet zu werden, da sie nicht in leitfähiger Eigenschaft verwendet werden, sondern statt dessen dazu dienen, die Leiterplatte 600 beim Zusammenfügen leichter in bezug auf den Leiterrahmen zu positionieren. Durch Verwendung der Positionierlöcher 605a - 605d können Zusammenfügezeit und -fehler vermindert werden. Diese Positionierlöcher 605a - 605d werden in jeder herkömmlichen Art hergestellt, die den Fachleuten gewöhnlich wohlbekannt ist.
  • Die Leiterplatte 600 umfaßt eine Vielzahl von peripheren Löchern 610 um ihren Umfang herum. Die peripheren Löcher 610 werden in jeder herkömmlichen Art hergestellt, die den Fachleuten gewöhnlich wohlbekannt ist. Bei der vorliegenden Erfindung kann die Anzahl der peripheren Löcher 610 mit der Anzahl der Leiterrahmenfinger des Leiterrahmens übereinstimmen. Die peripheren Löcher 610 können beispielsweise mit Gold oder Silber durchplattiert werden. Das Plattieren erfolgt in jeder herkömmlichen Art, die den Fachleuten gewöhnlich wohlbekannt ist. Die peripheren Löcher 610 können mit leitfähigem Epoxidharzmaterial gefüllt werden, beispielsweise mit dem Epoxidharz Epotec E-111, hergestellt von der Epoxy Technology Co. in Bilmerica, Massachusetts. Die Verwendung von leitfähigem Epoxidharz ist für die Zwecke der Darstellung beschrieben. Die Verwendung eines schnell aushärtenden Epoxidharzes ist sinnvoll, um die Gefahr des Ausfließens und des Kurzschlusses zwischen den Leiterrahmenfingern zu vermindern. Die Menge des zum Füllen von jedem der peripheren Löcher 610 verwendeten Epoxidharzes kann abhängig von dem Durchmesser des peripheren Lochs 610 und der Dicke der Leiterplatte 600 zwischen 2 · 10&supmin;&sup4; g und 4 · 10&supmin;&sup4; g liegen, wie den Fachleuten gewöhnlich wohlbekannt ist. Das leitfähige Epoxidharz dient dazu, die gebogenen, sich konisch verjüngenden Leiterrahmenfinger durch das Befestigen jedes gebogenen, sich konisch verjüngenden Leiterrahmenfingers in seinem jeweiligen entsprechenden peripheren Loch 610 leitfähig mit der Leiterplatte zu verbinden. Das Füllen der peripheren Löcher 610 mit Epoxidharz erfolgt in jeder Weise, die den Fachleuten gewöhnlich wohlbekannt ist. Es können auch andere den Fachleuten gewöhnlich bekannte Medien oder Verbindungsverfahren verwendet werden, um eine leitfähige Bahn zwischen den Leitern des Chips und dem Leiterrahmen bereitzustellen, z. B. Lötpaste, Kupfergranulataufschlämmungen, das Funkenschweißen oder das Laserschweißen.
  • Wie in Fig. 6 gezeigt ist, können die Ecken der Leiterplatte 615 abgeschrägt werden, d. h. beschnitten oder in ariderer Weise geformt werden, um spitzenlose Ecken zu erhalten; das trägt zur Verminderung von unerwünschter Spannung beim Zusammenfügen bei, die zum Reißen von Teilen führen kann.
  • Zum Endplattieren der Leiterplatte 615 kann Silber oder Gold verwendet werden. Wenn Gold zum Plattieren der Leiterplatte 615 verwendet wird, kann Gold über Nickel verwendet werden, um die Kupferspuren und die durchplattierten Löcher, beispielsweise die oben beschriebenen peripheren Löcher 610, zu plattieren. Andererseits kann, wenn. Silber zum Plattieren der Leiterplatte 615 verwendet wird, Silber über Kupfer verwendet werden, um die Kupferspuren und die durchplattierten Löcher, beispielsweise die oben beschriebenen peripheren Löcher 610, zu plattieren. In dem veranschaulichenden Beispiel wird im Gegensatz zu der gewöhnlichen industriellen Praxis der Verwendung von Gold Silber zur Endplattierung verwendet. Daher kann Silber über Kupfer verwendet werden, um die Kupferspuren und die peripheren Löcher 610 zu plattieren. Noch einmal, das Plattieren kann in jeder herkömmlichen Weise erfolgen, die den Fachleuten gewöhnlich wohlbekannt ist.
  • Die peripheren Löcher 610 in der Leiterplatte 600 können ausgekleidet, d. h. mit einem Trockenfilmmaterial bedeckt sein; beispielsweise aus der von DuPont hergestellten VACRON-Familie. Der Trockenfilm kann abhängig von der Dicke der Spuren und anderen Ausgestaltungen der Konstruktion der Leiterplatte zwischen etwa 1 mil und et va 3,5 mils dick sein, wie den Fachleuten gewöhnlich wohlbekannt ist. Der Trockenfilm wird benutzt, damit leitfähiges Epoxidharz nicht durch die peripheren Löcher fließen und möglicherweise einen Kurzschluß zwischen gebogenen, sich konisch verjüngenden Fingern in verschiedenen peripheren Löchern 610 bewirken kann.
  • Die Leiterplatte 600 gemäß der vorliegenden Erfindung ist ansonsten herkömmlich; sie kann beispielsweise unter Verwendung jedes herkömmlichen Materials (z. B. Teflon, Polyamid, Kapton) in einer einzigen oder in mehreren Schichten ausgebildet sein.
  • Gemäß der vorliegenden Erfindung können der Leiterrahmen und die Leiterplatte, die oben beschrieben sind, so zusammengefügt werden, daß sie ein Modul aus Platte, Rahmen und Epoxidharz bilden. Zum Zusammenfügen des Leiterrahmens und der Leiterplatte in einer herkömmlichen Weise kann eine herkömmliche elektronische Zusammenfügevorrichtung verwendet werden, die den Fachleuten gewöhnlich bekannt ist. Als Alternative kann ein Unterauftragnehmer mit der Ausführung des Zusammenfügens beauftragt werden.
  • Das Zusammenfügen kann unter Verwendung einer -speziellen, in Fig. 7 gezeigten Befestigungsvorrichtung ausgeführt werden. Die Zusammenfüge- und Befestigungsvorrichtung gemäß Fig. 7 weist drei Bauteile auf: ein gewichtetes Bauteil 700, ein Rahmenhalterbauteil 705 und ein die Leiterplatte tragendes Bauteil 710. Jedes der Bauteile der speziellen Befestigungsvorrichtung kann in einer herkömmlichen Weise hergestellt werden, die den Fachleuten gewöhnlich bekannt ist. Jedes Bauteil kann aus einem herkömmlichen Material ausgebildet sein. Des weiteren kann jedes Bauteil kann aus dem gleichen herkömmlichen Material ausgebildet sein, so daß jedes Bauteil ähnliche Wärmedehnungskoeffizienten aufweist. In dem veranschaulichenden Beispiel kann jedes von dem gewichteten Bauteil 700, dem Rahmenhalterbauteil 705 und dem die Leiterplatte tragenden Bauteil 710 aus Kupfer bestehen.
  • Beim Zusammenfügen der in Fig. 7 gezeigten speziellen Befestigungsvorrichtung kann das Rahmenhalterbauteil 705 den Leiterrahmen aufnehmen. Des weiteren kann das Rahmenhalterbauteil 705 mit einer mittigen Vertiefung ausgebildet sein. Das Rahmenhalterbauteil 705 kann die gleiche Größe und die gleiche Teilung wie der Leiterrahmen aufweisen. Der Leiterrahmen und das Rahmenhalterbauteil 705 können so zusammengefügt werden, daß die Leiterrahmenfinger des Leiterrahmens nach unten im Verhältnis zu dem Rahmenhalterbauteil 705 hervorstehen. Der Leiterrahmen und das Rahmenhalterbauteil 705 können in einer herkömmlichen Weise zusammengefügt werden, die den Fachleuten gewöhnlich bekannt ist.
  • Das die Leiterplatte tragende Bauteil 710 kann eine Mehrzahl von Vertiefungen umfassen, um eine Anzahl von Leiterplatten unterzubringen. Bei der vorliegenden Erfindung kann die Anzahl der Vertiefungen mit der Anzahl der Leiterplatten übereinstimmen. Die größte Anzahl von Leiterplatten, die ein die Leiterplatte tragendes Bauteil 710 unterbringen kann, kann durch die Wahl der Zusammenfügungsmöglichkeiten festgelegt werden, die den Fachleuten gewöhnlich bekannt ist. Die Vertiefungen werden in jeder herkömmlichen Weise hergestellt, die den Fachleuten gewöhnlich wohlbekannt ist.
  • Das Zusammenfügen eines Moduls aus Platte, Rahmen und Epoxidharz kann folgende Schritte umfassen: das Reinigen und Vorbereiten des gewichteten Bauteils 700, des Rahmenhalterbauteils 705 und des die Leiterplatte tragenden Bauteils 710, das Einsetzen einer Leiterplatte oder mehrerer davon in das die Leiterplatte(n) tragende Befestigungselement 710; das Einsetzen des mit einer Leiterplatte oder mehreren davon bestückten, die Leiterplatte(n) tragenden Bauteils 710 in eine Maschine zum Einbringen von leitfähigem Epoxidharz in ausgewählte periphere Löcher; das Einbringen von Expoxidharz in ausgewählte periphere Löcher; das Herausnehmen des mit einer Leiterplatte oder mehreren davon bestückten, die Leiterplatte(n) tragenden Bauteils 710 aus der das Expoxidharz einbringenden Maschine; das Einsetzen des Leiterrahmens in das Rahmenhalterbauteil 705; das Zusammenfügen der speziellen Zusammenfüge- und Befestigungsvorrichtung, so daß sich das mit einer Leiterplatte oder mehreren Leiterplatten bestückte, die Leiterplatte(n) tragende Bauteil 710 in einer sandwichartigen Weise unten befindet, sich das mit dem Leiterrahmen bestückte Rahmenhalterbauteil 705 in der Mitte befindet und sich das gewichtete Bauteil 700 oben befindet; das Aushärten des Moduls aus Rahmen, Platte und Epoxidharz in einem Ofen; das Anbringen des Moduls aus Rahmen, Platte und Epoxidharz an einem End-Bauelement; und das Kapseln des End-Bauelements zur Bildung eines Multichip-Moduls.
  • Das Reinigen und das Vorbereiten der Bauteile der Zusammenfüge- und Befestigungsvorrichtung kann mit Hilfe von jedem herkömmlichen Verfahren erfolgen, das den Fachleuten gewöhnlich wohlbekannt ist.
  • Das Einbringen von Epoxidharz in ausgewählte Löcher kann durch Verwendung eines Siebs erfolgen, beispielsweise des in Fig. 8 gezeigten Siebs 800. Das Sieb 800 umfaßt eine Vielzahl von Löchern 805, wobei das Epoxidharz in Löcher in der Leiterplatte eingebracht werden kann. Das Sieb 800 kann zum Auswählen derjenigen Löcher auf der Leiterplatte verwendet werden, in die Epoxidharz eingebracht werden soll. Eine solche Auswahl kann getroffen werden, indem Epoxidharz in die Löcher 805 eingebracht wird, die den Löchern auf der Leiterplatte entsprechen, in die Epoxidharz eingebracht werden soll. Dieses Einbringen kann mit allen herkömmlichen Verfahren erfolgen, die den Fachleuten gewöhnlich wohlbekannt sind. Wie festgestellt wurde, funktioniert das Schablonenauflegen und das Abgeben befriedigend. Das Befestigen und das Kapseln kann mit jedem herkömmlichen Verfahren erfolgen, bei dem kein Drahtbonden erforderlich ist, wie den Fachleuten gewöhnlich wohlbekannt ist.
  • Das Direktbefestigungsverfahren gemäß der vorliegenden Erfindung ermöglicht es, ein schnell wirkendes Bauelement oder mehrere davon, beispielsweise mit in Gigahertz gemessenen Taktfrequenzen arbeitende Bauelemente, ohne kapazitiven Widerstand, Induktivität oder hohen Widerstand zusammenzufügen, wobei das Probleme sind, die bei der Verwendung von Bonddrähten auftreten. Des weiteren kann mit dem Verfahren gemäß der Erfindung ein Bauelement zusammengefügt werden, das die physikalischen und mechanischen Eigenschaften eines heute gewöhnlich verkauften Standard-Bauelements aufweist. Da die Bonddrähte zum Verbinden der Leiterplatte mit dem Leiterrahmen beseitigt sind, ermöglicht die vorliegende Erfindung höhere Ergebnisse beim Zusammenfügen. Sie ermöglicht Kosteneinsparungen durch Beseitigung von bei Bonddrähten erforderlichen Zusammenfügungsschritten, eine Steigerung der Produktion und das Ersetzen von Golddraht durch silberleitfähiges Epoxidharz.
  • Sie ermöglicht ebenfalls eine vergrößerte Leiterplattenfläche, da sie die Montage von Chips auf beiden Seiten einer Leiterplatte ermöglicht.
  • Zwar wurde die Erfindung in ihrer bevorzugten Form mit einem bestimmten Grad der Besonderheit beschrieben, es versteht sich jedoch, daß die vorliegende Offenbarung nur beispielhaft vorgenommen wurde. Es werden zahlreiche Änderungen in den Einzelheiten und der Konstruktion der Kombination und in der Anordnung von Teilen ohne Abweichung vom Umfang der Erfindung nahegelegt.

Claims (17)

1. Verfahren zur Herstellung eines Multichip-Moduls (180), wobei eine Vielzahl von Chips auf einer Leiterplatte (170) angebracht ist und die Leiterplatte an einem Leiterrahmen (200) mit einer Vielzahl von Fingern (205) befestigt ist, mit den folgenden Verfahrensschritten:
(a) das Bereitstellen einer speziell konstruierten Leiterplatte mit einer Vielzahl von Löchern (610) um ihren Umfang herum zum Aufnehmen der Finger (205) des Leiterrahmens (200);
(b) das Bereitstellen eines Leiterrahmens (200) mit einer Vertiefung (210) in seiner Mitte zum Aufnehmen der speziell konstruierten Leiterplatte, wobei der Leiterrahmen (200) eine Vielzahl von Fingern (205) aufweist, die in Richtung zu der Leiterplatte und in die Vielzahl von um den Umfang der Leiterplatte herum angeordneten Löchern (610) ragen; und
(c) das Kapseln des Multichip-Moduls.
2. Verfahren nach Anspruch 1, des weiteren mit dem Füllen der peripheren Löcher der Leiterplatte mit Fingern darin mit einem leitfähigen Material vor Schritt (c).
3. Verfahren nach Anspruch 2, wobei das zum Füllen der peripheren Löcher der Leiterplatte mit Fingern darin verwendete leitfähige Material ein leitfähiges Epoxidharz ist, und des weiteren mit dem folgenden Schritt:
dem Aushärten der Anordnung von Leiterrahmen und Leiterplatte.
4. Verfahren nach Anspruch 3, wobei die Leiterrahmenfinger in bezug auf die Ebene des Leiterrahmens gebogen sind.
5. Verfahren nach Anspruch 3, wobei sich die Leiterrahmenfinger konisch verjüngen.
6. Verfahren nach Anspruch 5, wobei sich die Leiterrahmenfinger in einem Winkel von etwa 45 Grad konisch verjüngen.
7. Verfahren nach Anspruch 6, wobei sich die konisch verjüngenden Leiterrahmenfinger in einem Winkel von etwa 90 Grad gebogen sind.
8. Verfahren nach Anspruch 3, wobei die Leiterplatte folgendes umfaßt:
(a) eine Vielzahl von für die zu bauende Anordnung spezifischen Positionierlöchern, wobei jedes Positionierloch zum Ausrichten des Leiterrahmens mit der Leiterplatte verwendet wird;
(b) spitzenlose Ecken zum Erleichtern des Zusammenfügens;
(c) eine Endversilberung oder Endvergoldung der Anordnung, um die Leitfähigkeit bereitzustellen und Korrosion zu verhindern; und
(d) einen Trockenfilm mindestens unter den peripheren Löchern.
9. Verfahren nach Anspruch 8, wobei die Leiterplatte eine mehrschichtige Platte ist.
10. Verfahren nach Anspruch 3, des weiteren mit den folgenden Schritten:
das Reinigen und Vorbereiten der Befestigungselemente der Anordnung;
das Einsetzen der Leiterplatte in ein tragendes Befestigungselement der Anordnung;
das Einsetzen des die Leiterplatte aufnehmenden, tragenden Befestigungselements der Anordnung in eine Spendermaschine;
das Verwenden der Spendermaschine zum Einbringen von Epoxidharz in ausgewählte periphere Löcher der Leiterplatte;
das Herausnehmen der tragenden Anordnung aus der Spendermaschine;
das Einsetzen der tragenden Anordnung in ein Rahmenhalterbauteil;
das Zusammenfügen der tragenden Anordnung und des Rahmenhalterbauteils mit einem gewichteten Bauteil, um eine einzige Anordnung aus Rahmen, Platte, Epoxidharz und gewichtetem Bauteil zu bilden;
das Aushärten der gesamten Anordnung aus Rahmen, Platte, Epoxidharz und gewichtetem Bauteil in einem Ofen.
11. Verfahren nach Anspruch 2, wobei das Zusammenfügen des Rahmens und Leiterplatte die folgenden Schritte umfaßt: das Reinigen und Vorbereiten der Befestigungselemente der Anordnung; das Einsetzen der Leiterplatte in ein die Bauteile tragendes Befestigungselement der Anordnung; das Einsetzen des die Leiterplatte enthaltenden, die Bauteile tragenden Befestigungselements der Anordnung in eine Spendermaschine; das Abgeben von Epoxidharz in ausgewählte periphere Löcher der Leiterplatte; das Herausnehmen der die Bauteile tragenden Leiterplattenanordnung aus der Spendermaschine; das Einsetzen der die Bauteile tragenden Leiterplattenanordnung in ein Befestigungselement für die Rahmenhalterbauteilanordnung; das Zusammenfügen der die Bauteile tragenden Leiterplattenanordnung und des Rahmenhalterbauteils mit einem gewichteten Bauteil, um eine einzige Anordnung aus Rahmen, Platte, Epoxidharz und gewichtetem Bauteil zu bilden; das Aushärten der Anordnung aus Rahmen, Platte, Epoxidharz und gewichtetem Bauteil in einem Ofen.
12. Multichip-Modul mit einer Leiterplatte (190) mit einer Mehrzahl von darin angebrachten Chips, wobei die Leiterplatte an einem Leiterrahmen (200) mit einer Vielzahl von leitfähigen Fingern (205) befestigt ist, wobei der Leiterrahmen (200) folgendes umfaßt:
(1) eine Vielzahl von in Richtung zu der Leiterplatte ragenden Fingern (205); und
(2) eine mittige Vertiefung (210), die eine Leiterplatte derart aufnehmen kann, daß die Finger verwendet werden können, um den Leiterrahmen leitfähig mit der Leiterplatte zu verbinden;
wobei die in der mittigen Vertiefung (210) sitzende Leiterplatte folgendes umfaßt:
(1) eine Vielzahl von peripheren Löchern (605), die die Finger aufnehmen können; und
(2) einen Trockenfilm (505) mindestens unter den peripheren Löchern.
13. Multichip-Modul nach Anspruch 12, des weiteren mit einem in den peripheren Löchern angeordneten leitfähigen Material, um eine leitfähige Verbindung über die peripheren Löcher zwischen der Leiterplatte und dem Leiterrahmen bereitzustellen.
14. Multichip-Modul nach Anspruch 13, wobei sich die Vielzahl von Fingern des Leiterrahmens (200) konisch verjüngt.
15. Multichip-Modul nach einem der Ansprüche 12 bis 14, wobei die Vielzahl von Fingern des Leiterrahmens (200) in bezug auf die Ebene des Leiterrahmens (200) gebogen ist.
16. Multichip-Modul nach einem der Ansprüche 12 bis 15, des weiteren mit einer Endversilberung oder Endvergoldung, um eine leitfähige Verbindung über die peripheren Löcher zwischen der Leiterplatte und dem Leiterrahmen bereitzustellen.
17. Multichip-Modul nach einem der Ansprüche 13 bis 16, wobei die Leiterplatte des weiteren eine Mehrzahl von Positionierlöchern (605a - 605c) umfaßt, um die Leiterplatte an dem Leiterrahmen (200) anzuordnen und eine Anordnung aus Leiterplatte und Rahmen zu bilden.
DE69714236T 1996-04-12 1997-04-10 Herstellungsmethode für multi-chip-modul mittels direktverbindung Expired - Lifetime DE69714236T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/629,926 US5940686A (en) 1996-04-12 1996-04-12 Method for manufacturing multi-chip modules utilizing direct lead attach
PCT/US1997/005850 WO1997039483A1 (en) 1996-04-12 1997-04-10 Method for manufacturing multi-chip modules utilizing direct lead attach

Publications (2)

Publication Number Publication Date
DE69714236D1 DE69714236D1 (de) 2002-08-29
DE69714236T2 true DE69714236T2 (de) 2002-12-05

Family

ID=24525046

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69714236T Expired - Lifetime DE69714236T2 (de) 1996-04-12 1997-04-10 Herstellungsmethode für multi-chip-modul mittels direktverbindung

Country Status (5)

Country Link
US (1) US5940686A (de)
EP (1) EP0892987B1 (de)
JP (1) JP2000508833A (de)
DE (1) DE69714236T2 (de)
WO (1) WO1997039483A1 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7313811B1 (en) 1997-02-19 2007-12-25 General Instrument Corporation Optical conversion device
US6978474B1 (en) 1997-02-19 2005-12-20 Next Level Communications, Inc Media interface device
CN1211723C (zh) * 2000-04-04 2005-07-20 胜开科技股份有限公司 计算机卡制作方法
JP2005064479A (ja) * 2003-07-31 2005-03-10 Sanyo Electric Co Ltd 回路モジュール
US10251273B2 (en) 2008-09-08 2019-04-02 Intel Corporation Mainboard assembly including a package overlying a die directly attached to the mainboard
JP5398773B2 (ja) * 2011-04-07 2014-01-29 富士フイルム株式会社 放射線検出装置
US9089051B2 (en) 2013-06-27 2015-07-21 International Business Machines Corporation Multichip module with stiffening frame and associated covers

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3793714A (en) * 1971-05-27 1974-02-26 Texas Instruments Inc Integrated circuit assembly using etched metal patterns of flexible insulating film
US4820658A (en) * 1986-04-14 1989-04-11 Gte Products Corporation Method of making a packaged IC chip
US4948375A (en) * 1987-08-25 1990-08-14 Howard Lawrence Adaptor assembly for circuit boards
US4967042A (en) * 1988-12-22 1990-10-30 Texas Instruments Incorporated System for enhancing current carrying capacity of printed wiring board
US5012386A (en) * 1989-10-27 1991-04-30 Motorola, Inc. High performance overmolded electronic package
US5169805A (en) * 1990-01-29 1992-12-08 International Business Machines Corporation Method of resiliently mounting an integrated circuit chip to enable conformal heat dissipation
US5177032A (en) * 1990-10-24 1993-01-05 Micron Technology, Inc. Method for attaching a semiconductor die to a leadframe using a thermoplastic covered carrier tape
JPH04213867A (ja) * 1990-11-27 1992-08-04 Ibiden Co Ltd 電子部品搭載用基板フレーム
US5262927A (en) * 1992-02-07 1993-11-16 Lsi Logic Corporation Partially-molded, PCB chip carrier package
JP2708320B2 (ja) * 1992-04-17 1998-02-04 三菱電機株式会社 マルチチップ型半導体装置及びその製造方法
US5311407A (en) * 1992-04-30 1994-05-10 Siemens Components, Inc. Printed circuit based for mounted semiconductors and other electronic components
JPH05326808A (ja) * 1992-05-15 1993-12-10 Ibiden Co Ltd 電子部品搭載用基板およびこれを用いた半導体装置
JPH06283650A (ja) * 1993-03-26 1994-10-07 Ibiden Co Ltd 半導体装置
EP0620591A1 (de) * 1993-04-12 1994-10-19 Delco Electronics Corporation Silikonverkapselung einer Flipclipanordnung
TW270213B (de) * 1993-12-08 1996-02-11 Matsushita Electric Ind Co Ltd
US5686698A (en) * 1994-06-30 1997-11-11 Motorola, Inc. Package for electrical components having a molded structure with a port extending into the molded structure
US5661337A (en) * 1995-11-07 1997-08-26 Vlsi Technology, Inc. Technique for improving bonding strength of leadframe to substrate in semiconductor IC chip packages
US5770479A (en) * 1996-01-11 1998-06-23 Micron Technology, Inc. Bonding support for leads-over-chip process

Also Published As

Publication number Publication date
US5940686A (en) 1999-08-17
EP0892987A1 (de) 1999-01-27
DE69714236D1 (de) 2002-08-29
WO1997039483A1 (en) 1997-10-23
EP0892987B1 (de) 2002-07-24
JP2000508833A (ja) 2000-07-11

Similar Documents

Publication Publication Date Title
DE2554965C2 (de)
DE68927295T2 (de) Kunstharzversiegeltes halbleiterbauelement
DE10295972B4 (de) Nicht in einer Form hergestellte Packung für eine Halbleiteranordnung und Verfahren zur Herstellung
DE69525697T2 (de) Halbleiteranordnung vom Filmträgertyp mit Anschlusshöcher
DE3786861T2 (de) Halbleiteranordnung mit Gehäuse mit Kühlungsmitteln.
DE3888476T2 (de) Elektrische Kontaktstellen und damit versehene Gehäuse.
DE69527473T2 (de) Halbleiteranordnung bestehend aus einem Halbleiterchip, der mittels Kontakthöckern auf der Leiterplatte verbunden ist und Montageverfahren
DE69414291T2 (de) Eine Halbleiteranordnung und Packung
DE10045043B4 (de) Halbleiterbauteil und Verfahren zu dessen Herstellung
DE69414753T2 (de) Montagevorrichtung und Verfahren zum Verbinden von miniaturisierten elektronischen Bauteilen mittels Höckerverbindungen
DE10229692B4 (de) Leiterplatte, Mehrchippackung und zugehöriges Herstellungsverfahren
DE102007017831B4 (de) Halbleitermodul und ein Verfahren zur Herstellung eines Halbleitermoduls
DE19743767B4 (de) Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage sowie ein daraus hergestelltes Halbleiterchip-Gehäuse mit Halbleiterchip
DE69207520T2 (de) Elektrische Leiterplattenbaugruppe und Herstellungsverfahren für eine elektrische Leiterplattenbaugruppe
DE69431023T2 (de) Halbleiteraufbau und Verfahren zur Herstellung
DE2345149A1 (de) Elektronisches hybrid-bauteil mit halbleiter-chips
DE69518935T2 (de) Halbleiterpackung
DE102006003137A1 (de) Elektronikpackung und Packungsverfahren
DE69127910T2 (de) Halbleiteranordnung mit einem Träger, Verfahren zu seiner Herstellung, und Verfahren zum Herstellen des Trägers
DE69129906T2 (de) Kontaktstiftloser chip-träger mit kontaktfeldern
DE102004041088B4 (de) Halbleiterbauteil in Flachleitertechnik mit einem Halbleiterchip und Verfahren zu seiner Herstellung
DE69723801T2 (de) Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung
DE19532755C1 (de) Chipmodul, insbesondere für den Einbau in Chipkarten, und Verfahren zur Herstellung eines derartigen Chipmoduls
DE69417651T2 (de) Verfahren und anordnung zur verbindung einer durchkontaktierung.
DE102014010373A1 (de) Elektronisches Modul für ein Kraftfahrzeug

Legal Events

Date Code Title Description
8364 No opposition during term of opposition