DE69633893T2

DE69633893T2 - Trellisumwandler für Trellisdekoder

Info

Publication number: DE69633893T2
Application number: DE69633893T
Authority: DE
Inventors: Kumar Ramaswamy; John Sidney Stewart
Original assignee: Thomson Inc
Current assignee: Technicolor USA Inc
Priority date: 1995-09-14
Filing date: 1996-09-09
Publication date: 2005-12-01
Anticipated expiration: 2016-09-10
Also published as: MX9604103A; CA2184437C; SG93804A1; DE69633893D1; CN1162238A; ES2231797T3; MY113139A; JP3760001B2; IN190522B; AU6559596A; CA2184437A1; BR9603743A; KR970019654A; AU702966B2; CN1150770C; HK1003696A1; US5740203A; KR100455489B1; EP0763901A3; EP0763901A2

Description

Die Erfindung bezieht sich auf eine digitale Verarbeitungsvorrichtung, die für die Verwendung in einem Mehrkanal-Empfänger von über Satellit, terrestrisch oder über Kabel übertragenen vorwärts-fehlerkorrigierten (FEC) komprimierten digitalen Fernsehdaten geeignet ist, und insbesondere auf einen Trellis für einen auf einem Viterbi-Algorithmus beruhenden Faltungs-Dekodierer, der pragmatische Trellis-Codes dekodieren kann.
Im Stand der Technik ist die Verwendung von Vorwärts-Fehlerkorrektur bekannt, die Faltungs-Kodierung bei der Übertragung von kodierten digitalen Daten über einen verrauschten Kanal von einem Sender zu einem Empfänger enthält, der einen Branch-Metric-Computer für einen Viterbi-Algorithmus enthält, der auf einem Faltungs-Dekodierer beruht. Der Viterbi-Algorithmus wird allgemein verwendet, um eine faltungskodierte Sequenz von Bits zu dekodieren, die über einen verrauschten Kanal übertragen wird. Im Herz des Viterbi-Algorithmus befindet sich eine Reihe von sich wiederholenden Additions-Vergleichs-Auswahl-Operationen, die als Eingang bestimmte Metrics (als Branch-Metrics bezeichnet) akzeptieren, die für jedes von dem Demodulator empfangene Symbol berechnet werden. Für Satelliten-, Kabel- und terrestrische Übertragung von Signalen mit hoher Datenrate müssen solche Berechnungen mit sehr hohen Raten durchgeführt werden. Ferner werden in einem Modem/Dekodierer, der über mehreren verschiedenen Kanälen mit unterschiedlichen (aber verwandten) Kodier-Schemata arbeitet, die Kosten der Berechnung der Branch-Metrics übermäßig in Form von Nachschlagetabellen-Speichern oder aktueller Hardware, um diese Rechnungen auszuführen.
Im Fall eines Satelliten-Übertragungskanals ist es üblich, einen bestimmten punktierten quarternären Phasen-Umtast-(QPSK)-Code zu übertragen, der dem Faltungs-Dekodierer des Empfängers bekannt ist. Im Fall eines terrestrischen oder Kabel-Übertragungskanals sind einige besondere pragmatische Trellis-Codes (wie Quadratur-Amplitudenmodulation (QAM), Phasen-Amplitudenmodulation (PAM) oder Phasen-Umtast-(PSK)-Code) dem Faltungs-Dekodierer des Empfängers bekannt. Z. B. offenbart der Stand der Technik die Verwendung eines pragmatischen Trellis-Codes als praktischen Code für QAM-Übertragung von hochauflösenden Fernsehsignalen (HDTV).
Es wird Bezug genommen auf das US-Patent 5,497,401 mit dem Titel „A Branch Metric Computer for a Viterbi Decoder of a Punctured and Pragmatic Trellis Code Convolutional Decoder Suitable for Use in a Multi-Channel Receiver of Satellite, Terrestrial and Cable Transmitted FEC Compressed-Digital Television Data".
In der Vergangenheit wurde der Empfänger für einen auf einem Viterbi-Algorithmus beruhenden Faltungs-Dekodierer üblicherweise so ausgelegt, dass er nur mit einem einzigen vorbestimmten Typ von Faltungs-Code arbeitet. Es ist jedoch wahrscheinlich, dass digitale Mehrkanal-Fernsehempfänger in der nahen Zukunft in den Massenprodutions-Markt Eingang finden und mit der Zeit gegenwärtig verwendete analoge Fernsehempfänger ersetzen werden. Direkte Rundfunkübertragung von Satelliten zu Fernsehempfängern ist bereits zusätzlich zu terrestrischen Sendungen und Sendungen über Kabel zu diesen verfügbar. Daher ist es erwünscht, dass die Faltungs-Dekodierer solcher digitaler Mehrkanal-Fernsehempfänger selektiv auf den Code-Typ (je nach dem entweder punktierter oder pragmatischer Trellis) und auf den Modulationstyp (je nach dem PSK einschließlich sowohl QPSK als auch 8-PSK, PAM und QAM) des dann von dem digitalen Mehrkanal-Fernsehempfänger empfangenen Kanals ansprechen. Ferner sollten in Massenproduktion herge stellte Fernsehempfänger im Hinblick auf Verminderung von Kosten und Kompliziertheit entwickelt werden.
Das erwähnte US-Patent 5,497,401 ist auf den Aufbau eines Branch-Metric-Computers für den Viterbi-Dekodierer des Faltungs-Dekodierers gerichtet, der sich in einem solchen digitalen Mehrkanal-Fernsehempfänger befinden kann, der im Hinblick auf Verminderung von Kosten und Kompliziertheit entwickelt wurde. Zunächst verwendet der Aufbau des Branch-Metric-Computers einen RAM, der während einer Initialisierungsphase mit programmierbaren, vorausberechneten I- und Q-Nachschlagetabellen von der Schnittstelle einer Mikro-Steuereinheit, die ihm als Steuereingang zugeführt werden, vorausgeladen wird. Dann berechnet dieser Aufbau des Branch-Metric-Computers ein eindimensionales Maß des Abstandes zwischen zwei Punkten in der zweidimensionalen I-, Q-Ebene durch Ersetzen des euklidischen Abstands zwischen den beiden Punkten (I² + Q²)^1/2 durch die Summe der I- und Q-Komponenten (I + Q) des Abstandes zwischen den beiden Punkten (des sogenannten „Manhatten"-Abstands). Dies erlaubt, dass die I- und Q-Komponenten unabhängig voneinander gehandhabt werden können, wodurch sowohl die Kosten als auch die Kompliziertheit des Branch-Metric-Computers vermindert werden.
Der in dem erwähnten US-Patent offenbarte Faltungs-Dekodierer kann unter Steuerung der Schnittstelle der Mikro-Steuereinheit alternativ in einer speziellen punktierten Code-Betriebsart (von denen keine einen Trellis-Demapper verwendet) oder in einer speziellen pragmatischen Trellis-Code-Betriebsart (von denen alle einen Trellis-Demapper verwenden) betrieben werden.
EP-0 652 643 offenbart einen Trellis-Dekodierer, bei dem Trellis-Demapping mittels eines einen Bereich bestimmenden Teils realisiert wird, der RAMs und einen nicht kodierten Bit-Detektor umfasst, der auf der Basis einer von einem Viterbi-Dekodierer bestimmten Untergruppe jenes Symbol in dem den Bereich bestim menden Teil des Bereichs auswählt, das in seinem Wert den empfangenen phasengleichen und um 90° in der Phase verschobenen Signalen am nächsten ist.
Die vorliegende Erfindung ist sowohl auf die Demapping-Technik als auch auf den Aufbau eines Trellis-Demappers für den Typ von Faltungs-Dekodierer gerichtet, der in dem erwähnten US-Patent 5,497,401 offenbart ist, wenn er in einer pragmatischen Trellis-Code-Betriebsart arbeitet (wie zum Beispiel für 16, 32, 64, 128 und 256 QAM-Codes und für einen 8-PSK-Code). Dieser Trellis-Demapper, der im Hinblick auf Verminderung von Kosten und Kompliziertheit bemessen wird, sorgt für minimale Speichererfordernisse im Vergleich zu einem Trellis-Demapper, der ROM-Speicherung für QAM-Trellis-Codes vorsieht.
Genauer gesagt ist die vorliegende Erfindung auf einen solchen Demapper für eine Mehrzahl von Codes gerichtet, die einen ausgeprägten Code für jede Konstellationsgruppe von Symbolen in der I-, Q-Ebene umfassen, die (1) eine geradzahlige Potenz-von-2-Anzahl von Symbolen enthält, die in einem Quadratgitter-Bit-zu-Symbol-Mapping angeordnet sind, (2) eine ungeradzahlige Potenz-von-2-Anzahl von Symbolen enthält, die in einem Kreuzgitter-Bit-zu-Symbol-Mapping angeordnet sind, und/oder (3) einen 8-PSK-Code enthält. Entsprechende I-Kanal- und Q-Kanal-RAMs, von denen jeder eine Nachschlagetabelle enthält, die selektiv für jeden der QAM-Codes programmiert wird, werden in den beiden oben genannten Kategorien (1) und (2) verwendet. Im Fall von Kategorie (1) werden die entsprechenden Ausgänge der I-Kanal- und Q-Kanal-RAMs direkt als Ausgang des Trellis-Demappers weitergeleitet. Im Fall der Kategorie (2) werden die entsprechenden Ausgänge der I-Kanal- und Q-Kanal-RAMs als Eingänge einem Remapper-RAM zugeführt, und der Ausgang des Remapper-RAM wird als Ausgang des Trellis-Demappers weitergeleitet. Im Fall von Kategorie (3) werden 8-PSK-Demapper-Logik-Mittel verwendet, um den 8-PSK-Code zu demappen, und der Ausgang der Demapper-Logik-Mittel wird als Ausgang des Trellis-Demappers weitergeleitet. In jenen Fällen, in denen der Trellis-Demapper auf zwei oder alle drei Kategorien (1), (2) und (3) anspricht, wird eine MUX-Auswahl verwendet, um den Ausgang einer ausgewählten Kategorie als Ausgang des Trellis-Demappers weiterzuleiten.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 veranschaulicht die verschiedenen Typen von Übertragungskanälen, die von einem Mehrkanal-Fernsehempfänger für komprimierte digitale Signale empfangen werden können;
2 ist ein Blockschaltbild, das die Beziehung zwischen dem Faltungs-Dekodierer, dem Demodulator, der dem Dekodierer einen Eingang zuführt, und einer Schnittstelle einer Mikro-Steuereinheit zu dem Dekodierer des Mehrkanal-Fernsehempfängers für komprimiert-digitale Signale zeigt;
3 ist ein Blockschaltbild der Konstruktionselemente des in 2 dargestellten Faltungs-Dekodierers, wenn er durch die Schnittstelle der Mikro-Steuereinheit programmiert wird, um in einer pragmatischen Trellis-Code-Dekodier-Betriebsart arbeiten soll, das die Kopplung der Schnittstelle der Mikro-Steuereinheit von 2 mit den Konstruktionselementen des Faltungs-Dekodierers zeigt;
4 ist ein Blockschaltbild der Konstruktionselemente des in 3 dargestellten Trellis-Demappers; und
5 veranschaulicht das Bit-zu-Symbol-Mapping für trellis-kodierte 8-PSK-(Rate R = 2/3 kodiert).
Wie in 1 gezeigt wird, ist ein Mehrkanal-Fernsehempfänger 100 für komprimierte digitale Signale in der Lage, wahlweise digital kodierte Fernsehdaten zu empfangen, die über jeden von mehreren unterschiedlichen Kanälen gesendet werden. Zu dieser Mehrzahl von Kanälen gehören: ein Satelliten-Übertragungskanal 102, der digital kodierte Fernsehdaten von einem vorwärts-fehlerkodierten Fernsehsender 104 überträgt; ein terrestrischer Übertragungskanal 106, der digital kodierte Fernsehdaten von einem vorwärts-fehlerkorrigierten Fernsehsender 148 überträgt; und ein Kabel-Übertragungskanal 110, der digital kodierte Fernsehdaten von einem vorwärts-fehlerkorrigierten Fernsehsender 112 überträgt. Wie in der Fachwelt bekannt ist, umfasst die Vorwärts-Fehlerkorrektur eine Faltungs-Kodierung von nacheinander übertragenen Symbolpaketen von bereits kodierten komprimierten digitalen Fernsehdaten.
Wie weiter in der Fachwelt bekannt ist, werden üblicherweise zwei auf QSPK beruhende punktierte Codes für die Übertragung von faltungskodierten Daten über einen Satellitenkanal verwendet, jedoch könnten potentiell auch höher alphabetische (d. h. 8, 16, 32, 64, 128 und 256) n/n + 1 pragmatische Trellis-Codes für auf PAM, PSK oder QAM beruhende Übertragung von faltungskodierten Daten über terrestrische oder Kabelkanäle verwendet werden. Daher ist es erforderlich, dass der Mehrkanal-Empfänger 100 einen Faltungs-Dekodierer enthält, der jeden besonderen auf QSPK beruhenden punktierten oder auf PAM, PSK oder QAM beruhenden höher alphabetischen n/n + 1 pragmatischen Trellis-Code je nach dem ausgewählten Kanal von den mehreren Kanälen, der dann empfangen wird, dekodieren kann.
Genauer gesagt umfasst der Mehrkanal-Empfänger 100 eine digitale Verarbeitungsvorrichtung, die – wie in 2 dargestellt – einen Empfänger-Faltungs-Dekodierer 200 und einen Empfänger-Demodulator 202 enthält, der – wie aus dem Stand der Technik bekannt ist – jedes einer Reihe von aufeinanderfolgend empfangenen faltungskodierten Symbolpaketen als die Signal-Eingangsdaten dem Faltungs-Dekodierer 200 des Empfängers zuführt. Jedes nacheinander empfangene Symbolpaket dieser Daten definiert einen Punkt in der phasengleichen (I)- und um 90° in der Phase verschobenen (Q)-Ebene. Die digitale Verarbeitungsvorrichtung des Mehrkanal-Empfängers umfasst ferner eine Mikro-Steuereinheit, die eine Schnittstelle 204 enthält, um dem Faltungs-Dekodierer 200 des Empfängers einen Steuereingang zuzuführen.
Die Schnittstelle 204 der Mikro-Steuereinheit liefert eine Liste von Spezifikationen an den Faltungs-Dekodierer 200, der unter anderem den Betrieb des Faltungs-Dekodierers 200 entweder als Dekodierer für punktierte Codes oder alternativ als Dekodierer für Trellis-Codes gestalten kann. 3 zeigt einen Faltungs-Dekodierer, der für den Betrieb als Dekodierer für Trellis-Codes gestaltet ist. Wie 3 zeigt, enthalten die Konstruktionselemente des Dekodierers 200 des Empfängers eine Synchronisationsschaltung 300, einen Branch-Metric-Computer 304, einen Viterbi-Dekodierer 306, einen Faltungs-Kodierer 308, einen Trellis-Demapper 310, eine Verzögerungs-Logik 312, einen Synchronisations-Monitor 314 und Auswahlmittel 316. Die Ausgangsdaten von dem Demodulator 202 werden als I-, Q-Eingangsdaten der Synchronisationsschaltung 300 zugeführt. Zur Veranschaulichung wird angenommen, dass jede der I- und Q-Daten durch sechs Bits definiert ist (d. h. die Eingangsdaten werden über insgesamt zwölf parallele Eingangsleitungen zugeführt). Dies erlaubt, dass alle 64 × 64 = 4096 ausgeprägten Punkte in der I-, Q-Ebene durch die 6-Bit-I- und die 6-Bit-Q-Komponenten der 12-Bit-Eingangsdaten zu definieren sind. Die Synchronisationsschaltung 300 empfängt auch Takt- und Takt-Auslöse-(Clk Enb)-Eingänge zu ihr. Außerdem empfängt die Synchronisationsschaltung 300 sowohl Steuerdaten von der Schnittstelle 204 der Mikro-Steuereinheit und führt dieser Daten zu, sind sie ist unmittelbar mit dem Synchronisations-Monitor 314 verbunden.
Jedem der Elemente 302, 304, 306, 308 und 310 werden von der Schnittstelle 204 der Mikro-Steuereinheit Steuerdaten zugeführt. Ferner wird, was in 3 nicht dargestellt ist, diesen Elementen der Takt zugeführt. Richtig synchronisierte I- und Q-Daten werden von der Synchronisationsschaltung 300 dem Branch-Metric-Computer als Reaktion auf das Daten-Ausgangs-Taktauslösesignal (DOCE) zugeführt. Ferner werden die richtig synchronisierten I- und Q-Daten über die Verzögerungs-Logik 312 dem Trellis-Demapper 312 und dem Synchronisations-Monitor 314 zugeführt.
Der Branch-Metric-Computer 306 (dessen Einzelheiten Gegenstand des oben erwähnten US-Patents 5,497,401 sind) leitet vier getrennte 5-Bit-Ausgänge als Reaktion auf jedes der nacheinander empfangenen Symbolpakete ab. Diese vier getrennten 5-Bit-Ausgänge und das DOCE-Signal von dem Branch-Metric-Computer 304 werden als Eingänge dem Viterbi-Dekodierer 306 zugeführt. Der Viterbi-Dekodierer 306, der ein Dekodierer mit einer Rate R = 1/2 und einer erzwungenen Länge k = 7 ist, führt einen Viterbi-Algorithmus für Trellis-Codes aus, worin die 5-Bit-Metric-Eingänge von dem Branch-Metric-Computer 306 dazu verwendet werden, um die Zustände zu aktualisieren und Bit-Entscheidungen zu treffen. Der Viterbi-Dekodierer 306 verwendet Additions-, Vergleichs-, Auswahl-(ACS)-Mittel, Weg-Metric-Speichermittel und den Speicher für die fortbestehenden Wege auf jeder Ebene in dem Trellis. Außerdem sorgt der Viterbi-Dekodierer 306 auch für Me tric-Renormalisierungen, um einen Aufbau und ein Überfließen der angesammelten Metrics zu vermeiden.
Ein 1-Bit-Ausgang vom Viterbi-Dekodierer 306 wird als Eingang dem Faltungs-Kodierer 308 zugeführt. Für Trellis-Codes dient der Faltungs-Kodierer 308 zum Regenerieren der besten Bewertungen der beiden übertragenen Bits des eingebetteten Codes mit der Rate 1/2. Der Ausgang vom Kodierer 308 wird auch dem Synchronisations-Monitor 314 zugeführt. Außerdem wird der 1-Bit-Ausgang vom Viterbi-Dekodierer 306 als Eingang den Auswahlmitteln 316 zugeführt.
Der 2-Bit-Ausgang von dem Faltungs-Kodierer 308 wird dem Trellis-Demapper 310 zugeführt, der für das Treffen von Symbolentscheidungen verantwortlich ist. Genauer gesagt verwendet der Trellis-Demapper 310 den 2-Bit-Ausgang von dem Faltungs-Kodierer 308 für Untergruppen-Auswahl zusammen mit den empfangenen verzögerten I- und Q-Symboldaten, die ihm über die Verzögerungs-Logik 312 (in einer nachfolgend in Einzelheiten beschriebenen Weise) zuzuführen, um diese Symbolentscheidungen zu treffen. Ein 6-Bit-Ausgang von dem Trellis-Demapper 310 wird als Eingang dem Synchronisations-Monitor 314 und den Auswahlmitteln 316 zugeführt.
Die Verzögerungs-Logik 312 ist für die Verzögerung verantwortlich, die durch den Viterbi-Dekodierer 306/Kodierer 308 und die zugeordnete Schaltung eingeführt wird und synchronisiert den Datenstrom am Ausgang des Kodierers 308 mit dem empfangenen Symbolstrom.
Der Synchronisations-Monitor 314, der mit der Synchronisationsschaltung 300, dem Ausgang des Trellis-Demappers 310, dem Kodierer 308, dem Ausgang von der Verzögerungs-Logik 312 und der Schnittstelle 204 der Mikro-Steuereinheit verbunden ist, verwendet die Branch-Metric-Informationen in Verbindung mit einer Observations-Intervall-Spezifikation von der Schnittstelle 204 der Mikro-Steuereinheit, um den Synchronisations-Zustand zu entscheiden. Er liefert auch Informationen an die Synchronisations schaltung 300 für eine optionale automatische Synchronisation. Bei einer automatischen Synchronisations-Betriebsart dient die interne Synchronisationsschaltung zur Ausführung der Synchronisationsfunktion. Alternativ könnte die Synchronisation von einer externen Schaltung ausgeführt werden. Der Synchronisations-Monitor 314 dient auch zur Erzeugung eines Signals zu dem Demodulator, um Phasen-Mehrdeutigkeiten aufzulösen. Dieses Signal hat nur den Zweck, Phasen-Mehrdeutigkeiten im Empfänger-Demodulator 202 zu berücksichtigen. Ferner liefert der Synchronisations-Monitor 314 ein demoduliertes Synchronisationssignal für die Verwendung durch stromabwärtige Komponenten des Empfängers 100.
Die Auswahlmittel 316, die den 1-Bit-Ausgang des Viterbi-Dekodierers 306 und den 6-Bit-Ausgang des Trellis-Demappers 310 empfangen, die ihm als Eingänge zugeführt werden, führt alle diese sieben Bits seinem Ausgang zu. Diese Ausgangsdaten werden zusammen mit einem Takt und einem DOCE-Signal von den Auswahlmitteln 316 für die Verwendung durch stromabwärtige Komponenten des Empfängers 100 geliefert.
Gemäß den Prinzipien der vorliegenden Erfindung ist ein Blockschaltbild einer Ausführungsform des Trellis-Demappers 310 dargestellt, der eine minimale Konfiguration von Hardware vorsieht, die in der Lage ist, alle empfangenen verzögerten Codes mit der Rate 3/4-16 QAM, der Rate 4/5-32 QAM, der Rate 5/6-64 QAM, der Rate 6/7-128 QAM, der Rate 7/8-256 QAM und der Rate 2/3-8 PSK, die ihm als Eingang zugeführt werden, zu demappen. Wie in 4 dargestellt ist, umfasst der Demapper 310 einen I-Kanal-Speicher (RAM) 400 mit willkürlichem Zugriff, einen Q-Kanal RAM 402, einen Remapper-RAM 404, 8-PSK-Demapper-Logik-Mittel 406 und MUX-Auswahlmittel 408.
Der 2-Bit-Code von dem Ausgang des Faltungs-Kodierers 308 von 3 mit der Rate 1/2 wird als erster Eingang dem I-Kanal-RAM 400, dem Q-Kanal-RAM 402, dem Remapper-RAM 404 und den 8- PSK-Demapper-Logik-Mitteln 406 zugeführt. Die sechs Bits aus dem 12-Bit-Ausgang der Verzögerungs-Logik 212 von 3, die die I-Komponente der Position in der I-, Q-Ebene des empfangenen Symbols manifestieren, werden als zweiter Eingang dem I-Kanal-RAM 400 zugeführt. Die sechs Bits aus dem 12-Bit-Ausgang der Verzögerungs-Logik 312, die die Q-Komponente der Position des empfangenen Symbols der I-, Q-Ebene manifestieren, werden als zweiter Eingang dem Q-Kanal-RAM 402 zugeführt. Sowohl die sechs Bits aus dem 12-Bit-Ausgang der Verzögerungs-Logik 312, die die I-Komponente manifestieren, als auch die sechs Bits aus dem 12-Bit-Ausgang der Verzögerungs-Logik 312, die die Q-Komponente der Position des empfangenen Symbols in der I-, Q-Ebene manifestieren, werden jeweils als zweiter und dritter Eingang den 8-PSK-Demapper-Logik-Mitteln 406 zugeführt.
Außerdem werden gemäß dem dann empfangenen, aus den verschiedenen QAM-Codes ausgewählten Code der I-Kanal-RAM 400, der Q-Kanal-RAM 402 und der Remapper-RAM 404 während einer Initialisierungsphase mit programmierbaren, vorausberechneten I- und Q-Nachschlagetabellen aus der Schnittstelle 204 der Mikro-Steuereinheit vorausgeladen, die ihr als Steuereingang zugeführt werden. Von den 8-PSK-Demapper-Logik-Mitteln 406 werden keine Nachschlagetabellen benötigt. Ferner wird ein Steuereingang von der Schnittstelle 204 der Mikro-Steuereinheit den MUX-Auswahlmitteln 408 zugeführt, um (1) die beiden 3-Bit-Ausgänge der I-Kanal- und Q-Kanal-RAMs 400 und 402, (2) den 5-Bit-Ausgang des Remapper-RAM 404 oder (3) den 1-Bit-Ausgang der 8-PSK-Remapper-Logik-Mittel 406 auszuwählen. Die 3-Bit-Ausgänge der I-Kanal- und Q-Kanal-RAMs 400 und 402 werden jeweils als zweiter und dritter Eingang dem Remapper-RAM 404 zugeführt, während ein 6-Bit-Ausgang von den MUX-Auswahlmitteln 408 als Eingang den Auswahlmitteln 316 in 3 zugeführt wird.
Die 6-Bit-I-Komponente definiert 64 (2⁶) verschiedene I-Werte, während die 6-Bit-Q-Komponente 64 (2⁶) verschiedene Q- Werte definiert. Zusammen definieren sie das empfangene Symbol als eines, das einen bestimmten einzelnen Datenpunkt einer Gruppe von 4096 (2¹²) Datenpunkten in der I-, Q-Ebene besetzt. Die größte Konstellation von übertragenen Symbolen (d. h. 256 QAM) bildet jedoch eine Gruppe von nur 256 (2⁸) Symbolen. Für Zwecke der vorliegenden Erfindung bildet diese größte 256 QAM-Konstellation zusammen mit den kleineren 16 (2⁴) QAM und 64 (2⁶) QAM Konstellationen, die geradzahlige Potenzen von 2 sind, eine erste Demapping-Kategorie. Die kleineren 32 (2⁵) QAM und 128 (2⁷) QAM Konstellationen, die ungerade Potenzen von 2 sind, bilden eine zweite Demapping-Kategorie, während die 8-PSK-Konstellation selbst eine dritte Demapping-Kategorie bildet. Diese drei Demapping-Kategorien werden nachfolgend der Reihe nach erläutert.
Das Bit-zu-Symbol-Mapping für alle 16, 64 und 256 QAM-Konstellationen, die zur ersten Kategorie gehören, erfolgt in einem Quadratgitter. Es sei zunächst das Bit-zu-Symbol-Mapping für die 16 QAM-Konstellation betrachtet, das in Tabelle 1 sowohl in oktaler als auch in binärer Darstellung gezeigt sind.
TABELLE 1
Die beiden Ziffern mit niedrigster Wertigkeit von jeder binären Darstellung jedes Konstellations-Symbols, die in Fettdruck dargestellt sind, werden durch entsprechende binäre Werte des 2-Bit-Eingangs zu den beiden I-Kanal- und Q-Kanal-RAMs 400 und 402 von dem Kodierer 308 bestimmt. Wie in der Tabelle 1 angegeben ist, entsprechen die beiden binären Ziffern niedrigster Wertig keit mit dem Wert 00 einer oktalen Ziffer mit niedrigerer Wertigkeit von entweder 0 oder 4; die beiden binären Ziffern niedrigster Wertigkeit mit dem Wert 01 entsprechen einer oktalen Ziffer niedrigerer Wertigkeit von entweder 1 oder 5; die beiden binären Ziffern niedrigster Wertigkeit mit dem Wert 10 entsprechen einer oktalen Ziffer niedrigerer Wertigkeit von entweder 2 oder 6, und die beiden binären Ziffern niedrigerer Wertigkeit mit dem Wert 11 entsprechen einer oktalen Ziffer niedrigerer Wertigkeit von entweder 3 oder 7. Ferner besetzen die binären Ziffern niedrigster Wertigkeit mit dem Wert 00 (oktale Ziffer niedrigerer Wertigkeit von 0 oder 4) nur Zellen in ungeraden Reihen und ungeraden Spalten der Tabelle 1; die binären Ziffern niedrigster Wertigkeit mit dem Wert 01 (oktale Ziffer niedrigerer Wertigkeit von 1 oder 5) besetzen nur Zellen in ungeraden Reihen und geraden Spalten von Tabelle 1; binäre Ziffern niedrigster Wertigkeit mit dem Wert 10 (oktale Ziffer niedrigerer Wertigkeit von 2 oder 6) besetzen nur Zellen in geraden Reihen und ungeraden Spalten von Tabelle 1, und binäre Ziffern niedrigster Wertigkeit mit dem Wert 11 (oktale Ziffer niedrigerer Wertigkeit von 3 oder 7) besetzen nur Zellen in ungeraden Reihen und ungeraden Spalten von Tabelle 1.
Auf diese Weise kann die Gruppe von 16 Symbolen der Konstellation von Tabelle 1 wirksam in getrennte 00, 01, 10 und 11 Untergruppen von je vier Symbolen, wie in den folgenden Tabellen 1-00, 1-01, 1-10 und 1-11 dargestellt, unterteilt werden.
TABELLE 1-00
TABELLE 1-01
TABELLE 1-10
TABELLE 1-11
In jeder Zelle der Tabellen 1-00, 1-01, 1-10 und 1-11 ist der binäre Wert der Q- und I-Bits derselbe wie der binäre Wert jeder der 2 Bits niedrigster Wertigkeit der entsprechenden in 1 in Normaldruck dargestellten Zelle (d. h. der 2 Bits, die unmittelbar links neben den in Fettdruck in jeder Zelle der Tabelle 1 gezeigt sind). Dies führt dazu, dass die binären Q- und I-Werte der in den entsprechenden Zellen von entsprechenden Tabellen 1-00, 1-01, 1-10 und 1-11 gezeigten 00, 01, 10 und 00 Untergruppen einander gleich sind. Wie ferner in den Tabellen 1-00, 1-01, 1-10 und 1-11 angezeigt wird, ist das Bit-zu-Symbol- Mapping ausgewählt worden, um unmittelbar ein binäres Gray-Code-Mapping vorzusehen, bei dem die entsprechenden I- und Q-Komponenten jedes Symbols in der I-, Q-Ebene unabhängig voneinander bleiben. Somit sind die in der horizontalen (d. h. I-Komponente) Richtung von links nach rechts durch den binären Gray-Code dargestellten Werte 0 und 1 in allen Tabellen 1-00, 1-01, 1-10 und 1-11. In gleicher Weise sind die in der vertikalen (d. h. Q-Komponente) Richtung von oben nach unten durch den binären Gray-Code dargestellten Werte auch 0 und 1 in allen Tabellen 1-00, 1-01, 1-10 und 1-11.
Das ausgewählte Bit-zu-Bit-Mapping für jede der 64 und 256 QAM-Konstellationen der ersten Kategorie (in der oktalen Darstellung in den folgenden Tabellen 2 und 3 gezeigt) ist im Prinzip gleich dem ausgewählten Bit-zu-Bit-Mapping für die oben beschriebene 16 QAM-Konstellation.
TABELLE 2
TABELLE 3
Genauer gesagt kann die oktale Darstellung, die in jeder Zelle der Tabellen 2 und 3 gezeigt ist, in eine binäre Darstellung umgewandelt werden, wobei (1) die zwei Bits geringster Wertigkeit einer solchen umgewandelten binären Darstellung von Tabelle 2 wirksam die Gruppe von 64 Symbolen in getrennte 00, 01 10 und 11 Untergruppen von jeweils 16 Symbolen unterteilen und (2) die zwei Bits niedrigster Wertigkeit einer solchen umgewandelten binären Darstellung von Tabelle 3 wirksam die Gruppe von 256 Symbolen in getrennte 00, 01, 10 und 11 Untergruppen von jeweils 64 Symbolen unterteilen. In jeder Zelle von Untergruppen 00, 01, 10 und 11 der Gruppe von Tabelle 2 ist der binäre Wert aller Q- und I-Bits derselbe wie der binäre Wert aller vier bedeutsamen Bits in der binären Darstellung der entsprechenden Zelle der Tabelle 2, die unmittelbar höher sind als die 2 Bits niedrigster Wertigkeit in der binären Darstellung der entsprechenden Zelle von Tabelle 2. In gleicher Weise ist in jeder Zelle der Untergruppen 00, 01, 10 und 11 der Gruppe von Tabelle 3 der binäre Wert aller Q- und I-Bits derselbe wie der binäre Wert jeder der 6 Bits höchster Wertigkeit in der binären Darstellung der entsprechenden Zelle von Tabelle 3, die unmittelbar höher sind als die Bits niedrigster Wertigkeit in der binären Darstellung der entsprechenden Zelle von Tabelle 3. Dies führt dazu, dass die binären Q- und I-Werte der 00, 01, 10 und 11 Untergruppen aller Gruppen der Tabellen 2 und 3 einander gleich sind. Ferner ist das Bit-zu-Symbol-Mapping in den Tabellen 2 und 3 ausgewählt worden, um unmittelbar ein binäres Gray-Code-Mapping vorzusehen, in dem die entsprechenden I- und Q-Komponenten aller Symbole in der I-, Q-Ebene unabhängig voneinander bleiben. Somit sind in der horizontalen (d. h. I-Komponente) Richtung von links nach rechts die Werte, die durch den binären Gray-Code dargestellt werden, 0, 1, 2 und 3 in jeder der Untergruppen 00, 01, 10 und 00 der Gruppe von Tabelle 2, und die Werte, die durch den binären Gray-Code dargestellt werden, sind 0, 1, 2, 3, 4, 5, 6 und 7 in jeder der Untergruppen 00, 01, 10 und 00 der Gruppe von Tabelle 3. In gleicher Weise sind in der vertikalen (d. h. Q-Komponente) Richtung von oben nach unten die von dem binären Gray-Code dargestellten Werte 0, 1, 2 und 3 in jeder der Untergruppen 00, 01, 10 und 00 der Gruppe von Tabelle 2, und die durch den binären Gray-Code dargestellten Werte 0, 1, 2, 3, 4, 5, 6 und 7 in jeder der Untergruppen 00, 01, 10 und 00 der Gruppe von Tabelle 3.
Gemäß 4 wird der I-Kanal-RAM 400 zunächst durch die Schnittstelle 204 der Mikro-Steuereinheit mit einer 1-Bit-Nachschlagetabelle in dem 16 QAM-Fall (Tabelle 1), mit einer 2-Bit-Nachschlagetabelle in dem 64 QAM-Fall (Tabelle 2) und mit einer 3-Bit-Nachschlagetabelle in dem 256 QAM-Fall (Tabelle 3) vorgeladen. Der Q-Kanal-RAM 402 wird zunächst durch die Mikro-Steuereinheit 204 mit einer 1-Bit-Nachschlagetabelle in dem 16 QAM-Fall (Tabelle 1), mit einer 2-Bit-Nachschlagetabelle in dem 64 QAM-Fall (Tabelle 2) und mit einer 3-Bit-Nachschlagetabelle in dem 256 QAM-Fall (Tabelle 3) vorgeladen. Die Nachschlageta belle des I-Kanal-RAM 400 liest als Reaktion auf eine Adressierung durch den 6-Bit-I-Eingang von der Verzögerungs-Logik 312 und den 2-Bit-I-Eingang vom Faltungs-Kodierer 308 die binäre Gray-Code-I-Komponente jener Spalte von Konstellations-Symbolen aus, die im Abstand in der I-(Horizontal)-Richtung am nächsten zu der I-Komponenten-Position des verzögerten empfangenen Symbols ist. In gleicher Weise liest die Nachschlagetabelle des Q-Kanal-RAM 402 als Reaktion auf eine Adressierung durch den 6-Bit-Q-Eingang von der Verzögerungs-Logik 312 und den 2-Bit-I-Eingang von dem Faltungs-Kodierer 308 die binäre Gray-Code-Q-Komponente derjenigen Reihe von Konstellations-Symbolen aus, die im Abstand in der Q-(Vertikal)-Richtung zu der Q-Komponenten-Position des verzögerten empfangenen Symbols am nächsten ist.
Im Fall der ersten Kategorie (d. h. 16, 64 und 256 QAMs) wird die MUX-Auswahlschaltung 408 durch ihren Steuereingang von der Schnittstelle 204 der Mikro-Steuereinheit betrieben, um die entsprechenden Nachschlagetabellen-Auslese-Ausgänge von dem I-Kanal-RAM 400 und dem Q-Kanal-RAM der Auswahlschaltung 316 von 3 als Eingang zuzuführen. Es sei bemerkt, dass die Identität der Untergruppen 00, 01, 10 und 11 in den Auslese-Ausgängen von dem I-Kanal-RAM 400 und dem Q-Kanal-RAM, die über die Auswahlschaltung 316 von 3 einem stromabwärtigen Teil des Mehrkanal-Empfängers zugeführt werden, verloren gehen. Wie jedoch in 3 gezeigt ist, wird der 1-Bit-Ausgang des Viterbi-Dekodierers 306 auch über die Auswahlschaltung 316 von 3 dem stromabwärtigen Teil des Mehrkanal-Empfängers zugeführt. Da der 2-Bit-Ausgang des Faltungs-Kodierers 308 (der in dem Trellis-Demapper 310 verwendet wird, um die Untergruppen 00, 01, 10 und 11 zu definieren) von dem 1-Bit-Ausgang des Viterbi-Dekodierers 306 abgeleitet wird, können die Untergruppen 00, 01, 10 und 11 wiederum in dem stromabwärtigen Teil von dem 1-Bit-Ausgang des Viterbi-Dekodierers abgeleitet werden, der diesem zugeführt wird.
Die 32 (2⁵) und 128 (2⁷) QAM-Konstellationen gehören zur Kategorie 2. Da Kategorie-2-Konstellationen eine ungeradzahlige Potenz von zwei Symbolen umfassen, werden die Symbole in einem Kreuzgitter anstatt in einem Quadratgitter angeordnet. Ferner ist das Bit-zu-Symbol-Mapping von Kategorie-2-Konstellationsgruppen nicht in der Lage, unmittelbar ein binäres Gray-Code-Mapping für die Untergruppen 00, 01, 10 und 11 vorzusehen. Daher ist ein Remapping des Bit-zu-Symbol-Mapping der Untergruppen 00, 01, 10 und 11 der Kategorie 2 erforderlich, um das richtige binäre Gray-Code-Mapping der Symbole jeder Untergruppe zu erhalten.
In dieser Hinsicht zeigt die folgende Tabelle 4 in oktaler Darstellung das Bit-zu-Symbol-Mapping der Kreuzgitter-Anordnung für die 32 QAM-Konstellationsgruppe, und die Tabellen 4-00, 4-01, 4-10 und 4-11 zeigen jeweils das unterschiedliche Remapping jeder der Untergruppen 00, 01, 10 und 11 der 32 QAM-Konstellationsgruppe. In gleicher Weise zeigt die Tabelle 5 in oktaler Darstellung das Bit-zu-Symbol-Mapping der Kreuzgitter-Anordnung für die 128 QAM-Konstellationsgruppe, und die Tabelle 5a zeigt das gemeinsame Remapping jeder der Untergruppen 00, 01, 10 und 11 der 128 QAM-Konstellationsgruppe.
TABELLE 4
TABELLE 4-00
TABELLE 4-01
TABELLE 4-10
TABELLE 4-11
TABELLE 5
OKTALE-DARSTELLUNG
TABELLE 5a
In den Tabellen 4 und 5 (wie in den Tabellen 1, 2 und 3) gehören Zellen, in denen die Ziffer niedrigster Wertigkeit der oktalen Darstellung eine 0 oder eine 4 ist, zu der Untergruppe 00; Zellen, in denen die Ziffer niedrigster Wertigkeit der oktalen Darstellung eine 1 oder eine 5 ist, gehören zu der Untergruppe 01; Zellen, in denen Ziffern niedrigster Wertigkeit der oktalen Darstellung eine 2 oder 6 ist, gehören zu der Untergruppe 10, und Zellen, in denen die Ziffern niedrigster Wertigkeit der oktalen Darstellung eine 3 oder eine 7 ist, gehören zu der Unter gruppe 11. Wenn die oktale Darstellung aller Zellen der Tabellen 4 und 5 in binäre Darstellung umgewandelt wird, bilden jene binären Bits mit einer höheren Wertigkeit als die beiden binären Bits niedrigster Wertigkeit den Ausgang des Remapper-RAM 404.
Der Remapper RAM 404 wird zunächst durch die Schnittstelle 204 der Mikro-Steuereinheit mit einer 3-Bit-Nachschlagetabelle in dem 32 QAM-Fall (Tabelle 4) und mit einer 5-Bit-Nachschlagetabelle in dem 128 QAM-Fall (Tabelle 5) vorgeladen. In dem 32 QAM-Fall wird die Remapper-Nachschlagetabelle als Reaktion auf einen 2-Bit-Ausgang von dem I-Kanal-RAM 400, der ihm als erster Eingang zugeführt wird, einem 2-Bit-Ausgang von dem Q-Kanal-RAM 402, der ihm als zweiter Eingang zugeführt wird, und dem 2-Bit-Ausgang von dem Faltungs-Kodierer 308, der ihm als dritter Eingang zugeführt wird, ausgelesen. Im 128 QAM-Fall wird die Remapper-Nachschlagetabelle als Reaktion auf einen 3-Bit-Ausgang von dem I-Kanal-RAM 400, der ihm als erster Eingang zugeführt wird, und einem 3-Bit-Ausgang von dem Q-Kanal-RAM 402, der ihm als zweiter Eingang zugeführt wird, ausgelesen.
Die entsprechenden binären Werte des 2-Bit-Ausgangs von der Nachschlagetabelle des I-Kanal-RAM 400 und des Q-Kanal-RAM 402 für jede der Untergruppen 00, 01, 10 und 11 der Gruppe der 32 QAM-Konstellation ist auf nur drei bestimmte von den vier möglichen binären Werten beschränkt, die 2 Bits annehmen können. Genauer gesagt liefern – wie jeweils in dem linken Teil der Tabellen 4-00, 4-01, 4-10 und 4-11 dargestellt ist – die entsprechenden 2-Bit-Ausgänge von den RAMs 400 und 402 ein binäres 4-Bit Bit-zu-Symbol-Mapping eines bestimmten 9-Symbol-Teils einer möglichen 16-Symbol-Konstellation für jede der Untergruppen 00, 01, 10 und 11, wobei die zwei Bits geringster Wertigkeit der vier binären Bits jeder Zelle von jeder Untergruppe die 2-Bit-I-Komponente von dem RAM 400 sind und die zwei Bits höchster Wertigkeit der vier binären Bits die 2-Bit-Q-Komponente von dem RAM 402 sind. Wie jeweils in dem linken Teil der Tabellen 4-00, 4- 01, 4-10 und 4-11 gezeigt ist, ist das binäre 4-Bit Bit-zu-Symbol-Mapping für alle Untergruppen 00, 01, 10 und 11 einander gleich. Der Remapper 404 remappt das binäre 4-Bit Bit-zu-Symbol-Mapping für jede dieser Untergruppen 00, 01, 10 und 11 in ein unterschiedliches binäres 3-Bit Bit-zu-Symbol-Mapping für jede dieser vier Untergruppen, wie jeweils im rechten Teil der Tabellen 4-00, 4-01, 4-10 und 4-11 dargestellt ist. Ein unterschiedliches binäres 3-Bit Bit-zu-Symbol-Remapping für jede dieser vier Untergruppen ist erforderlich, weil die entsprechenden Formen der 8 Zellen der 32 QAM-Symbol-Konstellationsgruppe (in 4 dargestellt), die jede dieser vier Untergruppen ausmachen, in Bezug aufeinander unsymmetrisch sind. Weil ferner das binäre 3-Bit Bit-zu-Symbol-Mapping für jede dieser vier Untergruppen, wie jeweils in dem rechten Teil der Tabellen 4-00, 4-01, 4-10 und 4-11 gezeigt ist, 9 Zellen umfasst, anstatt der richtigen 8 Zellen, ist es erforderlich, das binäre 3-Bit Bit-zu-Symbol-Mapping in einem Paar von zwei benachbarten Zellen der 9 Zellen jeder der vier Untergruppen zu duplizieren, wobei das Paar von zwei benachbarten Zellen eine einzige Ecke jeder der Tabellen 4-00, 4-01, 4-10 und 4-11 besetzt. Der Funktionsverlust infolge dieser Duplizierung wird als vernachlässigbar angesehen.
Im Fall der 128 QAM-Konstellationsgruppe sind die entsprechenden binären Werte des 3-Bit-Ausgangs von der Nachschlagetabelle sowohl des I-Kanal-RAM 400 als auch des Q-Kanal-RAM 402 für jede der Untergruppen 00, 01, 10 und 11 daher auf jenen Teil eines binären 6-Bit Bit-zu-Symbol-Mapping beschränkt, der die 36 Symbole umfasst, die in der oktalen Darstellung jeweils im linken Teil von Tabelle 5a gezeigt sind. Der Remapper-RAM 404 remappt die 36 Symbole, die in oktaler Darstellung im linken Teil von Tabelle 5a gezeigt sind, in die 36 Symbole, die in der oktalen Darstellung im rechten Teil der Tabelle 5a für jede der Untergruppen 00, 01, 10 und 11 der 128 QAM-Konstellationsgruppe gezeigt sind. Das gleiche Bit-zu-Symbol-Remapping kann für jede dieser vier Untergruppen verwendet werden, weil die entsprechenden Formen der 32 Zellen in der 128 QAM-Symbol-Konstellationsgruppe (in 5 gezeigt), die diese vier Untergruppen ausmachen, symmetrisch in Bezug auf einander sind. Da ferner das Bit-zu-Symbol-Mapping für jede dieser vier im rechten Teil der Tabelle 5a gezeigten Untergruppen 36 Zellen umfasst anstatt der richtigen 32 Zellen, ist es erforderlich, das binäre 3-Bit Bit-zu-Symbol-Mapping in vier Paare von zwei benachbarten Zellen der 36 Zellen aufzuteilen, in denen jedes der vier Paare von zwei benachbarten Zellen eine unterschiedliche Ecke der vier Ecken der Tabelle 5a besetzt. Wiederum ist der Funktionsverlust aufgrund dieser Duplizierung als vernachlässigbar anzusehen.
In 5 ist ein binäres 3-Bit Bit-zu-Symbol-Mapping für Trellis-kodierte 8-PSK in der I-, Q-Ebene gezeigt. Wie angegeben, sind die Symbole symmetrisch um den I-, Q-Ursprung verteilt, wobei jedes der Symbole winkelmäßig um entweder 22,5° oder 67,5° in Bezug auf die I-Achse versetzt sind. Das Bit-zu-Symbol-Mapping ist so, dass die beiden binären Ziffern niedrigster Wertigkeit die 8-PSK-Gruppe von Symbolen in 00, 01, 10 und 11 Untergruppen unterteilen, in denen jede Untergruppe zwei Symbole enthält. Der binäre Wert der drei Bits höchster Wertigkeit wird verwendet, um zwischen den zwei Symbolen in jeder der vier Untergruppen zu differenzieren. Genauer gesagt ist der binäre Wert der drei Bits höchster Wertigkeit in den oberen (d. h. ersten und dritten) Quadranten der I-, Q-Ebene „0", und der binäre Wert der drei Bits höchster Wertigkeit in den unteren (d. h. dritten und vierten) Quadranten der I-, Q-Ebene „1".
Rückkehrend zu 4 verwenden die 8-PSK-Demapper-Logik-Mittel 406 keine Nachschlagetabelle unmittelbar, um die Entscheidung zu treffen, welche der zwei Symbole (I₁Q₁) und (I₂Q₂) in derjenigen der Untergruppen 00, 01, 10 und 11, die durch den 2-Bit-Eingang von dem Faltungs-Kodierer 308 zu den 8-PSK-Demapper-Logik-Mitteln 406 ausgewählt wurden, näher am Datenpunkt (I, Q) des empfangenen Symbols ist, der durch den 6-Bit-I- und den 6-Bit-Q-Eingang von der Verzögerungs-Logik 312 zu den 8-PSK-Demapper-Logik-Mitteln 406 bestimmt ist. Die einzige Operation, die ausgeführt werden muss, um diese Entscheidung zu treffen, kann durch Vornahme des folgenden logischen Vergleichs durch die 8-PSK-Demapper-Logik-Mittel 406 entschieden werden:
Falls I × I₁ < Q × Q₂, dann Ausgang = 1;
Sonst Ausgang = 0.
Dieser Vergleich kann entweder unter Benutzung von Nachschlagetabellen ausgeführt werden, um die Multiplikationen auszuführen, oder es kann eine explizite Multiplikation ausgeführt werden. Für die in 5 dargestellte Offset-8-PSK-Konstellation sind die Multiplikationswerte alles Sinus- und Kosinus-Werte von 22,5°. Dies vermindert auf Produkte um 10sin22,5° = 4 (zu einer bedeutsamen Figur) und 10cos22,5° = 9 (zu einer bedeutsamen Figur). Da sowohl I als auch Q mit dem Sinus- und Kosinus-Faktor multipliziert werden, ergibt eine Multiplikation mit 10 keine Änderung in den Vergleichsergebnissen. Eine binäre Multiplikation mit 9 erfordert eine Verschiebe-Operation (keine zusätzliche Hardware) und eine Addierstufe. Eine binäre Multiplikation mit 4 ist eine einfache Schiebe-Operation und erfordert keine besondere Hardware. Beruhend auf dem Vergleich kann das richtige der beiden Konstellations-Symbole der ausgewählten Untergruppe gewählt werden. Ferner wurde gefunden, dass die Verluste aufgrund der Abrundung (d. h. Nicht-Verwendung der genauen Sinus- und Kosinus-Werte) vernachlässigbar ist, da die Entscheidungsbereiche im schlimmsten Fall nur um 4° geändert werden. Diese kleine Differenz ergibt einen sehr kleinen Unterschied im Fehlerverhalten (< 10^–3 Symbolfehler-Wahrscheinlichkeiten) in allen Bereichen von Interesse. Eine Ta belle von Multiplikationen und Verschiebungen für jede Untergruppe ist in der nachfolgenden Tabelle 6 ausführlich dargelegt.
TABELLE 6
Die Speichererfordernisse für die in 4 dargestellte Ausführungsform des Trellis-Demappers der vorliegenden Erfindung sind minimal. I-Kanal- und Q-Kanal-RAMs 400 und 402 müssen zusammen nur 2 × 256 × 3 = 1,536 Bits für alle oben beschriebenen verschiedenen Modulations-Schemata speichern. Dies trifft zu, weil die I- und Q-Komponenten während der ganzen Operation der RAMs 400 und 402 unabhängig bleiben. Die Verwendung von konventionellen Trellis-Demapping-Verfahren, in denen die I- und Q-Komponenten insgesamt nicht unabhängig bleiben, würde einen Festspeicher (ROM) mit einer Speicherkapazität von etwa 8000 Bits für alle die verschiedenen oben beschriebenen Modulations-Schemata erfordern. Für die oben beschriebenen 32 und 128 QAM-Modulations-Schemata wird ein zusätzlicher 64 × 4 = 320 Bits-RAM von dem Remapper-RAM 404 in 4 benötigt. Daher betragen die Gesamt-Speichererfordernisse für die Ausführungsform des in 4 dargestellten Trellis-Demappers der vorliegenden Erfindung 1536 + 320 = 1856 Bits.
Es ist offensichtlich, dass der Trellis-Demapper für einen Faltungs-Dekodierer der vorliegenden Erfindung auf einen ersten Fall verallgemeinert werden kann, in dem der größte QAM-Konstellations-Trellis-Code, der eine geradzahlige Potenz von 2 ist, 2^2y Symbole enthält, die in einem Quadratgitter angeordnet sind, wobei y eine positive ganze Zahl ist, die einen Wert von wenigstens 2 hat, und auf einen zweiten Fall, in dem der QAM-Konstellations-Trellis-Code, in dem der größte QAM- Konstellations-Trellis-Code, der eine ungeradzahlige Potenz von 2 ist, 2^z Symbole enthält, die in einem Kreuzgitter angeordnet sind, wobei z eine ungerade positive ganze Zahl mit einem Wert von wenigstens 5 ist. Der erste Fall enthält sowohl die oben beschriebenen 16, 64 und 256 QAM-Konstellations-Trellis-Codes als auch alle QAM-Konstellations-Trellis-Codes, die größer als 256 sind (d. h. wo y einen Wert größer als 4 hat). Der zweite Fall enthält sowohl die oben beschriebenen 32 und 128 QAM-Konstellations-Trellis-Codes und alle QAM-Konstellations-Trellis-Codes, die größer als 128 sind (d. h. worin z eine ungerade positive ganze Zahl mit einem Wert größer als 7 ist). In dem ersten Fall, bei dem die Symbole in einem Quadratgitter angeordnet sind, führt ein Wert von y, der größer als 4 ist, nicht zu einem Funktionsverlust. Im zweiten Fall jedoch, bei dem die Symbole in einem Kreuzgitter angeordnet sind, führt ein Wert von z, der größer als 7 ist, zu einem gewissen Funktionsverlust, weil das Remapping eine Duplizierung der Bits in den Ecken-Zellen des Konstellations-Untergruppen-Remappt-Gitters von Zellen erfordert (z. B. 2 × 2 = 4 Duplizierungen an jeder der vier Ecken des 12 × 12 Gitters für eine 128 (2⁷) Remappt-Symbol-Untergruppe einer 512 (2⁹) Symbol-Konstellation, oder 4 × 4 = 16 Duplizierungen an jeder der vier Ecken des 24 × 24 Gitters für eine 512 (2⁹) Remappt-Symbol-Untergruppe einer 2048 (2¹¹) Symbol-Konstellation, als Beispiele).
In weiterer Verallgemeinerung ist die Zahl von unterschiedlichen I-Komponenten-Werten und die Zahl von unterschiedlichen Q-Komponenten-Werten von empfangenen Symbolen, die beispielsweise als Eingänge dem I-Kanal-RAM 400, dem Q-Kanal-RAM 402 und dem 8-PSK-Demapper-Logik-Mittel 406 zugeführt werden können, jeweils eine positive ganze Zahl 2^x, worin x > y und x > Z/2 ist.
Obwohl der I-Kanal RAM 400, der Q-Kanal RAM 402 und der Remapper-RAM 404 als getrennte Teile in 4 dargestellt sind, ist zu verstehen, dass in der Praxis zwei oder alle drei dieser RAMs in einer einzigen physikalischen Vorrichtung kombiniert werden können.

Claims

Faltungs-Dekodierer (200) für eine Mehrzahl von pragmatischen Trellis-Codes, von denen jeder durch eine Reihe von faltungskodierten Symbolpaketen definiert ist, die ihm als digitale phasengleiche I und um 90° phasenverschobene Eingangssignale Q zugeführt werden; wobei die Mehrzahl von pragmatischen Trellis-Codes einen unterschiedlichen Code für jede Konstellationsgruppe von Symbolen in der I-, Q-Ebene umfasst, die eine geradzahlige Potenz-von-2-Anzahl von Symbolen enthält, die in einem Quadratgitter Bit-zu-Symbol-Mapping angeordnet sind, um Quadratgitter-Symbol-Konstellationen zu erzeugen, von denen die größte 2^2y Symbole enthält, wobei y eine erste positive ganze Zahl mit einem gegebenen Wert von wenigstens 2 ist; und wobei der Faltungs-Dekodierer einen Trellis-Demapper (310) enthält, um jeden der Mehrzahl von pragmatischen Trellis-Codes wiederzugewinnen, dadurch gekennzeichnet, dass 1) das Bit-zu-Symbol-Mapping des Quadratgitters jeder Konstellationsgruppe so ist, dass abwechselnde Zellen von ungeraden Reihen des Quadratgitters eine erste Untergruppe von Symbolen definieren, die verbleibenden Zellen von ungeraden Reihen des Quadratgitters eine zweite Untergruppe von Symbolen definieren, abwechselnde Zellen von geradzahligen Reihen des Quadratgitters eine dritte Untergruppe von Symbolen definieren, und die verbleibenden Zellen von geradzahligen Reihen des Quadratgitters eine vierte Untergruppe von Symbolen definieren, und 2) der Trellis-Demapper umfasst: Einen I-Kanal-Speicher mit willkürlichem Zugriff, nachfolgend als I-Kanal-RAM (400) bezeichnet, der eine effektive Tiefe von 2^(x+2) Speicherplätzen hat, worin x eine zweite positive ganze Zahl mit einem gegebenen Wert ist, der größer als die erste positive ganze Zahl ist, wobei jeder Speicherplatz eine wenigstens ausreichende effektive Breite hat, um einen Eintrag einer I-definierenden Nachschlagetabelle von b Bits zu speichern, worin b = y – 1; einen Q-Kanal-Speicher mit willkürlichem Zugriff, nachfolgend als Q-Kanal-RAM (402) bezeichnet, der eine effektive Tiefe von 2^(x+2) Speicherplätzen hat, wobei jeder Speicherplatz eine wenigstens ausreichende effektive Breite hat, um einen Eintrag von einer Q-definierenden Nachschlagetabelle von b Bits zu speichern; erste Mittel (312) zur Zuführung eines ersten x-Bit-Eingangs zu dem I-Kanal-RAM, um den Wert des digitalen phasengleichen I-Eingangssignals zu definieren, und zur Zuführung eines zweiten x-Bit-Eingangs zu dem Q-Kanal-RAM, um den Wert des digitalen in der Phase um 90° verschobenen Q-Eingangssignals zu definieren; zweite Mittel (308) zur Zuführung eines 2-Bit-Eingangs sowohl zu dem I-Kanal-RAM als auch zu dem Q-Kanal-RAM, um eine ausgewählte Untergruppe der vier Untergruppen in Übereinstimmung mit dem binären Wert des zugeführten 2-Bit-Eingangs zu definieren; dritte Mittel (204) zum vorherigen Laden der Nachschlagetabelle des I-Kanal-RAM in Übereinstimmung mit einer ausgewählten Konstellationsgruppe von Symbolen, so dass die Bits, die die I-Komponente des Symbols der aus den vier Untergruppen ausgewählten Untergruppe der ausgewählten Konstellationsgruppe mappen, die einen Wert hat, der dem Wert am nächsten ist, der durch das digitale phasengleiche Eingangssignal (I) zu dem I-Kanal-RAM definiert wird, als Ausgang des I-Kanal-RAM ausgelesen werden; und vierte Mittel (204) zum vorherigen Laden der Nachschlagetabelle des Q-Kanal-RAM in Übereinstimmung mit einer ausgewählten Konstellationsgruppe von Symbolen, so dass die Bits, die die Q-Komponente des Symbols der aus den vier Untergruppen ausgewählten Untergruppe der ausgewählten Konstellationsgruppe mappen, die einen Wert hat, der dem Wert am nächsten ist, der durch das digitale um 90° in der Phase verschobene Eingangssignal zu dem Q-Kanal-RAM definiert wird, als Ausgang des Q-Kanal-RAM ausgelesen werden.
Faltungs-Dekodierer nach Anspruch 1, dadurch gekennzeichnet, dass das Bit-zu-Symbol-Mapping des Quadratgitters jeder Konstellationsgruppe so ist, dass die dritten Mittel binäre Gray-kodierte Bits zum Bit-Map der vorhergeladenen Nachschlagetabelle des I-Kanal-RAM verwenden, und dass die vierten Mittel Gray-kodierte Bits zum Bit-Map der vorhergeladenen Nachschlagetabelle des Q-Kanal-RAM verwenden.
Faltungs-Dekodierer nach Anspruch 2, dadurch gekennzeichnet, dass die Konstellationsgruppen von Symbolen in der I-, Q-Ebene, die eine unterschiedliche geradzahlige Potenz-von-2-Anzahl von Symbolen enthalten, die in einem Quadratgitter angeordnet sind, eine 16-Symbol-QAM-Konstellation, eine 64-Symbol-QAM-Konstellation und eine 256-Symbol-QAM-Konstellation enthalten; dass der Wert von y gleich 4 und der Wert von x gleich 6 ist.
Faltungs-Dekodierer nach Anspruch 1, dadurch gekennzeichnet, dass die Mehrzahl von pragmatischen Trellis-Codes auch einen unterschiedlichen Code für jede Konstellationsgruppe von Symbolen in der I-, Q-Ebene umfasst, die eine ungeradzahlige Potenz-von-2-Anzahl von Symbolen enthält, die in einem Kreuzgitter-Bit-zu-Symbol-Mapping angeordnet ist, um Kreuzgitter-Symbol-Konstellationen zu erzeugen, wobei die größte der Kreuzgitter-Symbol-Konstellationen 2^z Symbole enthält, wobei z eine dritte positive ganze Zahl mit einem gegebenen Wert von wenigstens 5 ist, so dass der Wert x der zweiten positiven ganzen Zahl größer als der Wert von z/2 ist, und dass das Bit-zu-Symbol-Mapping des Kreuzgitters jeder Konstellationsgruppe so ist, dass abwechselnde Zellen von ungeraden Reihen des Kreuzgitters eine erste Untergruppe von Symbolen definieren, die verbleibenden Zellen von ungeraden Reihen des Kreuzgitters eine zweite Untergruppe von Signalen definieren, abwechselnde Zellen von geradzahligen Reihen des Kreuzgitters eine dritte Untergruppe von Symbolen definieren und die verbleibenden Zellen von geradzahligen Reihen des Kreuzgitters eine vierte Untergruppe von Symbolen definieren; und wobei: die Nachschlagetabelle des I-Kanal-RAM, wenn sie vorher durch die dritten Mittel in Übereinstimmung mit der ausgewählten Konstellationsgruppe, die eine ungeradzahlige Potenz-von-2-Anzahl von Symbolen hat, geladen worden ist, dasselbe Bit-zu-Symbol-Mapping für die I-Komponente jeder der vier Untergruppen liefert, und dieses Bit-zu-Symbol-Mapping eine gegebene Zahl von Spalten in einem Quadratgitter umfasst, in dem die gegebene Zahl von Spalten die maximale Zahl von Spalten in einer einzigen der vier Untergruppen des Kreuzgitters der ausgewählten Konstellati onsgruppe einer ungeradzahligen Potenz-von-2-Anzahl von Symbolen ist; die Nachschlagetabelle des Q-Kanal-RAM, wenn sie vorher durch die vierten Mittel in Übereinstimmung mit der ausgewählten Konstellationsgruppe, die eine ungeradzahlige Potenz-von-2-Anzahl von Symbolen hat, geladen worden ist, dasselbe Bit-zu-Bit-Mapping für die Q-Komponente jeder der vier Untergruppen liefert, und dieses Bit-zu-Bit-Mapping eine gegebene Zahl von Reihen in einem Quadratgitter umfasst, in dem die gegebene Zahl von Reihen die maximale Zahl von Reihen in einer einzigen der vier Untergruppen des Kreuzgitters der ausgewählten Konstellationsgruppe einer ungeradzahligen Potenz-von-2-Anzahl von Symbolen ist; und der Trellis-Demapper ferner 1) einen Remapper-RAM (404) umfasst, der auf den 2-Bit-Eingang anspricht, dem der Ausgang des I-Kanal-RAM und der Ausgang des Q-Kanal-RAM jeweils als Eingang zugeführt werden, um das Bit-zu-Symbol-Mapping des Quadratgitters von Symbolen, die durch die am Ausgang des I-Kanal-RAM vorhandene I-Komponente und die am Ausgang des Q-Kanals vorhandene Q-Komponente definiert sind, in ein Quadratgitter Bit-zu-Symbol-Mapping am Ausgang des Remappers zu remappen, wobei das Remapper-Ausgangs-Quadratgitter jene gegebenen Symbolzellen, die irgendeine der vier Untergruppen bilden, und wenigstens eine zusätzliche Symbolzelle enthält, die sich an wenigstens einer Ecke des Remapper-Ausgangs-Quadratgitters befindet, wobei die Bits, die die eine zusätzliche Symbolzelle mappen, ein Duplikat der Bits sind, die eine gegebene Symbolzelle mappen, die sich angrenzend zu der einen Ecke des Quadratgitters befindet; und Auswahlmittel (408), die a) auf die ausgewählte Konstellationsgruppe ansprechen, die eine ungeradzahlige Potenz- von-2-Anzahl von Symbolen hat, um den Ausgang des Remapper-RAM als Ausgang des Trellis-Demappers weiterzuleiten, und b) auf die ausgewählte Konstellationsgruppe ansprechen, die eine geradzahlige Potenz-von-2-Anzahl von Symbolen hat, um direkt die entsprechenden Ausgänge des I-Kanal-RAM und des Q-Kanal-RAM als Ausgang des Trellis-Demappers weiterzuleiten.
Faltungs-Dekodierer nach Anspruch 4, dadurch gekennzeichnet, dass eine bestimmte Konstellationsgruppe von Symbolen eine ungeradzahlige Potenz-von-2-Anzahl von Symbolen aufweist, wobei die ungeradzahlige Potenz gleich 5 ist; der Ausgang von dem I-Kanal-RAM aus zwei Bits besteht, die begrenzt sind, um nur drei von vier möglichen binären Werten auszudrücken, wobei diese drei Binärwerte die drei Spalten eines 3 × 3-Quadratgitters definieren; der Ausgang von dem Q-Kanal-RAM aus zwei Bits besteht, die begrenzt sind, um nur drei von vier möglichen binären Werten auszudrücken, wobei diese drei Werte die drei Reihen des 3 × 3-Quadratgitters definieren; wobei eine nicht-symmetrische 8-Symbol-Untergruppe abgeleitet wird, die sich innerhalb eines 3 × 3-Quadratgitters befindet, das ein unterschiedliches Bit-zu-Symbol-Mapping für jede der vier Untergruppen am Ausgang des Remappers hat, wobei die Duplikat-Bits eine einzige zusätzliche Symbolzelle für jede getrennte Untergruppe der vier Untergruppen mappen und die einzige zusätzliche Symbolzelle sich an einer anderen der vier Ecken des individuellen 3 × 3-Quadratgitters befindet, die jeweils einer getrennten Untergruppe der vier Untergruppen entsprechen.
Faltungs-Dekodierer nach Anspruch 4, dadurch gekennzeichnet, dass: eine bestimmte Konstellationsgruppe von Symbolen eine gegebene ungerade Potenz-von-2-Anzahl von Symbolen aufweist, wobei die ungerade Potenz größer als 5 ist, und wobei die Symbole jeder der vier Untergruppen der bestimmten Konstellationsgruppe einer gegebenen ungeraden Potenz-von-2-Anzahl von Symbolen, in der die ungerade Potenz gleich 5 ist, in einem Kreuzgitter angeordnet sind; der Ausgang von dem I-Kanal-RAM aus einer Gruppe von wenigstens drei Bits besteht, wobei die Zahl der von der Bit-Gruppe ausgedrückten binären Werte darauf begrenzt ist, die Zahl k von Spalten in dem Kreuzgitter von irgendeiner der vier Untergruppen auszudrücken, worin k eine vierte positive ganze Zahl ist; der Ausgang aus dem Q-Kanal-RAM aus einer Gruppe von wenigstens drei Bits besteht, wobei die Zahl der von der Bit-Gruppe ausgedrückten binären Werte darauf begrenzt ist, die Zahl k von Reihen in dem Kreuzgitter von irgendeiner der vier Untergruppen auszudrücken; wobei eine symmetrische Kreuzgitter-Symbol-Untergruppe abgeleitet wird, die sich in einem k × k-Quadratgitter befindet, der dasselbe Bit-zu-Symbol-Mapping für jede der vier Untergruppen am Ausgang des Remappers hat, wobei die Duplikats-Bits wenigstens eine zusätzliche Symbolzelle mappen, die sich an jeder der vier Ecken des k × k-Quadratgitters für jede der vier Untergruppen befindet.
Faltungs-Dekodierer nach Anspruch 4, dadurch gekennzeichnet, dass das Bit-zu-Symbol-Mapping, das an jedem der Ausgänge des I-Kanal-RAM, des Q-Kanal-RAM und des Remapper-RAM erscheint, aus binären Gray-kodierten Bits bestehen.
Faltungs-Dekodierer nach Anspruch 7, dadurch gekennzeichnet, dass die Konstellationsgruppen in der I-, Q-Ebene, die eine unterschiedliche geradzahlige Potenz-von-2-Anzahl von Symbolen enthalten, in einem Quadratgitter angeordnet sind, das eine 16-Symbol-QAM-Konstellation, eine 64-Symbol-QAM-Konstellation und eine 256-Symbol-QAM-Konstellation enthält; die Konstellationsgruppen von Symbolen in der I-, Q-Ebene, die eine unterschiedliche ungeradzahlige Potenz-von-2-Anzahl von Symbolen enthalten, in einem Kreuzgitter angeordnet sind, das eine 32-Symbol-QAM-Konstellation und eine 128-Symbol-QAM-Konstellation enthält; der Wert von y gleich 4 ist; der Wert von x gleich 7 ist; und der Wert von x gleich 6 ist.
Faltungs-Dekodierer nach Anspruch 8, dadurch gekennzeichnet, dass die Mehrzahl von pragmatischen Trellis-Codes auch einen unterschiedlichen Code für eine 8-PSK-Konstellationsgruppe von acht Symbolen in der I-, Q-Ebene umfasst, in der die acht Symbole radial symmetrisch zum Ursprung der I-, Q-Ebene verteilt sind und jedes der acht Symbole winkelmäßig um etwa 22,5° zu einer Achse der I-, Q-Ebene versetzt ist, und die 8-PSK-Konstellationsgruppe von acht Symbolen ein 3-Bit-zu-Symbol-Mapping hat, so dass die 8-PSK-Konstellation in vier Untergruppen von zwei Symbolen jeweils in Übereinstimmung mit dem binären Wert – ausgedrückt durch die zwei Bits mit niedrigster Wertigkeit der drei Bits – unterteilt wird, und die zwei Symbole von jeder dieser vier Untergruppen voneinander in Übereinstimmung mit dem binären Wert differenziert wer den, der durch das Bit mit höchster Wertigkeit der drei Bits ausgedrückt wird; der Trellis-Demapper ferner 8-PSK-Demapper-Logikmittel (406) umfasst, die ansprechen auf 1) den ersten x-Bit-Eingang, der diesen als erster Eingang zugeführt wird, um den Wert des digitalen gleichphasigen Eingangssignals (I) zu definieren, 2) den zweiten x-Bit-Eingang, der diesen als zweiter Eingang zugeführt wird, um den Wert des digitalen um 90° phasenverschobenen Eingangssignals (Q) zu definieren und 3) den 2-Bit-Eingang, der diesen als dritter Eingang zugeführt wird, um eine der vier Untergruppen der 8-PSK-Konstellationsgruppe in Übereinstimmung mit dem binären Wert, der durch den zugeführten 2-Bit-Eingang ausgedrückt wird, auszuwählen, und als Reaktion auf den ersten, zweiten und dritten Eingang die 8-PSK-Demapper-Logikmittel einen 1-Bit-Ausgang ableiten, der den binären Wert des Bits mit der höchsten Wertigkeit der drei Bits des Bit-zu-Symbol-Mapping ausdrückt, das dasjenige der zwei Symbole der aus den vier Untergruppen ausgewählten Untergruppe der 8-PSK-Konstellation angibt, das den geringsten (I + Q) Abstand zu der Position eines Symbols in der I-, Q-Ebene hat, die durch die entsprechenden Werte des digitalen gleichphasigen Eingangssignals (I), das als erstes Eingangssignal zugeführt wird, und des digitalen in der Phase um 90° verschobenen Eingangssignals (Q), das dem zweiten Eingang zugeführt wird, definiert ist; und die Auswahlmittel (408), die auch auf eine Auswahl der 8-PSK-Konstellationsgruppe ansprechen, den 1-Bit-Ausgang von den 8-PSK-Demapper-Logikmitteln als Ausgang des Trellis-Demappers weiterleiten.
Faltungs-Dekodierer nach Anspruch 9, dadurch gekennzeichnet, dass: das Bit-zu-Symbol-Mapping der acht Symbole der 8-PSK-Konstellationsgruppe so erfolgt, dass ein Symbol im ersten Quadranten der I-, Q-Ebene das mit etwa 22,5° in Bezug auf die I-Achse orientiert ist, mit dem binären Wert 000 gemappt wird, ein Symbol in dem ersten Quadranten der I-, Q-Ebene, das um etwa 22,5° in Bezug auf die Q-Achse orientiert ist, mit dem binären Wert 001 gemappt wird, ein Symbol im zweiten Quadranten der I-, Q-Ebene, das mit etwa 22,5° in Bezug auf die I-Achse orientiert ist, mit dem binären Wert 010 gemappt wird, ein Symbol im zweiten Quadranten der I-, Q-Ebene, das mit etwa 22,5° in Bezug auf die Q-Achse orientiert ist, mit dem binären Wert 011 gemappt wird, ein Symbol im dritten Quadranten der I-, Q-Ebene, das mit etwa 22,5° in Bezug auf die I-Achse orientiert ist, mit dem binären Wert 100 gemappt wird, ein Symbol im dritten Quadranten der I-, Q-Ebene, das mit etwa 22,5° in Bezug auf die Q-Achse orientiert ist, mit dem binären Wert 101 gemappt wird, ein Symbol im vierten Quadranten der I-, Q-Ebene, das mit etwa 22,5° in Bezug auf die I-Achse orientiert ist, mit dem binären Wert 110 gemappt wird, und ein Symbol in dem vierten Quadranten der I-, Q-Ebene, das mit etwa 22,5° in Bezug auf die Q-Achse orientiert ist, mit dem binären Wert 111 gemappt wird; und die 8-PSK-Demapper-Logikmittel Mittel enthalten, um einen binären Wert von „1" für den 1-Bit-Ausgang von ihnen nur abzuleiten, wenn das Produkt des numerischen Wertes des digitalen gleichphasigen Eingangssignals (I) mal dem numerischen Wert von I kleiner ist als das Produkt des numerischen Wertes des um 90° in der Phase verschobenen Eingangssignals (Q) mal dem numerischen Wert von Q₂, wobei der numerische Wert von I₁ für die Untergruppe 00 gleich 9 ist, für die Untergruppe 01 gleich 4, für die Untergruppe 10 gleich –9 und für die Untergruppe 11 gleich 4 ist, und der numerische Wert von Q₂ für die Untergruppe 00 gleich –4, für die Untergruppe 01 gleich –9, für die Untergruppe 10 gleich –4 und für die Untergruppe 11 gleich –9 ist.
Faltungs-Dekodierer nach Anspruch 10, dadurch gekennzeichnet, dass der Faltungs-Dekodierer eine Komponente eines Mehrkanal-Empfängers (100) ist.
Faltungs-Dekodierer nach Anspruch 11, dadurch gekennzeichnet, dass der Mehrkanal-Empfänger ein digitaler Fernsehempfänger zum Empfang von zu ihm gesendeten vorwärts-fehlerkorrigierten, komprimierten digitalen Fernsehdaten ist.
Faltungs-Dekoderer (200) für eine Mehrzahl von pragmatischen Trellis-Codes, von denen jeder durch eine Reihe von faltungskodierten Symbolpaketen definiert ist, die ihm als digitale phasengleiche I- und um 90° in der Phase verschobene Q-Eingangssignale zugeführt werden; wobei die Mehrzahl von pragmatischen Trellis-Codes einen unterschiedlichen Code für jede Konstellationsgruppe von Symbolen in der I-, Q-Ebene umfasst, die eine ungeradzahlige Potenz-von-2-Anzahl von Symbolen enthält, die in einem Kreuzgitter Bit-zu-Symbol-Mapping angeordnet sind, um Kreuzgitter-Symbol-Konstellationen zu erzeugen, von denen die größte 2^z Symbole enthält, wobei z eine erste positive ganze Zahl mit einem gegebenen Wert von wenigstens 5 ist; und wobei der Faltungs-Dekodierer einen Trellis-Demapper (310) enthält, um jeden der Mehrzahl von pragmatischen Trellis-Codes wiederzugewinnen, dadurch gekennzeichnet, dass 1) das Bit-zu-Symbol-Mapping des Kreuzgit ters jeder Konstellationsgruppe so ist, dass abwechselnde Zellen von ungeradzahligen Reihen des Kreuzgitters eine erste Untergruppe von Symbolen definieren, die verbleibenden Zellen von ungeradzahligen Reihen des Kreuzgitters eine zweite Untergruppe von Symbolen definieren, abwechselnde Zellen von geradzahligen Reihen des Kreuzgitters eine dritte Untergruppe von Symbolen definieren, und die verbleibenden Zellen von geradzahligen Reihen des Kreuzgitters eine vierte Untergruppe von Symbolen definieren, und 2) der Trellis-Demapper umfasst: einen I-Kanal-Speicher mit willkürlichem Zugriff, nachfolgend als I-Kanal-RAM (400) bezeichnet, der eine effektive Tiefe von 2^(x+2) Speicherplätzen hat, worin x eine zweite positive ganze Zahl mit einem gegebenen Wert ist, der größer als die Hälfte der ersten positiven ganzen Zahl ist, wobei jeder Speicherplatz eine wenigstens ausreichende effektive Breite hat, um einen Eintrag einer I-definierenden Nachschlagetabelle von b Bits zu speichern, worin b = z/2 – 1/2; einen Q-Kanal-Speicher mit willkürlichem Zugriff, nachfolgend als Q-Kanal-RAM (402) bezeichnet, der eine effektive Tiefe von 2^(x+2) Speicherplätzen hat, wobei jeder Speicherplatz eine wenigstens ausreichende Breite hat, um einen Eintrag von einer Q definierenden Nachschlagetabelle von b Bits zu speichern; erste Mittel (312) zur Zuführung eines ersten x-Bit-Eingangs zu dem I-Kanal-RAM, um den Wert des digitalen phasengleichen I-Eingangssignals zu definieren, und zur Zuführung eines zweiten x-Bit-Eingangs zu dem Q-Kanal-RAM, um einen Wert des digitalen, in der Phase um 90° verschobenen Q-Eingangssignals zu definieren; zweite Mittel (308) zur Zuführung eines 2-Bit-Eingangs sowohl zu dem I-Kanal-RAM als auch zu dem Q-Kanal-RAM, um eine ausgewählte Untergruppe der vier Untergruppen in Ü- Übereinstimmung mit dem binären Wert des zugeführten 2-Bit-Eingangs zu definieren; dritte Mittel (204) zum vorherigen Laden der Nachschlagetabelle des I-Kanal-RAM in Übereinstimmung mit einer ausgewählten Konstellationsgruppe einer ungeradzahligen Potenz-von-2-Anzahl von Symbolen, so dass die Bits, die die I-Komponente des Symbols der aus den vier Untergruppen ausgewählten Untergruppe der ausgewählten Konstellationsgruppe mappen, die einen Wert hat, der dem Wert am nächsten ist, der durch das digitale phasengleiche Eingangssignal (I) zu dem I-Kanal-RAM definiert ist, als Ausgang des I-Kanal-RAM ausgelesen wird, um dasselbe Bit-zu-Symbol-Mapping für die I-Komponente jeder der vier Untergruppen vorzusehen, und wobei dieses Bit-zu-Symbol-Mapping eine gegebene Zahl von Spalten eines Quadratgitters umfasst, in dem die gegebene Zahl von Spalten die maximale Zahl von Spalten in einer einzigen der vier Untergruppen des Kreuzgitters der ausgewählten Konstellationsgruppe einer ungeradzahligen Potenz-von-2-Anzahl von Symbolen ist; vierte Mittel (204) zum vorherigen Laden der Nachschlagetabelle des Q-Kanal-RAM in Übereinstimmung mit einer ausgewählten Konstellationsgruppe von einer ungeradzahligen Potenz-von-2-Anzahl von Symbolen, so dass die Bits, die die Q-Komponente des Symbols der aus den vier Untergruppen ausgewählten Untergruppe der ausgewählten Konstellationsgruppe mappen, die einen Wert hat, der dem Wert am nächsten ist, der durch das digitale um 90° in der Phase verschobene Eingangssignal zu dem Q-Kanal-RAM definiert ist, als Ausgang des Q-Kanal-RAM ausgelesen wird, um dasselbe Bit-zu-Symbol-Mapping für die Q-Komponente jeder der vier Untergruppen vorzusehen, und wobei dieses Bit-zu-Symbol-Mapping eine gegebene Zahl von Reihen eines Quadratgitters umfasst, in dem die gegebene Zahl von Reihen die maximale Zahl von Reihen in einer einzigen der vier Untergruppen des Kreuzgitters der ausgewählten Konstellationsgruppe von einer ungeradzahligen Potenz-von-2-Anzahl von Symbolen ist, und ein Remapper-RAM (404), der auf den 2-Bit-Eingang anspricht, wobei ihm der Ausgang des I-Kanal-RAM und der Ausgang des Q-Kanal-RAM als entsprechende Eingänge zugeführt werden, um das Bit-zu-Symbol-Mapping des Quadratgitters von Symbolen, die durch die am Ausgang des I-Kanal-RAM vorhandene I-Komponente und die am Ausgang des Q-Kanal-RAM vorhandene Q-Komponente definiert werden, in ein Quadratgitter Bit-zu-Symbol-Mapping am Ausgang des Remappers zu remappen, und wobei das Remapper-Ausgangs-Quadratgitter jene gegebenen Symbolzellen enthält, die eine der vier Untergruppen und wenigstens eine zusätzliche Symbolzelle bilden, die sich an wenigstens einer Ecke des Remapper-Ausgangs-Quadratgitters befindet, wobei die Bits, die die eine zusätzliche Symbolzelle mappen, ein Duplikat der Bits sind, die eine gegebene Symbolzelle mappen, die sich angrenzend in Bezug auf die eine Ecke des Quadratgitters befindet.
Faltungs-Dekodierer nach Anspruch 13, dadurch gekennzeichnet, dass: Eine bestimmte Konstellationsgruppe von Symbolen eine ungeradzahlige Potenz-von-2-Anzahl von Symbolen aufweist, wobei die ungeradzahlige Potenz gleich 5 ist; der Ausgang von dem I-Kanal-RAM aus zwei Bits besteht, die begrenzt sind, um nur drei von vier möglichen binären Werten auszudrücken, wobei diese drei binären Werte die drei Spalten eines 3 × 3-Quadratgitters definieren; der Ausgang von dem Q-Kanal-RAM aus zwei Bits besteht, die begrenzt sind, um nur drei von vier möglichen binären Werten auszudrücken, wobei diese drei binären Werte die drei Reihen des 3 × 3-Quadratgitters definieren; wobei eine nicht-symmetrische 8-Symbol-Untergruppe abgeleitet wird, die sich innerhalb eines 3 × 3-Quadratgitters befindet, das ein unterschiedliches Bit-zu-Symbol-Mapping für jede der vier Untergruppen am Ausgang des Remappers hat, wobei die Duplikat-Bits eine einzige zusätzliche Symbolzelle für jede getrennte Untergruppe mappen und die einzige zusätzliche Symbolzelle sich an einer anderen der vier Ecken des individuellen 3 × 3-Quadratgitters befindet, die jeweils einer getrennten Untergruppe der vier Untergruppen entsprechen.
Faltungs-Dekodierer nach Anspruch 13, dadurch gekennzeichnet, dass: eine bestimmte Konstellationsgruppe von Symbolen eine gegebene ungeradzahlige Potenz-von-2-Anzahl von Symbolen aufweist, wobei die ungeradzahlige Potenz gleich 5 ist, und wobei die Symbole jeder der vier Untergruppen der bestimmten Konstellationsgruppe einer gegebenen ungeradzahligen Potenz-von-2-Anzahl von Symbolen, in der die ungeradzahlige Potenz gleich 5 ist, in einem Kreuzgitter angeordnet sind; der Ausgang von dem I-Kanal-RAM aus einer Gruppe von wenigstens drei Bits besteht, wobei die Zahl der von der Bit-Gruppe ausgedrückten binären Werte darauf begrenzt ist, die Zahl k von Spalten in dem Kreuzgitter von irgendeiner der vier Untergruppen auszudrücken, worin k eine vierte positive ganze Zahl ist; der Ausgang aus dem Q-Kanal-RAM aus einer Gruppe von wenigstens drei Bits besteht, wobei die Zahl der von der Bit-Gruppe ausgedrückten Werte darauf begrenzt ist, die Zahl k von Reihen in dem Kreuzgitter von irgendeiner der vier Untergruppen auszudrücken; wobei eine symmetrische Kreuzgitter-Symbol-Untergruppe abgeleitet wird, die sich in einem k × k-Quadratgitter befindet, das dasselbe Bit-zu-Symbol-Mapping für jede der vier Untergruppen am Ausgang des Remappers hat, wobei die Duplikat-Bits wenigstens eine zusätzliche Symbolzelle mappen, die sich an jeder der vier Ecken des k × k-Kreuzgitters für jede der vier Untergruppen befindet.
Faltungs-Dekodierer nach Anspruch 13, dadurch gekennzeichnet, dass das Bit-zu-Symbol-Mapping, das an jedem der Ausgänge des I-Kanal-RAM, des Q-Kanal-RAM und des Remapper-RAM erscheint, aus binären Gray-kodierten Bits besteht.
Faltungs-Dekodierer nach Anspruch 16, dadurch gekennzeichnet, dass die Konstellationsgruppen von Symbolen in der I-, Q-Ebene, die eine unterschiedliche ungeradzahlige Potenz-von-2-Anzahl von Symbolen enthalten, in einem Kreuzgitter angeordnet sind, das eine 32-Symbol-QAM-Konstellation und eine 128-Symbol-QAM-Konstellation enthält; der Wert von z gleich 7 ist; und der Wert von x gleich 6 ist.
Faltungs-Dekodierer nach Anspruch 17, dadurch gekennzeichnet, dass die Mehrzahl von pragmatischen Trellis-Codes auch einen unterschiedlichen Code für eine 8-PSK-Konstellationsgruppe von acht Symbolen in der I-, Q-Ebene umfasst, in der die acht Symbole radial symmetrisch zum Ursprung der I-, Q-Ebene verteilt sind und jedes der acht Symbole winkelmäßig um etwa 22,5° zu einer Achse der I-, Q-Ebene versetzt ist, und die 8-PSK-Konstellationsgruppe von acht Symbolen ein 3-Bit-Bit-zu-Symbol-Mapping hat, so dass die 8-PSK-Konstellationsgruppe in vier Untergruppen von zwei Symbolen jeweils in Übereinstimmung mit dem binären Wert – ausgedrückt durch die zwei Bits mit der niedrigsten Wertigkeit der drei Bits – unterteilt wird, und die zwei Symbole von jeder dieser vier Untergruppen voneinander in Übereinstimmung mit dem binären Wert differenziert werden, der durch das Bit mit höchster Wertigkeit der drei Bits ausgedrückt wird; der Trellis-Demapper ferner 8-PSK-Demapper-Logikmittel (406) umfasst, die ansprechen auf: 1) den ersten x-Bit-Eingang, der diesem als erster Eingang zugeführt wird, um den Wert des digitalen gleichphasigen Eingangssignals (I) zu definieren, 2) den zweiten x-Bit-Eingang, der diesem als zweiter Eingang zugeführt wird, um den Wert des digitalen um 90° in der Phase verschobenen Eingangssignals (Q) zu definieren, und 3) auf den 2-Bit-Eingang, der diesem als dritter Eingang zugeführt wird, um eine der vier Untergruppen der 8-PSK-Konstellationsgruppe in Übereinstimmung mit dem binären Wert, der durch den zugeführten 2-Bit-Eingang ausgedrückt wird, auszuwählen und als Reaktion auf den ersten, zweiten und dritten Eingang die 8-PSK-Demapper-Logikmittel von ihm einen 1-Bit-Ausgang ableiten, der den binären Wert des Bits mit der höchsten Wertigkeit der drei Bits des Bit-zu-Symbol-Mapping ausdrückt, was dasjenige der zwei Symbole der aus den vier Untergruppen ausgewählten Untergruppe der 8-PSK-Konstellation angibt, das den geringsten (I + Q) Abstand zu der Position eines Symbols in der I-, Q-Ebene hat, die durch die entsprechenden Werte des digitalen gleichphasigen Eingangssignals (I), das als erster Eingang zugeführt wird, und des digitalen in der Phase um 90° verschobenen Eingangssignals (Q), das als zweiter Eingang zugeführt wird, definiert ist; und Auswahlmittel (408), die a) auf die ausgewählte Konstellationsgruppe ansprechen, die eine ungeradzahlige Potenz-von-2-Anzahl von Symbolen hat, um den Ausgang des Remapper-RAM als Ausgang des Trellis-Demappers weiterzuleiten, und b) auf eine Auswahl der 8-PSK-Konstellationsgruppe ansprechen, die den 1-Bit-Ausgang von den 8-PSK-Demapper-Logikmitteln als Ausgang des Trellis-Demappers weiterleitet.
Faltungs-Dekodierer nach Anspruch 18, dadurch gekennzeichnet, dass das Bit-zu-Symbol-Mapping der acht Symbole der 8-PSK-Konstellationsgruppe so erfolgt, dass ein Symbol im ersten Quadranten der I-, Q-Ebene, das mit etwa 22,5° in Bezug auf die I-Achse orientiert ist, mit dem binären Wert 000 gemappt wird, ein Symbol in dem ersten Quadranten der I-, Q-Ebene, das mit etwa 22,5° in Bezug auf die Q-Achse orientiert ist, mit dem binären Wert 010 gemappt wird, ein Symbol im zweiten Quadranten der I-, Q-Ebene, das mit etwa 22,5° in Bezug auf die Q-Achse orientiert ist, mit dem binären Wert 011 gemappt wird, ein Symbol im zweiten Quadranten der I-, Q-Ebene, das mit etwa 22,5° in Bezug auf die I-Achse orientiert ist, mit dem binären Wert 011 gemappt wird, ein Symbol im dritten Quadranten der I-, Q-Ebene, das mit etwa 22,5° in Bezug auf die I-Achse orientiert ist, mit dem binären Wert 100 gemappt wird, ein Symbol im dritten Quadranten der I-, Q-Ebene, das mit etwa 22,5° in Bezug auf die Q-Achse orientiert ist, mit dem binären Wert 101 gemappt wird, ein Symbol im vierten Quadranten der I-, Q-Ebene, das mit etwa 22,5° in Bezug auf die I-Achse orientiert ist, mit dem binären Wert 110 gemappt wird und ein Symbol in dem vierten Quadranten der I-, Q-Ebene, das mit etwa 22,5° in Bezug auf die Q-Achse orientiert ist, mit dem binären Wert 111 gemappt wird; und die 8-PSK-Demapper-Logikmittel Mittel enthalten, um einen binären Wert von „1" für den 1-Bit-Ausgang von ihm nur abzuleiten, wenn das Produkt des numerischen Wertes des digitalen gleichphasigen Eingangssignals (I) mal dem numerischen Wert von I kleiner ist als das Produkt des numerischen Wertes des um 90° in der Phase verschobenen Eingangssignals (Q) mal dem numerischen Wert von Q₂, wobei der numerische Wert von I₁ für eine Untergruppe 00 gleich 9 ist, für die Untergruppe 01 gleich 4, für die Untergruppe 10 gleich –9 und für die Untergruppe 11 gleich 4 ist, und der numerische Wert von Q₂ für die Untergruppe 00 gleich –4, für die Untergruppe 01 gleich –9, für die Untergruppe 10 gleich –4 und für die Untergruppe 11 gleich –9 ist.