JPH09181785A - コンボルーション・デコーダ - Google Patents
コンボルーション・デコーダInfo
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- JPH09181785A JPH09181785A JP8245023A JP24502396A JPH09181785A JP H09181785 A JPH09181785 A JP H09181785A JP 8245023 A JP8245023 A JP 8245023A JP 24502396 A JP24502396 A JP 24502396A JP H09181785 A JPH09181785 A JP H09181785A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
- H03M13/256—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with trellis coding, e.g. with convolutional codes and TCM
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Circuits Of Receivers In General (AREA)
- Color Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
Abstract
(57)【要約】
【課題】 ８−ＰＳＫおよび１６，３２，６４，１２
８，２５６ＱＡＭトレリスコードをデマッピングする機
能を備えたトレリス・デマッパを提供する。 【解決手段】 トレリス・デマッパ３１０はＩチャネル
ＲＡＭ４００、ＱチャネルＲＡＭ４０２、リマッパＲＡ
Ｍ４０４、８−ＰＳＫデマッパ・ロジック手段４０６お
よびＭＵＸ４０８を備えている。これらのＲＡＭの各々
はルックアップ・テーブルを収めており、このルックア
ップ・テーブルはＱＡＭコードの各々ごとに選択的にプ
ログラムされている。ＩチャネルＲＡＭとＱチャネルＲ
ＡＭは、その各々が７６８ビットの記憶容量をもち、２
の偶数倍（つまり、１６，６４または２５６）であるＱ
ＡＭトレリスコードが選択されるとそれに応答して、そ
れぞれの出力をトレリス・デマッパ出力としてＭＵＸを
経由して直接転送する。
８，２５６ＱＡＭトレリスコードをデマッピングする機
能を備えたトレリス・デマッパを提供する。 【解決手段】 トレリス・デマッパ３１０はＩチャネル
ＲＡＭ４００、ＱチャネルＲＡＭ４０２、リマッパＲＡ
Ｍ４０４、８−ＰＳＫデマッパ・ロジック手段４０６お
よびＭＵＸ４０８を備えている。これらのＲＡＭの各々
はルックアップ・テーブルを収めており、このルックア
ップ・テーブルはＱＡＭコードの各々ごとに選択的にプ
ログラムされている。ＩチャネルＲＡＭとＱチャネルＲ
ＡＭは、その各々が７６８ビットの記憶容量をもち、２
の偶数倍（つまり、１６，６４または２５６）であるＱ
ＡＭトレリスコードが選択されるとそれに応答して、そ
れぞれの出力をトレリス・デマッパ出力としてＭＵＸを
経由して直接転送する。
Description
【０００１】
【発明の属する技術分野】本発明は、コンボルーション
・デコーダに関するものである。
・デコーダに関するものである。
【０００２】更に詳述すると、本発明は、衛星・地上お
よびケーブル伝送の誤り訂正（forward-error-correcte
d - ＦＥＣ）済み圧縮されたディジタル・テレビジョン
・データのマルチチャネル受信装置で使用するのに適し
たディジタル処理装置に関し、より具体的には、ビタビ
アルゴリズム(Viterbi-algorithm) をベースとし、プラ
グマチック・トレリスコード(pragmatic trellis code)
をデコード化（復号化）する機能を備えたコンボルーシ
ョン・デコーダ(convolutional decoder) のトレリス・
デマッパ(trellis demapper)に関する。
よびケーブル伝送の誤り訂正（forward-error-correcte
d - ＦＥＣ）済み圧縮されたディジタル・テレビジョン
・データのマルチチャネル受信装置で使用するのに適し
たディジタル処理装置に関し、より具体的には、ビタビ
アルゴリズム(Viterbi-algorithm) をベースとし、プラ
グマチック・トレリスコード(pragmatic trellis code)
をデコード化（復号化）する機能を備えたコンボルーシ
ョン・デコーダ(convolutional decoder) のトレリス・
デマッパ(trellis demapper)に関する。
【０００３】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願第０８／５２８，３７０号（１
９９５年９月１４日出願）の明細書の記載に基づくもの
であって、当該米国特許出願の番号を参照することによ
って当該米国特許出願の明細書の記載内容が本明細書の
一部分を構成するものとする。
の基礎たる米国特許出願第０８／５２８，３７０号（１
９９５年９月１４日出願）の明細書の記載に基づくもの
であって、当該米国特許出願の番号を参照することによ
って当該米国特許出願の明細書の記載内容が本明細書の
一部分を構成するものとする。
【０００４】
【従来の技術】符号化ディジタル・データをノイズ（雑
音）のあるチャネルを経由して、送信装置から、ビタビ
アルゴリズム・ベースのコンボルーション・デコーダ用
のブランチ・メトリック・コンピュータ(branch metric
computer)を備えた受信装置へ送信する際に、コンボル
ーション符号化を含む誤り訂正を行うことは、この分野
では公知である。ビタビアルゴリズムは、ノイズのある
チャネルを経由して送信されてきたコンボルーション符
号化ビット・シーケンス（ビット列）をデコード化する
ために幅広く使用されている。ビタビアルゴリズムの中
心となるのは一連の反復的加算−比較−選択(add-compa
re-select)演算であり、この演算では、受信された各シ
ンボル（記号）について計算された、ある種のメトリッ
クス（ブランチ・メトリックスと呼ばれる）をデモジュ
レータから入力として受け取っている。高データレート
信号の衛星、ケーブルおよび地上伝送の場合には、上記
の計算は非常に高レートで実行する必要がある。さら
に、いくつかの異なるチャネル上で動作し、符号化方式
が異なっている（しかし相互に関係がある）モデム／デ
コーダでは、ブランチ・メトリックスを計算するコスト
は、ルックアップ・テーブル・メモリ(lookup table me
mory) や実際にこれらの計算を行うハードウェアによっ
て非常に高くなる。
音）のあるチャネルを経由して、送信装置から、ビタビ
アルゴリズム・ベースのコンボルーション・デコーダ用
のブランチ・メトリック・コンピュータ(branch metric
computer)を備えた受信装置へ送信する際に、コンボル
ーション符号化を含む誤り訂正を行うことは、この分野
では公知である。ビタビアルゴリズムは、ノイズのある
チャネルを経由して送信されてきたコンボルーション符
号化ビット・シーケンス（ビット列）をデコード化する
ために幅広く使用されている。ビタビアルゴリズムの中
心となるのは一連の反復的加算−比較−選択(add-compa
re-select)演算であり、この演算では、受信された各シ
ンボル（記号）について計算された、ある種のメトリッ
クス（ブランチ・メトリックスと呼ばれる）をデモジュ
レータから入力として受け取っている。高データレート
信号の衛星、ケーブルおよび地上伝送の場合には、上記
の計算は非常に高レートで実行する必要がある。さら
に、いくつかの異なるチャネル上で動作し、符号化方式
が異なっている（しかし相互に関係がある）モデム／デ
コーダでは、ブランチ・メトリックスを計算するコスト
は、ルックアップ・テーブル・メモリ(lookup table me
mory) や実際にこれらの計算を行うハードウェアによっ
て非常に高くなる。
【０００５】衛星伝送チャネルの場合には、受信装置の
コンボルーション・デコーダに知られている、ある種の
特定パンクチャド１／４位相シフトキーイング(quatern
aryphase shift keyed - ＱＰＳＫ）コードを送信する
ことが通常になっている。地上またはケーブル伝送チャ
ネルの場合には、受信装置のコンボルーション・デコー
ダに知られている、ある種の特定プラグマチック・トレ
リスコード（直交振幅変調（quadrature amplitude mod
ulation - ＱＡＭ）、位相振幅変調(phase amplitude m
odulation - ＰＡＭ）または位相シフトキーイング (ph
ase shift keyed - ＰＳＫ）コードなど）を送信するこ
とが普通になっている。例えば、従来技術では、高精細
（高品位）テレビジョン(high definition television
- ＨＤＴＶ）のＱＡＭ伝送ためにプラグマチック・トレ
リスコードを実用コードとして使用することが知られて
いる。
コンボルーション・デコーダに知られている、ある種の
特定パンクチャド１／４位相シフトキーイング(quatern
aryphase shift keyed - ＱＰＳＫ）コードを送信する
ことが通常になっている。地上またはケーブル伝送チャ
ネルの場合には、受信装置のコンボルーション・デコー
ダに知られている、ある種の特定プラグマチック・トレ
リスコード（直交振幅変調（quadrature amplitude mod
ulation - ＱＡＭ）、位相振幅変調(phase amplitude m
odulation - ＰＡＭ）または位相シフトキーイング (ph
ase shift keyed - ＰＳＫ）コードなど）を送信するこ
とが普通になっている。例えば、従来技術では、高精細
（高品位）テレビジョン(high definition television
- ＨＤＴＶ）のＱＡＭ伝送ためにプラグマチック・トレ
リスコードを実用コードとして使用することが知られて
いる。
【０００６】本願に関連した参照文献としては、「衛
星、地上およびケーブル伝送のＦＥＣ圧縮ディジタル・
テレビジョン・データのマルチチャネル受信装置で使用
するのに適したパンクチャドおよびプラグマチック・ト
レリスコード・コンボルーション・デコーダのビタビ・
デコーダ用のブランチ・メトリック・コンピュータ(A B
ranch Metric Computer for a Viterbi Decoder Suitab
le for Use in a Multi-channel Receiver of Sattelit
e, Terrestial and Cable Transmitted FEC Compressed
Digital Television Data) 」という名称の米国特許第
5,497,401号がある。
星、地上およびケーブル伝送のＦＥＣ圧縮ディジタル・
テレビジョン・データのマルチチャネル受信装置で使用
するのに適したパンクチャドおよびプラグマチック・ト
レリスコード・コンボルーション・デコーダのビタビ・
デコーダ用のブランチ・メトリック・コンピュータ(A B
ranch Metric Computer for a Viterbi Decoder Suitab
le for Use in a Multi-channel Receiver of Sattelit
e, Terrestial and Cable Transmitted FEC Compressed
Digital Television Data) 」という名称の米国特許第
5,497,401号がある。
【０００７】従来、ビタビアルゴリズム・ベースのコン
ボルーション・デコーダはあらかじめ決められた単一タ
イプのコンボルーション・コードだけで動作するように
設計されているのが一般的であった。しかし、近い将来
には、マルチチャネル・ディジタル受信装置が大量生産
マーケットに参入することが予想され、現在使用されて
いるアナログ・テレビジョン受信装置に取って代わるこ
とは時間の問題になっている。テレビジョン受信装置へ
の直接放送衛星伝送は、地上およびケーブル伝送と共に
すでに実用化されている。従って、かかるマルチチャネ
ル・ディジタル・テレビジョン受信装置のコンボルーシ
ョン・デコーダは、マルチチャネル・ディジタル・テレ
ビジョン受信装置がそのとき受信しているチャネルのコ
ードのタイプ（ケースに応じてパンクチャドまたはプラ
グマチック・トレリス）およびモジュレーション（変
調）のタイプ（ケースに応じてＱＰＳＫと８−ＰＳＫの
両方を含むＰＳＫか、ＰＡＭまたはＱＡＭ）に応じて、
選択的に動作できることが望まれている。さらに、大量
生産のテレビジョン受信装置は、コスト削減と複雑さの
低減化を念頭に置いた設計になっていることが望まれて
いる。
ボルーション・デコーダはあらかじめ決められた単一タ
イプのコンボルーション・コードだけで動作するように
設計されているのが一般的であった。しかし、近い将来
には、マルチチャネル・ディジタル受信装置が大量生産
マーケットに参入することが予想され、現在使用されて
いるアナログ・テレビジョン受信装置に取って代わるこ
とは時間の問題になっている。テレビジョン受信装置へ
の直接放送衛星伝送は、地上およびケーブル伝送と共に
すでに実用化されている。従って、かかるマルチチャネ
ル・ディジタル・テレビジョン受信装置のコンボルーシ
ョン・デコーダは、マルチチャネル・ディジタル・テレ
ビジョン受信装置がそのとき受信しているチャネルのコ
ードのタイプ（ケースに応じてパンクチャドまたはプラ
グマチック・トレリス）およびモジュレーション（変
調）のタイプ（ケースに応じてＱＰＳＫと８−ＰＳＫの
両方を含むＰＳＫか、ＰＡＭまたはＱＡＭ）に応じて、
選択的に動作できることが望まれている。さらに、大量
生産のテレビジョン受信装置は、コスト削減と複雑さの
低減化を念頭に置いた設計になっていることが望まれて
いる。
【０００８】上述した米国特許第５，４９７，４０１号
は、コスト削減と複雑さの低減化を念頭に置いた設計に
なっている、かかるマルチチャネル・ディジタル・テレ
ビジョン受信装置に組み込むことが可能であるコンボル
ーション・デコーダのビタビデコーダ用のブランチ・メ
トリック・コンピュータの構造を目的としている。第一
に、このブランチ・メトリック・コンピュータはＲＡＭ
を採用し、このＲＡＭには、コントロール入力としてマ
イクロコントローラ・インタフェースに入力されたあと
で、プログラマブルで、事前に計算されたＩルックアッ
プ・テーブルおよびＱルックアップ・テーブルが、初期
化フェーズ期間にマイクロコントローラ・インタフェー
スからプリロードされている。第二に、このブランチ・
メトリック・コンピュータ構造は２次元Ｉ、Ｑ平面内の
２点間の距離の１次元測定量を、２点間の距離（「マン
ハッタン」距離と呼ばれるもの）のＩコンポーネントお
よびＱコンポーネントの和（Ｉ＋Ｑ）を２点間のユーク
リッド距離（Ｉ2 ＋Ｑ2 ）1/2 の代わりに使用すること
によって計算している。これにより、Ｉコンポーネント
とＱコンポーネントを相互に独立して扱うことより、ブ
ランチ・メトリック・コンピュータのコスト削減と複雑
さの低減化を可能にしている。
は、コスト削減と複雑さの低減化を念頭に置いた設計に
なっている、かかるマルチチャネル・ディジタル・テレ
ビジョン受信装置に組み込むことが可能であるコンボル
ーション・デコーダのビタビデコーダ用のブランチ・メ
トリック・コンピュータの構造を目的としている。第一
に、このブランチ・メトリック・コンピュータはＲＡＭ
を採用し、このＲＡＭには、コントロール入力としてマ
イクロコントローラ・インタフェースに入力されたあと
で、プログラマブルで、事前に計算されたＩルックアッ
プ・テーブルおよびＱルックアップ・テーブルが、初期
化フェーズ期間にマイクロコントローラ・インタフェー
スからプリロードされている。第二に、このブランチ・
メトリック・コンピュータ構造は２次元Ｉ、Ｑ平面内の
２点間の距離の１次元測定量を、２点間の距離（「マン
ハッタン」距離と呼ばれるもの）のＩコンポーネントお
よびＱコンポーネントの和（Ｉ＋Ｑ）を２点間のユーク
リッド距離（Ｉ2 ＋Ｑ2 ）1/2 の代わりに使用すること
によって計算している。これにより、Ｉコンポーネント
とＱコンポーネントを相互に独立して扱うことより、ブ
ランチ・メトリック・コンピュータのコスト削減と複雑
さの低減化を可能にしている。
【０００９】上記の米国特許に開示されているコンボル
ーション・デコーダは、マイクロコントローラ・インタ
フェースの制御を受けて、ある種の特定パンクチャド・
コード・モード（どれもトレリス・デマッパを利用して
いない）でも、ある種の特定プラグマチック・トレリス
コード・モード（すべてがトレリス・デマッパを利用し
ている）でも、選択的に動作できるようになっている。
ーション・デコーダは、マイクロコントローラ・インタ
フェースの制御を受けて、ある種の特定パンクチャド・
コード・モード（どれもトレリス・デマッパを利用して
いない）でも、ある種の特定プラグマチック・トレリス
コード・モード（すべてがトレリス・デマッパを利用し
ている）でも、選択的に動作できるようになっている。
【００１０】
【発明が解決しようとする課題】本発明は、上記の米国
特許第５，４９７，４０１号に開示されているタイプの
コンボルーション・デコーダがプラグマチック・トレリ
スコード・モード（例えば、１６、３２、６４、１２８
および２５６ＱＡＭコード用と８−ＰＳＫコード用）で
動作するときの、トレリス・デマッパのデマッピング手
法と構造の両方を提供することを目的としている。
特許第５，４９７，４０１号に開示されているタイプの
コンボルーション・デコーダがプラグマチック・トレリ
スコード・モード（例えば、１６、３２、６４、１２８
および２５６ＱＡＭコード用と８−ＰＳＫコード用）で
動作するときの、トレリス・デマッパのデマッピング手
法と構造の両方を提供することを目的としている。
【００１１】
【課題を解決するための手段】本発明によるトレリス・
デマッパはコスト削減と複雑さの低減化とを念頭に置い
た設計になっているので、ＱＡＭトレリスコード用のＲ
ＯＭストレージ（記憶装置）を採用するトレリスコード
・デマッパに比べて、必要記憶容量が最小限になってい
る。
デマッパはコスト削減と複雑さの低減化とを念頭に置い
た設計になっているので、ＱＡＭトレリスコード用のＲ
ＯＭストレージ（記憶装置）を採用するトレリスコード
・デマッパに比べて、必要記憶容量が最小限になってい
る。
【００１２】具体的には、本発明は、Ｉ、Ｑ平面内のシ
ンボルの各コンステレーション集合(constellation se
t) ごとに個別コード(distinct code) を含む複数のコ
ード用の上記デマッパを形成するにあたり、各コンステ
レーション集合は、（１）方形グリッド(square grid)
のビット対シンボルのマッピング(bit-to-symbol mappi
ng) に配置された２の偶数倍個のシンボル、（２）交差
グリッド(cross grid)のビット対シンボルのマッピング
に配置された２の奇数倍個のシンボルおよび／または
（３）８−ＰＳＫコードを含んでいる。ＩチャネルＲＡ
ＭとＱチャネルＲＡＭは、それぞれがＱＡＭコードの各
々用に選択的にプログラムされたルックアップ・テーブ
ルを含んでおり、上記のカテゴリ（１）と（２）の両方
に採用されている。カテゴリ（１）の場合には、Ｉチャ
ネルＲＡＭとＱチャネルＲＡＭのそれぞれの出力はトレ
リス・デマッパの出力として直接的に送出(forward) さ
れる。カテゴリ（２）の場合には、ＩチャネルＲＡＭと
ＱチャネルＲＡＭのそれぞれの出力は入力としてリマッ
パＲＡＭに印加され、リマッパＲＡＭの出力はトレリス
・デマッパの出力として送出される。カテゴリ（３）の
場合には、８−ＰＳＫデマッパ・ロジック手段が８−Ｐ
ＳＫコードをデマッピングするために採用され、このデ
マッパ・ロジック手段の出力はトレリス・デマッパの出
力として送出される。トレリス・デマッパがカテゴリ
（１），（２）および（３）の２つまたは３つすべてに
応答するような場合には、これらのカテゴリの選択され
たものの出力を、トレリス・デマッパの出力として送出
するためにＭＵＸ（セレクタ）が用いられる。
ンボルの各コンステレーション集合(constellation se
t) ごとに個別コード(distinct code) を含む複数のコ
ード用の上記デマッパを形成するにあたり、各コンステ
レーション集合は、（１）方形グリッド(square grid)
のビット対シンボルのマッピング(bit-to-symbol mappi
ng) に配置された２の偶数倍個のシンボル、（２）交差
グリッド(cross grid)のビット対シンボルのマッピング
に配置された２の奇数倍個のシンボルおよび／または
（３）８−ＰＳＫコードを含んでいる。ＩチャネルＲＡ
ＭとＱチャネルＲＡＭは、それぞれがＱＡＭコードの各
々用に選択的にプログラムされたルックアップ・テーブ
ルを含んでおり、上記のカテゴリ（１）と（２）の両方
に採用されている。カテゴリ（１）の場合には、Ｉチャ
ネルＲＡＭとＱチャネルＲＡＭのそれぞれの出力はトレ
リス・デマッパの出力として直接的に送出(forward) さ
れる。カテゴリ（２）の場合には、ＩチャネルＲＡＭと
ＱチャネルＲＡＭのそれぞれの出力は入力としてリマッ
パＲＡＭに印加され、リマッパＲＡＭの出力はトレリス
・デマッパの出力として送出される。カテゴリ（３）の
場合には、８−ＰＳＫデマッパ・ロジック手段が８−Ｐ
ＳＫコードをデマッピングするために採用され、このデ
マッパ・ロジック手段の出力はトレリス・デマッパの出
力として送出される。トレリス・デマッパがカテゴリ
（１），（２）および（３）の２つまたは３つすべてに
応答するような場合には、これらのカテゴリの選択され
たものの出力を、トレリス・デマッパの出力として送出
するためにＭＵＸ（セレクタ）が用いられる。
【００１３】請求項１の発明は、同位相（Ｉ）および直
角位相（Ｑ）ディジタル入力信号として印加された一連
のコンボルーション符号化シンボル・パケットによって
定義されている複数のプラグマチック・トレリスコード
のコンボルーション・デコーダ（２００、図２および図
３）であって、前記複数のプラグマチック・トレリスコ
ードは、方形グリッドのビット対シンボルのマッピング
に配置された２の偶数倍個のシンボルを含んでいる、Ｉ
およびＱ平面内の各シンボル・コンステレーション集合
ごとに個別コードを有し、前記方形グリッド・シンボル
・コンステレーションのうち最大のものは２2y個のシン
ボルを含んでおり（ここで、ｙは所与の値が少なくとも
２である第１正整数である）、該コンボルーション・デ
コーダは該複数のプラグマチック・トレリスコードの各
々をデマッピングするトレリス・デマッパ（３１０）を
含んでいるものにおいて、（１）各コンステレーション
集合の前記方形グリッドのビット対シンボルのマッピン
グは、該方形グリッドの奇数行の１つおきのセルが第１
シンボル・サブセットを定義し、該方形グリッドの奇数
行の残りのセルが第２シンボル・サブセットを定義し、
該方形グリッドの偶数行の１つおきのセルが第３シンボ
ル・サブセットを定義し、該方形グリッドの偶数行の残
りのセルが第４シンボル・サブセットを定義するように
なっており、（２）前記トレリス・デマッパは、２
(x+2) 個の記憶ロケーションの実効深さ（ここで、ｘは
前記第１正整数よりも大きい所与の値をもつ第２正整数
である）をもち、各記憶ロケーションは、少なくとも、
ｙビットのＩ定義ルックアップ・テーブルのエントリを
ストアするだけの充分な実効幅をもっているＩチャネル
・ランダムアクセスメモリ（ＲＡＭ）（４００）と、２
(x+2) 個の記憶ロケーションの実効深さをもち、各記憶
ロケーションは、少なくとも、ｙビットのＱ定義ルック
アップ・テーブルのエントリをストアするだけの充分な
実効幅をもっているＱチャネルＲＡＭ（４０２）と、第
１のｘビット入力を前記ＩチャネルＲＡＭに印加して、
前記同位相（Ｉ）ディジタル入力信号の値を定義し、第
２のｘビット入力を前記ＱチャネルＲＡＭに印加して、
前記直角位相（Ｑ）ディジタル入力信号の値を定義する
ための第１手段（３１２）と、２ビット入力を前記Ｉチ
ャネルＲＡＭおよび前記ＱチャネルＲＡＭの両方に印加
して、前記４サブセットのうち選択されたものを前記印
加された２ビット入力の２進値に従って定義するための
第２手段（３０８）と、前記シンボル・コンステレーシ
ョン集合のうち選択されたものに従って、前記Ｉチャネ
ルＲＡＭの前記ルックアップ・テーブルをプリロード
し、前記コンステレーション集合のうち前記選択された
ものの前記４サブセットのうち選択されたものの中で、
前記ＩチャネルＲＡＭへの同位相（Ｉ）ディジタル入力
信号によって定義された値に最も近い値をもつシンボル
のＩコンポーネントをマッピングするビットが、前記Ｉ
チャネルＲＡＭの出力として読み出されるようにする第
３手段（２０４、図２および図３）と、前記シンボル・
コンステレーション集合のうち選択されたものに従っ
て、前記ＱチャネルＲＡＭの前記ルックアップ・テーブ
ルをプリロードし、前記コンステレーション集合のうち
前記選択されたものの前記４サブセットのうち選択され
たものの中で、前記ＱチャネルＲＡＭへの直角位相
（Ｑ）ディジタル入力信号によって定義された値に最も
近い値をもつシンボルのＱコンポーネントをマッピング
するビットが、前記ＱチャネルＲＡＭの出力として読み
出されるようにする第４手段（２０４）とを備えている
ことを特徴とする。
角位相（Ｑ）ディジタル入力信号として印加された一連
のコンボルーション符号化シンボル・パケットによって
定義されている複数のプラグマチック・トレリスコード
のコンボルーション・デコーダ（２００、図２および図
３）であって、前記複数のプラグマチック・トレリスコ
ードは、方形グリッドのビット対シンボルのマッピング
に配置された２の偶数倍個のシンボルを含んでいる、Ｉ
およびＱ平面内の各シンボル・コンステレーション集合
ごとに個別コードを有し、前記方形グリッド・シンボル
・コンステレーションのうち最大のものは２2y個のシン
ボルを含んでおり（ここで、ｙは所与の値が少なくとも
２である第１正整数である）、該コンボルーション・デ
コーダは該複数のプラグマチック・トレリスコードの各
々をデマッピングするトレリス・デマッパ（３１０）を
含んでいるものにおいて、（１）各コンステレーション
集合の前記方形グリッドのビット対シンボルのマッピン
グは、該方形グリッドの奇数行の１つおきのセルが第１
シンボル・サブセットを定義し、該方形グリッドの奇数
行の残りのセルが第２シンボル・サブセットを定義し、
該方形グリッドの偶数行の１つおきのセルが第３シンボ
ル・サブセットを定義し、該方形グリッドの偶数行の残
りのセルが第４シンボル・サブセットを定義するように
なっており、（２）前記トレリス・デマッパは、２
(x+2) 個の記憶ロケーションの実効深さ（ここで、ｘは
前記第１正整数よりも大きい所与の値をもつ第２正整数
である）をもち、各記憶ロケーションは、少なくとも、
ｙビットのＩ定義ルックアップ・テーブルのエントリを
ストアするだけの充分な実効幅をもっているＩチャネル
・ランダムアクセスメモリ（ＲＡＭ）（４００）と、２
(x+2) 個の記憶ロケーションの実効深さをもち、各記憶
ロケーションは、少なくとも、ｙビットのＱ定義ルック
アップ・テーブルのエントリをストアするだけの充分な
実効幅をもっているＱチャネルＲＡＭ（４０２）と、第
１のｘビット入力を前記ＩチャネルＲＡＭに印加して、
前記同位相（Ｉ）ディジタル入力信号の値を定義し、第
２のｘビット入力を前記ＱチャネルＲＡＭに印加して、
前記直角位相（Ｑ）ディジタル入力信号の値を定義する
ための第１手段（３１２）と、２ビット入力を前記Ｉチ
ャネルＲＡＭおよび前記ＱチャネルＲＡＭの両方に印加
して、前記４サブセットのうち選択されたものを前記印
加された２ビット入力の２進値に従って定義するための
第２手段（３０８）と、前記シンボル・コンステレーシ
ョン集合のうち選択されたものに従って、前記Ｉチャネ
ルＲＡＭの前記ルックアップ・テーブルをプリロード
し、前記コンステレーション集合のうち前記選択された
ものの前記４サブセットのうち選択されたものの中で、
前記ＩチャネルＲＡＭへの同位相（Ｉ）ディジタル入力
信号によって定義された値に最も近い値をもつシンボル
のＩコンポーネントをマッピングするビットが、前記Ｉ
チャネルＲＡＭの出力として読み出されるようにする第
３手段（２０４、図２および図３）と、前記シンボル・
コンステレーション集合のうち選択されたものに従っ
て、前記ＱチャネルＲＡＭの前記ルックアップ・テーブ
ルをプリロードし、前記コンステレーション集合のうち
前記選択されたものの前記４サブセットのうち選択され
たものの中で、前記ＱチャネルＲＡＭへの直角位相
（Ｑ）ディジタル入力信号によって定義された値に最も
近い値をもつシンボルのＱコンポーネントをマッピング
するビットが、前記ＱチャネルＲＡＭの出力として読み
出されるようにする第４手段（２０４）とを備えている
ことを特徴とする。
【００１４】請求項２の発明は、請求項１に記載のコン
ボルーション・デコーダにおいて、各コンステレーショ
ン集合の前記方形グリッドの前記ビット対シンボルのマ
ッピングは、前記第３手段がグレー符号化２進ビットを
使用して前記ＩチャネルＲＡＭの前記プリロードされた
ルックアップ・テーブルをビットマッピングし、前記第
４手段が前記ＱチャネルＲＡＭの前記プリロードされた
ルックアップ・テーブルをビットマッピングするように
したことを特徴とする。
ボルーション・デコーダにおいて、各コンステレーショ
ン集合の前記方形グリッドの前記ビット対シンボルのマ
ッピングは、前記第３手段がグレー符号化２進ビットを
使用して前記ＩチャネルＲＡＭの前記プリロードされた
ルックアップ・テーブルをビットマッピングし、前記第
４手段が前記ＱチャネルＲＡＭの前記プリロードされた
ルックアップ・テーブルをビットマッピングするように
したことを特徴とする。
【００１５】請求項３の発明は、請求項２に記載のコン
ボルーション・デコーダにおいて、方形グリッドに配置
された異なる２の偶数倍個のシンボルを含んでいる、Ｉ
およびＱ平面内の前記シンボル・コンステレーション集
合は、１６シンボルＱＡＭコンステレーションと、６４
シンボルＱＡＭコンステレーションと、２５６シンボル
ＱＡＭコンステレーションとを含み、ｙの値は３、ｘの
値は６であることを特徴とするコンボルーション・デコ
ーダ。
ボルーション・デコーダにおいて、方形グリッドに配置
された異なる２の偶数倍個のシンボルを含んでいる、Ｉ
およびＱ平面内の前記シンボル・コンステレーション集
合は、１６シンボルＱＡＭコンステレーションと、６４
シンボルＱＡＭコンステレーションと、２５６シンボル
ＱＡＭコンステレーションとを含み、ｙの値は３、ｘの
値は６であることを特徴とするコンボルーション・デコ
ーダ。
【００１６】請求項４の発明は、請求項１に記載のコン
ボルーション・デコーダにおいて、前記複数のプラグマ
チック・トレリスコードは、交差グリッドのビット対シ
ンボルのマッピングに配置された２の奇数倍個のシンボ
ルを含んでいる、ＩおよびＱ平面内の各シンボル・コン
ステレーション集合ごとに個別コードも含んでおり、前
記交差グリッド・シンボル・コンステレーションのうち
最大のものは２z 個（ここで、ｚは所与の値が少なくと
も５である第３正整数である）のシンボルを含んでお
り、前記第２正整数の値ｘはｚ／２の値よりも大になる
ようになっており、各コンステレーション集合の前記交
差グリッドのビット対シンボルのマッピングは、該交差
グリッドの奇数行の１つおきのセルが第１シンボル・サ
ブセットを定義し、該交差グリッドの奇数行の残りのセ
ルが第２シンボル・サブセットを定義し、該交差グリッ
ドの偶数行の１つおきのセルが第３シンボル・サブセッ
トを定義し、該交差グリッドの偶数行の残りのセルが第
４シンボル・サブセットを定義するようになっており、
前記ＩチャネルＲＡＭの前記ルックアップ・テーブル
は、２の奇数倍個のシンボルである前記コンステレーシ
ョン集合のうちの前記選択されたものに従って前記第３
手段によってプリロードされたとき、（１）前記４サブ
セットの各々のＩコンポーネントに対して同一のビット
対シンボルのマッピングを用意しており、（２）このビ
ット対シンボルのマッピングは方形グリッドの任意の個
数の列を含み、そこでは、その任意の個数の列は２の奇
数倍個のシンボルの前記コンステレーション集合の交差
グリッドの４サブセットの単一サブセットにおける最大
数の列であり、前記ＱチャネルＲＡＭの前記ルックアッ
プ・テーブルは、２の奇数倍個のシンボルである前記コ
ンステレーション集合のうちの前記選択されたものに従
って前記第４手段によってプリロードされたとき、
（１）前記４サブセットの各々のＱコンポーネントに対
して同一のビット対シンボルのマッピングを用意してお
り、（２）このビット対シンボルのマッピングは方形グ
リッドの任意の個数の行を含み、ここで、その任意の個
数の行は２の奇数倍個のシンボルの該コンステレーショ
ン集合の交差グリッドの４サブセットの単一サブセット
における最大数の行であり、前記トレリス・デマッパ
は、さらに、（１）前記２ビット入力、前記Ｉチャネル
ＲＡＭの前記出力および該ＱチャネルＲＡＭの前記出力
がそれぞれの入力としてそこに印加されるとそれに応答
して、前記ＩチャネルＲＡＭの出力に現れた前記Ｉコン
ポーネントと前記ＱチャネルＲＡＭの出力に現れた前記
Ｑコンポーネントの両方によって定義されたシンボルの
方形グリッドのビット対シンボルのマッピングを、方形
グリッド・ビット対シンボルのマッピングにリマッピン
グしてその出力端から出力するリマッパＲＡＭ（４０
４）であって、該リマッパ出力方形グリッドは、該４サ
ブセットの任意の１つを構成する所与のシンボル・セル
と、該リマッパ出力方形グリッドの少なくとも１つのコ
ーナに置かれた少なくとも１つの追加シンボル・セルを
含んでおり、前記少なくとも１つの追加シンボル・セル
をマッピングするビットは該方形グリッドの前記１つの
コーナに対して連続して置かれている所与のシンボル・
セルをマッピングするビットの複製であるものと、
（２）（ａ）２の奇数倍個のシンボルである前記コンス
テレーション集合のうちの前記選択されたものに応答し
て前記リマッパＲＡＭの該出力を前記トレリス・デマッ
パの出力として転送し、（ｂ）２の偶数倍個のシンボル
である前記コンステレーション集合のうちの該選択され
たものに応答して前記ＩチャネルＲＡＭと前記Ｑチャネ
ルＲＡＭの前記それぞれの出力を前記トレリス・デマッ
パの出力として送出するセレクト手段（４０８）とを備
えていることを特徴とする。
ボルーション・デコーダにおいて、前記複数のプラグマ
チック・トレリスコードは、交差グリッドのビット対シ
ンボルのマッピングに配置された２の奇数倍個のシンボ
ルを含んでいる、ＩおよびＱ平面内の各シンボル・コン
ステレーション集合ごとに個別コードも含んでおり、前
記交差グリッド・シンボル・コンステレーションのうち
最大のものは２z 個（ここで、ｚは所与の値が少なくと
も５である第３正整数である）のシンボルを含んでお
り、前記第２正整数の値ｘはｚ／２の値よりも大になる
ようになっており、各コンステレーション集合の前記交
差グリッドのビット対シンボルのマッピングは、該交差
グリッドの奇数行の１つおきのセルが第１シンボル・サ
ブセットを定義し、該交差グリッドの奇数行の残りのセ
ルが第２シンボル・サブセットを定義し、該交差グリッ
ドの偶数行の１つおきのセルが第３シンボル・サブセッ
トを定義し、該交差グリッドの偶数行の残りのセルが第
４シンボル・サブセットを定義するようになっており、
前記ＩチャネルＲＡＭの前記ルックアップ・テーブル
は、２の奇数倍個のシンボルである前記コンステレーシ
ョン集合のうちの前記選択されたものに従って前記第３
手段によってプリロードされたとき、（１）前記４サブ
セットの各々のＩコンポーネントに対して同一のビット
対シンボルのマッピングを用意しており、（２）このビ
ット対シンボルのマッピングは方形グリッドの任意の個
数の列を含み、そこでは、その任意の個数の列は２の奇
数倍個のシンボルの前記コンステレーション集合の交差
グリッドの４サブセットの単一サブセットにおける最大
数の列であり、前記ＱチャネルＲＡＭの前記ルックアッ
プ・テーブルは、２の奇数倍個のシンボルである前記コ
ンステレーション集合のうちの前記選択されたものに従
って前記第４手段によってプリロードされたとき、
（１）前記４サブセットの各々のＱコンポーネントに対
して同一のビット対シンボルのマッピングを用意してお
り、（２）このビット対シンボルのマッピングは方形グ
リッドの任意の個数の行を含み、ここで、その任意の個
数の行は２の奇数倍個のシンボルの該コンステレーショ
ン集合の交差グリッドの４サブセットの単一サブセット
における最大数の行であり、前記トレリス・デマッパ
は、さらに、（１）前記２ビット入力、前記Ｉチャネル
ＲＡＭの前記出力および該ＱチャネルＲＡＭの前記出力
がそれぞれの入力としてそこに印加されるとそれに応答
して、前記ＩチャネルＲＡＭの出力に現れた前記Ｉコン
ポーネントと前記ＱチャネルＲＡＭの出力に現れた前記
Ｑコンポーネントの両方によって定義されたシンボルの
方形グリッドのビット対シンボルのマッピングを、方形
グリッド・ビット対シンボルのマッピングにリマッピン
グしてその出力端から出力するリマッパＲＡＭ（４０
４）であって、該リマッパ出力方形グリッドは、該４サ
ブセットの任意の１つを構成する所与のシンボル・セル
と、該リマッパ出力方形グリッドの少なくとも１つのコ
ーナに置かれた少なくとも１つの追加シンボル・セルを
含んでおり、前記少なくとも１つの追加シンボル・セル
をマッピングするビットは該方形グリッドの前記１つの
コーナに対して連続して置かれている所与のシンボル・
セルをマッピングするビットの複製であるものと、
（２）（ａ）２の奇数倍個のシンボルである前記コンス
テレーション集合のうちの前記選択されたものに応答し
て前記リマッパＲＡＭの該出力を前記トレリス・デマッ
パの出力として転送し、（ｂ）２の偶数倍個のシンボル
である前記コンステレーション集合のうちの該選択され
たものに応答して前記ＩチャネルＲＡＭと前記Ｑチャネ
ルＲＡＭの前記それぞれの出力を前記トレリス・デマッ
パの出力として送出するセレクト手段（４０８）とを備
えていることを特徴とする。
【００１７】請求項５の発明は、請求項４に記載のコン
ボルーション・デコーダにおいて、前記複数のシンボル
・コンステレーション集合は５に等しい２の奇数倍個の
シンボルの一定のコンステレーション集合を含んでお
り、前記ＩチャネルＲＡＭからの出力は４つの取り得る
２進値のうちの３つだけを表すことに制限されている２
ビットからなっており、これらの３つの２進値は前記３
×３方形グリッドの３列を定義しており、前記Ｑチャネ
ルＲＡＭからの出力は４つの取り得る２進値のうちの３
つだけを表すことに制限されている２ビットからなり、
これらの３つの２進値は前記３×３方形グリッドの３行
を定義しており、これにより、前記４サブセットの各々
ごとに異なるビット対シンボルのマッピングをもつ３×
３方形グリッド内に位置している非対称８シンボル・サ
ブセットが前記リマッパの出力から得られるようになっ
ており、そこでは、複製ビットは前記４サブセットの各
々別に単一の追加シンボル・セルを定義しており、該単
一の追加シンボル・セルは、それぞれが前記４サブセッ
トの各々別に対応する個別３×３方形グリッドの４コー
ナの異なるコーナに置かれていることを特徴とする。
ボルーション・デコーダにおいて、前記複数のシンボル
・コンステレーション集合は５に等しい２の奇数倍個の
シンボルの一定のコンステレーション集合を含んでお
り、前記ＩチャネルＲＡＭからの出力は４つの取り得る
２進値のうちの３つだけを表すことに制限されている２
ビットからなっており、これらの３つの２進値は前記３
×３方形グリッドの３列を定義しており、前記Ｑチャネ
ルＲＡＭからの出力は４つの取り得る２進値のうちの３
つだけを表すことに制限されている２ビットからなり、
これらの３つの２進値は前記３×３方形グリッドの３行
を定義しており、これにより、前記４サブセットの各々
ごとに異なるビット対シンボルのマッピングをもつ３×
３方形グリッド内に位置している非対称８シンボル・サ
ブセットが前記リマッパの出力から得られるようになっ
ており、そこでは、複製ビットは前記４サブセットの各
々別に単一の追加シンボル・セルを定義しており、該単
一の追加シンボル・セルは、それぞれが前記４サブセッ
トの各々別に対応する個別３×３方形グリッドの４コー
ナの異なるコーナに置かれていることを特徴とする。
【００１８】請求項６の発明は、請求項４に記載のコン
ボルーション・デコーダにおいて、前記複数のシンボル
・コンステレーション集合は５より大きい所与の２の奇
数倍個のシンボルの一定のコンステレーション集合を含
んでおり、５より大きい所与の２の奇数倍個のシンボル
の前記一定のコンステレーション集合の４サブセットの
各々のシンボルは交差グリッドに配置されており、前記
ＩチャネルＲＡＭの出力は少なくとも３ビットのグルー
プからなり、該ビット・グループによって表された２進
値の数は４サブセットの任意の１つの交差グリッド内の
列数ｋ（ここで、ｋは第４正整数である）を表すことに
制限されており、前記ＱチャネルＲＡＭの出力は少なく
とも３ビットのグループからなり、該ビット・グループ
によって表された２進値の数は４サブセットの任意の１
つの交差グリッド内の行数ｋを表すことに制限されてお
り、これにより、前記４サブセットの各々ごとに同一の
ビット対シンボルのマッピングをもつｋ×ｋ方形グリッ
ド内に位置する対称交差グリッド・シンボル・サブセッ
トが前記リマッパの出力から得られるようになってお
り、そこでは、複製ビットは該４サブセットの各々ごと
にｋ×ｋ方形グリッドの４コーナの各々に置かれてい
る、少なくとも１つの追加シンボル・セルをマッピング
していることを特徴とする。
ボルーション・デコーダにおいて、前記複数のシンボル
・コンステレーション集合は５より大きい所与の２の奇
数倍個のシンボルの一定のコンステレーション集合を含
んでおり、５より大きい所与の２の奇数倍個のシンボル
の前記一定のコンステレーション集合の４サブセットの
各々のシンボルは交差グリッドに配置されており、前記
ＩチャネルＲＡＭの出力は少なくとも３ビットのグルー
プからなり、該ビット・グループによって表された２進
値の数は４サブセットの任意の１つの交差グリッド内の
列数ｋ（ここで、ｋは第４正整数である）を表すことに
制限されており、前記ＱチャネルＲＡＭの出力は少なく
とも３ビットのグループからなり、該ビット・グループ
によって表された２進値の数は４サブセットの任意の１
つの交差グリッド内の行数ｋを表すことに制限されてお
り、これにより、前記４サブセットの各々ごとに同一の
ビット対シンボルのマッピングをもつｋ×ｋ方形グリッ
ド内に位置する対称交差グリッド・シンボル・サブセッ
トが前記リマッパの出力から得られるようになってお
り、そこでは、複製ビットは該４サブセットの各々ごと
にｋ×ｋ方形グリッドの４コーナの各々に置かれてい
る、少なくとも１つの追加シンボル・セルをマッピング
していることを特徴とする。
【００１９】請求項７の発明は、請求項４に記載のコン
ボルーション・デコーダにおいて、前記ＩチャネルＲＡ
Ｍ、前記ＱチャネルＲＡＭ、および前記リマッパＲＡＭ
の前記出力の各々に現れる前記ビット対シンボルのマッ
ピングは２進グレー符号化ビットからなることを特徴と
する。
ボルーション・デコーダにおいて、前記ＩチャネルＲＡ
Ｍ、前記ＱチャネルＲＡＭ、および前記リマッパＲＡＭ
の前記出力の各々に現れる前記ビット対シンボルのマッ
ピングは２進グレー符号化ビットからなることを特徴と
する。
【００２０】請求項８の発明は、請求項７に記載のコン
ボルーション・デコーダにおいて、方形グリッドに配置
された異なる偶数倍個のシンボルを含んでいる、Ｉ，Ｑ
平面内の前記シンボル・コンステレーション集合は１６
シンボルＱＡＭコンステレーションと、６４シンボルＱ
ＡＭコンステレーションと、２５６シンボルＱＡＭコン
ステレーションとを含んでおり、交差グリッドに配置さ
れた異なる奇数倍個のシンボルを含んでいる、Ｉ，Ｑ平
面内の前記シンボル・コンステレーション集合は３２シ
ンボルＱＡＭコンステレーションと１２８シンボルＱＡ
Ｍコンステレーションを含んでおり、ｙの値は３、ｚの
値は７、ｘの値は６であることを特徴とする。
ボルーション・デコーダにおいて、方形グリッドに配置
された異なる偶数倍個のシンボルを含んでいる、Ｉ，Ｑ
平面内の前記シンボル・コンステレーション集合は１６
シンボルＱＡＭコンステレーションと、６４シンボルＱ
ＡＭコンステレーションと、２５６シンボルＱＡＭコン
ステレーションとを含んでおり、交差グリッドに配置さ
れた異なる奇数倍個のシンボルを含んでいる、Ｉ，Ｑ平
面内の前記シンボル・コンステレーション集合は３２シ
ンボルＱＡＭコンステレーションと１２８シンボルＱＡ
Ｍコンステレーションを含んでおり、ｙの値は３、ｚの
値は７、ｘの値は６であることを特徴とする。
【００２１】請求項９の発明は、請求項８に記載のコン
ボルーション・デコーダにおいて、前記複数のプラグマ
チック・トレリスコードは、Ｉ，Ｑ平面内の８シンボル
の８−ＰＳＫコンステレーション集合について個別コー
ドも含んでおり、前記８シンボルは、前記Ｉ，Ｑ平面の
起点を中心に左右対称に半径方向に分布され、該８シン
ボルの各々は該Ｉ，Ｑ平面の軸に対して角度がほぼ２
２．５°だけオフセットされており、前記８シンボルの
８−ＰＳＫコンステレーション集合は３ビットのビット
対シンボルのマッピングをもち、該８−ＰＳＫコンステ
レーション集合は前記３ビットの最下位２ビットによっ
て表された２進値に従って各々が２シンボルの４サブセ
ットに分割されており、これらの４サブセットの各々の
２シンボルは該３ビットの最上位１ビットによって表さ
れた２進値に従って相互に区別されており、前記トレリ
ス・デマッパは、さらに、（１）前記第１ｘビット入力
が第１入力としてそこに印加されるとそれに応答して、
前記同位相（Ｉ）ディジタル入力信号の値を定義し、
（２）前記第２ｘビット入力が第２入力としてそこに印
加されるとそれに応答して、前記直角位相（Ｑ）ディジ
タル入力信号の値を定義し、（３）前記２ビット入力が
第３入力としてそこに印加されるとそれに応答して、印
加された該２ビット入力によって表された２進値に従っ
て前記８−ＰＳＫコンステレーション集合の前記４サブ
セットの１つを選択する８−ＰＳＫデマッパ・ロジック
手段（４０６）を備えており、前記第１、第２および第
３入力がそこに印加されるとそれに応答して、前記８−
ＰＳＫデマッパ・ロジック手段は、第１入力としてそこ
に印加された同位相（Ｉ）ディジタル入力信号と第２入
力としてそこに印加された直角位相（Ｑ）ディジタル入
力信号のそれぞれの値によって定義された該Ｉ，Ｑ平面
内のシンボルの位置に（Ｉ＋Ｑ）距離だけ最も近接して
いる、前記８−ＰＳＫコンステレーションの前記４サブ
セットのうちの前記選択されたものの２シンボルの１つ
を示している、前記ビット対シンボルのマッピングの前
記３ビットの前記最上位１ビットの２進値を表している
１ビット出力をそこから導き出し、前記セレクト手段は
前記８−ＰＳＫコンステレーション集合の選択に応答し
て、前記１ビット出力を前記トレリス・デマッパの出力
として前記８−ＰＳＫデマッパ・ロジック手段から送出
することを特徴とする。
ボルーション・デコーダにおいて、前記複数のプラグマ
チック・トレリスコードは、Ｉ，Ｑ平面内の８シンボル
の８−ＰＳＫコンステレーション集合について個別コー
ドも含んでおり、前記８シンボルは、前記Ｉ，Ｑ平面の
起点を中心に左右対称に半径方向に分布され、該８シン
ボルの各々は該Ｉ，Ｑ平面の軸に対して角度がほぼ２
２．５°だけオフセットされており、前記８シンボルの
８−ＰＳＫコンステレーション集合は３ビットのビット
対シンボルのマッピングをもち、該８−ＰＳＫコンステ
レーション集合は前記３ビットの最下位２ビットによっ
て表された２進値に従って各々が２シンボルの４サブセ
ットに分割されており、これらの４サブセットの各々の
２シンボルは該３ビットの最上位１ビットによって表さ
れた２進値に従って相互に区別されており、前記トレリ
ス・デマッパは、さらに、（１）前記第１ｘビット入力
が第１入力としてそこに印加されるとそれに応答して、
前記同位相（Ｉ）ディジタル入力信号の値を定義し、
（２）前記第２ｘビット入力が第２入力としてそこに印
加されるとそれに応答して、前記直角位相（Ｑ）ディジ
タル入力信号の値を定義し、（３）前記２ビット入力が
第３入力としてそこに印加されるとそれに応答して、印
加された該２ビット入力によって表された２進値に従っ
て前記８−ＰＳＫコンステレーション集合の前記４サブ
セットの１つを選択する８−ＰＳＫデマッパ・ロジック
手段（４０６）を備えており、前記第１、第２および第
３入力がそこに印加されるとそれに応答して、前記８−
ＰＳＫデマッパ・ロジック手段は、第１入力としてそこ
に印加された同位相（Ｉ）ディジタル入力信号と第２入
力としてそこに印加された直角位相（Ｑ）ディジタル入
力信号のそれぞれの値によって定義された該Ｉ，Ｑ平面
内のシンボルの位置に（Ｉ＋Ｑ）距離だけ最も近接して
いる、前記８−ＰＳＫコンステレーションの前記４サブ
セットのうちの前記選択されたものの２シンボルの１つ
を示している、前記ビット対シンボルのマッピングの前
記３ビットの前記最上位１ビットの２進値を表している
１ビット出力をそこから導き出し、前記セレクト手段は
前記８−ＰＳＫコンステレーション集合の選択に応答し
て、前記１ビット出力を前記トレリス・デマッパの出力
として前記８−ＰＳＫデマッパ・ロジック手段から送出
することを特徴とする。
【００２２】請求項１０の発明は、請求項９に記載のコ
ンボルーション・デコーダにおいて、８−ＰＳＫコンス
テレーション集合の８シンボルのビット対シンボルのマ
ッピングは、Ｉ軸に対してほぼ２２．５°の向きになっ
たＩ，Ｑ平面の第１象限内のシンボルが２進値０００で
マッピングされ、Ｑ軸に対してほぼ２２．５°の向きに
なったＩ，Ｑ平面の第１象限内のシンボルが２進値００
１でマッピングされ、Ｉ軸に対してほぼ２２．５°の向
きになったＩ，Ｑ平面の第２象限内のシンボルが２進値
０１０でマッピングされ、Ｑ軸に対してほぼ２２．５°
の向きになったＩ，Ｑ平面の第２象限内のシンボルが２
進値０１１でマッピングされ、Ｉ軸に対してほぼ２２．
５°の向きになったＩ，Ｑ平面の第３象限内のシンボル
が２進値１００でマッピングされ、Ｑ軸に対してほぼ２
２．５°の向きになったＩ，Ｑ平面の第３象限内のシン
ボルが２進値１０１でマッピングされ、Ｉ軸に対してほ
ぼ２２．５°の向きになったＩ，Ｑ平面の第４象限内の
シンボルが２進値１１０でマッピングされ、Ｑ軸に対し
てほぼ２２．５°の向きになったＩ，Ｑ平面の第４象限
内のシンボルが２進値１１１でマッピングされるように
なっており、前記８−ＰＳＫデマッパ・ロジック手段
は、前記同位相（Ｉ）ディジタル入力信号の数値にＩ1
の数値をかけた積が前記直角位相（Ｑ）ディジタル入力
信号の数値にＱ2 の数値をかけた積より小さいときだ
け、前記１ビット出力の２進値として“１”を出力する
手段を含んでおり、ここで、Ｉ1 の数値はサブセット０
０では９、サブセット０１では４、サブセット１０では
−９、サブセット１１では−４であり、Ｑ2 の数値はサ
ブセット００では−４、サブセット０１では−９、サブ
セット１０では−４、サブセット１１では−９であるこ
とを特徴とする。
ンボルーション・デコーダにおいて、８−ＰＳＫコンス
テレーション集合の８シンボルのビット対シンボルのマ
ッピングは、Ｉ軸に対してほぼ２２．５°の向きになっ
たＩ，Ｑ平面の第１象限内のシンボルが２進値０００で
マッピングされ、Ｑ軸に対してほぼ２２．５°の向きに
なったＩ，Ｑ平面の第１象限内のシンボルが２進値００
１でマッピングされ、Ｉ軸に対してほぼ２２．５°の向
きになったＩ，Ｑ平面の第２象限内のシンボルが２進値
０１０でマッピングされ、Ｑ軸に対してほぼ２２．５°
の向きになったＩ，Ｑ平面の第２象限内のシンボルが２
進値０１１でマッピングされ、Ｉ軸に対してほぼ２２．
５°の向きになったＩ，Ｑ平面の第３象限内のシンボル
が２進値１００でマッピングされ、Ｑ軸に対してほぼ２
２．５°の向きになったＩ，Ｑ平面の第３象限内のシン
ボルが２進値１０１でマッピングされ、Ｉ軸に対してほ
ぼ２２．５°の向きになったＩ，Ｑ平面の第４象限内の
シンボルが２進値１１０でマッピングされ、Ｑ軸に対し
てほぼ２２．５°の向きになったＩ，Ｑ平面の第４象限
内のシンボルが２進値１１１でマッピングされるように
なっており、前記８−ＰＳＫデマッパ・ロジック手段
は、前記同位相（Ｉ）ディジタル入力信号の数値にＩ1
の数値をかけた積が前記直角位相（Ｑ）ディジタル入力
信号の数値にＱ2 の数値をかけた積より小さいときだ
け、前記１ビット出力の２進値として“１”を出力する
手段を含んでおり、ここで、Ｉ1 の数値はサブセット０
０では９、サブセット０１では４、サブセット１０では
−９、サブセット１１では−４であり、Ｑ2 の数値はサ
ブセット００では−４、サブセット０１では−９、サブ
セット１０では−４、サブセット１１では−９であるこ
とを特徴とする。
【００２３】請求項１１の発明は、請求項１０に記載の
コンボルーション・デコーダにおいて、該コンボルーシ
ョン・デコーダはマルチチャネル受信装置（１００，図
１）のコンポーネントであることを特徴とする。
コンボルーション・デコーダにおいて、該コンボルーシ
ョン・デコーダはマルチチャネル受信装置（１００，図
１）のコンポーネントであることを特徴とする。
【００２４】請求項１２の発明は、請求項１１に記載の
コンボルーション・デコーダにおいて、前記マルチチャ
ネル受信装置は、そこに送られてきた誤り訂正済み圧縮
ディジタル・テレビジョン・データを受信するディジタ
ル・テレビジョン受信装置であることを特徴とする。
コンボルーション・デコーダにおいて、前記マルチチャ
ネル受信装置は、そこに送られてきた誤り訂正済み圧縮
ディジタル・テレビジョン・データを受信するディジタ
ル・テレビジョン受信装置であることを特徴とする。
【００２５】請求項１３の発明は、同位相（Ｉ）および
直角位相（Ｑ）ディジタル入力信号として印加された一
連のコンボルーション符号化シンボル・パケットによっ
て定義されている複数のプラグマチック・トレリスコー
ドのコンボルーション・デコーダ（２００、図２および
図３）であって、前記複数のプラグマチック・トレリス
コードは、交差グリッドのビット対シンボルのマッピン
グに配置された２の奇数倍個のシンボルを含んでいる、
Ｉ，Ｑ平面内の各シンボル・コンステレーション集合ご
とに個別コードを有し、前記交差グリッド・シンボル・
コンステレーションのうち最大のものは２z 個のシンボ
ルを含んでおり（ここで、ｚは所与の値が少なくとも５
である第１正整数である）、該コンボルーション・デコ
ーダは該複数のプラグマチック・トレリスコードの各々
をデマッピングするトレリス・デマッパ（３１０）を含
んでいるものにおいて、（１）各コンステレーション集
合の前記交差グリッドのビット対シンボルのマッピング
は、該交差グリッドの奇数行の１つおきのセルが第１シ
ンボル・サブセットを定義し、該交差グリッドの奇数行
の残りのセルが第２シンボル・サブセットを定義し、該
交差グリッドの偶数行の１つおきのセルが第３シンボル
・サブセットを定義し、該交差グリッドの偶数行の残り
のセルが第４シンボル・サブセットを定義するようにな
っており、（２）前記トレリス・デマッパは、２(x+2)
個の記憶ロケーションの実効深さ（ここで、ｘは前記第
１正整数の１／２よりも大きい所与の値をもつ第２正整
数である）をもち、各記憶ロケーションは、少なくと
も、ｂビット（ここで、ｂ＝ｚ／２＋１／１）のＩ定義
ルックアップ・テーブルのエントリをストアするだけの
充分な実効幅をもっているＩチャネル・ランダムアクセ
スメモリ（ＲＡＭ）（４００）と、２(x+2) 個の記憶ロ
ケーションの実効深さをもち、各記憶ロケーションは、
少なくとも、ｂビットのＱ定義ルックアップ・テーブル
のエントリをストアするだけの充分な実効幅をもってい
るＱチャネルＲＡＭ（４０２）と、第１のｘビット入力
を前記ＩチャネルＲＡＭに印加して前記同位相（Ｉ）デ
ィジタル入力信号の値を定義し、第２のｘビット入力を
前記ＱチャネルＲＡＭに印加して前記直角位相（Ｑ）デ
ィジタル入力信号の値を定義するための第１手段（３１
２）と、２ビット入力を前記ＩチャネルＲＡＭと前記Ｑ
チャネルＲＡＭの両方に印加して、前記４サブセットの
うち選択されたものを前記印加された２ビット入力の２
進値に従って定義するための第２手段（３０８）と、前
記２の奇数倍個のシンボル・コンステレーション集合の
うち選択されたものに従って、前記ＩチャネルＲＡＭの
前記ルックアップ・テーブルをプリロードし、前記コン
ステレーション集合のうち前記選択されたものの前記４
サブセットのうち選択されたものの中で、前記Ｉチャネ
ルＲＡＭへの同位相（Ｉ）ディジタル入力信号によって
定義された値に最も近い値をもつシンボルのＩコンポー
ネントをマッピングするビットが、前記ＩチャネルＲＡ
Ｍの出力として読み出されて、（１）前記４サブセット
の各々のＩコンポーネントについて同一ビット対シンボ
ルのマッピングを出力し、（２）このビット対シンボル
のマッピングは方形グリッドの任意の個数の列を含んで
おり、ここで、任意の個数の列は前記２の奇数倍個のシ
ンボルのコンステレーション集合のうち選択されたもの
の交差グリッドの４サブセットの１つにおける最大数の
列になっている第３手段（２０４、図２および図３）
と、前記２の奇数倍個のシンボルのコンステレーション
集合のうち選択されたものに従って、前記ＱチャネルＲ
ＡＭの前記ルックアップ・テーブルをプリロードし、前
記コンステレーション集合のうち前記選択されたものの
前記４サブセットのうち選択されたものの中で、前記Ｑ
チャネルＲＡＭへの直角位相（Ｑ）ディジタル入力信号
によって定義された値に最も近い値をもつシンボルのＱ
コンポーネントをマッピングするビットが、該Ｑチャネ
ルＲＡＭの出力として読み出されて、（１）前記４サブ
セットの各々のＱコンポーネントについて同一ビット対
シンボルのマッピングを提供し、（２）このビット対シ
ンボルのマッピングは方形グリッドの任意の個数の行を
含んでおり、ここで、任意の個数の行は前記２の奇数倍
個のシンボルのコンステレーション集合のうち選択され
たものの交差グリッドの４サブセットの１つにおける最
大数の行になっている第４手段（２０４）と、前記２ビ
ット入力、前記ＩチャネルＲＡＭの前記出力および前記
ＱチャネルＲＡＭの前記出力がそれぞれの入力として印
加されるのに応答して、前記ＩチャネルＲＡＭの出力に
現れた前記Ｉコンポーネントと前記ＱチャネルＲＡＭの
出力に現れた前記Ｑコンポーネントの両方によって定義
されたシンボルの方形グリッドのビット対シンボルのマ
ッピングを、方形グリッド・ビット対シンボルのマッピ
ングにリマッピングしてその出力端から出力するリマッ
パＲＡＭ（４０４）であって、該リマッパ出力方形グリ
ッドは、前記４サブセットの任意の１つを構成する所与
のシンボル・セルと、該リマッパ出力方形グリッドの少
なくとも１つのコーナに置かれた少なくとも１つの追加
シンボル・セルを含んでおり、前記少なくとも１つの追
加シンボル・セルをマッピングするビットは前記方形グ
リッドの前記１つのコーナに対して連続して置かれてい
る所与のシンボル・セルをマッピングするビットの複製
になっているリマッパＲＡＭ（４０４）とを備えている
ことを特徴とする。
直角位相（Ｑ）ディジタル入力信号として印加された一
連のコンボルーション符号化シンボル・パケットによっ
て定義されている複数のプラグマチック・トレリスコー
ドのコンボルーション・デコーダ（２００、図２および
図３）であって、前記複数のプラグマチック・トレリス
コードは、交差グリッドのビット対シンボルのマッピン
グに配置された２の奇数倍個のシンボルを含んでいる、
Ｉ，Ｑ平面内の各シンボル・コンステレーション集合ご
とに個別コードを有し、前記交差グリッド・シンボル・
コンステレーションのうち最大のものは２z 個のシンボ
ルを含んでおり（ここで、ｚは所与の値が少なくとも５
である第１正整数である）、該コンボルーション・デコ
ーダは該複数のプラグマチック・トレリスコードの各々
をデマッピングするトレリス・デマッパ（３１０）を含
んでいるものにおいて、（１）各コンステレーション集
合の前記交差グリッドのビット対シンボルのマッピング
は、該交差グリッドの奇数行の１つおきのセルが第１シ
ンボル・サブセットを定義し、該交差グリッドの奇数行
の残りのセルが第２シンボル・サブセットを定義し、該
交差グリッドの偶数行の１つおきのセルが第３シンボル
・サブセットを定義し、該交差グリッドの偶数行の残り
のセルが第４シンボル・サブセットを定義するようにな
っており、（２）前記トレリス・デマッパは、２(x+2)
個の記憶ロケーションの実効深さ（ここで、ｘは前記第
１正整数の１／２よりも大きい所与の値をもつ第２正整
数である）をもち、各記憶ロケーションは、少なくと
も、ｂビット（ここで、ｂ＝ｚ／２＋１／１）のＩ定義
ルックアップ・テーブルのエントリをストアするだけの
充分な実効幅をもっているＩチャネル・ランダムアクセ
スメモリ（ＲＡＭ）（４００）と、２(x+2) 個の記憶ロ
ケーションの実効深さをもち、各記憶ロケーションは、
少なくとも、ｂビットのＱ定義ルックアップ・テーブル
のエントリをストアするだけの充分な実効幅をもってい
るＱチャネルＲＡＭ（４０２）と、第１のｘビット入力
を前記ＩチャネルＲＡＭに印加して前記同位相（Ｉ）デ
ィジタル入力信号の値を定義し、第２のｘビット入力を
前記ＱチャネルＲＡＭに印加して前記直角位相（Ｑ）デ
ィジタル入力信号の値を定義するための第１手段（３１
２）と、２ビット入力を前記ＩチャネルＲＡＭと前記Ｑ
チャネルＲＡＭの両方に印加して、前記４サブセットの
うち選択されたものを前記印加された２ビット入力の２
進値に従って定義するための第２手段（３０８）と、前
記２の奇数倍個のシンボル・コンステレーション集合の
うち選択されたものに従って、前記ＩチャネルＲＡＭの
前記ルックアップ・テーブルをプリロードし、前記コン
ステレーション集合のうち前記選択されたものの前記４
サブセットのうち選択されたものの中で、前記Ｉチャネ
ルＲＡＭへの同位相（Ｉ）ディジタル入力信号によって
定義された値に最も近い値をもつシンボルのＩコンポー
ネントをマッピングするビットが、前記ＩチャネルＲＡ
Ｍの出力として読み出されて、（１）前記４サブセット
の各々のＩコンポーネントについて同一ビット対シンボ
ルのマッピングを出力し、（２）このビット対シンボル
のマッピングは方形グリッドの任意の個数の列を含んで
おり、ここで、任意の個数の列は前記２の奇数倍個のシ
ンボルのコンステレーション集合のうち選択されたもの
の交差グリッドの４サブセットの１つにおける最大数の
列になっている第３手段（２０４、図２および図３）
と、前記２の奇数倍個のシンボルのコンステレーション
集合のうち選択されたものに従って、前記ＱチャネルＲ
ＡＭの前記ルックアップ・テーブルをプリロードし、前
記コンステレーション集合のうち前記選択されたものの
前記４サブセットのうち選択されたものの中で、前記Ｑ
チャネルＲＡＭへの直角位相（Ｑ）ディジタル入力信号
によって定義された値に最も近い値をもつシンボルのＱ
コンポーネントをマッピングするビットが、該Ｑチャネ
ルＲＡＭの出力として読み出されて、（１）前記４サブ
セットの各々のＱコンポーネントについて同一ビット対
シンボルのマッピングを提供し、（２）このビット対シ
ンボルのマッピングは方形グリッドの任意の個数の行を
含んでおり、ここで、任意の個数の行は前記２の奇数倍
個のシンボルのコンステレーション集合のうち選択され
たものの交差グリッドの４サブセットの１つにおける最
大数の行になっている第４手段（２０４）と、前記２ビ
ット入力、前記ＩチャネルＲＡＭの前記出力および前記
ＱチャネルＲＡＭの前記出力がそれぞれの入力として印
加されるのに応答して、前記ＩチャネルＲＡＭの出力に
現れた前記Ｉコンポーネントと前記ＱチャネルＲＡＭの
出力に現れた前記Ｑコンポーネントの両方によって定義
されたシンボルの方形グリッドのビット対シンボルのマ
ッピングを、方形グリッド・ビット対シンボルのマッピ
ングにリマッピングしてその出力端から出力するリマッ
パＲＡＭ（４０４）であって、該リマッパ出力方形グリ
ッドは、前記４サブセットの任意の１つを構成する所与
のシンボル・セルと、該リマッパ出力方形グリッドの少
なくとも１つのコーナに置かれた少なくとも１つの追加
シンボル・セルを含んでおり、前記少なくとも１つの追
加シンボル・セルをマッピングするビットは前記方形グ
リッドの前記１つのコーナに対して連続して置かれてい
る所与のシンボル・セルをマッピングするビットの複製
になっているリマッパＲＡＭ（４０４）とを備えている
ことを特徴とする。
【００２６】請求項１４の発明は、請求項１３に記載の
コンボルーション・デコーダにおいて、前記複数のシン
ボル・コンステレーション集合は５に等しい２の奇数倍
個のシンボルの一定のコンステレーション集合を含んで
おり、前記ＩチャネルＲＡＭからの出力は４つの取り得
る２進値のうちの３つだけを表すことに制限されている
２ビットからなっており、これらの３つの２進値は前記
３×３方形グリッドの３列を定義しており、前記Ｑチャ
ネルＲＡＭからの出力は４つの取り得る２進値のうちの
３つだけを表すことに制限されている２ビットからな
り、これらの３つの２進値は前記３×３方形グリッドの
３行を定義しており、これにより、前記４サブセットの
各々ごとに異なるビット対シンボルのマッピングをもつ
３×３方形グリッド内に位置している非対称８シンボル
・サブセットが前記リマッパの出力から得られるように
なっており、そこでは、複製ビットは前記４サブセット
の各々別に単一の追加シンボル・セルを定義しており、
該単一の追加シンボル・セルは、それぞれが前記４サブ
セットの各々別に対応する個別３×３方形グリッドの４
コーナの異なるコーナに置かれていることを特徴とす
る。
コンボルーション・デコーダにおいて、前記複数のシン
ボル・コンステレーション集合は５に等しい２の奇数倍
個のシンボルの一定のコンステレーション集合を含んで
おり、前記ＩチャネルＲＡＭからの出力は４つの取り得
る２進値のうちの３つだけを表すことに制限されている
２ビットからなっており、これらの３つの２進値は前記
３×３方形グリッドの３列を定義しており、前記Ｑチャ
ネルＲＡＭからの出力は４つの取り得る２進値のうちの
３つだけを表すことに制限されている２ビットからな
り、これらの３つの２進値は前記３×３方形グリッドの
３行を定義しており、これにより、前記４サブセットの
各々ごとに異なるビット対シンボルのマッピングをもつ
３×３方形グリッド内に位置している非対称８シンボル
・サブセットが前記リマッパの出力から得られるように
なっており、そこでは、複製ビットは前記４サブセット
の各々別に単一の追加シンボル・セルを定義しており、
該単一の追加シンボル・セルは、それぞれが前記４サブ
セットの各々別に対応する個別３×３方形グリッドの４
コーナの異なるコーナに置かれていることを特徴とす
る。
【００２７】請求項１５の発明は、請求項１３に記載の
コンボルーション・デコーダにおいて、前記複数のシン
ボル・コンステレーション集合は５より大きい所与の２
の奇数倍個のシンボルの一定のコンステレーション集合
を含んでおり、５より大きい所与の２の奇数倍個のシン
ボルの前記一定のコンステレーション集合の４サブセッ
トの各々のシンボルは交差グリッドに配置されており、
前記ＩチャネルＲＡＭの出力は少なくとも３ビットのグ
ループからなり、前記ビット・グループによって表され
た２進値の数は４サブセットの任意の１つの交差グリッ
ド内の列数ｋ（ここで、ｋは第４正整数である）を表す
ことに制限されており、前記ＱチャネルＲＡＭの出力は
少なくとも３ビットのグループからなり、前記ビット・
グループによって表された２進値の数は４サブセットの
任意の１つの交差グリッド内の行数ｋを表すことに制限
されており、これにより、前記４サブセットの各々ごと
に同一のビット対シンボルのマッピングをもつｋ×ｋ方
形グリッド内に位置する対称交差グリッド・シンボル・
サブセットが前記リマッパの出力から得られるようにな
っており、そこでは、複製ビットは該４サブセットの各
々ごとにｋ×ｋ方形グリッドの４コーナの各々に置かれ
ている、少なくとも１つの追加シンボル・セルをマッピ
ングしていることを特徴とする。
コンボルーション・デコーダにおいて、前記複数のシン
ボル・コンステレーション集合は５より大きい所与の２
の奇数倍個のシンボルの一定のコンステレーション集合
を含んでおり、５より大きい所与の２の奇数倍個のシン
ボルの前記一定のコンステレーション集合の４サブセッ
トの各々のシンボルは交差グリッドに配置されており、
前記ＩチャネルＲＡＭの出力は少なくとも３ビットのグ
ループからなり、前記ビット・グループによって表され
た２進値の数は４サブセットの任意の１つの交差グリッ
ド内の列数ｋ（ここで、ｋは第４正整数である）を表す
ことに制限されており、前記ＱチャネルＲＡＭの出力は
少なくとも３ビットのグループからなり、前記ビット・
グループによって表された２進値の数は４サブセットの
任意の１つの交差グリッド内の行数ｋを表すことに制限
されており、これにより、前記４サブセットの各々ごと
に同一のビット対シンボルのマッピングをもつｋ×ｋ方
形グリッド内に位置する対称交差グリッド・シンボル・
サブセットが前記リマッパの出力から得られるようにな
っており、そこでは、複製ビットは該４サブセットの各
々ごとにｋ×ｋ方形グリッドの４コーナの各々に置かれ
ている、少なくとも１つの追加シンボル・セルをマッピ
ングしていることを特徴とする。
【００２８】請求項１６の発明は、請求項１３に記載の
コンボルーション・デコーダにおいて、前記Ｉチャネル
ＲＡＭ、前記ＱチャネルＲＡＭ、および前記リマッパＲ
ＡＭの前記出力の各々に現れる前記ビット対シンボルの
マッピングは２進グレー符号化ビットからなることを特
徴とする。
コンボルーション・デコーダにおいて、前記Ｉチャネル
ＲＡＭ、前記ＱチャネルＲＡＭ、および前記リマッパＲ
ＡＭの前記出力の各々に現れる前記ビット対シンボルの
マッピングは２進グレー符号化ビットからなることを特
徴とする。
【００２９】請求項１７の発明は、請求項１６に記載の
コンボルーション・デコーダにおいて、交差グリッドに
配置された異なる奇数倍個のシンボルを含んでいる、
Ｉ，Ｑ平面内の前記シンボル・コンステレーション集合
は３２シンボルＱＡＭコンステレーションと２５６シン
ボルＱＡＭコンステレーションとを含んでおり、ｚの値
は７、ｘの値は６であることを特徴とする。
コンボルーション・デコーダにおいて、交差グリッドに
配置された異なる奇数倍個のシンボルを含んでいる、
Ｉ，Ｑ平面内の前記シンボル・コンステレーション集合
は３２シンボルＱＡＭコンステレーションと２５６シン
ボルＱＡＭコンステレーションとを含んでおり、ｚの値
は７、ｘの値は６であることを特徴とする。
【００３０】請求項１８の発明は、請求項１７に記載の
コンボルーション・デコーダにおいて、前記複数のプラ
グマチック・トレリスコードは、Ｉ，Ｑ平面内の８シン
ボルの８−ＰＳＫコンステレーション集合について個別
コードも含んでおり、前記８シンボルは前記Ｉ，Ｑ平面
の起点を中心に左右対称に半径方向に分布され、該８シ
ンボルの各々は前記Ｉ，Ｑ平面の軸に対して角度がほぼ
２２．５°だけオフセットされており、前記８シンボル
の８−ＰＳＫコンステレーション集合は３ビットのビッ
ト対シンボルのマッピングをもち、前記８−ＰＳＫコン
ステレーション集合は前記３ビットの最下位２ビットに
よって表された２進値に従って各々が２シンボルの４サ
ブセットに分割されており、これらの４サブセットの各
々の２シンボルは前記３ビットの最上位１ビットによっ
て表された２進値に従って相互に区別されており、前記
トレリス・デマッパは、さらに、（１）前記第１ｘビッ
ト入力が第１入力として印加されるのに応答して、前記
同位相（Ｉ）ディジタル入力信号の値を定義し、（２）
前記第２ｘビット入力が第２入力として印加されるのに
応答して、前記直角位相（Ｑ）ディジタル入力信号の値
を定義し、（３）前記２ビット入力が第３入力として印
加されるのに応答して、印加された該２ビット入力によ
って表された２進値に従って前記８−ＰＳＫコンステレ
ーション集合の前記４サブセットの１つを選択する８−
ＰＳＫデマッパ・ロジック手段（４０６）を備えてお
り、前記第１、第２および第３入力が印加されるのに応
答して、前記８−ＰＳＫデマッパ・ロジック手段は、第
１入力として印加された同位相（Ｉ）ディジタル入力信
号と第２入力としてそこに印加された直角位相（Ｑ）デ
ィジタル入力信号のそれぞれの値によって定義された前
記Ｉ，Ｑ平面内のシンボルの位置に（Ｉ＋Ｑ）距離だけ
最も近接している、前記８−ＰＳＫコンステレーション
の前記４サブセットのうちの前記選択されたものの２シ
ンボルの１つを示している、前記ビット対シンボルのマ
ッピングの前記３ビットの前記最上位１ビットの２進値
を表している１ビット出力をそこから導き出すものと、
（ａ）２の奇数倍個のシンボルである前記コンステレー
ション集合のうち前記選択されたものに応答して前記リ
マッパＲＡＭの前記出力を前記トレリス・デマッパの出
力として送出し、（ｂ）前記８−ＰＳＫコンステレーシ
ョン集合の選択に応答して前記８−ＰＳＫデマッパ・ロ
ジック手段からの前記１ビット出力を前記トレリス・デ
マッパの出力として転送するセレクト手段（４０８）と
を備えていることを特徴とする。
コンボルーション・デコーダにおいて、前記複数のプラ
グマチック・トレリスコードは、Ｉ，Ｑ平面内の８シン
ボルの８−ＰＳＫコンステレーション集合について個別
コードも含んでおり、前記８シンボルは前記Ｉ，Ｑ平面
の起点を中心に左右対称に半径方向に分布され、該８シ
ンボルの各々は前記Ｉ，Ｑ平面の軸に対して角度がほぼ
２２．５°だけオフセットされており、前記８シンボル
の８−ＰＳＫコンステレーション集合は３ビットのビッ
ト対シンボルのマッピングをもち、前記８−ＰＳＫコン
ステレーション集合は前記３ビットの最下位２ビットに
よって表された２進値に従って各々が２シンボルの４サ
ブセットに分割されており、これらの４サブセットの各
々の２シンボルは前記３ビットの最上位１ビットによっ
て表された２進値に従って相互に区別されており、前記
トレリス・デマッパは、さらに、（１）前記第１ｘビッ
ト入力が第１入力として印加されるのに応答して、前記
同位相（Ｉ）ディジタル入力信号の値を定義し、（２）
前記第２ｘビット入力が第２入力として印加されるのに
応答して、前記直角位相（Ｑ）ディジタル入力信号の値
を定義し、（３）前記２ビット入力が第３入力として印
加されるのに応答して、印加された該２ビット入力によ
って表された２進値に従って前記８−ＰＳＫコンステレ
ーション集合の前記４サブセットの１つを選択する８−
ＰＳＫデマッパ・ロジック手段（４０６）を備えてお
り、前記第１、第２および第３入力が印加されるのに応
答して、前記８−ＰＳＫデマッパ・ロジック手段は、第
１入力として印加された同位相（Ｉ）ディジタル入力信
号と第２入力としてそこに印加された直角位相（Ｑ）デ
ィジタル入力信号のそれぞれの値によって定義された前
記Ｉ，Ｑ平面内のシンボルの位置に（Ｉ＋Ｑ）距離だけ
最も近接している、前記８−ＰＳＫコンステレーション
の前記４サブセットのうちの前記選択されたものの２シ
ンボルの１つを示している、前記ビット対シンボルのマ
ッピングの前記３ビットの前記最上位１ビットの２進値
を表している１ビット出力をそこから導き出すものと、
（ａ）２の奇数倍個のシンボルである前記コンステレー
ション集合のうち前記選択されたものに応答して前記リ
マッパＲＡＭの前記出力を前記トレリス・デマッパの出
力として送出し、（ｂ）前記８−ＰＳＫコンステレーシ
ョン集合の選択に応答して前記８−ＰＳＫデマッパ・ロ
ジック手段からの前記１ビット出力を前記トレリス・デ
マッパの出力として転送するセレクト手段（４０８）と
を備えていることを特徴とする。
【００３１】請求項１９の発明は、請求項１８に記載の
コンボルーション・デコーダにおいて、８−ＰＳＫコン
ステレーション集合の８シンボルのビット対シンボルの
マッピングは、Ｉ軸に対してほぼ２２．５°の向きにな
ったＩ，Ｑ平面の第１象限内のシンボルが２進値０００
でマッピングされ、Ｑ軸に対してほぼ２２．５°の向き
になったＩ，Ｑ平面の第１象限内のシンボルが２進値０
０１でマッピングされ、Ｉ軸に対してほぼ２２．５°の
向きになったＩ，Ｑ平面の第２象限内のシンボルが２進
値０１０でマッピングされ、Ｑ軸に対してほぼ２２．５
°の向きになったＩ，Ｑ平面の第２象限内のシンボルが
２進値０１１でマッピングされ、Ｉ軸に対してほぼ２
２．５°の向きになったＩ，Ｑ平面の第３象限内のシン
ボルが２進値１００でマッピングされ、Ｑ軸に対してほ
ぼ２２．５°の向きになったＩ，Ｑ平面の第３象限内の
シンボルが２進値１０１でマッピングされ、Ｉ軸に対し
てほぼ２２．５°の向きになったＩ，Ｑ平面の第４象限
内のシンボルが２進値１１０でマッピングされ、Ｑ軸に
対してほぼ２２．５°の向きになったＩ，Ｑ平面の第４
象限内のシンボルが２進値１１１でマッピングされるよ
うになっており、前記８−ＰＳＫデマッパ・ロジック手
段は、前記同位相（Ｉ）ディジタル入力信号の数値にＩ
1 の数値をかけた積が前記直角位相（Ｑ）ディジタル入
力信号の数値にＱ2 の数値をかけた積より小さいときだ
け、前記１ビット出力の２進値として“１”を出力する
手段を含んでおり、上記において、Ｉ1 の数値はサブセ
ット００では９、サブセット０１では４、サブセット１
０では−９、サブセット１１では−４であり、Ｑ2 の数
値はサブセット００では−４、サブセット０１では−
９、サブセット１０では−４、サブセット１１では−９
であることを特徴とする。
コンボルーション・デコーダにおいて、８−ＰＳＫコン
ステレーション集合の８シンボルのビット対シンボルの
マッピングは、Ｉ軸に対してほぼ２２．５°の向きにな
ったＩ，Ｑ平面の第１象限内のシンボルが２進値０００
でマッピングされ、Ｑ軸に対してほぼ２２．５°の向き
になったＩ，Ｑ平面の第１象限内のシンボルが２進値０
０１でマッピングされ、Ｉ軸に対してほぼ２２．５°の
向きになったＩ，Ｑ平面の第２象限内のシンボルが２進
値０１０でマッピングされ、Ｑ軸に対してほぼ２２．５
°の向きになったＩ，Ｑ平面の第２象限内のシンボルが
２進値０１１でマッピングされ、Ｉ軸に対してほぼ２
２．５°の向きになったＩ，Ｑ平面の第３象限内のシン
ボルが２進値１００でマッピングされ、Ｑ軸に対してほ
ぼ２２．５°の向きになったＩ，Ｑ平面の第３象限内の
シンボルが２進値１０１でマッピングされ、Ｉ軸に対し
てほぼ２２．５°の向きになったＩ，Ｑ平面の第４象限
内のシンボルが２進値１１０でマッピングされ、Ｑ軸に
対してほぼ２２．５°の向きになったＩ，Ｑ平面の第４
象限内のシンボルが２進値１１１でマッピングされるよ
うになっており、前記８−ＰＳＫデマッパ・ロジック手
段は、前記同位相（Ｉ）ディジタル入力信号の数値にＩ
1 の数値をかけた積が前記直角位相（Ｑ）ディジタル入
力信号の数値にＱ2 の数値をかけた積より小さいときだ
け、前記１ビット出力の２進値として“１”を出力する
手段を含んでおり、上記において、Ｉ1 の数値はサブセ
ット００では９、サブセット０１では４、サブセット１
０では−９、サブセット１１では−４であり、Ｑ2 の数
値はサブセット００では−４、サブセット０１では−
９、サブセット１０では−４、サブセット１１では−９
であることを特徴とする。
【００３２】請求項２０の発明は、同位相（Ｉ）および
直角位相（Ｑ）ディジタル入力信号としてそこに印加さ
れた一連のコンボルーション符号化シンボル・パケット
によって定義されたプラグマチック・トレリスのコンボ
ルーション・デコ−ダであって、前記プラグマチック・
トレリスコードはＩ，Ｑ平面における８シンボルの８−
ＰＳＫコンステレーション集合を含んでおり、そこで
は、前記８シンボルは前記Ｉ，Ｑ平面の起点を中心に左
右対称に半径方向に分布され、該８シンボルの各々は該
Ｉ，Ｑ平面の軸に対して角度がほぼ２２．５°だけオフ
セットされており、前記８シンボルの８−ＰＳＫコンス
テレーション集合は３ビットのビット対シンボルのマッ
ピングをもち、前記８−ＰＳＫコンステレーション集合
は前記３ビットの最下位２ビットによって表された２進
値に従って各々が２シンボルの４サブセットに分割され
ており、これらの４サブセットの各々の２シンボルは前
記３ビットの最上位１ビットによって表された２進値に
従って相互に区別されており、前記コンボルーション・
デコーダはプラグマチック・トレリスコードをデマッピ
ングするトレリス・デマッパを含んでいるものにおい
て、前記トレリス・デマッパは、（１）第１ｘビット入
力が第１入力としてそこ（３１２）に印加されるとそれ
に応答して、前記同位相（Ｉ）ディジタル入力信号の値
を定義し（ここで、ｘは８より大きい所与の値をもつ正
整数である）、（２）第２ｘビット入力が第２入力とし
てそこ（３１２）に印加されるとそれに応答して、前記
直角位相（Ｑ）ディジタル入力信号の値を定義し、
（３）２ビット入力が第３入力としてそこ（３０８）に
印加されるとそれに応答して、印加された該２ビット入
力によって表された２進値に従って前記８−ＰＳＫコン
ステレーション集合の前記４サブセットの１つを選択す
る８−ＰＳＫデマッパ・ロジック手段（４０６）を備え
ており、前記第１、第２および第３入力がそこに印加さ
れるとそれに応答して、前記８−ＰＳＫデマッパ・ロジ
ック手段は、第１入力としてそこに印加された同位相
（Ｉ）ディジタル入力信号と第２入力としてそこに印加
された直角位相（Ｑ）ディジタル入力信号のそれぞれの
値によって定義された該Ｉ，Ｑ平面内のシンボルの位置
に（Ｉ＋Ｑ）距離だけ最も近接している、前記８−ＰＳ
Ｋコンステレーションの前記４サブセットのうちの前記
選択されたものの２シンボルの１つを示している、該ビ
ット対シンボルのマッピングの該３ビットの前記最上位
１有効ビットの２進値を表している１ビット出力をそこ
から導き出すことを特徴とする。
直角位相（Ｑ）ディジタル入力信号としてそこに印加さ
れた一連のコンボルーション符号化シンボル・パケット
によって定義されたプラグマチック・トレリスのコンボ
ルーション・デコ−ダであって、前記プラグマチック・
トレリスコードはＩ，Ｑ平面における８シンボルの８−
ＰＳＫコンステレーション集合を含んでおり、そこで
は、前記８シンボルは前記Ｉ，Ｑ平面の起点を中心に左
右対称に半径方向に分布され、該８シンボルの各々は該
Ｉ，Ｑ平面の軸に対して角度がほぼ２２．５°だけオフ
セットされており、前記８シンボルの８−ＰＳＫコンス
テレーション集合は３ビットのビット対シンボルのマッ
ピングをもち、前記８−ＰＳＫコンステレーション集合
は前記３ビットの最下位２ビットによって表された２進
値に従って各々が２シンボルの４サブセットに分割され
ており、これらの４サブセットの各々の２シンボルは前
記３ビットの最上位１ビットによって表された２進値に
従って相互に区別されており、前記コンボルーション・
デコーダはプラグマチック・トレリスコードをデマッピ
ングするトレリス・デマッパを含んでいるものにおい
て、前記トレリス・デマッパは、（１）第１ｘビット入
力が第１入力としてそこ（３１２）に印加されるとそれ
に応答して、前記同位相（Ｉ）ディジタル入力信号の値
を定義し（ここで、ｘは８より大きい所与の値をもつ正
整数である）、（２）第２ｘビット入力が第２入力とし
てそこ（３１２）に印加されるとそれに応答して、前記
直角位相（Ｑ）ディジタル入力信号の値を定義し、
（３）２ビット入力が第３入力としてそこ（３０８）に
印加されるとそれに応答して、印加された該２ビット入
力によって表された２進値に従って前記８−ＰＳＫコン
ステレーション集合の前記４サブセットの１つを選択す
る８−ＰＳＫデマッパ・ロジック手段（４０６）を備え
ており、前記第１、第２および第３入力がそこに印加さ
れるとそれに応答して、前記８−ＰＳＫデマッパ・ロジ
ック手段は、第１入力としてそこに印加された同位相
（Ｉ）ディジタル入力信号と第２入力としてそこに印加
された直角位相（Ｑ）ディジタル入力信号のそれぞれの
値によって定義された該Ｉ，Ｑ平面内のシンボルの位置
に（Ｉ＋Ｑ）距離だけ最も近接している、前記８−ＰＳ
Ｋコンステレーションの前記４サブセットのうちの前記
選択されたものの２シンボルの１つを示している、該ビ
ット対シンボルのマッピングの該３ビットの前記最上位
１有効ビットの２進値を表している１ビット出力をそこ
から導き出すことを特徴とする。
【００３３】請求項２１の発明は、請求項２０に記載の
コンボルーション・デコーダにおいて、８−ＰＳＫコン
ステレーション集合の８シンボルのビット対シンボルの
マッピングは、Ｉ軸に対してほぼ２２．５°の向きにな
ったＩ，Ｑ平面の第１象限内のシンボルが２進値０００
でマッピングされ、Ｑ軸に対してほぼ２２．５°の向き
になったＩ，Ｑ平面の第１象限内のシンボルが２進値０
０１でマッピングされ、Ｉ軸に対してほぼ２２．５°の
向きになったＩ，Ｑ平面の第２象限内のシンボルが２進
値０１０でマッピングされ、Ｑ軸に対してほぼ２２．５
°の向きになったＩ，Ｑ平面の第２象限内のシンボルが
２進値０１１でマッピングされ、Ｉ軸に対してほぼ２
２．５°の向きになったＩ，Ｑ平面の第３象限内のシン
ボルが２進値１００でマッピングされ、Ｑ軸に対してほ
ぼ２２．５°の向きになったＩ，Ｑ平面の第３象限内の
シンボルが２進値１０１でマッピングされ、Ｉ軸に対し
てほぼ２２．５°の向きになったＩ，Ｑ平面の第４象限
内のシンボルが２進値１１０でマッピングされ、Ｑ軸に
対してほぼ２２．５°の向きになったＩ，Ｑ平面の第４
象限内のシンボルが２進値１１１でマッピングされるよ
うになっており、前記８−ＰＳＫデマッパ・ロジック手
段は、前記同位相（Ｉ）ディジタル入力信号の数値にＩ
1 の数値をかけた積が前記直角位相（Ｑ）ディジタル入
力信号の数値にＱ2 の数値をかけた積より小さいときだ
け、前記１ビット出力の２進値として“１”を出力する
手段を含んでおり、上記において、Ｉ1 の数値はサブセ
ット００では９、サブセット０１では４、サブセット１
０では−９、サブセット１１では−４であり、Ｑ2 の数
値はサブセット００では−４、サブセット０１では−
９、サブセット１０では−４、サブセット１１では−９
であることを特徴とする。
コンボルーション・デコーダにおいて、８−ＰＳＫコン
ステレーション集合の８シンボルのビット対シンボルの
マッピングは、Ｉ軸に対してほぼ２２．５°の向きにな
ったＩ，Ｑ平面の第１象限内のシンボルが２進値０００
でマッピングされ、Ｑ軸に対してほぼ２２．５°の向き
になったＩ，Ｑ平面の第１象限内のシンボルが２進値０
０１でマッピングされ、Ｉ軸に対してほぼ２２．５°の
向きになったＩ，Ｑ平面の第２象限内のシンボルが２進
値０１０でマッピングされ、Ｑ軸に対してほぼ２２．５
°の向きになったＩ，Ｑ平面の第２象限内のシンボルが
２進値０１１でマッピングされ、Ｉ軸に対してほぼ２
２．５°の向きになったＩ，Ｑ平面の第３象限内のシン
ボルが２進値１００でマッピングされ、Ｑ軸に対してほ
ぼ２２．５°の向きになったＩ，Ｑ平面の第３象限内の
シンボルが２進値１０１でマッピングされ、Ｉ軸に対し
てほぼ２２．５°の向きになったＩ，Ｑ平面の第４象限
内のシンボルが２進値１１０でマッピングされ、Ｑ軸に
対してほぼ２２．５°の向きになったＩ，Ｑ平面の第４
象限内のシンボルが２進値１１１でマッピングされるよ
うになっており、前記８−ＰＳＫデマッパ・ロジック手
段は、前記同位相（Ｉ）ディジタル入力信号の数値にＩ
1 の数値をかけた積が前記直角位相（Ｑ）ディジタル入
力信号の数値にＱ2 の数値をかけた積より小さいときだ
け、前記１ビット出力の２進値として“１”を出力する
手段を含んでおり、上記において、Ｉ1 の数値はサブセ
ット００では９、サブセット０１では４、サブセット１
０では−９、サブセット１１では−４であり、Ｑ2 の数
値はサブセット００では−４、サブセット０１では−
９、サブセット１０では−４、サブセット１１では−９
であることを特徴とする。
【００３４】
【発明の実施の形態】図１は、誤り訂正済の圧縮ディジ
タル・テレビション送信装置から送信されて、マルチチ
ャネル圧縮ディジタル・テレビジョン受信装置によって
受信可能な異種タイプの伝送チャネルを示す図である。
図２は、図１のマルチチャネル圧縮ディジタル・テレビ
ジョン受信装置において、コンボルーション・デコーダ
と、このデコーダへ入力を印加するデモジュレータと、
マイクロコントローラ・インタフェースとの間の相互関
係を示すブロック図である。図３は、プラグマチック・
トレリスコード・デコード化モードで動作するようにマ
イクロコントローラ・インタフェースによってプログラ
ムされているときの、図２に示すコンボルーション・デ
コーダの構成エレメントを示すブロック図であって、図
２のマイクロコントローラ・インタフェースとコンボル
ーション・デコーダとの結合関係を示す図である。図４
は、図３に示すトレリス・デマッパの構成エレメントを
示すブロック図である。図５は、トレリス符号化８−Ｐ
ＳＫ（レートＲ＝２／３で符号化）を行う場合の、ビッ
ト対シンボルのマッピングを示す図である。
タル・テレビション送信装置から送信されて、マルチチ
ャネル圧縮ディジタル・テレビジョン受信装置によって
受信可能な異種タイプの伝送チャネルを示す図である。
図２は、図１のマルチチャネル圧縮ディジタル・テレビ
ジョン受信装置において、コンボルーション・デコーダ
と、このデコーダへ入力を印加するデモジュレータと、
マイクロコントローラ・インタフェースとの間の相互関
係を示すブロック図である。図３は、プラグマチック・
トレリスコード・デコード化モードで動作するようにマ
イクロコントローラ・インタフェースによってプログラ
ムされているときの、図２に示すコンボルーション・デ
コーダの構成エレメントを示すブロック図であって、図
２のマイクロコントローラ・インタフェースとコンボル
ーション・デコーダとの結合関係を示す図である。図４
は、図３に示すトレリス・デマッパの構成エレメントを
示すブロック図である。図５は、トレリス符号化８−Ｐ
ＳＫ（レートＲ＝２／３で符号化）を行う場合の、ビッ
ト対シンボルのマッピングを示す図である。
【００３５】図１に示すように、マルチチャネル圧縮さ
れたディジタル・テレビジョン受信装置１００は、複数
の異なるチャネルの各々を経由して送られてきたディジ
タル符号化テレビジョン・データを選択的に受信する機
能を備えている。これらの複数のチャネルとしては、デ
ィジタル符号化テレビジョン・データを順方向誤り訂正
テレビジョン送信装置１０４から送信する衛星伝送チャ
ネル１０２、ディジタル符号化テレビジョン・データを
順方向誤り訂正テレビジョン送信装置１０８から送信す
る地上伝送チャネル１０６、ディジタル符号化テレビジ
ョン・データを順方向誤り訂正テレビジョン送信装置１
１２から送信するケーブル伝送チャネル１１０がある。
この分野で公知であるように、送信側の順方向誤り訂正
は、符号化済みの圧縮されたディジタル・テレビジョン
・データの連続送信シンボル・パケットをコンボルーシ
ョン符号化することを含んでいるのが一般的である。
れたディジタル・テレビジョン受信装置１００は、複数
の異なるチャネルの各々を経由して送られてきたディジ
タル符号化テレビジョン・データを選択的に受信する機
能を備えている。これらの複数のチャネルとしては、デ
ィジタル符号化テレビジョン・データを順方向誤り訂正
テレビジョン送信装置１０４から送信する衛星伝送チャ
ネル１０２、ディジタル符号化テレビジョン・データを
順方向誤り訂正テレビジョン送信装置１０８から送信す
る地上伝送チャネル１０６、ディジタル符号化テレビジ
ョン・データを順方向誤り訂正テレビジョン送信装置１
１２から送信するケーブル伝送チャネル１１０がある。
この分野で公知であるように、送信側の順方向誤り訂正
は、符号化済みの圧縮されたディジタル・テレビジョン
・データの連続送信シンボル・パケットをコンボルーシ
ョン符号化することを含んでいるのが一般的である。
【００３６】さらに、この分野で公知であるように、Ｑ
ＳＰＫベースのパンクチャド・コード（ＱＳＰＫ‐base
d punctured codes)はコンボルーション符号化データを
衛星チャネル経由で送信するために採用されているのが
一般的であるが、コンボルーション符号化データを地上
またはケーブル・チャネル経由でＰＡＭ、ＰＳＫまたは
ＱＡＭベースで送信する場合には、高位アルファベット
（つまり、８、１６、３２、６４、１２８および２５
６）ｎ／ｎ＋１プラグマチック・トレリスコードを採用
できる可能性をもっている。従って、マルチチャネル受
信装置１００に要求されることは、マルチチャネルのど
のチャネルが選択されて受信されているかに応じて、Ｑ
ＳＰＫベースのパンクチャドまたはＰＡＭ、 ＰＳＫまた
はＱＡＭベースの高位アルファベットｎ／ｎ＋１プラグ
マチック・トレリスコードのうちの任意の特定コードを
復号化（デコード）する機能を備えたコンボルーション
・デコーダを内蔵していることである。
ＳＰＫベースのパンクチャド・コード（ＱＳＰＫ‐base
d punctured codes)はコンボルーション符号化データを
衛星チャネル経由で送信するために採用されているのが
一般的であるが、コンボルーション符号化データを地上
またはケーブル・チャネル経由でＰＡＭ、ＰＳＫまたは
ＱＡＭベースで送信する場合には、高位アルファベット
（つまり、８、１６、３２、６４、１２８および２５
６）ｎ／ｎ＋１プラグマチック・トレリスコードを採用
できる可能性をもっている。従って、マルチチャネル受
信装置１００に要求されることは、マルチチャネルのど
のチャネルが選択されて受信されているかに応じて、Ｑ
ＳＰＫベースのパンクチャドまたはＰＡＭ、 ＰＳＫまた
はＱＡＭベースの高位アルファベットｎ／ｎ＋１プラグ
マチック・トレリスコードのうちの任意の特定コードを
復号化（デコード）する機能を備えたコンボルーション
・デコーダを内蔵していることである。
【００３７】具体的に説明すると、マルチチャネル受信
装置１００はディジタル処理装置を装備しており、この
ディジタル処理装置は、図２に示すように、受信側コン
ボルーション・デコーダ２００と受信側デモジュレータ
２０２を含んでおり、受信側デモジュレータ２０２から
は、公知のように、連続して受信された一連のコンボル
ーション符号化シンボル・パケットの各々が信号入力デ
ータとして受信側コンボルーション・デコーダ２００に
入力されるようになっている。このデータの連続して受
信されたシンボル・パケットの各々は、同位相（Ｉ）、
直角位相（Ｑ）平面における点を定義している。マルチ
チャネル受信装置１００のディジタル処理装置は、さら
に、コントロール入力を受信側コンボルーション・デコ
ーダ２００に入力するマイクロコントローラ・インタフ
ェース２０４をもつマイクロコントローラを備えてい
る。
装置１００はディジタル処理装置を装備しており、この
ディジタル処理装置は、図２に示すように、受信側コン
ボルーション・デコーダ２００と受信側デモジュレータ
２０２を含んでおり、受信側デモジュレータ２０２から
は、公知のように、連続して受信された一連のコンボル
ーション符号化シンボル・パケットの各々が信号入力デ
ータとして受信側コンボルーション・デコーダ２００に
入力されるようになっている。このデータの連続して受
信されたシンボル・パケットの各々は、同位相（Ｉ）、
直角位相（Ｑ）平面における点を定義している。マルチ
チャネル受信装置１００のディジタル処理装置は、さら
に、コントロール入力を受信側コンボルーション・デコ
ーダ２００に入力するマイクロコントローラ・インタフ
ェース２０４をもつマイクロコントローラを備えてい
る。
【００３８】マイクロコントローラ・インタフェース２
０４は、特に、コンボルーション・デコーダ２００がパ
ンクチャド・コードのデコーダとして、さもなければ、
トレリスコードのデコーダとして動作するように構成で
きるコンボルーション・デコーダ２００に仕様リスト(l
ist of specifications)を提供する。図３は、トレリス
コードのデコーダとして動作するように構成されたコン
ボルーション・デコーダ２００を示している。図３に示
すように、受信側コンボルーション・デコーダ２００を
構成するエレメントとしては、同期回路３００、ブラン
チ・メトリック・コンピュータ３０４、ビタビ・デコー
ダ３０６、コンボルーション・エンコーダ３０８、トレ
リス・デマッパ３１０、遅延ロジック３１２、同期モニ
タ３１４および選択手段（セレクタ）３１６がある。
０４は、特に、コンボルーション・デコーダ２００がパ
ンクチャド・コードのデコーダとして、さもなければ、
トレリスコードのデコーダとして動作するように構成で
きるコンボルーション・デコーダ２００に仕様リスト(l
ist of specifications)を提供する。図３は、トレリス
コードのデコーダとして動作するように構成されたコン
ボルーション・デコーダ２００を示している。図３に示
すように、受信側コンボルーション・デコーダ２００を
構成するエレメントとしては、同期回路３００、ブラン
チ・メトリック・コンピュータ３０４、ビタビ・デコー
ダ３０６、コンボルーション・エンコーダ３０８、トレ
リス・デマッパ３１０、遅延ロジック３１２、同期モニ
タ３１４および選択手段（セレクタ）３１６がある。
【００３９】デモジュレータ２０２からの出力データ
は、Ｉ、Ｑ入力データとして同期回路３００に入力され
る。説明の便宜上、ＩデータとＱデータの各々は、６ビ
ットで定義されているものとする（つまり、入力データ
は合計１２パラレル入力コンダクタを通して入力され
る）。このようにすると、Ｉ、Ｑ平面における６４×６
４＝４０９６個の個別点の各々を、１２ビット入力デー
タの６ビットＩコンポーネントと６ビットＱコンポーネ
ントで定義することが可能になる。同期回路３００に
は、クロックおよびクロック・イネーブル(Clk Enb) 入
力も印加される。さらに、同期回路３００はマイクロコ
ントローラ・インタフェース２０４からコントロール・
データを受信すると共に、データをマイクロコントロー
ラ・インタフェースに出力する。この同期回路３００
は、同期モニタ３１４に直接的に結合されている。
は、Ｉ、Ｑ入力データとして同期回路３００に入力され
る。説明の便宜上、ＩデータとＱデータの各々は、６ビ
ットで定義されているものとする（つまり、入力データ
は合計１２パラレル入力コンダクタを通して入力され
る）。このようにすると、Ｉ、Ｑ平面における６４×６
４＝４０９６個の個別点の各々を、１２ビット入力デー
タの６ビットＩコンポーネントと６ビットＱコンポーネ
ントで定義することが可能になる。同期回路３００に
は、クロックおよびクロック・イネーブル(Clk Enb) 入
力も印加される。さらに、同期回路３００はマイクロコ
ントローラ・インタフェース２０４からコントロール・
データを受信すると共に、データをマイクロコントロー
ラ・インタフェースに出力する。この同期回路３００
は、同期モニタ３１４に直接的に結合されている。
【００４０】エレメント３０２，３０４，３０６，３０
８および３１０の各々には、マイクロコントローラ・イ
ンタフェース２０４からコントロール・データが入力さ
れる。さらに、図３には示されていないが、クロックが
これらのエレメントに印加される。正しく同期がとられ
たＩデータとＱデータは、データ出力クロック・イネー
ブル（ＤＯＣＥ）を受けて、同期回路３００からブラン
チ・メトリック・コンピュータ３０４へ送られる。さら
に、正しく同期がとられたＩデータとＱデータは遅延ロ
ジック３１２を経由してトレリス・デマッパ３１０と同
期モニタ３１４へ送られる。
８および３１０の各々には、マイクロコントローラ・イ
ンタフェース２０４からコントロール・データが入力さ
れる。さらに、図３には示されていないが、クロックが
これらのエレメントに印加される。正しく同期がとられ
たＩデータとＱデータは、データ出力クロック・イネー
ブル（ＤＯＣＥ）を受けて、同期回路３００からブラン
チ・メトリック・コンピュータ３０４へ送られる。さら
に、正しく同期がとられたＩデータとＱデータは遅延ロ
ジック３１２を経由してトレリス・デマッパ３１０と同
期モニタ３１４へ送られる。
【００４１】ブランチ・メトリック・コンピュータ３０
６（その詳細は既述の米国特許第５，４９７，４０１号
に開示されている）は、連続的に受信されたシンボル・
パケットの各々に応答して４個の別々の５ビット出力を
作り出す。これらの４個の別々の５ビット出力とブラン
チ・メトリック・コンピュータ３０４からのＤＯＣＥ信
号は入力としてビタビ・デコーダ３０６に印加される。
ビタビ・デコーダ３０４はレートＲ＝１／２、制約長さ
(constraint length) ｋ＝７のデコーダであり、トレリ
スコードに対してビタビアルゴリズムを実行するが、そ
こでは、ブランチ・メトリック・コンピュータ３０６か
らの５ビット・メトリック入力はステート（状態）を更
新し、ビット判断を行うために使用されている。ビタビ
・デコーダ３０６は、加算−比較−選択 (add-compare-
select（ＡＣＳ））手段、パス・メトリック・ストレー
ジ手段、およびサバイバ・パス(survivor path) 用のメ
モリをトレリス内の各レベルで採用している。さらに、
ビタビ・デコーダ３０６は累積されるメトリックが蓄積
してオーバフローするのを防止するために、メトリック
再正規化(metric renormalization)の処理も行ってい
る。
６（その詳細は既述の米国特許第５，４９７，４０１号
に開示されている）は、連続的に受信されたシンボル・
パケットの各々に応答して４個の別々の５ビット出力を
作り出す。これらの４個の別々の５ビット出力とブラン
チ・メトリック・コンピュータ３０４からのＤＯＣＥ信
号は入力としてビタビ・デコーダ３０６に印加される。
ビタビ・デコーダ３０４はレートＲ＝１／２、制約長さ
(constraint length) ｋ＝７のデコーダであり、トレリ
スコードに対してビタビアルゴリズムを実行するが、そ
こでは、ブランチ・メトリック・コンピュータ３０６か
らの５ビット・メトリック入力はステート（状態）を更
新し、ビット判断を行うために使用されている。ビタビ
・デコーダ３０６は、加算−比較−選択 (add-compare-
select（ＡＣＳ））手段、パス・メトリック・ストレー
ジ手段、およびサバイバ・パス(survivor path) 用のメ
モリをトレリス内の各レベルで採用している。さらに、
ビタビ・デコーダ３０６は累積されるメトリックが蓄積
してオーバフローするのを防止するために、メトリック
再正規化(metric renormalization)の処理も行ってい
る。
【００４２】ビタビ・デコーダ３０６からの１ビット出
力は入力としてコンボルーション・エンコーダ３０８に
印加される。トレリスコードの場合は、コンボルーショ
ン・エンコーダ３０８はレート１／２埋込みコードの２
送信ビットの最良推定値を再生成する働きをする。エン
コーダ３０８からの出力は同期モニタ３１４にも印加さ
れる。さらに、ビタビ・デコーダ３０６からの出力は入
力として選択手段３１６に印加される。
力は入力としてコンボルーション・エンコーダ３０８に
印加される。トレリスコードの場合は、コンボルーショ
ン・エンコーダ３０８はレート１／２埋込みコードの２
送信ビットの最良推定値を再生成する働きをする。エン
コーダ３０８からの出力は同期モニタ３１４にも印加さ
れる。さらに、ビタビ・デコーダ３０６からの出力は入
力として選択手段３１６に印加される。
【００４３】コンボルーション・エンコーダ３０８から
の出力は、トレリス・デマッパ３１０に印加され、そこ
でシンボル決定(symbol decision) が行われる。具体的
に説明すると、トレリス・デマッパ３１０はコンボルー
ション・エンコーダ３０８からの２ビット出力を、遅延
ロジック３１２を経由して送られてきた遅延ＩおよびＱ
受信シンボル・データと一緒に使用してサブセット（部
分集合）選択を行い、上記のシンボル決定を行う（その
方法は以下に詳述する）。トレリス・デマッパ３１０か
らの６ビット出力は、入力として同期モニタ３１４と選
択手段３１６の両方に印加される。
の出力は、トレリス・デマッパ３１０に印加され、そこ
でシンボル決定(symbol decision) が行われる。具体的
に説明すると、トレリス・デマッパ３１０はコンボルー
ション・エンコーダ３０８からの２ビット出力を、遅延
ロジック３１２を経由して送られてきた遅延ＩおよびＱ
受信シンボル・データと一緒に使用してサブセット（部
分集合）選択を行い、上記のシンボル決定を行う（その
方法は以下に詳述する）。トレリス・デマッパ３１０か
らの６ビット出力は、入力として同期モニタ３１４と選
択手段３１６の両方に印加される。
【００４４】遅延ロジック３１２は、ビタビ・デコーダ
３０６／エンコーダ３０８および関連の回路で引き起こ
された遅延の原因を明らかにして、エンコーダ３０８の
出力端に現われたデータ・ストリームを受信シンボル・
ストリームと同期させる。
３０６／エンコーダ３０８および関連の回路で引き起こ
された遅延の原因を明らかにして、エンコーダ３０８の
出力端に現われたデータ・ストリームを受信シンボル・
ストリームと同期させる。
【００４５】同期モニタ３１４は同期回路３００、トレ
リス・デマッパ３１０の出力端、エンコーダ３０８、遅
延ロジック３１２の出力端、およびマイクロコントロー
ラ・インタフェース２０４に結合されており、ブランチ
・メトリック情報をマイクロコントローラ・インタフェ
ース２０４からの観察インターバル指定(observationin
terval specification)と一緒に使用して、同期ステー
タス（状況）を決定する。同期モニタ３１４からは、オ
プションの自動同期をとるための情報も同期回路３００
に与えられる。自動同期オペレーション・モードでは、
同期機能を実行するために内部同期回路が採用されてい
る。別の方法として、外部回路から同期をとることも可
能である。同期モニタ３１４は信号をデモジュレータへ
送って、位相のあいまいさを解決するためにも使用され
る。この信号は、受信側デモジュレータ２０２における
位相のあいまいさの原因を明らかにする目的だけに使用
される。さらに、同期モニタ３１４はデモジュレート
（復調）された同期信号も出力し、これは受信装置１０
０のダウンストリーム（下流側）コンポーネントで使用
される。
リス・デマッパ３１０の出力端、エンコーダ３０８、遅
延ロジック３１２の出力端、およびマイクロコントロー
ラ・インタフェース２０４に結合されており、ブランチ
・メトリック情報をマイクロコントローラ・インタフェ
ース２０４からの観察インターバル指定(observationin
terval specification)と一緒に使用して、同期ステー
タス（状況）を決定する。同期モニタ３１４からは、オ
プションの自動同期をとるための情報も同期回路３００
に与えられる。自動同期オペレーション・モードでは、
同期機能を実行するために内部同期回路が採用されてい
る。別の方法として、外部回路から同期をとることも可
能である。同期モニタ３１４は信号をデモジュレータへ
送って、位相のあいまいさを解決するためにも使用され
る。この信号は、受信側デモジュレータ２０２における
位相のあいまいさの原因を明らかにする目的だけに使用
される。さらに、同期モニタ３１４はデモジュレート
（復調）された同期信号も出力し、これは受信装置１０
０のダウンストリーム（下流側）コンポーネントで使用
される。
【００４６】選択手段３１６は、入力としてそこに印加
されたビタビ・デコーダ３０６の１ビット出力とトレリ
ス・デマッパ３１０の６ビット出力を受信したあと、そ
の７ビットすべてをその出力端へ送る。この出力データ
はクロックおよび信号と一緒に選択手段３１６から出力
され、受信装置１００のダウンストリーム・コンポーネ
ントで使用される。
されたビタビ・デコーダ３０６の１ビット出力とトレリ
ス・デマッパ３１０の６ビット出力を受信したあと、そ
の７ビットすべてをその出力端へ送る。この出力データ
はクロックおよび信号と一緒に選択手段３１６から出力
され、受信装置１００のダウンストリーム・コンポーネ
ントで使用される。
【００４７】本発明の原理によれば、トレリス・デマッ
パ３１０は、その実施例を図４のブロック図で示してい
るように、そこに入力として印加されたレート３／４−
１６ＱＡＭ、レート４／５−３２ＱＡＭ、レート５／６
−６４ＱＡＭ、レート６／７−１２８ＱＡＭ、レート７
／８−２５６ＱＡＭおよびレート２／３−８／ＰＳＫの
遅延受信コードの各々を、効率よくデマッピングできる
最小ハードウェア構成になっている。図４に示すよう
に、デマッパ３１０はＩチャネル・ランダムアクセスメ
モリ(random access memory - ＲＡＭ）４００、Ｑチャ
ネルＲＡＭ４０２、リマッパＲＡＭ４０４、８−ＰＳＫ
デマッパ・ロジック手段４０６およびＭＵＸ（セレク
タ）４０８を備えている。
パ３１０は、その実施例を図４のブロック図で示してい
るように、そこに入力として印加されたレート３／４−
１６ＱＡＭ、レート４／５−３２ＱＡＭ、レート５／６
−６４ＱＡＭ、レート６／７−１２８ＱＡＭ、レート７
／８−２５６ＱＡＭおよびレート２／３−８／ＰＳＫの
遅延受信コードの各々を、効率よくデマッピングできる
最小ハードウェア構成になっている。図４に示すよう
に、デマッパ３１０はＩチャネル・ランダムアクセスメ
モリ(random access memory - ＲＡＭ）４００、Ｑチャ
ネルＲＡＭ４０２、リマッパＲＡＭ４０４、８−ＰＳＫ
デマッパ・ロジック手段４０６およびＭＵＸ（セレク
タ）４０８を備えている。
【００４８】図３に示すレート１／２コンボルーション
・エンコーダ３０８の出力端に現われた２ビット・コー
ドは、第１入力としてＩチャネルＲＡＭ４００、Ｑチャ
ネルＲＡＭ４０２、リマッパＲＡＭ４０４、および８−
ＰＳＫデマッパ・ロジック手段４０６に印加される。図
３に示す遅延ロジック３１２の１２ビット出力のうち、
受信シンボルがＩ，Ｑ平面に置かれている位置のＩコン
ポーネントを示している６ビットは、第２入力としてＩ
チャネルＲＡＭ４００に印加される。遅延ロジック３１
２の１２ビット出力のうち、受信シンボルがＩ，Ｑ平面
に置かれている位置のＱコンポーネントを示している６
ビットは、第２入力としてＱチャネルＲＡＭ４０２に印
加される。遅延ロジック３１２の１２ビット出力のう
ち、受信シンボルがＩ，Ｑ平面に置かれている位置のＩ
コンポーネントを示している６ビットと、遅延ロジック
３１２の１２ビット出力のうち、受信シンボルがＩ，Ｑ
平面に置かれている位置のＱコンポーネントを示してい
る６ビットは共に、それぞれ第２および第３入力として
8-ＰＳＫデマッパ・ロジック手段４０６に入力される。
・エンコーダ３０８の出力端に現われた２ビット・コー
ドは、第１入力としてＩチャネルＲＡＭ４００、Ｑチャ
ネルＲＡＭ４０２、リマッパＲＡＭ４０４、および８−
ＰＳＫデマッパ・ロジック手段４０６に印加される。図
３に示す遅延ロジック３１２の１２ビット出力のうち、
受信シンボルがＩ，Ｑ平面に置かれている位置のＩコン
ポーネントを示している６ビットは、第２入力としてＩ
チャネルＲＡＭ４００に印加される。遅延ロジック３１
２の１２ビット出力のうち、受信シンボルがＩ，Ｑ平面
に置かれている位置のＱコンポーネントを示している６
ビットは、第２入力としてＱチャネルＲＡＭ４０２に印
加される。遅延ロジック３１２の１２ビット出力のう
ち、受信シンボルがＩ，Ｑ平面に置かれている位置のＩ
コンポーネントを示している６ビットと、遅延ロジック
３１２の１２ビット出力のうち、受信シンボルがＩ，Ｑ
平面に置かれている位置のＱコンポーネントを示してい
る６ビットは共に、それぞれ第２および第３入力として
8-ＰＳＫデマッパ・ロジック手段４０６に入力される。
【００４９】さらに、種々のＱＡＭコードのどれが選択
され、受信されたかに応じて、ＩチャネルＲＡＭ４０
０、ＱチャネルＲＡＭ４０２およびリマッパＲＡＭ４０
４の各々には、コントロール入力としてそこに入力され
たプログラマブルで、事前に計算されたＩとＱルックア
ップ・テーブルが初期化フェーズ期間にマイクロコント
ローラ・インタフェース２０４からプリロードされてい
る。ルックアップ・テーブルは８−ＰＳＫデマッパ・ロ
ジック手段４０６では必要とされない。さらに、マイク
ロコントローラ・インタフェース２０４からのコントロ
ール入力はＭＵＸ（セレクタ）４０８に印加され、
（１）ＩチャネルＲＡＭ４００とＱチャネルＲＡＭ４０
２の両方の３ビット出力、（２）リマッパＲＡＭ４０４
の５ビット出力、または（３）８−ＰＳＫデマッパ・ロ
ジック手段４０６の１ビット出力が選択される。Ｉチャ
ネルＲＡＭ４００とＱチャネルＲＡＭ４０２の３ビット
出力はそれぞれ第２および第３入力としてリマッパＲＡ
Ｍ４０４にも印加されるのに対し、ＭＵＸ（セレクタ）
４０８からの６ビット出力は、入力として図３のセレク
タ（選択手段）３１６に印加される。
され、受信されたかに応じて、ＩチャネルＲＡＭ４０
０、ＱチャネルＲＡＭ４０２およびリマッパＲＡＭ４０
４の各々には、コントロール入力としてそこに入力され
たプログラマブルで、事前に計算されたＩとＱルックア
ップ・テーブルが初期化フェーズ期間にマイクロコント
ローラ・インタフェース２０４からプリロードされてい
る。ルックアップ・テーブルは８−ＰＳＫデマッパ・ロ
ジック手段４０６では必要とされない。さらに、マイク
ロコントローラ・インタフェース２０４からのコントロ
ール入力はＭＵＸ（セレクタ）４０８に印加され、
（１）ＩチャネルＲＡＭ４００とＱチャネルＲＡＭ４０
２の両方の３ビット出力、（２）リマッパＲＡＭ４０４
の５ビット出力、または（３）８−ＰＳＫデマッパ・ロ
ジック手段４０６の１ビット出力が選択される。Ｉチャ
ネルＲＡＭ４００とＱチャネルＲＡＭ４０２の３ビット
出力はそれぞれ第２および第３入力としてリマッパＲＡ
Ｍ４０４にも印加されるのに対し、ＭＵＸ（セレクタ）
４０８からの６ビット出力は、入力として図３のセレク
タ（選択手段）３１６に印加される。
【００５０】６ビットＩコンポーネントは６４（２6 ）
個の異なるＩ値を定義しており、他方、６ビットＱコン
ポーネントは６４（２6 ）個の異なるＱ値を定義してい
る。これらは共に、受信されたシンボルがＩ，Ｑ平面内
の４０９６（２12）個の点の集合の中のある１点を占め
ているものと定義している。しかし、送信されたシンボ
ルの最大コンステレーション（つまり、２５６ＱＡＭ）
は２５６（２8 ）個だけのシンボルの集合を構成してい
る。本発明の目的上、この最大２５６ＱＡＭコンステレ
ーションはそれより小さい１６（２4 ）ＱＡＭと６４
（２6 ）ＱＡＭコンステレーション（これらは２の偶数
倍になっている）と共に、第１デマッピング・カテゴリ
を構成している。小さい３２（２5 ）ＱＡＭと１２８
（２7 ）ＱＡＭコンステレーション（これらは２の奇数
倍になっている）は第２デマッピング・カテゴリを構成
し、８−ＰＳＫコンステレーションは単独で第３デマッ
ピング・カテゴリを構成している。これらの３デマッピ
ング・カテゴリの各々は順を追って以下に説明する。
個の異なるＩ値を定義しており、他方、６ビットＱコン
ポーネントは６４（２6 ）個の異なるＱ値を定義してい
る。これらは共に、受信されたシンボルがＩ，Ｑ平面内
の４０９６（２12）個の点の集合の中のある１点を占め
ているものと定義している。しかし、送信されたシンボ
ルの最大コンステレーション（つまり、２５６ＱＡＭ）
は２５６（２8 ）個だけのシンボルの集合を構成してい
る。本発明の目的上、この最大２５６ＱＡＭコンステレ
ーションはそれより小さい１６（２4 ）ＱＡＭと６４
（２6 ）ＱＡＭコンステレーション（これらは２の偶数
倍になっている）と共に、第１デマッピング・カテゴリ
を構成している。小さい３２（２5 ）ＱＡＭと１２８
（２7 ）ＱＡＭコンステレーション（これらは２の奇数
倍になっている）は第２デマッピング・カテゴリを構成
し、８−ＰＳＫコンステレーションは単独で第３デマッ
ピング・カテゴリを構成している。これらの３デマッピ
ング・カテゴリの各々は順を追って以下に説明する。
【００５１】第１カテゴリに属する１６，６４および２
５６ＱＡＭコンステレーションの各々のビット対シンボ
ルのマッピングは方形グリッドに配置されている。ま
ず、テーブル１に８進表現と２進表現で示されている１
６ＱＡＭコンステレーションのビット対シンボルのマッ
ピングについて説明する。
５６ＱＡＭコンステレーションの各々のビット対シンボ
ルのマッピングは方形グリッドに配置されている。ま
ず、テーブル１に８進表現と２進表現で示されている１
６ＱＡＭコンステレーションのビット対シンボルのマッ
ピングについて説明する。
【００５２】
【表１】
【００５３】各コンステレーション・シンボルの各２進
表現の最下位２桁（ボールドタイプで示されている）
は、エンコーダ３０８からＩチャネルＲＡＭ４００とＱ
チャネルＲＡＭ４０２の各々への２ビット入力のそれぞ
れの２進値によって決定される。テーブル１に示すよう
に、２進値の最下位２桁が００であるときは、８進値の
最下位桁が０または４のどちらかのときに相当する。２
進値の最下位２桁が０１であるときは、８進値の最下位
桁が１または５のどちらかのときに相当する。２進値の
最下値２桁が１０であるときは、８進値の最下位が２ま
たは６のどちらかのときに相当する。２進値の最下位２
桁が１１であるときは、８進値の最下位桁が３または７
のどちらかのときに相当する。さらに、２進値の最下位
２桁００（８進値の最下位桁０または４）は、テーブル
１に示す奇数行と奇数列のセルだけを占めている。２進
値の最下位２桁０１（８進値の最下位桁１または５）
は、テーブル１における奇数行と偶数列のセルだけを占
めている。２進値の最下位２桁１０（８進値の最下位桁
２または６）は、テーブル１における偶数行と奇数列の
セルだけを占めている。２進値の最下位２桁１１（８進
値の最下位桁３または７）は、テーブル１における奇数
行と奇数列のセルだけを占めている。
表現の最下位２桁（ボールドタイプで示されている）
は、エンコーダ３０８からＩチャネルＲＡＭ４００とＱ
チャネルＲＡＭ４０２の各々への２ビット入力のそれぞ
れの２進値によって決定される。テーブル１に示すよう
に、２進値の最下位２桁が００であるときは、８進値の
最下位桁が０または４のどちらかのときに相当する。２
進値の最下位２桁が０１であるときは、８進値の最下位
桁が１または５のどちらかのときに相当する。２進値の
最下値２桁が１０であるときは、８進値の最下位が２ま
たは６のどちらかのときに相当する。２進値の最下位２
桁が１１であるときは、８進値の最下位桁が３または７
のどちらかのときに相当する。さらに、２進値の最下位
２桁００（８進値の最下位桁０または４）は、テーブル
１に示す奇数行と奇数列のセルだけを占めている。２進
値の最下位２桁０１（８進値の最下位桁１または５）
は、テーブル１における奇数行と偶数列のセルだけを占
めている。２進値の最下位２桁１０（８進値の最下位桁
２または６）は、テーブル１における偶数行と奇数列の
セルだけを占めている。２進値の最下位２桁１１（８進
値の最下位桁３または７）は、テーブル１における奇数
行と奇数列のセルだけを占めている。
【００５４】このように、テーブル１におけるコンステ
レーションの１６シンボルの集合は、それぞれ、次のテ
ーブル１−００，１−０１，１−１０および１−１１に
示すように、各々が４シンボルからなる別々の００，０
１，１０および１１サブセットに実効的に分割すること
ができる。
レーションの１６シンボルの集合は、それぞれ、次のテ
ーブル１−００，１−０１，１−１０および１−１１に
示すように、各々が４シンボルからなる別々の００，０
１，１０および１１サブセットに実効的に分割すること
ができる。
【００５５】
【表２】
【００５６】
【表３】
【００５７】
【表４】
【００５８】
【表５】
【００５９】テーブル１−００，１−０１，１−１０お
よび１−１１の各セルでは、ＱビットおよびＩビットの
各々の２進値は、普通字体で示されている、テーブル１
の対応するセルの最下位２ビットの各々と同じになって
いる（つまり、テーブル１の各セルに太字で示されてい
る２ビットのすぐ左側の２ビット）。この結果、それぞ
れのテーブル１−００，１−０１，１−１０および１−
１１の対応するセルに示されている、００，０１，１０
および００サブセットのＱとＩの２進値は相互に同じに
なる。さらに、テーブル１−００，１−０１，１−１０
および１−１１に示すように、ビット対シンボルのマッ
ピングは、バイナリ・グレーコード・マッピング(binar
y Gray code)が直接に得られるように選択されており、
そこでは、Ｉ，Ｑ平面内の各シンボルのそれぞれのＩコ
ンポーネントおよびＱコンポーネントは相互に独立した
ままになっている。従って、左から右へ向かう水平（つ
まり、Ｉコンポーネント）方向では、バイナリ・グレー
コードで表わされた値はテーブル１−００，１−０１，
１−１０および１−１１の各々では０と１になってい
る。同様に、上から下へ向かう垂直（つまり、Ｑコンポ
ーネント）方向では、バイナリ・グレーコードで表わさ
れた値も、テーブル１−００，１−０１，１−１０およ
び１−１１の各々では０と１になっている。
よび１−１１の各セルでは、ＱビットおよびＩビットの
各々の２進値は、普通字体で示されている、テーブル１
の対応するセルの最下位２ビットの各々と同じになって
いる（つまり、テーブル１の各セルに太字で示されてい
る２ビットのすぐ左側の２ビット）。この結果、それぞ
れのテーブル１−００，１−０１，１−１０および１−
１１の対応するセルに示されている、００，０１，１０
および００サブセットのＱとＩの２進値は相互に同じに
なる。さらに、テーブル１−００，１−０１，１−１０
および１−１１に示すように、ビット対シンボルのマッ
ピングは、バイナリ・グレーコード・マッピング(binar
y Gray code)が直接に得られるように選択されており、
そこでは、Ｉ，Ｑ平面内の各シンボルのそれぞれのＩコ
ンポーネントおよびＱコンポーネントは相互に独立した
ままになっている。従って、左から右へ向かう水平（つ
まり、Ｉコンポーネント）方向では、バイナリ・グレー
コードで表わされた値はテーブル１−００，１−０１，
１−１０および１−１１の各々では０と１になってい
る。同様に、上から下へ向かう垂直（つまり、Ｑコンポ
ーネント）方向では、バイナリ・グレーコードで表わさ
れた値も、テーブル１−００，１−０１，１−１０およ
び１−１１の各々では０と１になっている。
【００６０】第１カテゴリの６４および２５６ＱＡＭコ
ンステレーションの各々の、選択されたビット対シンボ
ルのマッピング（次のテーブル２および３に８進表現で
示されている）は、基本的には、上述した１６ＱＡＭコ
ンステレーションの選択されたビット対シンボルのマッ
ピングと同じである。
ンステレーションの各々の、選択されたビット対シンボ
ルのマッピング（次のテーブル２および３に８進表現で
示されている）は、基本的には、上述した１６ＱＡＭコ
ンステレーションの選択されたビット対シンボルのマッ
ピングと同じである。
【００６１】
【表６】
【００６２】
【表７】
【００６３】具体的には、テーブル２とテーブル３の各
セルに示されている８進表現は２進表現に変換できるの
で、（１）テーブル２のこのように変換された２進表現
の最下位２ビットは、６４シンボルの集合を、各々が１
６シンボルの別々の００，０１，１０および１１サブセ
ットに実効的に分割し、（２）テーブル３のこのように
変換された２進表現の最下位２ビットは、２５６シンボ
ルの集合を、各々が６４シンボルの別々の００，０１，
１０および１１サブセットに実効的に分割している。テ
ーブル２の集合のサブセット００，０１，１０および１
１の各セルでは、ＱビットおよびＩビットの各々の２進
値は、テーブル２の対応するセルの２進表現の最下位２
ビットのすぐ上位にあって、テーブル２のその対応する
セルの２進表現の４有効ビットの各々の２進値と同じに
なっている。同じように、テーブル３のサブセット０
０，０１，１０および１１の各セルでは、Ｑビットおよ
びＩビットの各々の２進値は、テーブル３の対応するセ
ルの２進表現の最下位２ビットのすぐ上位にあって、テ
ーブル３のその対応するセルの２進表現の６有効ビット
の各々の２進値と同じになっている。この結果、テーブ
ル２とテーブル３の集合の各々の００，０１，１０およ
び１１サブセットのＱおよびＩの２進値は相互に同じに
なる。さらに、テーブル２とテーブル３の各々のビット
対シンボルのマッピングは、バイナリ・グレーコードの
マッピングが直接に得られるように選択されており、そ
こでは、ＩおよびＱ平面における各シンボルのそれぞれ
のＩコンポーネントおよびＱコンポーネントは相互に独
立したままになっている。従って、左から右へ向かう水
平（つまり、Ｉコンポーネント）方向では、バイナリ・
グレーコードで表わされた値は、テーブル２の集合の０
０，０１，１０および１１サブセットの各々では０，
１，２および３になっており、バイナリ・グレーコード
で表わされた値は、テーブル３の集合の００，０１，１
０および１１サブセットの各々では０，１，２，３，
４，５，６および７になっている。同じように、上から
下へ向かう垂直（つまり、Ｑコンポーネント）方向で
は、バイナリ・グレーコードで表わされた値は、テーブ
ル２の集合の００，０１，１０および１１サブセットの
各々では０，１，２および３になっており、バイナリ・
グレーコードで表わされた値は、テーブル３の集合の０
０，０１，１０および１１サブセットの各々では０，
１，２，３，４，５，６および７になっている。
セルに示されている８進表現は２進表現に変換できるの
で、（１）テーブル２のこのように変換された２進表現
の最下位２ビットは、６４シンボルの集合を、各々が１
６シンボルの別々の００，０１，１０および１１サブセ
ットに実効的に分割し、（２）テーブル３のこのように
変換された２進表現の最下位２ビットは、２５６シンボ
ルの集合を、各々が６４シンボルの別々の００，０１，
１０および１１サブセットに実効的に分割している。テ
ーブル２の集合のサブセット００，０１，１０および１
１の各セルでは、ＱビットおよびＩビットの各々の２進
値は、テーブル２の対応するセルの２進表現の最下位２
ビットのすぐ上位にあって、テーブル２のその対応する
セルの２進表現の４有効ビットの各々の２進値と同じに
なっている。同じように、テーブル３のサブセット０
０，０１，１０および１１の各セルでは、Ｑビットおよ
びＩビットの各々の２進値は、テーブル３の対応するセ
ルの２進表現の最下位２ビットのすぐ上位にあって、テ
ーブル３のその対応するセルの２進表現の６有効ビット
の各々の２進値と同じになっている。この結果、テーブ
ル２とテーブル３の集合の各々の００，０１，１０およ
び１１サブセットのＱおよびＩの２進値は相互に同じに
なる。さらに、テーブル２とテーブル３の各々のビット
対シンボルのマッピングは、バイナリ・グレーコードの
マッピングが直接に得られるように選択されており、そ
こでは、ＩおよびＱ平面における各シンボルのそれぞれ
のＩコンポーネントおよびＱコンポーネントは相互に独
立したままになっている。従って、左から右へ向かう水
平（つまり、Ｉコンポーネント）方向では、バイナリ・
グレーコードで表わされた値は、テーブル２の集合の０
０，０１，１０および１１サブセットの各々では０，
１，２および３になっており、バイナリ・グレーコード
で表わされた値は、テーブル３の集合の００，０１，１
０および１１サブセットの各々では０，１，２，３，
４，５，６および７になっている。同じように、上から
下へ向かう垂直（つまり、Ｑコンポーネント）方向で
は、バイナリ・グレーコードで表わされた値は、テーブ
ル２の集合の００，０１，１０および１１サブセットの
各々では０，１，２および３になっており、バイナリ・
グレーコードで表わされた値は、テーブル３の集合の０
０，０１，１０および１１サブセットの各々では０，
１，２，３，４，５，６および７になっている。
【００６４】図４に戻って説明すると、ＩチャネルＲＡ
Ｍ４００には、１６ＱＡＭ（テーブル１）のケースでは
１ビット・ルックアップ・テーブルが、６４ＱＡＭ（テ
ーブル２）のケースでは２ビット・ルックアップ・テー
ブルが、２５６ＱＡＭ（テーブル３）のケースでは３ビ
ット・ルックアップ・テーブルが、マイクロコントロー
ラ・インタフェース２０４によって初期プリロードされ
ている。同じように、ＱチャネルＲＡＭ４０２には、１
６ＱＡＭ（テーブル１）のケースでは１ビット・ルック
アップ・テーブルが、６４ＱＡＭ（テーブル２）のケー
スでは２ビット・ルックアップ・テーブルが、２５６Ｑ
ＡＭ（テーブル３）のケースでは３ビット・ルックアッ
プ・テーブルが、マイクロコントローラ２０４によって
初期プリロードされている。ＩチャネルＲＡＭ４００の
ルックアップ・テーブルは、遅延ロジック３１２からの
６ビットＩ入力とコンボルーション・エンコーダ３０８
からの２ビットＩ入力によってアドレスされると、遅延
受信シンボルのＩコンポーネント位置に対してＩ（水
平）方向の距離が最も近い、コンステレーション・シン
ボルの列のバイナリ・グレーコードＩコンポーネントを
読み出す。同じように、ＱチャネルＲＡＭ４０２のルッ
クアップ・テーブルは、遅延ロジック３１２からの６ビ
ットＱ入力とコンボルーション・エンコーダ３０８から
の２ビットＩ入力によってアドレスされると、遅延受信
シンボルのＱコンポーネント位置に対してＱ（垂直）方
向の距離が最も近い、コンステレーション・シンボルの
列のバイナリ・グレーコードＱコンポーネントを読み出
す。
Ｍ４００には、１６ＱＡＭ（テーブル１）のケースでは
１ビット・ルックアップ・テーブルが、６４ＱＡＭ（テ
ーブル２）のケースでは２ビット・ルックアップ・テー
ブルが、２５６ＱＡＭ（テーブル３）のケースでは３ビ
ット・ルックアップ・テーブルが、マイクロコントロー
ラ・インタフェース２０４によって初期プリロードされ
ている。同じように、ＱチャネルＲＡＭ４０２には、１
６ＱＡＭ（テーブル１）のケースでは１ビット・ルック
アップ・テーブルが、６４ＱＡＭ（テーブル２）のケー
スでは２ビット・ルックアップ・テーブルが、２５６Ｑ
ＡＭ（テーブル３）のケースでは３ビット・ルックアッ
プ・テーブルが、マイクロコントローラ２０４によって
初期プリロードされている。ＩチャネルＲＡＭ４００の
ルックアップ・テーブルは、遅延ロジック３１２からの
６ビットＩ入力とコンボルーション・エンコーダ３０８
からの２ビットＩ入力によってアドレスされると、遅延
受信シンボルのＩコンポーネント位置に対してＩ（水
平）方向の距離が最も近い、コンステレーション・シン
ボルの列のバイナリ・グレーコードＩコンポーネントを
読み出す。同じように、ＱチャネルＲＡＭ４０２のルッ
クアップ・テーブルは、遅延ロジック３１２からの６ビ
ットＱ入力とコンボルーション・エンコーダ３０８から
の２ビットＩ入力によってアドレスされると、遅延受信
シンボルのＱコンポーネント位置に対してＱ（垂直）方
向の距離が最も近い、コンステレーション・シンボルの
列のバイナリ・グレーコードＱコンポーネントを読み出
す。
【００６５】第１カテゴリ（つまり、１６，６４および
２５６ＱＡＭ）の場合には、ＭＵＸ（セレクタ）４０８
はマイクロコントローラ・インタフェース２０４からそ
こに入力されたコントロール入力によって動作して、Ｉ
チャネルＲＡＭ４００とＱチャネルＲＡＭからのそれぞ
れのルックアップ・テーブル読出し出力を、入力として
図３の選択手段（セレクタ）３１６へ転送する。図３か
ら明らかなように、００，０１，１０および１１サブセ
ットの同一性（アイデンティティ）は、図３の選択手段
（セレクタ）３１６を経由してマルチチャネル受信装置
のダウンストリーム部分へ転送された、ＩチャネルＲＡ
Ｍ４００とＱチャネルＲＡＭからの読出し出力では失わ
れている。しかし、図３に示すように、ビタビ・デコー
ダ３０６からの１ビット出力も、図３の選択手段（セレ
クタ）３１６を経由してマルチチャネル受信装置のダウ
ンストリーム部分に転送される。コンボルーション・エ
ンコーダ３０８の２ビット出力（これは００，０１，１
０および１１サブセットを定義するためにトレリス・デ
マッパ３１０で使用される）は、ビタビ・デコーダ３０
６の１ビット出力から導き出されるので、００，０１，
１０および１１サブセットは、そこへ転送されたビタビ
・デコーダの１ビット出力からダウンストリーム部分で
再度導き出すことが可能である。
２５６ＱＡＭ）の場合には、ＭＵＸ（セレクタ）４０８
はマイクロコントローラ・インタフェース２０４からそ
こに入力されたコントロール入力によって動作して、Ｉ
チャネルＲＡＭ４００とＱチャネルＲＡＭからのそれぞ
れのルックアップ・テーブル読出し出力を、入力として
図３の選択手段（セレクタ）３１６へ転送する。図３か
ら明らかなように、００，０１，１０および１１サブセ
ットの同一性（アイデンティティ）は、図３の選択手段
（セレクタ）３１６を経由してマルチチャネル受信装置
のダウンストリーム部分へ転送された、ＩチャネルＲＡ
Ｍ４００とＱチャネルＲＡＭからの読出し出力では失わ
れている。しかし、図３に示すように、ビタビ・デコー
ダ３０６からの１ビット出力も、図３の選択手段（セレ
クタ）３１６を経由してマルチチャネル受信装置のダウ
ンストリーム部分に転送される。コンボルーション・エ
ンコーダ３０８の２ビット出力（これは００，０１，１
０および１１サブセットを定義するためにトレリス・デ
マッパ３１０で使用される）は、ビタビ・デコーダ３０
６の１ビット出力から導き出されるので、００，０１，
１０および１１サブセットは、そこへ転送されたビタビ
・デコーダの１ビット出力からダウンストリーム部分で
再度導き出すことが可能である。
【００６６】３２（２5 ）および１２８（２7 ）ＱＡＭ
コンステレーションは、カテゴリ２に属している。カテ
ゴリ２のコンステレーションでは、２の奇数倍個のシン
ボルを含んでいるので、シンボルは方形グリッドではな
く、交差グリッドに配置されている。さらに、カテゴリ
２のコンステレーション集合のビット対シンボルのマッ
ピングでは、その００，０１，１０および１１サブセッ
トについてはバイナリ・グレーコードのマッピングを直
接に得る機能を備えていない。従って、各サブセットの
シンボルの正しいバイナリ・グレーコードのマッピング
を得るためには、カテゴリ２の００，０１，１０および
１１サブセットのビット対シンボルのマッピングをリマ
ッピングすることが必要である。
コンステレーションは、カテゴリ２に属している。カテ
ゴリ２のコンステレーションでは、２の奇数倍個のシン
ボルを含んでいるので、シンボルは方形グリッドではな
く、交差グリッドに配置されている。さらに、カテゴリ
２のコンステレーション集合のビット対シンボルのマッ
ピングでは、その００，０１，１０および１１サブセッ
トについてはバイナリ・グレーコードのマッピングを直
接に得る機能を備えていない。従って、各サブセットの
シンボルの正しいバイナリ・グレーコードのマッピング
を得るためには、カテゴリ２の００，０１，１０および
１１サブセットのビット対シンボルのマッピングをリマ
ッピングすることが必要である。
【００６７】この点に関して、次のテーブル４は、３２
ＱＡＭコンスレーション集合の場合の交差グリッド配置
のビット対シンボルのマッピングを８進表現で示してお
り、テーブル４−００，４−０１，４−１０および４−
１１は、それぞれ、３２ＱＡＭコンステレーション集合
の００，０１，１０および１１サブセットの各々の異な
るリマッピングを示している。同じように、次のテーブ
ル５は、１２８ＱＡＭコンステレーション集合の場合の
交差グリッド配置のビット対シンボルのマッピングを８
進表現で示しており、テーブル５ａは、１２８ＱＡＭコ
ンステレーション集合の００，０１，１０および１１サ
ブセットの各々の共通リマッピングを示している。
ＱＡＭコンスレーション集合の場合の交差グリッド配置
のビット対シンボルのマッピングを８進表現で示してお
り、テーブル４−００，４−０１，４−１０および４−
１１は、それぞれ、３２ＱＡＭコンステレーション集合
の００，０１，１０および１１サブセットの各々の異な
るリマッピングを示している。同じように、次のテーブ
ル５は、１２８ＱＡＭコンステレーション集合の場合の
交差グリッド配置のビット対シンボルのマッピングを８
進表現で示しており、テーブル５ａは、１２８ＱＡＭコ
ンステレーション集合の００，０１，１０および１１サ
ブセットの各々の共通リマッピングを示している。
【００６８】
【表８】
【００６９】
【表９】
【００７０】
【表１０】
【００７１】
【表１１】
【００７２】
【表１２】
【００７３】
【表１３】
【００７４】
【表１４】
【００７５】テーブル４およびテーブル５（テーブル
１，テーブル２およびテーブル３と同様）において、８
進表現の最下位桁が０または４になっているセルは００
サブセットに属している。８進表現の最下位桁が１また
は５になっているセルは０１サブセットに属している。
８進表現の最下位桁が２または６になっているセルは１
０サブセットに属している。８進表現の最下位桁が３ま
たは７になっているセルは１１サブセットに属してい
る。テーブル４とテーブル５の各セルの８進表現が２進
表現に変換されると、最下位２桁の２進有効ビットより
上位の２進有効ビットがリマッパＲＡＭ４０４の出力を
構成する。
１，テーブル２およびテーブル３と同様）において、８
進表現の最下位桁が０または４になっているセルは００
サブセットに属している。８進表現の最下位桁が１また
は５になっているセルは０１サブセットに属している。
８進表現の最下位桁が２または６になっているセルは１
０サブセットに属している。８進表現の最下位桁が３ま
たは７になっているセルは１１サブセットに属してい
る。テーブル４とテーブル５の各セルの８進表現が２進
表現に変換されると、最下位２桁の２進有効ビットより
上位の２進有効ビットがリマッパＲＡＭ４０４の出力を
構成する。
【００７６】リマッパＲＡＭ４０４には、３２ＱＡＭ
（テーブル４）のケースでは３ビット・ルックアップ・
テーブルが、１２８ＱＡＭ（テーブル５）のケースでは
５ビット・ルックアップ・テーブルが、マイクロコント
ローラ・インタフェース２０４によって初期プリロード
されている。３２ＱＡＭのケースでは、リマッパ・ルッ
クアップ・テーブルは、そこに第１入力として印加され
たＩチャネルＲＡＭ４００からの２ビット出力、そこに
第２入力として印加されたＱチャネルＲＡＭ４０２から
の２ビット出力、およびそこに第３入力として印加され
たコンボルーション・エンコーダ３０８からの２ビット
出力に応答して読み出される。１２８ＱＡＭのケースで
は、リマッパ・ルックアップ・テーブルは、そこに第１
入力として印加されたＩチャネルＲＡＭ４００からの３
ビット出力およびそこに第２入力として印加されたＱチ
ャネルＲＡＭ４０２からの３ビット出力に応答して読み
出される。
（テーブル４）のケースでは３ビット・ルックアップ・
テーブルが、１２８ＱＡＭ（テーブル５）のケースでは
５ビット・ルックアップ・テーブルが、マイクロコント
ローラ・インタフェース２０４によって初期プリロード
されている。３２ＱＡＭのケースでは、リマッパ・ルッ
クアップ・テーブルは、そこに第１入力として印加され
たＩチャネルＲＡＭ４００からの２ビット出力、そこに
第２入力として印加されたＱチャネルＲＡＭ４０２から
の２ビット出力、およびそこに第３入力として印加され
たコンボルーション・エンコーダ３０８からの２ビット
出力に応答して読み出される。１２８ＱＡＭのケースで
は、リマッパ・ルックアップ・テーブルは、そこに第１
入力として印加されたＩチャネルＲＡＭ４００からの３
ビット出力およびそこに第２入力として印加されたＱチ
ャネルＲＡＭ４０２からの３ビット出力に応答して読み
出される。
【００７７】３２ＱＡＭコンステレーション集合の０
０，０１，１０および１１サブセットの各々について
は、ＩチャネルＲＡＭ４００とＱチャネルＲＡＭ４０２
の各々のルックアップ・テーブルからの２ビット出力の
それぞれの２進値は、２ビットが取り得る４つの２進値
のうちの３つだけに制限されている。具体的に説明する
と、テーブル４−００，４−０１，４−１０および４−
１１の各々の左部分に示すように、ＲＡＭ４００および
４０２からのそれぞれの２ビット出力からは、００，０
１，１０、 および１１サブセットの各々について取り得
る１６個のシンボル・コンステレーションのうちの９シ
ンボル部分の４個の２進ビットのビット対シンボルのマ
ッピングが得られ、各サブセットの各セルの４個の２進
ビットの最下位２ビットはＲＡＭ４００からの２ビット
Ｉコンポーネントに、４個の２進ビットの最上位２ビッ
トはＲＡＭ４０２からの２ビットＱコンポーネントにな
っている。テーブル４−００，４−０１，４−１０およ
び４−１１の左部分に示すように、サブセット００，０
１，１０および１１の各々についての４個の２進ビット
のビット対シンボルのマッピングは相互に同じになって
いる。リマッパＲＡＭ４０４はこれらのサブセット０
０，０１，１０および１１の各々の４個の２進ビットの
ビット対シンボルのマッピングを、それぞれテーブル４
−００，４−０１，４−１０および４−１１の各々の右
部分に示すように、これら４サブセットの各々について
異なる３個の２進ビットのビット対シンボルのマッピン
グにリマッピングする。これら４サブセットの各々につ
いて異なる３個の２進ビットのビット対シンボルのリマ
ッピングが必要になる理由は、これら４サブセットの各
々を構成する３２ＱＡＭシンボル・コンステレーション
集合（テーブル４に示す）の８セルのそれぞれの形状が
相互に対して非対称になっているからである。さらに、
それぞれテーブル４−００，４−０１，４−１０および
４−１１の各々の右部分に示されている、これら４サブ
セットの各々について３個の２進ビットのビット対シン
ボルのマッピングは、正しい８セルではなく９セルを含
んでいるので、４サブセットの各々の９セルの２隣接セ
ルの１ペアで３個の２進ビットのビット対シンボルのマ
ッピングを複製する必要があり、この場合、２隣接セル
のペアはテーブル４−００，４−０１，４−１０および
４−１１の各々のシングル・コーナを占めることにな
る。この複製によって起こるパフォーマンス低下は無視
できるほどに軽微である。
０，０１，１０および１１サブセットの各々について
は、ＩチャネルＲＡＭ４００とＱチャネルＲＡＭ４０２
の各々のルックアップ・テーブルからの２ビット出力の
それぞれの２進値は、２ビットが取り得る４つの２進値
のうちの３つだけに制限されている。具体的に説明する
と、テーブル４−００，４−０１，４−１０および４−
１１の各々の左部分に示すように、ＲＡＭ４００および
４０２からのそれぞれの２ビット出力からは、００，０
１，１０、 および１１サブセットの各々について取り得
る１６個のシンボル・コンステレーションのうちの９シ
ンボル部分の４個の２進ビットのビット対シンボルのマ
ッピングが得られ、各サブセットの各セルの４個の２進
ビットの最下位２ビットはＲＡＭ４００からの２ビット
Ｉコンポーネントに、４個の２進ビットの最上位２ビッ
トはＲＡＭ４０２からの２ビットＱコンポーネントにな
っている。テーブル４−００，４−０１，４−１０およ
び４−１１の左部分に示すように、サブセット００，０
１，１０および１１の各々についての４個の２進ビット
のビット対シンボルのマッピングは相互に同じになって
いる。リマッパＲＡＭ４０４はこれらのサブセット０
０，０１，１０および１１の各々の４個の２進ビットの
ビット対シンボルのマッピングを、それぞれテーブル４
−００，４−０１，４−１０および４−１１の各々の右
部分に示すように、これら４サブセットの各々について
異なる３個の２進ビットのビット対シンボルのマッピン
グにリマッピングする。これら４サブセットの各々につ
いて異なる３個の２進ビットのビット対シンボルのリマ
ッピングが必要になる理由は、これら４サブセットの各
々を構成する３２ＱＡＭシンボル・コンステレーション
集合（テーブル４に示す）の８セルのそれぞれの形状が
相互に対して非対称になっているからである。さらに、
それぞれテーブル４−００，４−０１，４−１０および
４−１１の各々の右部分に示されている、これら４サブ
セットの各々について３個の２進ビットのビット対シン
ボルのマッピングは、正しい８セルではなく９セルを含
んでいるので、４サブセットの各々の９セルの２隣接セ
ルの１ペアで３個の２進ビットのビット対シンボルのマ
ッピングを複製する必要があり、この場合、２隣接セル
のペアはテーブル４−００，４−０１，４−１０および
４−１１の各々のシングル・コーナを占めることにな
る。この複製によって起こるパフォーマンス低下は無視
できるほどに軽微である。
【００７８】１２８ＱＡＭコンステレーション集合の場
合には、００，０１，１０および１１サブセットの各々
についてＩチャネルＲＡＭ４００とＱチャネルＲＡＭ４
０２の各々のルックアップ・テーブルからの３ビット出
力のそれぞれの２進値は、６個の２進ビットのビット対
シンボルのマッピングのうち、テーブル５ａの各々の左
部分に８進表現で示されている３６シンボルを含んでい
る部分に制限されている。リマッパＲＡＭ４０４は、テ
ーブル５ａの各々の左部分に８進表現で示されている３
６シンボルを、１２８ＱＡＭコンステレーション集合の
００，０１，１０および１１サブセットの各々ついてテ
ーブル５ａの各々の右部分に８進表現で示されている３
６シンボルにリマッピングする。これら４サブセットの
各々について同じビット対シンボルのリマッピングを採
用することができるが、これは、これら４サブセットの
各々を構成する１２８ＱＡＭシンボル・コンステレーシ
ョン集合（テーブル５に示す）の３２セルのそれぞれの
形状が相互に対して対称になっているためである。さら
に、テーブル５ａの各々の右部分に示されている、これ
ら４サブセットの各々についてのビット対シンボルのマ
ッピングは正しい３２セルではなく３６セルを含んでい
るので、３６セルの２隣接セルの４ペアで３個の２進ビ
ットのビット対シンボルのマッピングを複製する必要が
あるが、この場合、２隣接セルの４ペアの各々はテーブ
ル５ａの４コーナの異なるコーナを占めることになる。
この場合も、この複製によって起こるパフォーマンス低
下は無視できるほどに軽微である。
合には、００，０１，１０および１１サブセットの各々
についてＩチャネルＲＡＭ４００とＱチャネルＲＡＭ４
０２の各々のルックアップ・テーブルからの３ビット出
力のそれぞれの２進値は、６個の２進ビットのビット対
シンボルのマッピングのうち、テーブル５ａの各々の左
部分に８進表現で示されている３６シンボルを含んでい
る部分に制限されている。リマッパＲＡＭ４０４は、テ
ーブル５ａの各々の左部分に８進表現で示されている３
６シンボルを、１２８ＱＡＭコンステレーション集合の
００，０１，１０および１１サブセットの各々ついてテ
ーブル５ａの各々の右部分に８進表現で示されている３
６シンボルにリマッピングする。これら４サブセットの
各々について同じビット対シンボルのリマッピングを採
用することができるが、これは、これら４サブセットの
各々を構成する１２８ＱＡＭシンボル・コンステレーシ
ョン集合（テーブル５に示す）の３２セルのそれぞれの
形状が相互に対して対称になっているためである。さら
に、テーブル５ａの各々の右部分に示されている、これ
ら４サブセットの各々についてのビット対シンボルのマ
ッピングは正しい３２セルではなく３６セルを含んでい
るので、３６セルの２隣接セルの４ペアで３個の２進ビ
ットのビット対シンボルのマッピングを複製する必要が
あるが、この場合、２隣接セルの４ペアの各々はテーブ
ル５ａの４コーナの異なるコーナを占めることになる。
この場合も、この複製によって起こるパフォーマンス低
下は無視できるほどに軽微である。
【００７９】次に、図５を参照して説明すると、図５に
は、Ｉ，Ｑ平面におけるトレリス符号化８−ＰＳＫの場
合の、３個の２進ビットのビット対シンボルのマッピン
グが示されている。図示のように、シンボルはＩ，Ｑ起
点を中心に左右対称に分布され、シンボルの各々は角度
がＩ軸に対して２２．５°または６７．５°だけオフセ
ットされている。ビット対シンボルのマッピングは、最
下位２桁の２進値がシンボルの８−ＰＳＫ集合を００，
０１，１０および１１サブセットに分割するようになっ
ており、各サブセットは２シンボルを含んでいる。３ビ
ットの最上位有効桁の２進値は４サブセットの各々にお
ける２シンボルを区別するために使用されている。具体
的には、Ｉ，Ｑ平面の上部象限（つまり、第一と第二）
における３ビットの最上位有効桁の２進値は“０”であ
り、Ｉ，Ｑ平面の下方象限（つまり、第三と第四）にお
ける３ビットの最上位有効桁の２進値は“１”である。
は、Ｉ，Ｑ平面におけるトレリス符号化８−ＰＳＫの場
合の、３個の２進ビットのビット対シンボルのマッピン
グが示されている。図示のように、シンボルはＩ，Ｑ起
点を中心に左右対称に分布され、シンボルの各々は角度
がＩ軸に対して２２．５°または６７．５°だけオフセ
ットされている。ビット対シンボルのマッピングは、最
下位２桁の２進値がシンボルの８−ＰＳＫ集合を００，
０１，１０および１１サブセットに分割するようになっ
ており、各サブセットは２シンボルを含んでいる。３ビ
ットの最上位有効桁の２進値は４サブセットの各々にお
ける２シンボルを区別するために使用されている。具体
的には、Ｉ，Ｑ平面の上部象限（つまり、第一と第二）
における３ビットの最上位有効桁の２進値は“０”であ
り、Ｉ，Ｑ平面の下方象限（つまり、第三と第四）にお
ける３ビットの最上位有効桁の２進値は“１”である。
【００８０】図４に戻って説明すると、８−ＰＳＫデマ
ッパ・ロジック手段４０６は、コンボルーション・エン
コーダ３０８から８−ＰＳＫデマッパ・ロジック手段４
０６へ送られた２ビット入力で選択された、００，０
１，１０および１１サブセットのうちの１つにおける２
シンボル（Ｉ1 Ｑ1 ）および（Ｉ2 Ｑ2 ）のどちらが、
遅延ロジック３１２から８−ＰＳＫデマッパ・ロジック
手段４０６へ送られた６ビットＩ入力および６ビットＱ
入力で決定された受信シンボルのデータ点（Ｉ，Ｑ）に
近いか否かを決定するためにルックアップ・テーブルを
直接には使用していない。この決定を行うために必要と
されるオペレーションだけは、８−ＰＳＫデマッパ・ロ
ジック手段４０６が次のような論理比較を行うことによ
って決定することができる。
ッパ・ロジック手段４０６は、コンボルーション・エン
コーダ３０８から８−ＰＳＫデマッパ・ロジック手段４
０６へ送られた２ビット入力で選択された、００，０
１，１０および１１サブセットのうちの１つにおける２
シンボル（Ｉ1 Ｑ1 ）および（Ｉ2 Ｑ2 ）のどちらが、
遅延ロジック３１２から８−ＰＳＫデマッパ・ロジック
手段４０６へ送られた６ビットＩ入力および６ビットＱ
入力で決定された受信シンボルのデータ点（Ｉ，Ｑ）に
近いか否かを決定するためにルックアップ・テーブルを
直接には使用していない。この決定を行うために必要と
されるオペレーションだけは、８−ＰＳＫデマッパ・ロ
ジック手段４０６が次のような論理比較を行うことによ
って決定することができる。
【００８１】 ＩＦ Ｉ×Ｉ1 ＜Ｑ×Ｑ2 , ｔｈｅｎ Ｏｕｔｐｕｔ＝１； ＥＬＳＥ Ｏｕｔｐｕｔ＝０． この比較はルックアップ・テーブルを使用して乗算を実
行するように実現できるが、明示的な乗算を行なうこと
も可能である。図５に示すオフセット８−ＰＳＫコンス
テレーションでは、乗算値はすべてが２２．５°のサイ
ンおよびコサインになっている。これにより、積は１０
ｓｉｎ２２．５°＝４（１桁の有効数字）と１０ｃｏｓ
２２．５°＝９（１桁の有効数字）に約分される。Ｉお
よびＱは共に、サインおよびコサイン係数倍されるの
で、１０をかけるときは、比較結果には変化がない。２
進数に９をかける場合は、シフト演算（追加ハードウェ
アは不要）と加算器が必要になる。２進数に４をかける
ことは単純なシフト演算であるので、余分のハードウェ
アは不要である。選択されたサブセットの２シンボル・
コンステレーションのうちの正しい方は、この比較に基
づいて選択することができる。さらに、ラウンドオフ(r
oundoff)に起因する（つまり、正確なサイン値とコサイ
ン値を使用しないことに起因する）パフォーマンス低下
は、判断領域が最悪の場合でも４°だけ変更されるの
で、無視し得るほど軽微である。変化はこのように小さ
いので、関心のあるすべての領域におけるエラーパフォ
ーマンス（シンボル誤差確率＜１０-3）の変化は、ほと
んどない。各サブセットの乗算とシフトのテーブルの詳
細は次のテーブル６に示されている。
行するように実現できるが、明示的な乗算を行なうこと
も可能である。図５に示すオフセット８−ＰＳＫコンス
テレーションでは、乗算値はすべてが２２．５°のサイ
ンおよびコサインになっている。これにより、積は１０
ｓｉｎ２２．５°＝４（１桁の有効数字）と１０ｃｏｓ
２２．５°＝９（１桁の有効数字）に約分される。Ｉお
よびＱは共に、サインおよびコサイン係数倍されるの
で、１０をかけるときは、比較結果には変化がない。２
進数に９をかける場合は、シフト演算（追加ハードウェ
アは不要）と加算器が必要になる。２進数に４をかける
ことは単純なシフト演算であるので、余分のハードウェ
アは不要である。選択されたサブセットの２シンボル・
コンステレーションのうちの正しい方は、この比較に基
づいて選択することができる。さらに、ラウンドオフ(r
oundoff)に起因する（つまり、正確なサイン値とコサイ
ン値を使用しないことに起因する）パフォーマンス低下
は、判断領域が最悪の場合でも４°だけ変更されるの
で、無視し得るほど軽微である。変化はこのように小さ
いので、関心のあるすべての領域におけるエラーパフォ
ーマンス（シンボル誤差確率＜１０-3）の変化は、ほと
んどない。各サブセットの乗算とシフトのテーブルの詳
細は次のテーブル６に示されている。
【００８２】
【表１５】
【００８３】図４に示したトレリス・デマッパの実施例
で必要になる記憶容量は最小限である。ＩチャネルＲＡ
Ｍ４００とＱチャネルＲＡＭ４０２にストアする必要の
あるビット数は、上述した異種変調方式のいずれの場合
も、合計でわずか２×２５６×３＝１，５３６ビットで
ある。その理由は、ＩコンポーネントおよびＱコンポー
ネントはＲＡＭ４００およびＲＡＭ４０２の各々のオペ
レーションの間、相互に独立したままになっているから
である。従来のトレリス・デマッピング手法を利用する
と、この手法では、ＩコンポーネントとＱコンポーネン
トがその期間中、相互に独立したままになっていないの
で、上述した異種変調方式のいずれの場合も、記憶容量
として約８，０００ビットのリードオンリメモリ（ＲＯ
Ｍ）が必要になる。上述した３２と１２８ＱＡＭ変調方
式では、図４のリマッパＲＡＭ４０４用として、付加的
な６４×５＝３２０ビットのＲＡＭが必要になる。従っ
て、図４に示した本発明のトレリス・デマッパの実施例
で必要になる総記憶容量は１，５３６＋３２０＝１，８
５６ビットである。
で必要になる記憶容量は最小限である。ＩチャネルＲＡ
Ｍ４００とＱチャネルＲＡＭ４０２にストアする必要の
あるビット数は、上述した異種変調方式のいずれの場合
も、合計でわずか２×２５６×３＝１，５３６ビットで
ある。その理由は、ＩコンポーネントおよびＱコンポー
ネントはＲＡＭ４００およびＲＡＭ４０２の各々のオペ
レーションの間、相互に独立したままになっているから
である。従来のトレリス・デマッピング手法を利用する
と、この手法では、ＩコンポーネントとＱコンポーネン
トがその期間中、相互に独立したままになっていないの
で、上述した異種変調方式のいずれの場合も、記憶容量
として約８，０００ビットのリードオンリメモリ（ＲＯ
Ｍ）が必要になる。上述した３２と１２８ＱＡＭ変調方
式では、図４のリマッパＲＡＭ４０４用として、付加的
な６４×５＝３２０ビットのＲＡＭが必要になる。従っ
て、図４に示した本発明のトレリス・デマッパの実施例
で必要になる総記憶容量は１，５３６＋３２０＝１，８
５６ビットである。
【００８４】
【発明の効果】以上の説明から理解されるように、本発
明のコンボルーション・デコーダ用のトレリス・デマッ
パは、２の偶数倍である最大のＱＡＭコンステレーショ
ン・トレリスコードが方形グリッド(square grid) に配
置された２2y個（ただし、ｙは値が少なくとも２である
正整数である）のシンボルを含んでいる第１のケース
と、２の奇数倍である最大のＱＡＭコンステレーション
・トレリスコードが交差グリッド(cross grid)に配置さ
れた２z 個（ただし、ｚは値が少なくとも５である奇数
の正整数である）のシンボルを含んでいる第２のケース
に一般化することが可能である。第１のケースは、上述
した１６，６４および２５６ＱＡＭコンステレーション
・トレリスコードと、２５６より大きい任意のＱＡＭコ
ンステレーション・トレリスコードの両方を含んでいる
（つまり、ｙは値が４より大になっている）。第２のケ
ースは、上述した３２と１２８ＱＡＭコンステレーショ
ン・トレリスコードと、１２８より大きい任意のＱＡＭ
コンステレーション・トレリスコードの両方を含んでい
る（つまり、ｚは７より大きい値をもつ奇数の正整数で
ある）。第１のケースでは、シンボルは方形グリッドに
配置されているので、ｙの値が４より大きくなっても、
パフォーマンス低下は起こらない。しかし、第２ケース
では、シンボルは交差グリッドに配置されているので、
ｚの値が７より大きくなると、若干のパフォーマンス低
下が起こることになる。その理由は、リマッピングは、
セルのコンステレーション・サブセット・リマップト・
グリッドのコーナ・セルをマッピングするビットの複製
を必要とするからである（例えば、例を挙げると、５１
２（２9 ）シンボル・コンステレーションの１２８（２
7 ）リマップト・シンボル・サブセットの場合には、１
２×１２グリッドの４コーナの各々で２×２＝４個の複
製が必要になり、２，０４８（２11）シンボル・コンス
テレーションの５１２（２9 ）リマップト・シンボル・
サブセットの場合には、２４×２４グリッドの４コーナ
の各々で４×４＝１６個の複製が必要になる）。
明のコンボルーション・デコーダ用のトレリス・デマッ
パは、２の偶数倍である最大のＱＡＭコンステレーショ
ン・トレリスコードが方形グリッド(square grid) に配
置された２2y個（ただし、ｙは値が少なくとも２である
正整数である）のシンボルを含んでいる第１のケース
と、２の奇数倍である最大のＱＡＭコンステレーション
・トレリスコードが交差グリッド(cross grid)に配置さ
れた２z 個（ただし、ｚは値が少なくとも５である奇数
の正整数である）のシンボルを含んでいる第２のケース
に一般化することが可能である。第１のケースは、上述
した１６，６４および２５６ＱＡＭコンステレーション
・トレリスコードと、２５６より大きい任意のＱＡＭコ
ンステレーション・トレリスコードの両方を含んでいる
（つまり、ｙは値が４より大になっている）。第２のケ
ースは、上述した３２と１２８ＱＡＭコンステレーショ
ン・トレリスコードと、１２８より大きい任意のＱＡＭ
コンステレーション・トレリスコードの両方を含んでい
る（つまり、ｚは７より大きい値をもつ奇数の正整数で
ある）。第１のケースでは、シンボルは方形グリッドに
配置されているので、ｙの値が４より大きくなっても、
パフォーマンス低下は起こらない。しかし、第２ケース
では、シンボルは交差グリッドに配置されているので、
ｚの値が７より大きくなると、若干のパフォーマンス低
下が起こることになる。その理由は、リマッピングは、
セルのコンステレーション・サブセット・リマップト・
グリッドのコーナ・セルをマッピングするビットの複製
を必要とするからである（例えば、例を挙げると、５１
２（２9 ）シンボル・コンステレーションの１２８（２
7 ）リマップト・シンボル・サブセットの場合には、１
２×１２グリッドの４コーナの各々で２×２＝４個の複
製が必要になり、２，０４８（２11）シンボル・コンス
テレーションの５１２（２9 ）リマップト・シンボル・
サブセットの場合には、２４×２４グリッドの４コーナ
の各々で４×４＝１６個の複製が必要になる）。
【００８５】さらに一般化すると、それぞれが入力とし
てＩチャネルＲＡＭ４００、ＱチャネルＲＡＭ４０２お
よび８−ＰＳＫデマッパ・ロジック手段４０６に印加で
きる、受信シンボルが異なるＩコンポーネント値の個数
および異なるＱコンポーネント値の個数は各々が正の整
数２x になっている。ここで、ｘ＞ｙ、かつｘ＞ｚ／２
である。
てＩチャネルＲＡＭ４００、ＱチャネルＲＡＭ４０２お
よび８−ＰＳＫデマッパ・ロジック手段４０６に印加で
きる、受信シンボルが異なるＩコンポーネント値の個数
および異なるＱコンポーネント値の個数は各々が正の整
数２x になっている。ここで、ｘ＞ｙ、かつｘ＞ｚ／２
である。
【００８６】ＩチャネルＲＡＭ４００、ＱチャネルＲＡ
Ｍ４０２およびリマッパＲＡＭ４０４は図４に個別部品
として示されているが、実際には、これらのＲＡＭは任
意の２つまたは３つすべてのＲＡＭを、単一の物理デバ
イス上に結合し得ることはもちろんである。
Ｍ４０２およびリマッパＲＡＭ４０４は図４に個別部品
として示されているが、実際には、これらのＲＡＭは任
意の２つまたは３つすべてのＲＡＭを、単一の物理デバ
イス上に結合し得ることはもちろんである。
【図１】誤り訂正済の圧縮ディジタル・テレビション送
信装置から送信されて、マルチチャネル圧縮ディジタル
・テレビジョン受信装置によって受信可能な異種タイプ
の伝送チャネルを示す図である。
信装置から送信されて、マルチチャネル圧縮ディジタル
・テレビジョン受信装置によって受信可能な異種タイプ
の伝送チャネルを示す図である。
【図２】図１のマルチチャネル圧縮ディジタル・テレビ
ジョン受信装置において、コンボルーション・デコーダ
と、このデコーダへ入力を印加するデモジュレータと、
マイクロコントローラ・インタフェースとの間の相互関
係を示すブロック図である。
ジョン受信装置において、コンボルーション・デコーダ
と、このデコーダへ入力を印加するデモジュレータと、
マイクロコントローラ・インタフェースとの間の相互関
係を示すブロック図である。
【図３】プラグマチック・トレリスコード・デコード化
モードで動作するようにマイクロコントローラ・インタ
フェースによってプログラムされているときの、図２に
示すコンボルーション・デコーダの構成エレメントを示
すブロック図であって、図２のマイクロコントローラ・
インタフェースとコンボルーション・デコーダとの結合
関係を示す図である。
モードで動作するようにマイクロコントローラ・インタ
フェースによってプログラムされているときの、図２に
示すコンボルーション・デコーダの構成エレメントを示
すブロック図であって、図２のマイクロコントローラ・
インタフェースとコンボルーション・デコーダとの結合
関係を示す図である。
【図４】図３に示すトレリス・デマッパの構成エレメン
トを示すブロック図である。
トを示すブロック図である。
【図５】トレリス符号化８−ＰＳＫ（レートＲ＝２／３
で符号化）を行う場合の、ビット対シンボルのマッピン
グを示す図である。
で符号化）を行う場合の、ビット対シンボルのマッピン
グを示す図である。
１００ ディジタルテレビジョン受信装置 １０２ 衛星伝送チャネル １０４ ディジタルテレビジョン送信装置 １０６ 地上伝送チャネル １０８ ディジタルテレビジョン送信装置 １１０ ケーブル伝送チャネル １１２ ディジタルテレビジョン送信装置 ２００ レシーバ・コンボルーション・デコーダ ２０２ レシーバ・デモジュレータ ２０４ マイクロコントローラ・インタフェース ３００ 同期回路 ３０４ ブランチ・メトリック・コンピュータ ３０６ ビタビ・デコーダ ３０８ コンボルーション・エンコーダ ３１０ トレリス・デマッパ ３１２ 遅延ロジック ３１６ 選択手段（セレクタ） ４００ ＩチャネルＲＡＭ ４０２ ＱチャネルＲＡＭ ４０２ リマッパＲＡＭ ４０６ ８−ＰＳＫデマッパ・ロジック手段 ４０８ ＭＵＸ（セレクタ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 11/00 Ｈ０４Ｎ 11/00 11/24 (72)発明者 クマール ラマスワミ アメリカ合衆国 46240 インディアナ州 インディアナポリス カレッジ ドライ ブ 9417 ナンバー ４ (72)発明者 ジョン シドニー スチュワート アメリカ合衆国 46268 インディアナ州 インディアナポリス ウエスト 71エス ティー ストリート 3655
Claims (21)
- 【請求項１】 同位相および直角位相ディジタル入力信
号として印加された一連のコンボルーション符号化シン
ボル・パケットによって定義されている複数のプラグマ
チック・トレリスコードのコンボルーション・デコーダ
であって、前記複数のプラグマチック・トレリスコード
は、方形グリッドのビット対シンボルのマッピングに配
置された２の偶数倍個のシンボルを含んでいる、Ｉおよ
びＱ平面内の各シンボル・コンステレーション集合ごと
に個別コードを有し、前記方形グリッド・シンボル・コ
ンステレーションのうち最大のものは２2y個のシンボル
を含んでおり（ここで、ｙは所与の値が少なくとも２で
ある第１正整数である）、該コンボルーション・デコー
ダは該複数のプラグマチック・トレリスコードの各々を
デマッピングするトレリス・デマッパを含んでいるもの
において、 （１）各コンステレーション集合の前記方形グリッドの
ビット対シンボルのマッピングは、該方形グリッドの奇
数行の１つおきのセルが第１シンボル・サブセットを定
義し、該方形グリッドの奇数行の残りのセルが第２シン
ボル・サブセットを定義し、該方形グリッドの偶数行の
１つおきのセルが第３シンボル・サブセットを定義し、
該方形グリッドの偶数行の残りのセルが第４シンボル・
サブセットを定義するようになっており、（２）前記ト
レリス・デマッパは、 ２(x+2) 個の記憶ロケーションの実効深さ（ここで、ｘ
は前記第１正整数よりも大きい所与の値をもつ第２正整
数である）をもち、各記憶ロケーションは、少なくと
も、ｙビットのＩ定義ルックアップ・テーブルのエント
リをストアするだけの充分な実効幅をもっているＩチャ
ネル・ランダムアクセスメモリ（ＲＡＭ）と、 ２(x+2) 個の記憶ロケーションの実効深さをもち、各記
憶ロケーションは、少なくとも、ｙビットのＱ定義ルッ
クアップ・テーブルのエントリをストアするだけの充分
な実効幅をもっているＱチャネルＲＡＭと、 第１のｘビット入力を前記ＩチャネルＲＡＭに印加し
て、前記同位相ディジタル入力信号の値を定義し、第２
のｘビット入力を前記ＱチャネルＲＡＭに印加して、前
記直角位相ディジタル入力信号の値を定義するための第
１手段と、 ２ビット入力を前記ＩチャネルＲＡＭおよび前記Ｑチャ
ネルＲＡＭの両方に印加して、前記４サブセットのうち
選択されたものを前記印加された２ビット入力の２進値
に従って定義するための第２手段と、 前記シンボル・コンステレーション集合のうち選択され
たものに従って、前記ＩチャネルＲＡＭの前記ルックア
ップ・テーブルをプリロードし、前記コンステレーショ
ン集合のうち前記選択されたものの前記４サブセットの
うち選択されたものの中で、前記ＩチャネルＲＡＭへの
同位相ディジタル入力信号によって定義された値に最も
近い値をもつシンボルのＩコンポーネントをマッピング
するビットが、前記ＩチャネルＲＡＭの出力として読み
出されるようにする第３手段と、 前記シンボル・コンステレーション集合のうち選択され
たものに従って、前記ＱチャネルＲＡＭの前記ルックア
ップ・テーブルをプリロードし、前記コンステレーショ
ン集合のうち前記選択されたものの前記４サブセットの
うち選択されたものの中で、前記ＱチャネルＲＡＭへの
直角位相ディジタル入力信号によって定義された値に最
も近い値をもつシンボルのＱコンポーネントをマッピン
グするビットが、前記ＱチャネルＲＡＭの出力として読
み出されるようにする第４手段とを備えていることを特
徴とするコンボルーション・デコーダ。 - 【請求項２】 請求項１に記載のコンボルーション・デ
コーダにおいて、 各コンステレーション集合の前記方形グリッドの前記ビ
ット対シンボルのマッピングは、前記第３手段がグレー
符号化２進ビットを使用して前記ＩチャネルＲＡＭの前
記プリロードされたルックアップ・テーブルをビットマ
ッピングし、前記第４手段が前記ＱチャネルＲＡＭの前
記プリロードされたルックアップ・テーブルをビットマ
ッピングするようにしたことを特徴とするコンボルーシ
ョン・デコーダ。 - 【請求項３】 請求項２に記載のコンボルーション・デ
コーダにおいて、 方形グリッドに配置された異なる２の偶数倍個のシンボ
ルを含んでいる、ＩおよびＱ平面内の前記シンボル・コ
ンステレーション集合は、１６シンボルＱＡＭコンステ
レーションと、６４シンボルＱＡＭコンステレーション
と、２５６シンボルＱＡＭコンステレーションとを含
み、 ｙの値は３、 ｘの値は６であることを特徴とするコンボルーション・
デコーダ。 - 【請求項４】 請求項１に記載のコンボルーション・デ
コーダにおいて、 前記複数のプラグマチック・トレリスコードは、交差グ
リッドのビット対シンボルのマッピングに配置された２
の奇数倍個のシンボルを含んでいる、ＩおよびＱ平面内
の各シンボル・コンステレーション集合ごとに個別コー
ドも含んでおり、前記交差グリッド・シンボル・コンス
テレーションのうち最大のものは２z 個（ここで、ｚは
所与の値が少なくとも５である第３正整数である）のシ
ンボルを含んでおり、前記第２正整数の値ｘはｚ／２の
値よりも大になるようになっており、各コンステレーシ
ョン集合の前記交差グリッドのビット対シンボルのマッ
ピングは、該交差グリッドの奇数行の１つおきのセルが
第１シンボル・サブセットを定義し、該交差グリッドの
奇数行の残りのセルが第２シンボル・サブセットを定義
し、該交差グリッドの偶数行の１つおきのセルが第３シ
ンボル・サブセットを定義し、該交差グリッドの偶数行
の残りのセルが第４シンボル・サブセットを定義するよ
うになっており、 前記ＩチャネルＲＡＭの前記ルックアップ・テーブル
は、２の奇数倍個のシンボルである前記コンステレーシ
ョン集合のうちの前記選択されたものに従って前記第３
手段によってプリロードされたとき、（１）前記４サブ
セットの各々のＩコンポーネントに対して同一のビット
対シンボルのマッピングを用意しており、（２）このビ
ット対シンボルのマッピングは方形グリッドの任意の個
数の列を含み、そこでは、その任意の個数の列は２の奇
数倍個のシンボルの前記コンステレーション集合の交差
グリッドの４サブセットの単一サブセットにおける最大
数の列であり、 前記ＱチャネルＲＡＭの前記ルックアップ・テーブル
は、２の奇数倍個のシンボルである前記コンステレーシ
ョン集合のうちの前記選択されたものに従って前記第４
手段によってプリロードされたとき、（１）前記４サブ
セットの各々のＱコンポーネントに対して同一のビット
対シンボルのマッピングを用意しており、（２）このビ
ット対シンボルのマッピングは方形グリッドの任意の個
数の行を含み、ここで、その任意の個数の行は２の奇数
倍個のシンボルの該コンステレーション集合の交差グリ
ッドの４サブセットの単一サブセットにおける最大数の
行であり、 前記トレリス・デマッパは、さらに、（１）前記２ビッ
ト入力、前記ＩチャネルＲＡＭの前記出力および該Ｑチ
ャネルＲＡＭの前記出力がそれぞれの入力としてそこに
印加されるとそれに応答して、前記ＩチャネルＲＡＭの
出力に現れた前記Ｉコンポーネントと前記ＱチャネルＲ
ＡＭの出力に現れた前記Ｑコンポーネントの両方によっ
て定義されたシンボルの方形グリッドのビット対シンボ
ルのマッピングを、方形グリッド・ビット対シンボルの
マッピングにリマッピングしてその出力端から出力する
リマッパＲＡＭであって、該リマッパ出力方形グリッド
は、該４サブセットの任意の１つを構成する所与のシン
ボル・セルと、該リマッパ出力方形グリッドの少なくと
も１つのコーナに置かれた少なくとも１つの追加シンボ
ル・セルを含んでおり、前記少なくとも１つの追加シン
ボル・セルをマッピングするビットは該方形グリッドの
前記１つのコーナに対して連続して置かれている所与の
シンボル・セルをマッピングするビットの複製であるも
のと、（２）（ａ）２の奇数倍個のシンボルである前記
コンステレーション集合のうちの前記選択されたものに
応答して前記リマッパＲＡＭの該出力を前記トレリス・
デマッパの出力として転送し、（ｂ）２の偶数倍個のシ
ンボルである前記コンステレーション集合のうちの該選
択されたものに応答して前記ＩチャネルＲＡＭと前記Ｑ
チャネルＲＡＭの前記それぞれの出力を前記トレリス・
デマッパの出力として送出するセレクト手段とを備えて
いることを特徴とするコンボルーション・デコーダ。 - 【請求項５】 請求項４に記載のコンボルーション・デ
コーダにおいて、 前記複数のシンボル・コンステレーション集合は５に等
しい２の奇数倍個のシンボルの一定のコンステレーショ
ン集合を含んでおり、 前記ＩチャネルＲＡＭからの出力は４つの取り得る２進
値のうちの３つだけを表すことに制限されている２ビッ
トからなっており、これらの３つの２進値は前記３×３
方形グリッドの３列を定義しており、 前記ＱチャネルＲＡＭからの出力は４つの取り得る２進
値のうちの３つだけを表すことに制限されている２ビッ
トからなり、これらの３つの２進値は前記３×３方形グ
リッドの３行を定義しており、これにより、 前記４サブセットの各々ごとに異なるビット対シンボル
のマッピングをもつ３×３方形グリッド内に位置してい
る非対称８シンボル・サブセットが前記リマッパの出力
から得られるようになっており、そこでは、複製ビット
は前記４サブセットの各々別に単一の追加シンボル・セ
ルを定義しており、該単一の追加シンボル・セルは、そ
れぞれが前記４サブセットの各々別に対応する個別３×
３方形グリッドの４コーナの異なるコーナに置かれてい
ることを特徴とするコンボルーション・デコーダ。 - 【請求項６】 請求項４に記載のコンボルーション・デ
コーダにおいて、 前記複数のシンボル・コンステレーション集合は５より
大きい所与の２の奇数倍個のシンボルの一定のコンステ
レーション集合を含んでおり、５より大きい所与の２の
奇数倍個のシンボルの前記一定のコンステレーション集
合の４サブセットの各々のシンボルは交差グリッドに配
置されており、 前記ＩチャネルＲＡＭの出力は少なくとも３ビットのグ
ループからなり、該ビット・グループによって表された
２進値の数は４サブセットの任意の１つの交差グリッド
内の列数ｋ（ここで、ｋは第４正整数である）を表すこ
とに制限されており、 前記ＱチャネルＲＡＭの出力は少なくとも３ビットのグ
ループからなり、該ビット・グループによって表された
２進値の数は４サブセットの任意の１つの交差グリッド
内の行数ｋを表すことに制限されており、これにより、 前記４サブセットの各々ごとに同一のビット対シンボル
のマッピングをもつｋ×ｋ方形グリッド内に位置する対
称交差グリッド・シンボル・サブセットが前記リマッパ
の出力から得られるようになっており、そこでは、複製
ビットは該４サブセットの各々ごとにｋ×ｋ方形グリッ
ドの４コーナの各々に置かれている、少なくとも１つの
追加シンボル・セルをマッピングしていることを特徴と
するコンボルーション・デコーダ。 - 【請求項７】 請求項４に記載のコンボルーション・デ
コーダにおいて、 前記ＩチャネルＲＡＭ、前記ＱチャネルＲＡＭ、および
前記リマッパＲＡＭの前記出力の各々に現れる前記ビッ
ト対シンボルのマッピングは２進グレー符号化ビットか
らなることを特徴とするコンボルーション・デコーダ。 - 【請求項８】 請求項７に記載のコンボルーション・デ
コーダにおいて、 方形グリッドに配置された異なる偶数倍個のシンボルを
含んでいる、Ｉ，Ｑ平面内の前記シンボル・コンステレ
ーション集合は１６シンボルＱＡＭコンステレーション
と、６４シンボルＱＡＭコンステレーションと、２５６
シンボルＱＡＭコンステレーションとを含んでおり、 交差グリッドに配置された異なる奇数倍個のシンボルを
含んでいる、Ｉ，Ｑ平面内の前記シンボル・コンステレ
ーション集合は３２シンボルＱＡＭコンステレーション
と１２８シンボルＱＡＭコンステレーションを含んでお
り、 ｙの値は３、 ｚの値は７、 ｘの値は６であることを特徴とするコンボルーション・
デコーダ。 - 【請求項９】 請求項８に記載のコンボルーション・デ
コーダにおいて、 前記複数のプラグマチック・トレリスコードは、Ｉ，Ｑ
平面内の８シンボルの８−ＰＳＫコンステレーション集
合について個別コードも含んでおり、前記８シンボル
は、前記Ｉ，Ｑ平面の起点を中心に左右対称に半径方向
に分布され、該８シンボルの各々は該Ｉ，Ｑ平面の軸に
対して角度がほぼ 22.5oだけオフセットされており、前
記８シンボルの８−ＰＳＫコンステレーション集合は３
ビットのビット対シンボルのマッピングをもち、該８−
ＰＳＫコンステレーション集合は前記３ビットの最下位
２ビットによって表された２進値に従って各々が２シン
ボルの４サブセットに分割されており、これらの４サブ
セットの各々の２シンボルは該３ビットの最上位１ビッ
トによって表された２進値に従って相互に区別されてお
り、 前記トレリス・デマッパは、さらに、（１）前記第１ｘ
ビット入力が第１入力としてそこに印加されるとそれに
応答して、前記同位相ディジタル入力信号の値を定義
し、（２）前記第２ｘビット入力が第２入力としてそこ
に印加されるとそれに応答して、前記直角位相ディジタ
ル入力信号の値を定義し、（３）前記２ビット入力が第
３入力としてそこに印加されるとそれに応答して、印加
された該２ビット入力によって表された２進値に従って
前記８−ＰＳＫコンステレーション集合の前記４サブセ
ットの１つを選択する８−ＰＳＫデマッパ・ロジック手
段を備えており、前記第１、第２および第３入力がそこ
に印加されるとそれに応答して、前記８−ＰＳＫデマッ
パ・ロジック手段は、第１入力としてそこに印加された
同位相ディジタル入力信号と第２入力としてそこに印加
された直角位相ディジタル入力信号のそれぞれの値によ
って定義された該Ｉ，Ｑ平面内のシンボルの位置に（Ｉ
＋Ｑ）距離だけ最も近接している、前記８−ＰＳＫコン
ステレーションの前記４サブセットのうちの前記選択さ
れたものの２シンボルの１つを示している、前記ビット
対シンボルのマッピングの前記３ビットの前記最上位１
ビットの２進値を表している１ビット出力をそこから導
き出し、 前記セレクト手段は前記８−ＰＳＫコンステレーション
集合の選択に応答して、前記１ビット出力を前記トレリ
ス・デマッパの出力として前記８−ＰＳＫデマッパ・ロ
ジック手段から送出することを特徴とするコンボルーシ
ョン・デコーダ。 - 【請求項１０】 請求項９に記載のコンボルーション・
デコーダにおいて、８−ＰＳＫコンステレーション集合
の８シンボルのビット対シンボルのマッピングは、Ｉ軸
に対してほぼ２２．５°の向きになったＩ，Ｑ平面の第
１象限内のシンボルが２進値０００でマッピングされ、
Ｑ軸に対してほぼ２２．５°の向きになったＩ，Ｑ平面
の第１象限内のシンボルが２進値００１でマッピングさ
れ、Ｉ軸に対してほぼ２２．５°の向きになったＩ，Ｑ
平面の第２象限内のシンボルが２進値０１０でマッピン
グされ、Ｑ軸に対してほぼ２２．５°の向きになった
Ｉ，Ｑ平面の第２象限内のシンボルが２進値０１１でマ
ッピングされ、Ｉ軸に対してほぼ２２．５°の向きにな
ったＩ，Ｑ平面の第３象限内のシンボルが２進値１００
でマッピングされ、Ｑ軸に対してほぼ２２．５°の向き
になったＩ，Ｑ平面の第３象限内のシンボルが２進値１
０１でマッピングされ、Ｉ軸に対してほぼ２２．５°の
向きになったＩ，Ｑ平面の第４象限内のシンボルが２進
値１１０でマッピングされ、Ｑ軸に対してほぼ２２．５
°の向きになったＩ，Ｑ平面の第４象限内のシンボルが
２進値１１１でマッピングされるようになっており、 前記８−ＰＳＫデマッパ・ロジック手段は、前記同位相
ディジタル入力信号の数値にＩ1 の数値をかけた積が前
記直角位相ディジタル入力信号の数値にＱ2 の数値をか
けた積より小さいときだけ、前記１ビット出力の２進値
として“１”を出力する手段を含んでおり、ここで、Ｉ
1 の数値はサブセット００では９、サブセット０１では
４、サブセット１０では−９、サブセット１１では−４
であり、Ｑ2 の数値はサブセット００では−４、サブセ
ット０１では−９、サブセット１０では−４、サブセッ
ト１１では−９であることを特徴とするコンボルーショ
ン・デコーダ。 - 【請求項１１】 請求項１０に記載のコンボルーション
・デコーダにおいて、該コンボルーション・デコーダは
マルチチャネル受信装置のコンポーネントであることを
特徴とするコンボルーション・デコーダ。 - 【請求項１２】 請求項１１に記載のコンボルーション
・デコーダにおいて、前記マルチチャネル受信装置は、
そこに送られてきた誤り訂正済み圧縮ディジタル・テレ
ビジョン・データを受信するディジタル・テレビジョン
受信装置であることを特徴とするコンボルーション・デ
コーダ。 - 【請求項１３】 同位相および直角位相ディジタル入力
信号として印加された一連のコンボルーション符号化シ
ンボル・パケットによって定義されている複数のプラグ
マチック・トレリスコードのコンボルーション・デコー
ダであって、前記複数のプラグマチック・トレリスコー
ドは、交差グリッドのビット対シンボルのマッピングに
配置された２の奇数倍個のシンボルを含んでいる、Ｉ，
Ｑ平面内の各シンボル・コンステレーション集合ごとに
個別コードを有し、前記交差グリッド・シンボル・コン
ステレーションのうち最大のものは２z 個のシンボルを
含んでおり（ここで、ｚは所与の値が少なくとも５であ
る第１正整数である）、該コンボルーション・デコーダ
は該複数のプラグマチック・トレリスコードの各々をデ
マッピングするトレリス・デマッパを含んでいるものに
おいて、 （１）各コンステレーション集合の前記交差グリッドの
ビット対シンボルのマッピングは、該交差グリッドの奇
数行の１つおきのセルが第１シンボル・サブセットを定
義し、該交差グリッドの奇数行の残りのセルが第２シン
ボル・サブセットを定義し、該交差グリッドの偶数行の
１つおきのセルが第３シンボル・サブセットを定義し、
該交差グリッドの偶数行の残りのセルが第４シンボル・
サブセットを定義するようになっており、（２）前記ト
レリス・デマッパは、 ２(x+2) 個の記憶ロケーションの実効深さ（ここで、ｘ
は前記第１正整数の１／２よりも大きい所与の値をもつ
第２正整数である）をもち、各記憶ロケーションは、少
なくとも、ｂビット（ここで、ｂ＝ｚ／２＋１／１）の
Ｉ定義ルックアップ・テーブルのエントリをストアする
だけの充分な実効幅をもっているＩチャネル・ランダム
アクセスメモリ（ＲＡＭ）と、 ２(x+2) 個の記憶ロケーションの実効深さをもち、各記
憶ロケーションは、少なくとも、ｂビットのＱ定義ルッ
クアップ・テーブルのエントリをストアするだけの充分
な実効幅をもっているＱチャネルＲＡＭと、 第１のｘビット入力を前記ＩチャネルＲＡＭに印加して
前記同位相ディジタル入力信号の値を定義し、第２のｘ
ビット入力を前記ＱチャネルＲＡＭに印加して前記直角
位相ディジタル入力信号の値を定義するための第１手段
と、 ２ビット入力を前記ＩチャネルＲＡＭと前記Ｑチャネル
ＲＡＭの両方に印加して、前記４サブセットのうち選択
されたものを前記印加された２ビット入力の２進値に従
って定義するための第２手段と、 前記２の奇数倍個のシンボル・コンステレーション集合
のうち選択されたものに従って、前記ＩチャネルＲＡＭ
の前記ルックアップ・テーブルをプリロードし、前記コ
ンステレーション集合のうち前記選択されたものの前記
４サブセットのうち選択されたものの中で、前記Ｉチャ
ネルＲＡＭへの同位相ディジタル入力信号によって定義
された値に最も近い値をもつシンボルのＩコンポーネン
トをマッピングするビットが、前記ＩチャネルＲＡＭの
出力として読み出されて、（１）前記４サブセットの各
々のＩコンポーネントについて同一ビット対シンボルの
マッピングを出力し、（２）このビット対シンボルのマ
ッピングは方形グリッドの任意の個数の列を含んでお
り、ここで、任意の個数の列は前記２の奇数倍個のシン
ボルのコンステレーション集合のうち選択されたものの
交差グリッドの４サブセットの１つにおける最大数の列
になっている第３手段と、 前記２の奇数倍個のシンボルのコンステレーション集合
のうち選択されたものに従って、前記ＱチャネルＲＡＭ
の前記ルックアップ・テーブルをプリロードし、前記コ
ンステレーション集合のうち前記選択されたものの前記
４サブセットのうち選択されたものの中で、前記Ｑチャ
ネルＲＡＭへの直角位相ディジタル入力信号によって定
義された値に最も近い値をもつシンボルのＱコンポーネ
ントをマッピングするビットが、該ＱチャネルＲＡＭの
出力として読み出されて、（１）前記４サブセットの各
々のＱコンポーネントについて同一ビット対シンボルの
マッピングを提供し、（２）このビット対シンボルのマ
ッピングは方形グリッドの任意の個数の行を含んでお
り、ここで、任意の個数の行は前記２の奇数倍個のシン
ボルのコンステレーション集合のうち選択されたものの
交差グリッドの４サブセットの１つにおける最大数の行
になっている第４手段と、 前記２ビット入力、前記ＩチャネルＲＡＭの前記出力お
よび前記ＱチャネルＲＡＭの前記出力がそれぞれの入力
として印加されるのに応答して、前記ＩチャネルＲＡＭ
の出力に現れた前記Ｉコンポーネントと前記Ｑチャネル
ＲＡＭの出力に現れた前記Ｑコンポーネントの両方によ
って定義されたシンボルの方形グリッドのビット対シン
ボルのマッピングを、方形グリッド・ビット対シンボル
のマッピングにリマッピングしてその出力端から出力す
るリマッパＲＡＭであって、該リマッパ出力方形グリッ
ドは、前記４サブセットの任意の１つを構成する所与の
シンボル・セルと、該リマッパ出力方形グリッドの少な
くとも１つのコーナに置かれた少なくとも１つの追加シ
ンボル・セルを含んでおり、前記少なくとも１つの追加
シンボル・セルをマッピングするビットは前記方形グリ
ッドの前記１つのコーナに対して連続して置かれている
所与のシンボル・セルをマッピングするビットの複製に
なっているリマッパＲＡＭとを備えていることを特徴と
するコンボルーション・デコーダ。 - 【請求項１４】 請求項１３に記載のコンボルーション
・デコーダにおいて、 前記複数のシンボル・コンステレーション集合は５に等
しい２の奇数倍個のシンボルの一定のコンステレーショ
ン集合を含んでおり、 前記ＩチャネルＲＡＭからの出力は４つの取り得る２進
値のうちの３つだけを表すことに制限されている２ビッ
トからなっており、これらの３つの２進値は前記３×３
方形グリッドの３列を定義しており、 前記ＱチャネルＲＡＭからの出力は４つの取り得る２進
値のうちの３つだけを表すことに制限されている２ビッ
トからなり、これらの３つの２進値は前記３×３方形グ
リッドの３行を定義しており、これにより、 前記４サブセットの各々ごとに異なるビット対シンボル
のマッピングをもつ３×３方形グリッド内に位置してい
る非対称８シンボル・サブセットが前記リマッパの出力
から得られるようになっており、そこでは、複製ビット
は前記４サブセットの各々別に単一の追加シンボル・セ
ルを定義しており、該単一の追加シンボル・セルは、そ
れぞれが前記４サブセットの各々別に対応する個別３×
３方形グリッドの４コーナの異なるコーナに置かれてい
ることを特徴とするコンボルーション・デコーダ。 - 【請求項１５】 請求項１３に記載のコンボルーション
・デコーダにおいて、 前記複数のシンボル・コンステレーション集合は５より
大きい所与の２の奇数倍個のシンボルの一定のコンステ
レーション集合を含んでおり、５より大きい所与の２の
奇数倍個のシンボルの前記一定のコンステレーション集
合の４サブセットの各々のシンボルは交差グリッドに配
置されており、 前記ＩチャネルＲＡＭの出力は少なくとも３ビットのグ
ループからなり、前記ビット・グループによって表され
た２進値の数は４サブセットの任意の１つの交差グリッ
ド内の列数ｋ（ここで、ｋは第４正整数である）を表す
ことに制限されており、 前記ＱチャネルＲＡＭの出力は少なくとも３ビットのグ
ループからなり、前記ビット・グループによって表され
た２進値の数は４サブセットの任意の１つの交差グリッ
ド内の行数ｋを表すことに制限されており、これによ
り、 前記４サブセットの各々ごとに同一のビット対シンボル
のマッピングをもつｋ×ｋ方形グリッド内に位置する対
称交差グリッド・シンボル・サブセットが前記リマッパ
の出力から得られるようになっており、そこでは、複製
ビットは該４サブセットの各々ごとにｋ×ｋ方形グリッ
ドの４コーナの各々に置かれている、少なくとも１つの
追加シンボル・セルをマッピングしていることを特徴と
するコンボルーション・デコーダ。 - 【請求項１６】 請求項１３に記載のコンボルーション
・デコーダにおいて、 前記ＩチャネルＲＡＭ、前記ＱチャネルＲＡＭ、および
前記リマッパＲＡＭの前記出力の各々に現れる前記ビッ
ト対シンボルのマッピングは２進グレー符号化ビットか
らなることを特徴とするコンボルーション・デコーダ。 - 【請求項１７】 請求項１６に記載のコンボルーション
・デコーダにおいて、 交差グリッドに配置された異なる奇数倍個のシンボルを
含んでいる、Ｉ，Ｑ平面内の前記シンボル・コンステレ
ーション集合は３２シンボルＱＡＭコンステレーション
と２５６シンボルＱＡＭコンステレーションとを含んで
おり、 ｚの値は７、 ｘの値は６であることを特徴とするコンボルーション・
デコーダ。 - 【請求項１８】 請求項１７に記載のコンボルーション
・デコーダにおいて、 前記複数のプラグマチック・トレリスコードは、Ｉ，Ｑ
平面内の８シンボルの８−ＰＳＫコンステレーション集
合について個別コードも含んでおり、前記８シンボルは
前記Ｉ，Ｑ平面の起点を中心に左右対称に半径方向に分
布され、該８シンボルの各々は前記Ｉ，Ｑ平面の軸に対
して角度がほぼ２２．５°だけオフセットされており、
前記８シンボルの８−ＰＳＫコンステレーション集合は
３ビットのビット対シンボルのマッピングをもち、前記
８−ＰＳＫコンステレーション集合は前記３ビットの最
下位２ビットによって表された２進値に従って各々が２
シンボルの４サブセットに分割されており、これらの４
サブセットの各々の２シンボルは前記３ビットの最上位
１ビットによって表された２進値に従って相互に区別さ
れており、 前記トレリス・デマッパは、さらに、（１）前記第１ｘ
ビット入力が第１入力として印加されるのに応答して、
前記同位相ディジタル入力信号の値を定義し、（２）前
記第２ｘビット入力が第２入力として印加されるのに応
答して、前記直角位相ディジタル入力信号の値を定義
し、（３）前記２ビット入力が第３入力として印加され
るのに応答して、印加された該２ビット入力によって表
された２進値に従って前記８−ＰＳＫコンステレーショ
ン集合の前記４サブセットの１つを選択する８−ＰＳＫ
デマッパ・ロジック手段を備えており、前記第１、第２
および第３入力が印加されるのに応答して、前記８−Ｐ
ＳＫデマッパ・ロジック手段は、第１入力として印加さ
れた同位相ディジタル入力信号と第２入力としてそこに
印加された直角位相ディジタル入力信号のそれぞれの値
によって定義された前記Ｉ，Ｑ平面内のシンボルの位置
に（Ｉ＋Ｑ）距離だけ最も近接している、前記８−ＰＳ
Ｋコンステレーションの前記４サブセットのうちの前記
選択されたものの２シンボルの１つを示している、前記
ビット対シンボルのマッピングの前記３ビットの前記最
上位１ビットの２進値を表している１ビット出力をそこ
から導き出すものと、 （ａ）２の奇数倍個のシンボルである前記コンステレー
ション集合のうち前記選択されたものに応答して前記リ
マッパＲＡＭの前記出力を前記トレリス・デマッパの出
力として送出し、（ｂ）前記８−ＰＳＫコンステレーシ
ョン集合の選択に応答して前記８−ＰＳＫデマッパ・ロ
ジック手段からの前記１ビット出力を前記トレリス・デ
マッパの出力として転送するセレクト手段とを備えてい
ることを特徴とするコンボルーション・デコーダ。 - 【請求項１９】 請求項１８に記載のコンボルーション
・デコーダにおいて、 ８−ＰＳＫコンステレーション集合の８シンボルのビッ
ト対シンボルのマッピングは、Ｉ軸に対してほぼ２２．
５°の向きになったＩ，Ｑ平面の第１象限内のシンボル
が２進値０００でマッピングされ、Ｑ軸に対してほぼ２
２．５°の向きになったＩ，Ｑ平面の第１象限内のシン
ボルが２進値００１でマッピングされ、Ｉ軸に対してほ
ぼ２２．５°の向きになったＩ，Ｑ平面の第２象限内の
シンボルが２進値０１０でマッピングされ、Ｑ軸に対し
てほぼ２２．５°の向きになったＩ，Ｑ平面の第２象限
内のシンボルが２進値０１１でマッピングされ、Ｉ軸に
対してほぼ２２．５°の向きになったＩ，Ｑ平面の第３
象限内のシンボルが２進値１００でマッピングされ、Ｑ
軸に対してほぼ２２．５°の向きになったＩ，Ｑ平面の
第３象限内のシンボルが２進値１０１でマッピングさ
れ、Ｉ軸に対してほぼ２２．５°の向きになったＩ，Ｑ
平面の第４象限内のシンボルが２進値１１０でマッピン
グされ、Ｑ軸に対してほぼ２２．５°の向きになった
Ｉ，Ｑ平面の第４象限内のシンボルが２進値１１１でマ
ッピングされるようになっており、 前記８−ＰＳＫデマッパ・ロジック手段は、前記同位相
ディジタル入力信号の数値にＩ1 の数値をかけた積が前
記直角位相ディジタル入力信号の数値にＱ2 の数値をか
けた積より小さいときだけ、前記１ビット出力の２進値
として“１”を出力する手段を含んでおり、上記におい
て、Ｉ1 の数値はサブセット００では９、サブセット０
１では４、サブセット１０では−９、サブセット１１で
は−４であり、Ｑ2 の数値はサブセット００では−４、
サブセット０１では−９、サブセット１０では−４、サ
ブセット１１では−９であることを特徴とするコンボル
ーション・デコーダ。 - 【請求項２０】 同位相および直角位相ディジタル入力
信号としてそこに印加された一連のコンボルーション符
号化シンボル・パケットによって定義されたプラグマチ
ック・トレリスのコンボルーション・デコ−ダであっ
て、前記プラグマチック・トレリスコードはＩ，Ｑ平面
における８シンボルの８−ＰＳＫコンステレーション集
合を含んでおり、そこでは、前記８シンボルは前記Ｉ，
Ｑ平面の起点を中心に左右対称に半径方向に分布され、
該８シンボルの各々は該Ｉ，Ｑ平面の軸に対して角度が
ほぼ２２．５°だけオフセットされており、前記８シン
ボルの８−ＰＳＫコンステレーション集合は３ビットの
ビット対シンボルのマッピングをもち、前記８−ＰＳＫ
コンステレーション集合は前記３ビットの最下位２ビッ
トによって表された２進値に従って各々が２シンボルの
４サブセットに分割されており、これらの４サブセット
の各々の２シンボルは前記３ビットの最上位１ビットに
よって表された２進値に従って相互に区別されており、
前記コンボルーション・デコーダはプラグマチック・ト
レリスコードをデマッピングするトレリス・デマッパを
含んでいるものにおいて、前記トレリス・デマッパは、 （１）第１ｘビット入力が第１入力としてそこに印加さ
れるとそれに応答して、前記同位相ディジタル入力信号
の値を定義し（ここで、ｘは８より大きい所与の値をも
つ正整数である）、（２）第２ｘビット入力が第２入力
としてそこに印加されるとそれに応答して、前記直角位
相ディジタル入力信号の値を定義し、（３）２ビット入
力が第３入力としてそこに印加されるとそれに応答し
て、印加された該２ビット入力によって表された２進値
に従って前記８−ＰＳＫコンステレーション集合の前記
４サブセットの１つを選択する８−ＰＳＫデマッパ・ロ
ジック手段を備えており、前記第１、第２および第３入
力がそこに印加されるとそれに応答して、前記８−ＰＳ
Ｋデマッパ・ロジック手段は、第１入力としてそこに印
加された同位相ディジタル入力信号と第２入力としてそ
こに印加された直角位相ディジタル入力信号のそれぞれ
の値によって定義された該Ｉ，Ｑ平面内のシンボルの位
置に（Ｉ＋Ｑ）距離だけ最も近接している、前記８−Ｐ
ＳＫコンステレーションの前記４サブセットのうちの前
記選択されたものの２シンボルの１つを示している、該
ビット対シンボルのマッピングの該３ビットの前記最上
位１有効ビットの２進値を表している１ビット出力をそ
こから導き出すことを特徴とするコンボルーション・デ
コーダ。 - 【請求項２１】 請求項２０に記載のコンボルーション
・デコーダにおいて、 ８−ＰＳＫコンステレーション集合の８シンボルのビッ
ト対シンボルのマッピングは、Ｉ軸に対してほぼ２２．
５°の向きになったＩ，Ｑ平面の第１象限内のシンボル
が２進値０００でマッピングされ、Ｑ軸に対してほぼ２
２．５°の向きになったＩ，Ｑ平面の第１象限内のシン
ボルが２進値００１でマッピングされ、Ｉ軸に対してほ
ぼ２２．５°の向きになったＩ，Ｑ平面の第２象限内の
シンボルが２進値０１０でマッピングされ、Ｑ軸に対し
てほぼ２２．５°の向きになったＩ，Ｑ平面の第２象限
内のシンボルが２進値０１１でマッピングされ、Ｉ軸に
対してほぼ２２．５°の向きになったＩ，Ｑ平面の第３
象限内のシンボルが２進値１００でマッピングされ、Ｑ
軸に対してほぼ２２．５°の向きになったＩ，Ｑ平面の
第３象限内のシンボルが２進値１０１でマッピングさ
れ、Ｉ軸に対してほぼ２２．５°の向きになったＩ，Ｑ
平面の第４象限内のシンボルが２進値１１０でマッピン
グされ、Ｑ軸に対してほぼ２２．５°の向きになった
Ｉ，Ｑ平面の第４象限内のシンボルが２進値１１１でマ
ッピングされるようになっており、 前記８−ＰＳＫデマッパ・ロジック手段は、前記同位相
ディジタル入力信号の数値にＩ1 の数値をかけた積が前
記直角位相ディジタル入力信号の数値にＱ2 の数値をか
けた積より小さいときだけ、前記１ビット出力の２進値
として“１”を出力する手段を含んでおり、上記におい
て、Ｉ1 の数値はサブセット００では９、サブセット０
１では４、サブセット１０では−９、サブセット１１で
は−４であり、Ｑ2 の数値はサブセット００では−４、
サブセット０１では−９、サブセット１０では−４、サ
ブセット１１では−９であることを特徴とするコンボル
ーション・デコーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US528,370 | 1995-09-14 | ||
| US08/528,370 US5740203A (en) | 1995-09-14 | 1995-09-14 | Trellis demapper of a convolutional decoder for decoding pragmatic trellis codes suitable for use in a multi-channel receiver of satellite, terrestrial and cable transmitted FEC compressed-digital television data |
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| JPH09181785A true JPH09181785A (ja) | 1997-07-11 |
| JP3760001B2 JP3760001B2 (ja) | 2006-03-29 |
Family
ID=24105413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24502396A Expired - Fee Related JP3760001B2 (ja) | 1995-09-14 | 1996-09-17 | コンボルーション・デコーダ |
Country Status (16)
| Country | Link |
|---|---|
| US (1) | US5740203A (ja) |
| EP (1) | EP0763901B1 (ja) |
| JP (1) | JP3760001B2 (ja) |
| KR (1) | KR100455489B1 (ja) |
| CN (1) | CN1150770C (ja) |
| AU (1) | AU702966B2 (ja) |
| BR (1) | BR9603743A (ja) |
| CA (1) | CA2184437C (ja) |
| DE (1) | DE69633893T2 (ja) |
| ES (1) | ES2231797T3 (ja) |
| HK (1) | HK1003696A1 (ja) |
| IN (1) | IN190522B (ja) |
| MX (1) | MX9604103A (ja) |
| MY (1) | MY113139A (ja) |
| SG (1) | SG93804A1 (ja) |
| TW (1) | TW318314B (ja) |
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- 1996-08-29 IN IN1547CA1996 patent/IN190522B/en unknown
- 1996-08-29 CA CA002184437A patent/CA2184437C/en not_active Expired - Fee Related
- 1996-08-30 TW TW085110570A patent/TW318314B/zh not_active IP Right Cessation
- 1996-09-09 ES ES96114383T patent/ES2231797T3/es not_active Expired - Lifetime
- 1996-09-09 DE DE69633893T patent/DE69633893T2/de not_active Expired - Lifetime
- 1996-09-09 EP EP96114383A patent/EP0763901B1/en not_active Expired - Lifetime
- 1996-09-12 SG SG9610629A patent/SG93804A1/en unknown
- 1996-09-12 BR BR9603743A patent/BR9603743A/pt not_active IP Right Cessation
- 1996-09-12 MY MYPI96003778A patent/MY113139A/en unknown
- 1996-09-13 MX MX9604103A patent/MX9604103A/es unknown
- 1996-09-13 CN CNB961220562A patent/CN1150770C/zh not_active Expired - Fee Related
- 1996-09-13 KR KR1019960039601A patent/KR100455489B1/ko not_active IP Right Cessation
- 1996-09-13 AU AU65595/96A patent/AU702966B2/en not_active Ceased
- 1996-09-17 JP JP24502396A patent/JP3760001B2/ja not_active Expired - Fee Related
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| US7761777B2 (en) | 2005-12-09 | 2010-07-20 | Electronics And Telecommunications Research Institute | Soft decision demapping method suitable for higher-order modulation for iterative decoder and error correction apparatus using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1150770C (zh) | 2004-05-19 |
| EP0763901A2 (en) | 1997-03-19 |
| CA2184437C (en) | 2007-11-20 |
| EP0763901A3 (en) | 1999-02-03 |
| AU6559596A (en) | 1997-03-20 |
| MX9604103A (es) | 1997-08-30 |
| DE69633893T2 (de) | 2005-12-01 |
| CN1162238A (zh) | 1997-10-15 |
| ES2231797T3 (es) | 2005-05-16 |
| KR100455489B1 (ko) | 2005-01-13 |
| JP3760001B2 (ja) | 2006-03-29 |
| DE69633893D1 (de) | 2004-12-30 |
| AU702966B2 (en) | 1999-03-11 |
| IN190522B (ja) | 2003-08-09 |
| SG93804A1 (en) | 2003-01-21 |
| MY113139A (en) | 2001-11-30 |
| TW318314B (ja) | 1997-10-21 |
| CA2184437A1 (en) | 1997-03-15 |
| EP0763901B1 (en) | 2004-11-24 |
| HK1003696A1 (en) | 1998-11-06 |
| KR970019654A (ko) | 1997-04-30 |
| BR9603743A (pt) | 1998-06-02 |
| US5740203A (en) | 1998-04-14 |
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