DE69429975T2 - Nichtflüchtige Speicheranordnung - Google Patents

Description

• Diese Erfindung bezieht sich auf integrierte Schaltungen und insbesondere auf ein nichtflüchtiges Speicherarray mit virtueller Masse mit selbstausgerichteten Interpoly-Dielektrika und Verfahren zum Herstellen desselben.
• Es gibt viele Arten von nichtflüchtigen Speichern, die häufig als Nur-Lese- Speicher (ROM = read only memory) oder programmierbare Nur-Lese-Speicher (PROM = programmable read only memory) bezeichnet werden. Nichtflüchtige Speicher können entweder in bipolarer oder MOS-Technologie hergestellt werden. Die meisten MOS-PROMs können unter Verwendung einer von drei gegenwärtig verfügbaren Technologien (EPROM, EEPROM oder FLASH- EPROM) hergestellt werden.
• Nichtflüchtige MOS-PROMs sind ausgestaltet und arbeiten in vielen ähnlichen Weisen und können unter Verwendung vieler bekannter Technologien, wie beispielsweise: (i) Floating-Gate-Tunneloxid, (ii) texturiertem Poly, (iii) Metall- Nitrid-Oxid-Silicium (MNOS) und (iv) EPROM-Tunneloxid (ETOX) erreicht werden. Das Programmieren und Löschen der entsprechenden EPROM-Zelle unterscheidet sich abhängig davon, welche Technologie verwendet wird. Beispielsweise wird ein Floating-Gate-Tunneloxid-EPROM-Transistor durch Vorspannung des Steuergates programmiert (Bewegen von Elektronen in das Floating-Gate) während das Löschen (Bewegen von Elektronen aus dem Floating-Gate) durch Vorspannung des Drains erreicht wird. Die Programmierung einer EPROM-Vorrichtung vom texturierten Poly-Typ wird durch aus einem ersten Polysilicium zu einem zweiten Polysilicium tunnelnde Elektronen erreicht, wohingegen das Löschen durch von dem zweiten Polysilicium zu einem dritten Polysilicium tunnelnde Elektronen erreicht wird. Vorrichtungen vom MNOS-Typ ermöglichen, dass Ladung in diskreten Haftstellen in dem Volumen des Nitrids gespeichert wird. Bei jeder Form des EPROMs ist allgemein anerkannt, dass übereinandergeschichtete Polysilicium-Leiter verwendet werden, um die Programmierungs- und Löschfunktion durchzuführen. Ein Vergleich der Floating-Gate-Tunneloxid-, texturierten Poly-, MNOS-Technologien und des Programmierens und Löschens derselben wird von S. Lai u.a., "Comparison and Trends in Today's Dominant E² Technologies", Int'l Electron Devices Meeting Tech. Digest, (1986), Seiten 580 bis 583 beschrieben (hier mit Bezug aufgenommen).
• Um die übereinandergeschichteten Polysilicium-Leiter zu bilden (wobei einer ein Floating-Gate-Leiter und der andere ein Steuergate-Leiter ist), sind zahlreiche Verarbeitungsschritte erforderlich. Die Anordnung des Tunneloxids, des Floating-Gates und des Dielektrikums zwischen dem Floating-Gate und dem Steuergate muss sorgfältig durchgeführt werden, so dass jede Struktur während der Lithographieschritte ausgerichtet ist. Es ist ebenfalls wesentlich, dass das Floating-Gate, das Steuergate, das Tunneloxid und das Interpoly-Dielektrikum kleine kritische Dimensionen aufweisen und nahe zueinander angeordnet sind, um ein dichtes Array programmierbarer Transistoren bereitzustellen, die mit entsprechenden Wort- und Bitleitungen gekoppelt sind, die sich im ganzen Array erstrecken. Bei einem Bemühen, die Fehlausrichtungs- und Vogelschnabel-Eindringungs-Probleme zu minimieren, die häufig mit Feldoxid- Fehlausrichtungen bezüglich dem darüber liegenden Polysilicium verbunden sind, wurden neue Arbeiten durchgeführt, um die Source-Region mit der Feldoxid-Region auszurichten, wie es in dem US-Patent Nr. 5 120 671, erteilt an Tang u.a., gelehrt wird (hier mit Bezug aufgenommen). Das Selbstausrichten der Source mit dem Feldoxid ermöglicht ferner den zusätzlichen Vorteil, dass die Source-Region zusammenhängend gemacht wird, um eine vollständige Reihe oder Spalte benachbarter Transistoren mit einer physikalisch geerdeten Leistungsversorgung zu koppeln.
• Ein EPROM-Array mit einer zusammenhängenden selbstausgerichteten Source-Region ist in Fig. 1 gezeigt. Das Array 10 umfasst eine Mehrzahl programmierbarer Transistoren, wobei jeder Transistor eine Kanalregion 12 aufweist, die unterhalb eines übereinandergeschichteten Paares von Steuer- und Floating-Gates 14 und 16 angeordnet ist. Das Steuergate 14 ist ein länglicher Polysilicium-Streifen, der einen versetzten Abstand (um ein Dielektrikum versetzt) über dem Floating-Gate 16 angeordnet ist. Das Feldoxid 18 isoliert Transistoren voneinander dielektrisch, und wird innerhalb der Source-Regionen 20 am Rand 22 des Polysiliciums 14 durch das oben beschriebene bekannte Selbstausrichtungsverfahren geätzt oder entfernt. Metallisierungsschichten (nicht gezeigt) können in Kontaktfenster 24 angeordnet werden, um Kontakt mit Drain-Regionen 26 herzustellen, um Bitleitungs-Leiter des Arrays zu bilden.
• Das in Fig. 1 gezeigte EPROM-Array erfordert, dass zahlreiche Kontakte 24 innerhalb des Arrays angeordnet werden. Die Geometrie, die notwendig ist, um die Kontakte unterzubringen, erzwingt einen Array-Bereich, der für Multimegabit-Speicher ziemlich groß sein kann. Bei einem Bemühen, die Array-Größe für große Speicher zu verringern, wurde kürzlich eine Konfiguration mit höherer Dichte vorgebracht, wie es in Fig. 2 gezeigt ist. Das Array von Fig. 2 erfordert nicht, dass Kontakte innerhalb des Arrays angeordnet werden. Wenn ein Transistor ausgewählt wird, wird eine Seite des Transistorkanals von der Dekodier-Schaltungsanordnung als entweder eine Masse- oder eine Bitleitung bezeichnet. Als solches wird das kontaktlose Array von Fig. 2 häufig als ein Array mit "virtueller Masse" bezeichnet.
• Arrays mit virtueller Masse verwenden im allgemeinen Steuer-Polysilicium- Streifen 28, die senkrecht und einen versetzten Abstand über dem Floating- Polysilicium-Streifen 30 angeordnet sind. Das Steuer-Polysilicium 28 ist mit einer Wortleitung gekoppelt, und Bitleitungen sind zwischen den seitlich versetzten Floating-Polysilicium 30 gebildet (d.h. innerhalb des Drain-Bereichs auf einer Seite des Kanals 32). Der Kanal 32, der häufig eine Gate-Region genannt wird, ist innerhalb des Substrats unterhalb des Floating-Polysiliciums 30 ausgebildet. Der Kanal 32 wird durch das darüber liegenden Polysilicium 28 gesteuert. Source- (oder Drain-) Regionen sind auf entgegengesetzten Seiten des Kanals 32 oder des Floating-Polysiliciums 30 ausgebildet. Wenn eine Seite des Floating-Gates 30 als der Drain ausgestaltet ist, kann die andere Seite als eine geerdete Source bezeichnet werden. Der Drain erstreckt sich als eine zusammenhängende Diffusionsregion unterhalb eines Feldoxids und zwischen Paaren benachbarter Floating-Gates. Auf dem gesamten zusammenhängenden Diffusionsbereich oder Drain kann dann über einen nahe der Peripherie des Arrays 34 angeordneten Kontakt zugegriffen werden.
• Obgleich ein Array mit virtueller Masse 34 eine dichtere Konfiguration als ein übliches Source-Array 10 liefert, erfordern Arrays mit virtueller Masse Bitleitungs-Diffusions-Bereiche 36 (Drain- oder Source-Bereiche), die innerhalb des Substrats und unterhalb eines Bitleitungsoxids vergraben sind, wie es nachstehend beschrieben ist. Die Bildung der vergrabenen Bitleitungs-Diffusionen, der darüber liegenden Bitleitungsoxide und der Interpoly-Dielektrika erfordern alle eine sorgfältige Berücksichtigung des Lithographieverfahrens. Jede Fehlausrichtung oder Fehlverarbeitung könnte ernsthafte Konsequenzen bei dem Betrieb des Arrays aufweisen. Ein einziger, nicht funktionsfähiger Transistor könnte bewirken, dass ein nachfolgender Teil versagt. Somit ist es bedeutsam, dass beim Verarbeiten eines Arrays mit virtueller Masse jeder Verarbeitungsschritt sorgfältig beachtet wird.
• Mit Bezug nun auf Fig. 3a-3h sind Querschnittsansichten gezeigt, die während verschiedener Verarbeitungsschritte eines einzelnen programmierbaren Transistors entlang Ebene A-A von Fig. 2 genommen sind. Auf der oberen Fläche des Siliciumsubstrats 40 ist ein erstes Gateoxid 42 angeordnet. Das Gateoxid 42, das häufig als ein "Tunneloxid" bezeichnet wird, ermöglicht den Elektronenübergang von der Source- oder Drain-Region an ein darüber liegendes Floating-Polysilicium 30a. Eine Beschreibung des Elektronenübergangs durch das Tunneloxid basierend auf der bekannten EPROM-Tunneloxid(ETOX)- Technologie wird von K. Robinson, "Endurance Brightens the Future of Flash -- Memory as a Viable Mask-Storage Alternative", Electronic Design News, (November 1988), Seiten 167-169 geliefert (hier mit Bezug aufgenommen).
• Auf der oberen Fläche des Floating-Polysilicium 30a ist ein Interpoly-Dielektrikum 46a angeordnet. Das Dielektrikum 46a ist vorzugsweise eine dreischichtige Struktur mit einer Oxid-Nitrid-Oxid-Beschichtung. Die untere Schicht der dreischichtigen Struktur ist ein thermisch gezüchtetes Oxid (thermisch aus Einsatzgut von Polysilicium 30a gezüchtet), das dem thermisch gezüchteten Oxid 42 ähnlich ist. Die untere Schicht der dreischichtigen Struktur weist ein Dicke von etwa 120 Angström (Å) auf. Ein Nitrid wird dann über der unteren Oxidschicht unter Verwendung herkömmlicher chemischer Aufdampfungstechniken (CVD-Techniken), beispielsweise mit einer Dicke von ungefähr 190 Å aufgebracht, und das auf dem Nitrid gezüchtete darüber liegende Oxid ist im allgemeinen von einer Dicke von 40 Å. Das Verwenden eines dreischichtigen Dielektrikums ist dadurch vorteilhaft, dass (i) es gute Datenbewahrungsmerkmale aufweist, (ii) es ziemlich dünn ist, um eine gute Kopplung zwischen dem Steuer- und Floating-Polysilicium zu erreichen, und (iii) das Nitrid eine Oxid-Verdickung in darauffolgenden Oxidationsschritten verhindert. Die Nitridschicht kann in einer Niederdruck-CVD-Kammer gebildet werden, wohingegen das untere Oxid der dreischichtigen Struktur (Polysiliciumoxid) durch ein trockenes Niedertemperatur-Oxidationsverfahren gezüchtet wird. Das obere Oxid (Nitridoxid) kann durch nasse Hochtemperatur-Oxidation gebildet werden. Eine allgemeine Beschreibung von Oxid-Nitrid-Oxid(ONO)-Interpoly-Dielektrika innerhalb PROM-Architekturen mit virtueller Masse wird von Y. Hisamune, u.a., "A 3.6 um² Memory Structure For 16MB EPROMS", IEDM, (1989), Seiten 583-586 (hier mit Bezug aufgenommen); und B. Woo, u.a., "A Novel Memory Cell Using Flash Array Contactless EPROM (FACE) Technology", IEDM, (1990), Seiten 91-94 (hier mit Bezug aufgenommen) beschrieben.
• Nachdem das erste Gateoxid 42, das Floating-Polysilicium 30a und das Interpoly-Dielektrikum 46a über dem Substrat 40 innerhalb des Kernbereichs angeordnet wurden, wird Fotoresist oben über der Substrat-Topographie aufgebracht, und ausgewählte Regionen des Fotoresist werden Strahlung ausgesetzt. Abhängig davon, ob der Fotoresist positiv oder negativ ist, werden verschiedene Bereiche des Fotoresist in Übereinstimmung mit der nahe dem Fotoresist angeordneten Maskenstruktur polymerisiert. Das polymerisierte Fotoresist wird beibehalten, während das unpolymerisierte Fotoresist entfernt wird, wodurch geätzte Fenster an der darunter liegenden Substrat-Topographie bereitgestellt wird. Wie es Fig. 3b gezeigt ist, werden ausgewählte Regionen des Oxids 42, des Polysiliciums 30a und des Dielektrikums 46a in Übereinstimmung mit dem strukturiertem Fotoresist entfernt. Die geätzten Bereiche 48 werden danach angepasst, um die Implantation von Fremdstoffen zu empfangen, die notwendig ist, um Bitleitungs-Diffusionsbereiche 36a zu bilden, die in Fig. 3c gezeigt sind. Wenn ein P-Typ-Substrat oder -Senke 40 als ein Beispiel verwendet wird, werden Bitleitungsbereiche 36a unter Verwendung von Arsenionen dotiert. Die Arsenionen werden innerhalb des Substrats mit entgegengesetzter Polarität 40 implantiert, um darin leitende Regionen gemäß bekannter Source-/Drain-Implantations-Techniken zu bilden.
• Bald nachdem die Bitleitungsdiffusionen 36a angeordnet sind, wird ein Bitleitungsoxid 50 an der Silicium-Oxid-Grenzfläche 52 thermisch gezüchtet, wie es in Fig. 3d gezeigt ist. Es ist bekannt, dass Oxid auf vielen Einsatzgutsubstanzen, wie beispielsweise Silicium und polykristalline Silicium (Polysilicium) gezüchtet wird. Das Oxid 50 wird mit einer schnelleren Rate auf dem Siliciumsubstrat 40 als auf der Seitenwand des Polysiliciums 30a gezüchtet, wie es durch die Darstellung von Fig. 3d gezeigt ist. Es wird ferner erkannt, dass das Oxid 50 in einer trockenen Sauerstoffumgebung gezüchtet werden kann, da trockenes Oxid weniger porös als nasses Oxid ist. Als solches wächst das trockene Oxid im allgemeinen mit einer langsameren Rate als das nasse Oxid, vorausgesetzt, dass alle anderen Bedingungen gleich sind. Das trockene Oxid weist jedoch eine geringere Neigung auf, es Trägern zu ermöglichen, durch die weniger poröse Substanz zu laufen. Demgemäss erreicht das trockene Oxid eine bessere Datenbewahrung durch Minimieren unbeabsichtigter Fowler- Nordheim-Emissionen.
• Ein bedeutender Aspekt des Dielektrikums 46a ist die Fähigkeit von Si&sub3;N&sub4;, das Wachstum eines Oxids auf dem Dielektrikum zu minimieren. Nitrid ist eine bekannte Substanz, die keine wesentliche Menge eines darauf gezüchteten Oxids annimmt. Demgemäss ist das Oxidwachstum auf die Bitleitungsbereiche 36a und die Seiten des polykristallinen Siliciums 30a begrenzt. Das minimale Wachstum an der oberen Fläche des Polysiliciums 30a gewährleistet ein dünnes Dielektrikum 46a und liefert folglich eine starke Kopplung zwischen dem Polysilicium 30a und jedem darüber hinausgehenden Leiter, der auf dem Dielektrikum angeordnet ist.
• Ein inhärentes Problem mit dem thermisch gezüchteten Oxid 50 besteht in der Notwendigkeit, die Temperatur des Substrats während des Wachstumsprozesses zu erhöhen. Allgemein gesagt findet ein Trockenoxidation mit einer langsameren Rate als eine nasse Oxidation statt. Um das trockene Oxidationsverfahren zu verbessern, wird die Temperatur des Substrat häufig auf einen Pegel zwischen 800ºC bis 1100ºC angehoben. Der thermische Kreislauf des Substrats 40 bewirkt, dass Bitleitungsbereiche 36a in und seitlich entlang des Substrats 40 diffundieren. Wie es in Fig. 3e gezeigt ist, können sich die Bitleitungsbereiche 36a in die Kanalregion 54 erstrecken, was das verursacht, was allgemein als "Kurzkanaleffekte" bekannt ist. Die durch schrumpfende wirksame Bitlängen verursachten Kurzkanaleffekte führen zu einer Verringerung in den Schwellenspannungen der zugeordneten Vorrichtung. Kurzkanaleffekte können ebenfalls Strom unterhalb der Schwelle durch den Kanal verursachen (d.h. Durchgriffspannung innerhalb des Substratvolumens oder Draininduzierter unterer Sperrschicht(DIBL = drain-induced barrier lower) Strom bei oder nahe der Substratoberfläche. Durchgriff- und DIBL-induzierter Strom tritt zwischen den dicht beabstandeten Bitleitungsbereichen auf, wenn Spannungen unterhalb der Schwelle an das Gate angelegt werden, und normale Spannungspegel zwischen dem Drain und der Source existieren. Durchgriff- und DIBL-induzierter Strom kann zu Durchbruchspannungs(BVDSS)-Problemen führen, was dokumentiert ist und insbesondere bei Transistoren mit kurzer Kanallänge aktuell ist.
• Mit Bezug auf Fig. 3e wird das Dielektrikum 46a gemäß herkömmlicher Techniken zum Entfernen von Oxid und Siliciumnitrid entfernt. Typischerweise kann das Oxid (Siliciumdioxid) durch Nassätzen oder Plasmaätzen entfernt werden. Plasmaätzen umfasst reaktives Ionenätzen und seine Derivate, wohingegen das Nassätzen Wasserstofffluorid (HF) in verschiedenen Verdünnungen in Wasser umfasst. Das Siliciumnitrid kann ebenfalls entweder mit HF- Lösungen oder mit heißer Phosphorsäure geätzt werden. Das Ätzverfahren ist ausreichend selektiv, um vorherrschende Mengen des Dielektrikums 46a zu entfernen, während das Bitleitungsoxid 50 beibehalten wird.
• Es ist aus den Zeichnungen von Fig. 3d und 3e offensichtlich, dass das Dielektrikum 46a nur vorübergehend angeordnet ist. Das Dielektrikum 46a wird nur benötigt, um die Sauerstoffdiffusion an die obere Fläche des Polysiliciums 30a während Zeiten zu verhindern, in denen das Bitleitungsoxid 50 gezüchtet wird. Danach wird das Dielektrikum 46a entfernt, um eine planarere Polysiliciumfläche zum Empfangen eines zweiten Interpoly-Dielektrikums 46b bereitzustellen. Das Entfernen des Dielektrikums 46a und Ersetzen desselben mit einem weiteren Interpoly-Dielektrikum 46b, das sich um einen wesentlichen Teil um drei Seiten des Floating-Polysiliciums 30a erstreckt, findet auf eine solche Art und Weise statt, dass das Dielektrikum 46a häufig als ein "Opferdielektrikum" bezeichnet wird. Die beim Entfernen von Opferdielektrika inhärenten Problemen sind vielfältig. Zuerst ist das Ätzverfahren, das notwendig ist, um eine dreischichtige Struktur von Oxid-Nitrid-Oxid zu entfernen, ziemlich komplex. Oftmals werden kleine Bereiche von Siliciumnitrid oder Siliciumdioxid zurückgelassen, nachdem sie entfernt werden sollten. Der mit dem nassen oder trockenen Ätzverfahren verbundene Rückstand kann zu nicht planaren oberen Flächen führen. Zweitens kann die Entfernung der dreischichtigen Struktur nicht über der gesamten Oberfläche abgeschlossen sein, was zu einem dickeren als erwarteten nachfolgenden Dielektrikum führt, was zu Problemen einer niedrigeren als erwarteten elektrischen Kopplung mit dem darüber liegenden Steuersilicium führen kann. Drittens kann eine unzureichende Selektivität während des Ätzverfahrens unbeabsichtigterweise Bitleitungsoxid 50 entfernen, was eine höhere als erwartete elektrische Kopplung zwischen den Bitleitungsbereichen 36a und dem darüber liegenden Steuersilicium verursacht. Es ist bedeutsam, zu versuchen, die Anzahl von Verarbeitungsschritten zu minimieren, und insbesondere das Unter- und Überätzen des Opferdielektrikums und von Bereichen, die dasselbe umgeben, zu minimieren oder eliminieren.
• Nachdem das Opferdielektrikum 46a entfernt ist, wird ein weiteres Interpoly- Dielektrikum 46b über der oberen Fläche des Floating-Polysiliciums 30a und der Bitleitungsoxide 50 angeordnet. Die erneute Einführung einer ONO- Dreischicht beinhaltet ein thermisches Züchten entsprechender Oxide. Insbesondere wird ein Polysilicium/Silicium-Oxid 56 (gezüchtet aus und Teil von ONO 46b) als eine dünne Schicht gebildet. Während des Züchtens wird das Substrat 40 zusätzlichen thermischen Zyklen ausgesetzt, was die Bitleitungsbereiche 36a veranlasst, weiter seitlich und zu einer tieferen Tiefe innerhalb des Substrats 40 zu diffundieren. Die seitliche Diffusion erhöht die oben beschriebenen Kurzkanaleffekte, und tiefere Diffusionen erzeugen eine Trägerbeweglichkeit über Kanalregionen, wodurch eine höhere Sperrschichtkapazität und eine langsamere Vorrichtung erzeugt wird. Ferner verursachen mit dem Substrat 40 verbunden thermische Zyklen, dass bewegliche Ladungsträger innerhalb des Kanals 54 zu einer tieferen Tiefe diffundieren, wodurch die Vorteile flacher Kanalvorrichtungen aufgewogen werden.
• Fig. 3 g veranschaulicht ein an der Grenzflächenregion zwischen dem Silicium (oder Polysilicium) und dem Oxid 50 gezüchtetes Oxid 56. Das Oxid 56 ist das Polysilicium-Oxid, das normalerweise der ONO-Dreischicht zugeordnet ist, und das vor der Einführung des zweiten Polysiliciums 28a aufgenommen wird. Ein zweites Gateoxid, das für die Peripherie-Transistoren gezüchtet werden muss, beeinflusst den Kern thermisch, wobei es jedoch keine Wirkung auf die Kernoxide infolge des blockierenden Nitrid der ONO-Dreischicht aufweist. Das zweite Polysilicium (oder Poly) 28 wird in dem Kern(Array)-Bereich als auch in den Umfangsbereichen, die das Array umgeben, angeordnet. Das zweite Poly 28 bildet die Gate-Leiter innerhalb der Kernregionen des EPROMs sowie auch jede Logik, die zum Betreiben der Steuer-/Dekodierschaltungsanordnung notwendig ist. Das dem Arraybereich zugeordnete zweite Poly 28wird häufig als das Steuer-Polysilicium bezeichnet. Fig. 3h veranschaulicht das Steuer- (oder zweite) Polysilicium 28, das auf der oberen Fläche des Interpoly-Dielektrikums 46b angeordnet ist, um eine übereinander geschichtete Gate-Region zu vervollständigen, die den Querschnitt entlang der Ebene A-A von Fig. 2 darstellt. Es ist bekannt, dass eine weitere Verarbeitung erforderlich ist, um das Ätzen der Floating-Gates an den Steuergates selber auszurichten. Es ist ferner offensichtlich, dass zusätzliche Metallisierungsschichten in Kontaktregionen und auf einer monolithischen Schaltung gebildet werden können, die ein Array mit virtueller Masse 20 herkömmlicher Ausgestaltung verkörpert. Als solche wird die Metallisierung in Kontaktregionen im Anschluss an den in Fig. 3h gezeigten Schritt in Übereinstimmung mit der dem Fachmann bekannten Technologie gebildet.
• Die EP-A 0 552 531 offenbart ein FLASH-EPROM-Speicher-Array, in dem eine einzelne Source-Diffusion von zwei Spalten von Transistoren gemeinsam benutzt wird, und die Source-Diffusionsregionen sind mit den Floating-Gates der Transistoren in den benachbarten Spalten selbstausgerichtet. Beim Implantieren der Source-Regionen wird ein Source-Oxid über der Source-Region gezüchtet, und Oxide werden entlang der Seiten der Floating-Gates gezüchtet, um die Gates von den anschließend gebildeten Polysilicium-Wortleitungen zu isolieren.
• Die EP-A 0 464 432 offenbart ein Array von EEPROM-Zellen, in dem jede Zelle ein aus einer ersten Polysiliciumschicht gebildetes Floating-Gate und ein aus einer zweiten Polysiliciumschicht gebildetes Steuergate aufweist. Parallele Bitleitungen bilden die Drain- und Source-Regionen von parallelen Spalten der MOS-Transistoren.
• Die EP-A 0 461 764 offenbart ein EPROM-Array mit virtueller Masse, in dem die Floating-Gates der Floating-Gate-Transistoren aus einer ersten Polysiliciumschicht gebildet sind, und ein nasses Oxidationsverfahren verwendet wird, wenn die endgültige Oxidschicht eines ONO-Dielektrikums gebildet wird, das zwischen der ersten Polysiliciumschicht und einer zweiten Polysiliciumschicht Sandwich-artig angeordnet ist.
• Die EP-A 0 573 169 offenbart die Verwendung von Plasmaätzen, um parallele Streifen von ONO/Poly 1 in einem Verfahren zur Herstellung eines Flash- EPROM-Arrays zu bilden.
• Die oben umrissenen Probleme werden zum größten Teil durch den nichtflüchtigen Speicher mit virtueller Masse gelöst, der hier zu beschreiben ist.
• Die vorliegende Erfindung gemäß den Ansprüchen 1 und 11 liefert ein Verfahren zum Herstellen eines nichtflüchtigen Speicher mit folgenden Schritten: Züchten eines ersten Gateoxids auf einem Siliciumsubstrat und Aufbringen eines floatenden Polysiliciums auf dem ersten Gateoxid; Aufbringen eines Dielektrikums auf den floatenden Polysilicium; Entfernen mindestens eines Teil des floatenden Polysiliciums, des Dielektrikums und des ersten Gateoxids zur Bildung mehrerer voneinander beabstandeter floatender Polysiliciumstreifen und mehrerer Bitleitungsbereiche, die seitlich angrenzend an die mehreren floatenden Polysiliciumstreifen angeordnet sind; Implantieren von Fremdstoffen in die Bitleitungsbereiche; Züchten eines Bitleitungsoxids innerhalb der Bitleitungsbereiche und oberhalb der implantierten Fremdstoffe, während das Dielektrikum auf der oberen Fläche des floatenden Polysiliciums verbleibt; und Züchten eines zweiten Gateoxids innerhalb der Bitleitungsbereiche auf der Seite des floatenden Polysiliciums, dadurch gekennzeichnet, dass ein erster Teil des zweiten Gateoxids zwischen den Seitenwandflächen und des floatenden Polysiliciumstreifens und dem Bitleitungsoxid angeordnet ist, und ein zweiter Teil des zweiten Gateoxids zwischen dem Siliciumsubstrat und dem Bitleitungsoxid angeordnet ist.
• Vorzugsweise wird das Bitleitungsoxid nass gezüchtet und das zweite Gateoxid danach trocken durch das nass gezüchtete Oxid hindurch gezüchtet. Da das nasse Oxidationsverfahren bei einer niedrigeren Temperatur als das trockene Oxidationsverfahren durchgeführt werden kann, verhindert dies die "Kurzkanaleffekte", die vorher mit Bezug auf Fig. 3e erläutert wurden. Außerdem füllt das trockene Oxid poröse Lücken in dem nassen Oxid, wobei die Elektronenbeweglichkeit verringert und die Datenbewahrung programmierter Spannungen verbessert wird.
• Ein Speicher mit virtueller Masse, der die Erfindung aufnimmt, offenbart ein selbstausgerichtetes Interpoly-Dielektrikum, das zweckmäßigerweise kein Opfer-Interpoly-Dielektrikum ist. Durch Vermeiden von Opferdielektrika vermeidet das vorliegende Speicherarray, das die Oberflächentopographie ungenauer Ätzverfahren ausgesetzt wird, und vermeidet ferner, dass das Siliciumsubstrat und die Bitleitungsdiffusionen unangemessenen thermischen Zyklen unterworfen werden. Demgemäss kann eine enger gesteuerte Dicke des Dielektrikums zwischen dem Floating- und Steuersilicium erreicht werden. Ferner erleiden Bitleitungsoxide keine Opferätzungen der vorbekannten Ausgestaltungen.
• Durch Vermeiden von Opferdielektrika und den damit verbundenen hinzugefügten Schritten, erreichen die selbstausgerichteten Dielektrika und Speicherschaltungen, die diese Dielektrika aufnehmen, eine höhere und eine gleichmäßigere Leistung für jeden programmierbaren Transistor innerhalb des Arrays.
• Allgemein gesagt werden wir ein nichtflüchtiges Speicherarray mit einem Halbleitersubstrat und einem auf dem Substrat angeordneten ersten Gateoxid beschreiben. Eine Mehrzahl von Floating-Polysiliciumstreifen werden voneinander beabstandet und auf dem ersten Gateoxid angeordnet, um eine programmierbare Region zu bilden. Eine Mehrzahl von Steuer-Polysiliciumstreifen werden voneinander beabstandet und auf dem ersten Gateoxid angeordnet, um eine programmierbare Region zu bilden. Eine Mehrzahl von Steuer-Polysiliciumstreifen werden getrennt voneinander beabstandet und erstrecken sich senkrecht zu jedem der Floating-Polysiliciumstreifen. Ein Dielektrikum wird nur in den Überkreuzungsregionen direkt zwischen den Floating-Polysiliciumstreifen und den Steuer-Polysiliciumstreifen strukturiert. Das Dielektrikum wird mit den Rändern der jeweiligen Floating-Polysiliciumstreifen und jeweiligen Steuer-Polysiliciumstreifen ausgerichtet. Eine Mehrzahl koplanarer Bitleitungsoxide wird unterhalb der Steuer-Polysiliciumstreifen und zwischen den Floating-Polysiliciumstreifen gebildet. Ferner werden eine Mehrzahl von Diffusionsregionen unterhalb jeweiliger Bitleitungsoxiden gebildet. Ein Satz der Mehrzahl von Diffusionsregionen bildet einen leitenden Kanal, der sich senkrecht zu und zwischen benachbarter Steuer-Polysiliciumstreifen erstreckt.
• Das Interpoly-Dielektrikum umfasst Polysiliciumoxid, Nitrid und Nitridoxid, die in einer dreischichtigen Struktur angeordnet sind. Die Ränder der Floating- Polysiliciumstreifen umfassen darauf gezüchtetes nasses Oxid gefolgt von an der nassen Oxid-Polysiliciumgrenzfläche gezüchtetem trockenen Oxid. Das nasse Oxid wird in einer Dampfumgebung und das trockene in einer O&sub2;-Umgebung gebildet. Eine Mehrzahl von Diffusionsregionen, die einen leitenden Kanal bilden, erstreckt sich über das Speicherarray zu einem Kontaktpunkt, der zum Empfangen einer Massenspannung angepasst ist.
• Wir werden ferner ein Verfahren zur Herstellung eines nichtflüchtigen Speichers beschreiben. Das Verfahren umfasst die Schritte eines Züchtens eines ersten Gateoxids auf einem Siliciumsubstrat und danach ein Aufbringen eines Floating-Polysiliciums auf dem ersten Gateoxid. Als nächstes wird ein Dielektrikum auf dem Floating-Polysilicium aufgebracht, wobei Teile des Floating-Polysiliciums und des Dielektrikums von einer Mehrzahl der Bitleitungsbereiche, die über das Substrat beabstandet sind, entfernt werden. Die Bitleitungsbereiche werden dann mit Fremdstoffen implantiert, wobei die Fremdstoffe an einer vorgeschriebenen Tiefe innerhalb des Substrats vorhanden sind. Ein Bitleitungsoxid wird dann innerhalb der Bitleitungsbereiche an der Oxid-Siliciumgrenzfläche und oberhalb der implantierten Fremdstoffe gezüchtet. Das Dielektrikum wird auf der oberen Fläche des Floating-Polysiliciums beibehalten, nachdem das Bitleitungsoxid gezüchtet ist, und danach wird ein zweites Gateoxid innerhalb der Bitleitungsbereiche gezüchtet.
• Der Schritt des Entfernens des Floating-Polysiliciums und des Dielektrikum aus dem Bitleitungsbereichen umfasst die Schritte eines Anordnens von Fotoresist auf dem Dielektrikum und eines Polymerisierens des Fotoresists in Gateregionen, die über den Kanalbereich innerhalb des Substrats liegen. Als nächstes wird nicht polymerisiertes Fotoresist entfernt, um Fenster über jeweilige Bitleitungsbereiche derart zu bilden, dass Teile des Dielektrikums und des darunter liegenden Floating-Polysiliciums weggeätzt werden können.
• Der Schritt des Züchtens des Bitleitungsoxids umfasst ein Druckbeaufschlagen und Erwärmen eines Ofens auf ungefähr 1-2 Atmosphären bzw. 900-950ºC, und danach Einsetzen des Substrat in den Ofen und Leiten von Dampf über das Substrat mit einer Rate von 1-8 slpm. Der Schritt des Züchtens des zweiten Gateoxids umfasst eine Druckbeaufschlagung und Erwärmung eines Ofens auf ungefähr 1-2 Atmosphären bzw. 1000ºC, und danach Einsetzen des Substrats in den Ofen und Leiten von O&sub2; über das Substrat mit einer Rate von ungefähr 10 slpm.
• Weitere Aufgaben und Vorteile der Erfindung werden beim Lesen der folgenden ausführlichen Beschreibung und mit Bezug auf die beigefügten Zeichnungen offensichtlich, in denen nur mittels Beispiel zeigen:
• Fig. 1 eine Draufsicht eines nichtflüchtigen Speicherarrays mit gemeinsamer Masse gemäß einer vorbekannten Ausgestaltung;
• Fig. 2 eine Draufsicht eines nichtflüchtigen Speicherarrays mit virtueller Masse;
• Fig. 3a-3h Querschnittsansichten verschiedener Verarbeitungsschritte, die entlang der Ebene A-A von Fig. 2 gezeigt sind, wobei das resultierende Erzeugnis gemäß einer vorbekannten Ausgestaltung gebildet wird; und
• Fig. 4a-4h Querschnittsansichten verschiedener Verarbeitungsschritte sind, die entlang der Ebene A-A von Fig. 2 gezeigt sind, wobei das resultierende Erzeugnis gemäß der vorliegenden Erfindung hergestellt wird.
• Obgleich die Erfindung für verschiedene Modifikationen und alternative Formen empfänglich ist, werden spezifische Ausführungsformen derselben ausführlich gezeigt.
• In Fig. 4a-4h sind Querschnittsansichten verschiedener Verfahren und Schritte dieses Beispiels der Erfindung entlang der Ebene A-A von Fig. 2 gezeigt. Bekannte Verarbeitungsschritte und Vorrichtungskonfigurationen, die nicht ausführlich in den in Fig. 4a-4h dargestellten Schritten beschrieben sind, werden absichtlich nicht gezeigt, um die vorliegenden Erfindung nicht unnötigerweise unverständlich zu machen.
• Die in Fig. 4a-4h gezeigten Schritten beschreiben ein Verarbeitungsverfahren, um es einem Interpoly-Dielektrikum zu ermöglichen, sich mit den Rändern eines unterhalb des Dielektrikums befindlichen Floating-Polysiliciumstreifens auszurichten. Dieses Verfahren und die daraus gebildete Vorrichtung eliminieren den Bedarf für Opferdielektrika und damit verbundenen Ätz- und thermischen Zyklen. Das Speicherarray ist insbesondere zum Gebrauch mit nichtflüchtigen Speicherzellen, wie beispielsweise PROMs (d.h. EPROM, FLASH-EPROMs und EEPROMs), geeignet.
• In den Zeichnungen zeigen nun Fig. 4a-4c ein erstes Gateoxid 72, ein Floating-Polysilicium 30b und ein ONO-Interpoly-Dielektrikum 76, die auf der Oberfläche des Substrats 70 angeordnet sind. Das Oxid 72, das Polysilicium 30b und das Dielektrikum 76 können selektiv entfernt werden, um die Implantation der Bitleitungsbereiche 78 zu ermöglichen.
• Sobald die Bitleitungsbereiche 78 gebildet sind, findet die thermische Oxidation an den Silicium-Oxid- und Polysilicium-Oxid-Grenzflächen statt. Ein Bitleitungsoxid 80 resultiert aus dem Oxidationsschritt. Vorzugsweise findet die Oxidation der Bitleitungsbereiche 78, um Bitleitungsoxide 80 zu bilden, innerhalb einer Dampfumgebung statt. Das Bitleitungsoxid 80 ist daher ein nasses Oxid mit den Vorteilen einer höheren Oxidationsrate bei einer niedrigeren Oxidationstemperatur. Das nasse Bitleitungsoxid wird durch Druckbeaufschlagen des Oxidofens mit ungefähr 1-2 Atmosphären und bei einer Temperatur von etwa 900-950ºC gebildet. Dampf wird über das Substrat mit einer Rate von ungefähr 1-8 slpm geleitet. Durch Verwenden von Dampf bei den oben definierten Parametern kann eine Dicke des nassen Oxids auf der Substratoberfläche von ungefähr 1300 Å in ungefähr 20-40 Minuten gebildet werden. Es ist bedeutsam, dass das Oxid nicht nur schnell sondern auch bei einer minimal erhöhten Temperatur gebildet wird. Typischerweise erfordern bei der gleichen Wachstumsrate, die oben dargestellt ist, trockene Oxide eine Temperatur, die 100ºC höher als diejenigen von nassen Oxiden ist. Das Temperaturdifferential führt zu zusätzlicher Diffusion des Bitleitungsbereichs 78 und verstärkt die Probleme von Kurzkanaleffekten.
• Wie es in Fig. 4e gezeigt ist, wird das strukturierte Interpoly-Dielektrikum 76 nicht entfernt und verbleibt während der ganzen Verarbeitungsschritte. Als solches ist das Dielektrikum 76 kein Opferdielektrikum wie bei herkömmlichen Ausgestaltungen und erfordert daher, dass keine zusätzlichen Ätzschritte genommen werden, die ein Unterätzen oder Überätzen der Substrattopographie verursachen könnte. Nassätz- oder Plasmaätztechniken werden nicht benötigt, und die Probleme, die mit diesen Techniken verbunden sein können, werden vermieden.
• Fig. 4f veranschaulicht ein Floating-Polysilicium 74, das von dem nassen Bitleitungsoxid 80 und dem ONO-Dielektrikum 76 umgeben ist, um eine gute Datenbewahrung einer "programmierten" Spannung auf dem Floating-Polysilicium 30b zu erreichen. Sobald es programmiert ist, behält das Polysilicium 30b die aus dem Elektronenübergang aus der programmierten Drain-Bereichsbitleitung durch das erste Oxid 72 (Tunneloxid) resultierende programmierte Spannung bei. Die Ladung verbleibt innerhalb des Floating-Polysilicium 30b für eine lange Zeitspanne teilweise infolge der durch das nasse Oxid an den Seitenwänden des ONO oben auf dem Polysilicium 30b erreichten größeren Dicke. Das nasse Oxid kann jedoch nicht selber die Ladung lang genug halten, um bei der hier spezifizierter Anwendung wirtschaftlich rentabel zu sein.
• Das Interpoly-Dielektrikum 76 ist relativ dünn, wobei es eine untere Polysiliciumoxid-Schicht von ungefähr 120 Å, ein Nitrid von ungefähr 190 Å und ein darüber liegendes Nitridoxid von ungefähr 40 Å umfasst. Die dünne dreischichtige Struktur liefert eine gute Kopplung zwischen der Polysilicium 30b und einem darüber liegenden Leiter, wie beispielsweise einen nachstehend beschriebener Steuerleiter. Das Nitrid innerhalb der ONO-Struktur verhindert ein zusätzliches Oxidwachstum an der oberen Fläche des Floating-Polysiliciums 30b und zwischen den übereinandergeschichteten Polysiliciumelementen. Zusätzliches Oxid tritt im allgemeinen während einer Zeit auf, in der ein zweites Gateoxid 82 gebildet wird, um Peripherie-Transistoren (Transistoren außerhalb des nichtflüchtigen Arrays) zu erzielen. Das zweite Gateoxid 82 ist ein trockenes Oxid, wobei das Oxid 82 durch Anordnen des Substrats 70 in einem Ofen, der mit etwa 1-2 Atmosphären Druck beaufschlagt und auf ungefähr 1000ºC erwärmt wird, gebildet wird. Das trockene Oxid oder O&sub2; wird über das Substrat mit einer Rate von etwa 10 slpm geleitet. Das trockene Oxid ist bekannt, dass es weniger porös als nasses Oxid ist. Das trockene Oxid bildet sich mit einer langsameren Rate als nasses Oxid, es sei denn, dass es einer höheren Temperatur unterzogen wird. Die Temperatur und die oben definierten Parameter ermöglichen, dass das trockene Oxid mit einer Dicke von ungefähr 200-300 Å an der Grenzflächenregion zwischen dem Polysilicium 30b/Substrat 70 und dem Bitleitungsoxid 80 wächst. Das trockene Oxid 82 verbessert die Integrität des dickeren nassen Oxids 80 durch Füllen von porösen Lücken innerhalb des nassen Oxids an der Grenzflächenregion. Während dies getan wird, verringert die Bildung des trockenen Oxids die Elektronenbeweglichkeit innerhalb der resultierenden Oxidstruktur und verbessert dadurch außerdem die Datenbewahrung der programmierten Spannung auf dem Polysilicium 30b. Es ist bedeutsam anzumerken, dass die nasse Oxidation selber eine schlechte Datenbewahrung ergibt. Das trockene Oxid von 120 Å, das aus dem Polysilicium gezüchtet wird, verbessert die Datenbewahrung, wobei es jedoch immer noch minderwertig ist. Das trockene Oxid von 200-300 Å, das aus dem Polysilicium 30b gezüchtet wird, füllt alle Lücken in dem nassen Oxid, wodurch das Datenbewahrungsproblem gelöst wird. Es sei bemerkt, dass sowohl das vorbekannte Verfahren als auch das vorliegende Verfahren die Vorrichtung diesem thermischen Zyklus unterwirft, was notwendig ist, um das Gateoxid für Peripherie-Transistoren zu bilden. Das vorbekannte Verfahren kann jedoch keinen Oxidationsvorteil infolge seiner blockierenden, umhüllenden ONO-Dreischicht empfangen.
• Nachdem das trockene Oxid 82 gezüchtet ist, wird eine zweite Polysiliciumschicht an ausgewählten Regionen über der gesamten monolithische Schaltung in sowohl dem Array als auch den Peripheriebereichen gebildet. Das Polysilicium innerhalb des Arrays wird häufig als das Steuer-Polysilicium definiert, wie es durch die Bezugsziffer 28b von Fig. 4h gezeigt ist. Das Steuer- Polysilicium 28b ist in Ausgestaltung und Funktion als leitendes Polysilicium bekannt, das Wortleitungen innerhalb des Arrays bildet und die Programmierbarkeit (Lesen von und Schreiben auf) ausgewählter Transistoren innerhalb des Arrays ermöglicht.
• Es ist bekannt und allgemein anerkannt, dass es zahlreiche Schritte vor und nach den in Fig. 4a-4h gezeigten Schritte gibt. Um eine nichtflüchtige Speichervorrichtung zu vervollständigen, wie beispielsweise eine ETOX-Doppel- Poly-Flash-EPROM-Vorrichtung, ist es notwendig, Steuer- und Floating-Polysilicium sowie auch jede Bitleitungsdiffusion an jeweiligen Leitern und/oder Dekodierschaltungsanordnungen, die nahe der Peripherie des EPROM-Arrays angeordnet ist, zu verbinden. Dies kann die Aufbringung von Kontaktfenstern und zusätzlichen Metallisierungsschichten sowie auch die Passivierung der oberen Topographie gemäß bekannter MOS-Verarbeitungstechniken erfordern. Um die vorliegende Erfindung nicht unnötigerweise unverständlich zu machen, werden bekannte Verarbeitungsschritte, die denjenigen vorangehen oder folgen, die in den Fig. 4a-4h gelehrt werden, nicht ausführlich beschrieben, wobei es jedoch einen Fachmann offensichtlich ist, dass derartige spezifische Schritte verwendet werden würden, um eine nichtflüchtige Speichervorrichtung bereitzustellen. Ferner würde es einem Fachmann offensichtlich sein, viele Zwischenschritte aufzunehmen, die um der Kürze willen nicht gezeigt sind.
• Es wird von Fachleuten gewürdigt werden, die den Nutzen dieser Offenbarung haben, dass man glaubt, dass diese Erfindung imstande ist, mit zahlreichen Arten von nichtflüchtigen Speichervorrichtungen, einschließlich, jedoch nicht begrenzt auf EPROM, FLASH-EPROM und/oder EEPROM-Vorrichtungen, verwendet zu werden. Ferner ist es ebenfalls offensichtlich, dass die gezeigte und beschrieben Form der Erfindung als eine gegenwärtig bevorzugte Ausführungsform zu nehmen ist.

Claims (14)

1. Verfahren zum Herstellen eines nichtflüchtigen Speichers, mit folgenden Schritten:

Züchten eines ersten Gateoxids (72) auf einem Siliciumsubstrat (70) und Aufbringen eines floatenden Polysiliciums (30b) auf dem ersten Gateoxid;

Aufbringen eines Dielektrikums (76) auf dem floatenden Polysilicium;

Entfernen mindestens eines Teils des floatenden Polysiliciums, des Dielektrikums und des ersten Gateoxids zur Bildung mehrerer voneinander beabstandeter floatender Polysiliciumstreifen (30) und mehrerer Bitleitungsbereiche (36), die seitlich angrenzend an die mehreren floatenden Polysiliciumstreifen angeordnet sind;

Implantieren von Fremdstoffen (36a) in die Bitleitungsbereiche;

Züchten eines Bitleitungsoxids (80) innerhalb der Bitleitungsbereiche und oberhalb der implantierten Fremdstoffe, während das Dielektrikum auf der oberen Fläche des floatenden Polysiliciums verbleibt; und

Züchten eines zweiten Gateoxids (82) innerhalb der Bitleitungsbereiche und auf der Seite des floatenden Polysiliciums,

dadurch gekennzeichnet, dass ein erster Teil des zweiten Gateoxids zwischen den Seitenwandflächen des floatenden Polysiliciumstreifens und dem Bitleitungsoxid angeordnet ist, und ein zweiter Teil des zweiten Gateoxids zwischen dem Siliciumsubstrat und dem Bitleitungsoxid angeordnet ist.

2. Verfahren nach Anspruch 1, bei dem der Schritt des Aufbringens das Züchten eines Polysiliciumoxids auf dem floatenden Polysilicium umfasst, wonach ein Nitrid auf dem Polysiliciumoxid aufgebracht wird und im Anschluss daran zur Bildung eines dreischichtigen Oxid-Nitrid-Oxid- Interpoly-Dielektrikum ein Nitridoxid auf dem Nitrid gezüchtet wird.

3. Verfahren nach Anspruch 2, bei dem das Interpoly-Dielektrikum zwischen dem floatenden Polysilicium und einem darauf befindlichen Steuer-Polysilicium konfiguriert ist.

4. Verfahren nach Anspruch 1, bei dem der Schritt des Entfernens folgendes umfasst:

Platzieren von Fotoresist auf das Dielektrikum;

Polymerisieren des Fotoresists in Gateregionen, die über Kanalbereichen innerhalb des Substrats liegen;

Entfernen von nicht polymerisiertem Fotoresist zur Bildung eines Fensters jeweils oberhalb der Bitleitungsbereiche; und

Ätzen des Dielektrikums und des darunter liegenden floatenden Polysiliciums.

5. Verfahren nach Anspruch 4, bei dem der Schritt des Ätzens Plasmaätzen umfasst.

6. Verfahren nach Anspruch 1, bei dem das Züchten des Bitleitungsoxids folgende Schritte umfasst:

Druckbeaufschlagen und Erwärmen eines Ofens auf ungefähr 1-2 Atmosphären bzw. 900-950ºC;

Einsetzen des Substrats in den Ofen; und

Leiten von Dampf über das Substrat mit einer Rate von ungefähr 1-8 slpm.

7. Verfahren nach Anspruch 1, bei dem das Züchten des zweiten Gateoxids folgende Schritte umfasst:

Druckbeaufschlagung und Erwärmung eines Ofens auf ungefähr 1-2 Atmosphären bzw. 1000ºC;

Einsetzen des Substrats in den Ofen; und

Leiten von O&sub2; über das Substrat mit einer Rate von ungefähr 10 slpm.

8. Verfahren nach Anspruch 1, bei dem das Implantieren von Fremdstoffen in die Bitleitungsbereiche das Bilden von jeweils Source-/Drain-Regionen umfasst, derart, dass ausgewählte Source-/Drain-Regionen zum selektiven Koppeln mit einer Massespannung vorgesehen sind.

9. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Bitleitungsoxid (80) innerhalb der Bitleitungsbereiche (36) nass gezüchtet wird und das zweite Gateoxid (82) innerhalb der Bitleitungsbereiche trocken gezüchtet wird.

10. Verfahren nach Anspruch 9, bei dem das Bitleitungsoxid (80) innerhalb der Bitleitungsbereiche (36) und entlang den Seiten des floatenden Polysiliciums (30b) nass gezüchtet wird und das zweite Gateoxid (82) durch das nass gezüchtete Oxid (80) hindurch trocken gezüchtet wird.

11. Nichtflüchtiges Speicherarray (34), mit:

einem Halbleitersubstrat (70) und einem ersten Gateoxid (72) auf dem Substrat;

mehreren voneinander beabstandeten floatenden Polysiliciumstreifen (30) auf dem ersten Gateoxid;

mehreren voneinander beabstandeten Steuer-Polysiliciumstreifen (28), von denen jeder orthogonal zu den floatenden Polysiliciumstreifen verläuft;

einem Dielektrikum (76), das Nitrid aufweist, welches nur in Überkreuzungsregionen direkt zwischen den floatenden Polysiliciumstreifen und den Steuer-Polysiliciumstreifen strukturiert ist, wodurch jedes Dielektrikum zu den Rändern der jeweiligen floatenden Polysiliciumstreifen und der jeweiligen Steuer-Polysiliciumstreifen ausgerichtet ist; wobei die Ränder der floatenden Polysiliciumstreifen nasses Oxid (80) aufweisen, das auf diesen gezüchtet ist, gefolgt von trockenem Oxid (82), das durch das nasse Oxid hindurch gezüchtet ist;

mehreren koplanaren Bitleitungsoxiden (36), die zwischen den Polysiliciumstreifen und den Überkreuzungsregionen sowie unterhalb der Steuer-Polysiliciumstreifen gebildet sind; und

mehreren Diffusionsregionen, die unterhalb der jeweiligen Bitleitungsoxide gebildet sind, wobei eine Gruppe der mehreren Diffusionsregionen einen leitenden Kanal bilden, der parallel zu und zwischen aneinandergrenzenden floatenden Polysiliciumstreifen verläuft.

12. Nichtflüchtiges Speicherarray nach Anspruch 11, bei dem das Dielektrikum (76) in einer dreischichtigen Struktur aufgebrachtes Polysiliciumoxid, Nitrid und Nitridoxid aufweist.

13. Nichtflüchtiges Speicherarray nach Anspruch 11 oder 12, bei dem das Nassoxid in einer Dampfumgebung und das Trockenoxid in einer O&sub2;- Umgebung gebildet wird.

14. Nichtflüchtiges Speicherarray nach Anspruch 11, bei dem der leitende Kanal über das Speicherarray zu einem zum Empfangen einer Massespannung vorgesehenen Kontaktpunkt verläuft.