DE69422214T2

DE69422214T2 - Doppelpufferschema für die Aufbereitung von mehreren Datenströmen aus gespeicherten Daten

Info

Publication number: DE69422214T2
Application number: DE69422214T
Authority: DE
Inventors: Rabee Koudmani
Original assignee: General Instrument Corp
Current assignee: Arris Technology Inc
Priority date: 1993-04-21
Filing date: 1994-04-13
Publication date: 2000-09-07
Anticipated expiration: 2014-04-14
Also published as: EP0621730B1; EP0621730A2; CA2121196A1; TW385129U; AU676012B2; KR100214100B1; JP3577103B2; AU6051594A; KR940025353A; DE69422214D1; ATE188079T1; CA2121196C; US5572691A; JPH0736773A; NO941430D0; EP0621730A3; NO941430L

Description

HINTERGRUND DER ERFINDUNG

Die Erfindung betrifft die Übermittlung digitaler Daten und betrifft im besonderen die Verarbeitung aufeinanderfolgender Frames digitaler Information, um eine Mehrzahl von verschiedenen Datenströmen von jedem Frame bereitzustellen. Die Erfindung ist insbesondere anwendbar auf die Übermittlung digitaler Videosignale, bei der eine Mehrzahl verschiedener Abtastformate für verschiedene Verarbeitungsfunktionen benötigt wird.
Fernsehsignale werden herkömmlich in analoger Form nach verschiedenen Normen übertragen, die jeweils in bestimmten Ländern eingeführt worden sind. Beispielsweise wurden in den Vereinigten Staaten die Normen des National Television System Committee (NTSC) eingeführt. Die meisten europäischen Länder haben entweder die Standards des PAL-Verfahrens (Phase Alternating Line; zeilenweiser Phasenwechsel) oder des SECAM- Verfahrens (Sequential Color and Memory; Farbfolge mit Speicherung) übernommen.
Mit der digitalen Übertragung von Fernsehsignalen lassen sich Video- und Audio-Dienste von viel höherer Qualität erreichen als mit analogen Techniken. Digitale Übertragungskonzepte sind besonders vorteilhaft für Signale, die über Satellit an Kabelfernseh-Stationen und/oder direkt an Satellitenfernseh- Heimempfänger ausgestrahlt werden. Es wird erwartet, daß digitale Fernseh-Sende- und Empfangssysteme an die Stelle bestehender analoger Systeme treten werden, genauso wie in der Audio-Industrie die analoge Schallplatte weitgehend durch die digitale Compact Disc ersetzt worden ist.
In jedem digitalen Fernsehsystem muß eine beträchtliche Menge an digitalen Daten übertragen werden. Dies gilt insbesondere für hochauflösendes Fernsehen (HDTV). Bei einem digitalen Fernsehsystem empfängt ein Teilnehmer den digitalen Datenstrom über einen Empfänger/Descrambler, der dem Teilnehmer Video-, Audio- und Datendienste bereitstellt. Um das verfügbare Hochfrequenz-Spektrum möglichst wirksam zu nutzen, ist es von Vorteil, die digitalen Fernsehsignale zu komprimieren, um die zu übertragende Datenmenge auf ein Minimum zu reduzieren.
Der Videoanteil eines Fernsehsignals umfaßt eine Folge von Video-"Frames" (Video-Rahmen bzw. -Bilder), die zusammengenommen ein bewegtes Bild liefern. In digitalen Fernsehsystemen ist jede Zeile eines Video-Frame durch eine Folge von digitalen Daten definiert, die man als "Pixel" (Bildpunkte) bezeichnet. Es bedarf einer großen Datenmenge, um jeden Video-Frame eines Fernsehsignals zu definieren. Beispielsweise sind 7,4 Mbit Daten notwendig, um einen einzigen Video-Frame bei NTSC-Auflösung bereitzustellen. Hierbei wird von einer 640 Pixel · 480 Zeilen-Darstellung ausgegangen, die mit einem 8-bit-Helligkeits-(Intensity-)Wert für jede der Primärfarben Rot, Grün und Blau verwendet wird. Hochauflösendes Fernsehen erfordert sogar noch mehr Daten, um jeden Video-Frame bereitzustellen. Um diese Datenmenge bewältigen zu können, insbesondere im Falle von HDTV-Anwendungen, müssen die Daten komprimiert werden.
Video-Kompressionstechniken ermöglichen die effiziente Übertragung von digitalen Videosignalen über herkömmliche Kommunikationskanäle. Solche Techniken benutzen Kompressionsalgorithmen, welche die Korrelation zwischen einander benachbarten Bildpunkten ausnutzen, um eine effizientere Darstellung der wichtigen Informationen eines Videosignals zu erhalten.
Eine der leistungsstärksten und der am häufigsten angewandten Klassen von Algorithmen für die Videokompression bezeichnet man als "Transformationscodierer". In solchen Systemen werden Videoblöcke linear und sukzessive in einen neuen Bereich transformiert, dessen Eigenschaften sich deutlich vom Bildintensitätsbereich unterscheiden. Die Blöcke können nichtüberlappend sein, wie dies bei der Diskreten Cosinus- Transformation (DCT) der Fall ist; sie können aber auch überlappen, wie im Falle der überlappenden orthogonalen Transformation (LOT). Systeme, welche mit DCT arbeiten, sind bei Chen and Pratt, "Scene Adaptive Coder", IEEE Transactions on Communications, Vol. COM-32, No. 3, March 1984, und in der US-PS 4 791 598 mit dem Titel "Two-Dimensional Discrete Cosine Transform Processor (Liou et al.) vom 13. Dezember 1988 beschrieben. Ein mit LOT arbeitendes System ist bei Malvar and Staelin: "The LOT: Transform Coding without Blocking Effects", IEEE Transactions on Acoustics, Speech and Signal Processing, Vol. 37, No. 3, April 1989, beschrieben.
Video-Transformationen werden dazu benutzt, die Korrelation, die zwischen Abtastwerten der Bildintensität (Bildpunkten) vorhanden ist, zu reduzieren. Somit konzentrieren diese Transformationen die Energie auf eine relativ kleine Anzahl von Transformationskoeffizienten. Die meistgebräuchlichen Transformationen zeigen Eigenschaften, die ohne weiteres die Quantisierung von Koeffizienten auf der Basis eines Modells des menschlichen visuellen Systems zulassen. So erzeugt zum Beispiel die DCT Koeffizienten mit Amplituden, welche repräsentativ für die Energie in einer bestimmten Bande des Frequenzspektrums stehen. Dadurch kann man die Tatsache auszunutzen, daß der menschliche Betrachter sensibler gegenüber Fehlern in den niederfrequenten Bereichen eines Bildes ist als gegenüber Fehlern in den hochfrequenten oder detailreichen Bereichen. Allgemein werden die hochfrequenten Koeffizienten immer gröber quantisiert als die niederfrequenten.
Am Ende der DCT steht eine Matrix von Koeffizienten, welche Energie in der zweidimensionalen Frequenzebene repräsentieren. Der größte Teil der Energie konzentriert sich auf die obere linke Ecke der Matrix, welche den niederfrequenten Bereich darstellt. Nimmt man ausgehend von der oberen linken Ecke eine Zick-Zack-Abtastung (Zig-Zag-Scan) der Koeffizienten vor, dann werden in der resultierenden Sequenz lange Ketten von Nullen auftreten, insbesondere gegen Ende der Sequenz. Ein Hauptziel des DCT-Kompressionsalgorithmus ist es, Nullen zu erzeugen und diese zum Zweck einer effizienten Codierung zusammenzuführen.
Um ein Videosignal aus einem Strom von übertragenen Koeffizienten zu rekonstruieren, muß die zu der zum Codieren der Signale benutzten Transformation (z. B. DCT) inverse Transformation durchgeführt werden. Typisch werden die Transformationskoeffizienten in n · n großen Blöcken von Koeffizienten übertragen, wie etwa 8 · 8 oder 16 · 16 großen Blöcken. Zur Rücktransformation der Koeffizienten ist es notwendig, sie am Empfänger neu zu ordnen, unter Verwendung der gleichen Blockformatabtastordnung (z. B. Zick-Zack-Abtastung), die am Sender benutzt wurde.
Es mag auch gewünscht sein, die empfangenen Pixel in einer anderen Ordnung bereitzustellen, so etwa, um eine Verarbeitung im "Film-Betrieb" oder "Film-Mode" zu ermöglichen, der eine zeilenweise Abtastung an Stelle der bei der DCT- Verarbeitung verwendeten Blockabtastung verlangt.
Es ist bekannt, zwei Speicherpuffer zu verwenden, um Frames von einlaufenden digitalen Videodaten vor der Verarbeitung zu speichern. Typisch werden die einlaufenden Videodaten für einen aktuellen Frame in einer ersten Speicherbank gespeichert, während die Daten von einem früheren Frame aus einer zweiten Speicherbank ausgelesen werden. Am Ende eines Frame werden die Puffer gewechselt, so daß die Speicherbank, die gerade einen Frame von Daten empfangen hat, diese Daten nun ausgibt, während die andere Speicherbank den nächsten Frame von Daten in Empfang nimmt. Diese Technik ist nützlich beim Konvertieren des Abtastformats der einlaufenden Videodaten in ein für die nachfolgende Verarbeitung erforderliches Format.
In Fällen, wo zwei verschiedene Abtastformate für verschiedene Verarbeitungsfunktionen benötigt werden, hat man zusätzliche Speicherbänke vorgesehen. Das Vorsehen zusätzlicher Speicherbänke erhöht den Speicher- und damit verbundenen Hardware-Aufwand bis zu einem Punkt, der die Systemgestaltung recht komplex und kostspielig werden lassen kann.
Es wäre von Vorteil, ein Schema bereitzustellen, welches mit nur zwei Speicherbänken auskommt, um eine Mehrzahl von verschiedenen Verarbeitungsfunktionen zu unterstützen, die verschiedene Abtastformate verlangen. Ein derartiges Schema sollte eine Mehrzahl von verschiedenen Ausgangsdatenströmen auf der Basis der gleichen empfangenen Information bereitstellen, ohne die Durchsatzleistung des Systems zu verschlechtern.
Die vorliegende Erfindung schafft ein duales Speicherpuffer- Schema zum Ausgeben mehrfacher Datenströme, welches die im vorstehenden genannten Vorteile aufweist.
Die vorliegende Erfindung findet in den vorliegenden unabhängigen Ansprüchen 1, 7 und 8 ihren Niederschlag.

ZUSAMMENFASSUNG DER ERFINDUNG

Erfindungsgemäß wird eine Vorrichtung geschaffen, um aufeinanderfolgende, Bytes digitaler Information enthaltende Frames zu speichern und in der Folge N Datenströme für jeden Frame auszugeben. Die Bytes können von beliebiger Länge sein (z. B. 8 Bit), in Abhängigkeit von der jeweiligen Anwendung. Jeder der N Datenströme stellt die Bytes für den Frame in einer anderen Ordnung zur späteren Verarbeitung bereit. So kann z. B. in dem Fall, daß es sich bei den Frames um Frames von Videodaten (d. h. Bildpunkte) handelt, ein Datenstrom die Bildpunkte für DCT-Verarbeitung in einem Blockformat liefern, und ein anderer Datenstrom kann die Bildpunkte für Film-Mode- Verarbeitung auf zeilenweiser Basis bereitstellen.
Die Vorrichtung umfaßt eine erste und eine zweite Speicherbank zum Speichern alternierender Frames. Die erste Speicherbank ist dafür ausgebildet, Bytes von einem einlaufenden Frame zu speichern, während die zweite Speicherbank Bytes von einem vorausgehenden Frame ausgibt, und umgekehrt. Es sind Mittel zum Steuern der Eingabe und Ausgabe von Bytes in die und aus der ersten und zweiten Speicherbank vorgesehen. Die Speicherbänke sprechen auf Lese- und Schreib-Strobes und -Adressen an, die von den Steuermitteln bereitgestellt werden, um: (i) einlaufende Frame-Daten in einer von Schreibadressen bestimmten Ordnung mit einer Rate von N Bytes je Schreib-Strobe zu speichern, und (ii) durch eine Leseadresse spezifizierte N Bytes von Frame-Daten für einen nächsten, folgenden der N verschiedenen Datenströme je Lese- Strobe auszugeben. Je N Lese-Strobes tritt ein Schreib-Strobe auf. Es sind Mittel vorgesehen, um die von den Speicherbänken für jeden der N verschiedenen Datenströme ausgegebenen Frame- Daten zu puffern, um 1 Byte je Lese-Strobe in jedem der Datenströme bereitzustellen.
Die Steuermittel können einen Schreibadressengenerator und N Leseadressengeneratoren für jede Speicherbank umfassen. Es sind Mittel vorgesehen, um den Schreibadressengenerator für eine Speicherbank an Adreß-Ports der Speicherbank zu koppeln, wenn die Speicherbank momentan Bytes von einem einlaufenden Frame zum Speichern empfängt. Es sind Mittel vorgesehen zum sequentiellen Koppeln der verschiedenen Leseadressengeneratoren für eine Speicherbank an Adreß-Ports der Speicherbank, wenn die Speicherbank momentan Bytes ausgibt. Es können Mittel vorgesehen sein, um die Puffermittel alternierend mit der ersten und der zweiten Speicherbank zu koppeln, um Daten von jeweils einem Frame zu verarbeiten.
Die Puffermittel können N Register umfassen, von denen ein jedes auf ein entsprechendes, von den Steuermitteln erzeugtes Enable- oder Freigabe-Signal anspricht, um jeweils N Datenbytes zu empfangen, die von der Speicherbank als Antwort auf eine aktuelle Leseadresse ausgegeben werden. Ein Datenselektor, der jedem Register zugeordnet ist, gibt sequentiell jedes der N Datenbytes aus dem Register als Antwort auf aufeinanderfolgende Lese-Strobes aus. Jeder Datenselektor stellt einen kontinuierlichen Strom von Datenbytes bereit, in einer Ordnung, die bestimmt wird von den Leseadressen, die aktuell sind, wenn das dem Datenselektor zugehörige Register freigegeben ist.
Bei einer alternativen Ausführungsform umfassen die Puffermittel, für jede der Speicherbänke, N Register, welche an die Speicherbank gekoppelt sind. Jedes Register spricht auf ein entsprechendes, von den Steuermitteln erzeugtes Freigabe- Signal an, um jeweils N Datenbytes zu empfangen, welche von der Speicherbank als Antwort auf eine aktuelle Leseadresse ausgegeben werden. Ein Datenselektor, der jedem Register zugeordnet ist, gibt sequentiell jedes der N Datenbytes aus dem Register aus, als Antwort auf aufeinanderfolgende Lese- Strobes. Es sind Mittel vorgesehen, um die von entsprechenden Datenselektoren der ersten und zweiten Speicherbank ausgegebenen Datenbytes zu multiplexen. Die Mittel zum Multiplexen geben N kontinuierliche Ströme von Datenbytes aus. Jeder Strom stellt die Datenbytes in einer Ordnung bereit, die von den Leseadressen bestimmt wird, die aktuell sind, wenn die den zur Bildung des Stroms verwendeten Datenselektoren zugeordneten Register freigegeben sind.
Bei einem Verfahren gemäß der vorliegenden Erfindung werden aufeinanderfolgende Frames von Pixeldaten verarbeitet, um N Datenströme bereitzustellen, welche die Pixeldaten in verschiedenen Ordnungen enthalten. Einlaufende Frames von Pixeldaten werden alternierend in einer ersten Speicherbank mit einer Rate von N Pixeln je Schreibzyklus gespeichert, während Pixeldaten eines vorausgehenden Frame von einer zweiten Speicherbank mit einer Rate von N Pixeln je Lesezyklus ausgegeben werden, und umgekehrt. Der Lesezyklus hat eine Rate von N mal der des Schreibzyklus, um N,N-Pixelsätze von Ausgabepixeln pro Schreibzyklus bereitzustellen. Die von den Speicherbänken für jeden der N Sätze ausgegebenen Pixel werden gepuffert, um die N Datenströme bereitzustellen. Während jedes Lesezyklus wird die Pixeldaten ausgebende Speicherbank neu adressiert, um einen Satz von N Pixeln für einen nächsten, folgenden der Datenströme bereitzustellen.
Ferner ist erfindungsgemäß eine Vorrichtung zum Verarbeiten aufeinanderfolgender Frames von Pixeldaten vorgesehen, um zwei Datenströme zu schaffen, welche die Pixeldaten in verschiedenen Ordnungen enthalten. Es sind Mittel zum Gruppieren von Pixeln von einem einlaufenden aktuellen Videoframe vorgesehen, um aufeinanderfolgende Paare von Pixeln zum Speichern in einer ersten Speicherbank mit einer ersten Taktrate φ bereitzustellen. Es sind Mittel vorgesehen, um gespeicherte Paare von Pixeln eines vorausgehenden Videoframe von einer zweiten Speicherbank mit einer zweiten Taktrate 2φ auszulesen, während die Paare von Pixeln von dem aktuellen Videoframe in der ersten Speicherbank mit der Rate φ gespeichert werden. Die Lesemittel stellen zwei Paare von Pixeln von dem vorausgehenden Videoframe je Paar von Pixeln, welches von dem aktuellen Videoframe gespeichert wird, bereit. Es sind Mittel vorgesehen, um die von den Lesemitteln bereitgestellten Paare von Pixeln in zwei Datenströme zu kombinieren. Jeder Datenstrom stellt die Pixel von dem vorausgehenden Frame in einer anderen Ordnung bereit.
Die Mittel zum Gruppieren von. Pixeln können einen Latch- Speicher umfassen, um Pixel von dem einlaufenden Videoframe um einen Taktzyklus zu verzögern. Es sind Mittel vorgesehen, um ein verzögertes Pixel von dem Latch-Speicher mit einem nächsten, folgenden Pixel in dem einlaufenden Videoframe zu kombinieren, um ein Paar von Pixeln bereitzustellen.
Die Mittel zum Kombinieren der von den Lesemitteln bereitgestellten Paare von Pixeln in zwei Datenströme können ein erstes und ein zweites Ausgaberegister umfassen. Es sind Mittel vorgesehen, um jedes zweite von den Lesemitteln bereitgestellte Pixelpaar in das erste Ausgaberegister einzugeben und die übrigen von den Lesemitteln bereitgestellten Pixelpaare in das zweite Ausgaberegister einzugeben. Es sind Mittel vorgesehen, um Pixel jeweils einzeln von dem ersten Ausgaberegister wiederzugewinnen, um einen der beiden Datenströme zu schaffen. Es sind Mittel vorgesehen, um Pixel jeweils einzeln von dem zweiten Ausgaberegister wiederzugewinnen, um den anderen der Datenströme bereitzustellen.
Die Lesemittel können einen Adressengenerator umfassen, der gekoppelt ist, um der zweiten Speicherbank separate Adressen mit der zweiten Taktrate 2φ bereitzustellen, wodurch zwei verschiedene Paare von Pixeln von dem vorausgehenden Videoframe je Paar von Pixeln, welches von dem aktuellen Videoframe gespeichert wird, bereitgestellt werden. Es können Schaltmittel zum alternierenden Koppeln der ersten und zweiten Speicherbank vorgesehen sein, um Pixel zum Speichern zu empfangen, während die andere Speicherbank Pixel ausgibt.
Bei einer alternativen Ausführungsform umfassen die Mittel zum Kombinieren der von den Lesemitteln bereitgestellten Paare von Pixeln in zwei separate Datenströme separate Register, die jeder der Speicherbänke zugeordnet sind. Ein erstes und ein zweites Ausgaberegister sind zum Empfangen von Pixeln von der ersten Speicherbank gekoppelt. Es sind Mittel vorgesehen, um jedes zweite von der ersten Speicherbank ausgegebene Paar von Pixeln in das erste Ausgaberegister einzugeben und die übrigen von der ersten Speicherbank ausgegebenen Paare von Pixeln in das zweite Ausgaberegister einzugeben. Dritte und vierte Ausgaberegister sind gekoppelt, um Pixel von der zweiten Speicherbank zu empfangen. Es sind Mittel vorgesehen, um jedes zweite von der zweiten Speicherbank ausgegebene Paar von Pixeln in das dritte Ausgaberegister einzugeben und die übrigen von der zweiten Speicherbank ausgegebenen Paare von Pixeln in das vierte Ausgaberegister einzugeben. Es sind Mittel vorgesehen, um Pixel jeweils einzeln von dem ersten und dritten Ausgaberegister wiederzugewinnen, um einen der beiden Datenströme bereitzustellen. Es werden Pixel jeweils einzeln von dem zweiten und vierten Ausgaberegister wiedergewonnen, um den anderen der beiden Datenströme bereitzustellen.

KURZBESCHREIBUNG DER FIGUREN

Fig. 1 ist ein Blockdiagramm einer ersten Ausführungsform eines dualen Speicherpuffer-Schemas in Einklang mit der vorliegenden Erfindung, welches zwei verschiedene Datenströme für jeden einlaufenden Frame von Daten ausgibt;
Fig. 2 ist ein Blockdiagramm, welches einen Steuerprozessor zur Verwendung bei der Erzeugung der verschiedenen Steuersignale zeigt, die von den Vorrichtungen von Fig. 1 und Fig. 6 verwendet werden;
Fig. 3 ist ein Blockdiagramm, welches eine Schaltungsanordnung zur Bereitstellung der verschiedenen Lese- und Schreibadressen zeigt, welche von dem Steuerprozessor von Fig. 2 ausgegeben werden;
Fig. 4 ist ein Zeitdiagramm mit den verschiedenen Zeitsignalen, die zum Schreiben von Daten in eine Speicherbank in Übereinstimmung mit der vorliegenden Erfindung vorgesehen sind;
Fig. 5 ist ein Zeitdiagramm mit den verschiedenen Zeitsignalen, die zum Lesen von Daten aus einer Speicherbank in Übereinstimmung mit der vorliegenden Erfindung erforderlich sind; und
Fig. 6 ist ein Blockdiagramm einer alternativen Ausführungsform der Vorrichtung, wobei separate Ausgabepuffer für die erste und die zweite Speicherbank vorgesehen sind.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Die vorliegende Erfindung ermöglicht die Verwendung von zwei Speicherbänken mit dazugehörigen Ausgabepuffern zum Speichern aufeinanderfolgender Frames digitaler Information und zum Ausgeben einer Mehrzahl von Datenströmen, welche die digitale Information in verschiedenen Ordnungen enthalten. Eine erste Ausführungsform der Vorrichtung zur Verwirklichung der Erfindung ist in Fig. 1 veranschaulicht. Einlaufende Daten, die zum Zwecke der Veranschaulichung Bildpunkte von aufeinanderfolgenden digitalen Videoframes umfassen können, sind über einen Dateneingangsanschluß 10 an einen Zwischen- oder Latch- Speicher 12 gekoppelt. Der Latch-Speicher 12 wird mit einer Rate von 2φ getaktet, was das Doppelte der Rate darstellt, mit der Daten in eine erste bzw. zweite Speicherbank 16, 18 geschrieben werden. Bei der dargestellten Ausführungsform hat jeder Bildpunkt eine Länge von 8 Bit. Am Ausgang des Latch- Speichers 12 wird ein aktuelles 8-bit-Pixel vom Anschluß 10 mit dem vorausgehenden 8-bit-Pixel kombiniert, welches durch den Latch-Speicher 12 verzögert worden ist, um so ein Paar von Pixeln (16 Bit insgesamt) zu bilden, die zur gemeinsamen Eingabe in entweder die erste Speicherbank 16 oder die zweite Speicherbank 18 während eines Schreibzyklus vorgesehen sind.
Alle Pixel von einem aktuellen Frame werden in eine der Speicherbänke geschrieben, während die Pixel von dem vorausgehenden Frame aus der anderen Speicherbank gelesen werden. Zu Beginn jedes neuen Frame von einlaufenden Daten werden die Speicherbänke umgeschaltet, so daß zu jedem beliebigen Zeitpunkt das System in eine der Speicherbänke schreibt, während es aus der anderen liest. Die Speicherbank, in welche Daten eingeschrieben werden, wird über einen Schalter 14 gesteuert, der jedesmal umschaltet oder kippt, wenn von dem in Fig. 2 dargestellten Systemsteuerprozessor 60 ein "Nächster-Frame"- Signal empfangen wird. Der Steuerprozessor kann jeden neuen Frame dadurch identifizieren, daß er eine Zählung der empfangenen Zahl von Pixeln ("Bytes") unterhält. Jeder Frame enthält die gleiche Zahl von Pixeln.
Bei den in den Figuren dargestellten Ausführungsformen werden zwei Datenströme für jeden Frame von einlaufenden Daten erzeugt. Für den Fachmann wird jedoch erkennbar sein, daß jede beliebige Zahl N an Datenströmen geschaffen werden kann, indem man einfach die Zahl der Bytes, die in jeden Speicherplatz geschrieben werden, erhöht, und die Rate, mit der die Daten aus den Speichern gelesen werden, um einen Faktor N gegenüber der Rate, mit der die Daten in die Speicher eingeschrieben werden, erhöht. Bei den dargestellten Ausführungsformen wird die Ausgabe von zwei Datenströmen dadurch erzielt, daß zwei Pixel in jeden Speicherplatz geschrieben werden, als Antwort auf einen Schreib-Strobe der Rate φ, welche Rate die halbe Pixelrate (auch die "Lese-Strobe"- Rate) 2φ ist. Damit werden, wie im vorstehenden angemerkt, am Eingang des Schalters 14 zwei aufeinanderfolgende Pixel gleichzeitig zur Speicherung in der entsprechenden Speicherbank bei jedem Schreib-Strobe anstehen.
Um zwei verschiedene Abtastformate am Ausgang zu unterstützen, bedarf es eines separaten Leseadressengenerators für jedes Datenstromformat. Die separaten Adressen werden den Speicherbänken durch den Steuerprozessor 60 über den ADDR_1- Adreß-Port der ersten Speicherbank 16 und den ADDR_2-Adreß- Port der zweiten Speicherbank 18 zugeführt.
Fig. 3 veranschaulicht die Erzeugung der verschiedenen Adressen durch den Steuerprozessor 60. Im einzelnen wird der Steuerprozessor 60 einen ersten Leseadressengenerator 70 und einen zweiten Leseadressengenerator 72 sowie einen Schreibadressengenerator 74 für jede der Speicherbänke 16, 18 beinhalten. Ein Multiplexer oder Schalter 76 selektiert entweder die Ausgabe von Adressengenerator 70, Adressengenerator 72 oder Adressengenerator 74 als Eingabe in den Adreß-Port ADDR_1 oder Adreß-Port ADDR_2 der ersten Speicherbank 16 bzw. der zweiten Speicherbank 18. Der Schreibadressengenerator wird dazu verwendet, die Schreibadressen für alle in die Speicherbänke geschriebenen Daten bereitzustellen. Der erste Leseadressengenerator 70 wird dazu verwendet, Daten aus den Speicherbänken in der erforderlichen Ordnung zu lesen, um den ersten Ausgangsdatenstrom (Datenstrom 1) zu schaffen. Der zweite Leseadressengenerator 72 wird dazu verwendet, die erforderlichen Adressen zum Lesen von Daten aus den Speicherbänken in der erforderlichen Ordnung für den zweiten Ausgangsdatenstrom (Datenstrom 2) bereitzustellen. Weil der Lese-Strobe die doppelte Rate des Schreib-Strobe hat, kann die momentan Daten ausgebende Speicherbank so adressiert werden, daß je Satz von Daten, der in den als Antwort auf den Schreib-Strobe momentan Daten speichernden Speicher eingegeben wird, zwei verschiedene Sätze von Daten ausgegeben werden.
Um die von der ausgebenden Speicherbank abgegebenen zwei Sätze von Daten zu den gewünschten zwei verschiedenen Ausgangsdatenströmen zusammenzustellen, bedarf es zusätzlicher Hardware. Diese Hardware umfaßt einen Schalter 20, der das Gegenstück von Schalter 14 darstellt und der auswählt, welche der beiden Speicherbänke Daten für den zuvor gespeicherten Frame ausgeben wird, während der andere Speicher Daten von dem aktuellen Frame empfängt. Eine Pufferschaltung, allgemein mit 21 bezeichnet, ist vorgesehen, um die Ausgangsdaten in die Form von zwei separaten Datenströmen zusammenzustellen.
Bei der Ausführungsform nach Fig. 1 umfaßt die Pufferschaltungsanordnung 21 ein erstes Register 22, welches Datenstrom 1 zugeordnet ist, und ein zweites Register 24, welches Datenstrom 2 zugeordnet ist. Die je Lese-Strobe als Antwort auf die der ausgebenden Speicherbank zugeführten Adresse abgegebenen 16-bit-Pixelpaare werden sowohl in das Register 22 wie auch in das Register 24 eingegeben. Allerdings werden die Register 22, 24 ein Pixelpaar nur dann festhalten, wenn sie freigegeben sind. Das Register 22 spricht auf ein von dem Steuerprozessor 60 ausgegebenes ENA_A-Signal an, um ein erstes Paar von Pixeln zu halten, und das Register 24 spricht auf ein von dem Steuerprozessor 60 ausgegebenes ENA_B-Signal an, um das zweite, von der ausgebenden Speicherbank abgegebene Pixelpaar zu halten. Die Ausgabe des ersten und zweiten Pixelpaares erfolgt während zwei aufeinanderfolgender Lese-Strobes, welche zu einem einzigen Schreib-Strobe korrespondieren. Das Register 22 zerlegt die von der ausgebenden Speicherbank während eines Lese-Strobe empfangenen 16 Bit in deren zwei 8-bit-Pixel. Ein Datenselektor 26 schaltet zwischen den zwei 8-bit-Ausgängen des Registers 22 hin- und her, um so die individuellen Pixel zu Datenstrom 1 zu serialisieren, der über Anschluß 27 ausgegeben wird. Ähnlich trennt das Register 24 das 16-bit- Pixelpaar, welches es, sofern freigegeben, festhält, in dessen zwei separate 8-bit-Pixel-Komponenten. Ein Datenselektor 28 schaltet zwischen den zwei 8-bit-Ausgängen des Registers 24 hin- und her, um so die individuellen Pixel zu Datenstrom 2 zusammenzustellen, der über Anschluß 29 abgegeben wird.
Die Funktionsweise der Vorrichtung von Fig. 1 kann anhand der Zeitdiagramme von Fig. 4 und Fig. 5 verdeutlicht werden. Fig. 4 zeigt den zeitlichen Ablauf, der verwendet wird, um Daten in die Speicherbank 16 oder 18 zu schreiben, die über Schalter 14 momentan Daten empfängt. Der Schreib-Strobe 88 wird mit der halben Rate des Systemtakts 80 bereitgestellt. Der Systemtakt 80 läuft mit einer Rate von 2φ, welche Rate gleich der des Lese-Strobe ist. Eine separate Schreib-Adresse von einem Strom von Schreibadressen 82 wird während jedes Schreibzyklus bereitgestellt, um die am Ausgang von Latch- Speicher 12 anstehenden zwei Pixel in den nächsten Speicherplatz der empfangenden Speicherbank zu leiten. Die Ströme 84 und 86 veranschaulichen, daß zwei Pixel in jeden Speicherplatz während jedes Schreibzyklus geschrieben werden. So werden beispielsweise während eines ersten Schreibzyklus Pixel α0 und α1 in den durch die Adresse ADR0 bezeichneten Speicherplatz geschrieben. Während des nächsten Schreibzyklus werden Pixel α2, α3 in den durch ADR1 bezeichneten Speicherplatz abgelegt. Während des nächsten Schreibzyklus werden Pixel α4, α5 in den durch ADR2 bezeichneten Speicherplatz abgelegt. Der Strom 84 stellt die Daten dar, die über Anschluß 10 eingehen, und der Strom 86 repräsentiert die Daten nach ihrer Verzögerung um einen Taktzyklus durch den Latch-Speicher 12. Aus Fig. 4 ist klar ersichtlich, daß während jedes Schreib-Strobe 88 zwei Pixel zum Einschreiben in den durch die aktuelle Adresse 82 bezeichneten Speicherplatz zur Verfügung stehen.
Nachdem ein Daten-Frame in einer der Speicherbänke gespeichert wurde, werden die Schalter 14 und 20 umgeschaltet oder gekippt, so daß die Daten aus der Speicherbank gelesen werden können, während der nächste Frame von Daten in die andere Speicherbank geschrieben wird. Anstatt nur eine Adresse 82 je zwei Taktzyklen 80 bereitzustellen, wie dies während eines Speicher-Schreibvorgangs geschieht, wird während der Leseoperation für jeden Taktzyklus eine separate Adresse bereitgestellt, wie bei 90 in Fig. 5 bezeichnet. Bei dem dargestellten Beispiel wird der erste Datenstrom Daten in der für DCT-Verarbeitung benötigten Ordnung bereitstellen, und der zweite Datenstrom wird Daten zur Verarbeitung in Einklang mit einem Film-Verarbeitungsmodus (Film-Mode, FM) bereitstellen. Um dies zu erreichen, stellt jede zweite Adresse 90 entweder für DCT-Verarbeitung oder für Film-Mode- Verarbeitung geordnete Daten bereit. So wird z. B. als Antwort auf die Leseadresse DCT0 der gegenwärtig Daten ausgebende Speicher die Pixel α0, α1 ausgeben, wie bei 90, 92 von Fig. 5 gezeigt. Während des nächsten Lese-Strobe wird die Lese-Adresse FM0 die Speicherbank adressieren, die momentan Daten abgibt. Als Antwort auf die FM0-Adresse wird die Speicherbank die Pixel β0, β1 des momentan gespeicherten Videoframe abgeben. Beim nächsten Lese-Strobe wird dann die Adresse DCT1 der Speicherbank zugeführt, welche mit Ausgabe der Pixel α2, α3 antwortet. Während des nächsten Lese-Strobe wird die Adresse FM1 der Speicherbank zugeführt, die als Antwort hierauf die Pixel β2, β3 abgibt. Dieser Vorgang setzt sich fort, so daß bei jedem zweiten Lese-Strobe entweder ein Paar von DCT-Pixeln oder ein Paar von Film-Mode-Pixeln aus der Speicherbank ausgegeben wird.
Das Register 22 wird durch das ENA_A-Signal freigegeben, nur die DCT-geordneten Pixel festzuhalten, die als Antwort auf die DCT-Adressen ausgegeben werden. Dies ist bei 94 gezeigt. Ähnlich wird das Register 24 auf das ENA_B-Signal ansprechen, um nur die von der Speicherbank in der Film-Mode-Ordnung ausgegebenen Pixel zu halten. Dies ist bei 96 in Fig. 5 gezeigt. Die ENA_A- und ENA_B-Signale sind bei 102 bzw. 104 von Fig. 5 gezeigt.
Weil das Register 22 nur die Pixel speichern wird, die in der für DCT-Verarbeitung ausgegebenen Ordnung vorliegen, wird das Kippen des Datenselektors 26 bei der Lese-Strobe-Rate 2φ den Datenstrom 1 am Ausgabeanschluß 27 schaffen, der die aufeinanderfolgenden Pixel α0, α1, α2, α3 ... enthält, wie bei 98 bezeichnet. In gleicher Weise wird der Datenselektor 28 den Datenstrom 2 am Anschluß 29 abgeben, welcher die Pixel in der Ordnung β0, β1, β2, β3, β4 ... umfaßt, wie bei 100 bezeichnet.
Weil zwei Pixel in jeden Adressenplatz geschrieben werden, führt die Adressierung der Speicherbänke mit einer Schreib- Strobe-Rate, die halb so groß ist wie die Lese-Strobe-Rate, nicht zu einer Verlangsamung des Systemdurchsatzes. Tatsächlich vermittelt die vorliegende Erfindung durch das Schreiben von zwei Pixeln in jeden Adressenplatz die Fähigkeit, Daten in zwei verschiedenen Strömen auslesen zu können. Die Ordnung der Daten in jedem Strom wird allein durch die der ausgebenden Speicherbank zugeführten Adressen von dem ersten Leseadressengenerator 70 und dem zweiten Leseadressengenerator 72, wie in Fig. 3 dargestellt, gesteuert. Diese Leseadressengeneratoren schaffen den in Fig. 5 dargestellten Adressenstrom 90.
Fig. 6 zeigt eine alternative Ausführungsform der vorliegenden Erfindung, worin separate Register sowohl für die erste wie die zweite Speicherbank 16 bzw. 18 vorgesehen sind. Demnach ist, anstelle Schalter 20 vorzusehen, um die Daten von dem ausgebenden Speicher zu der gemeinsamen Pufferschaltungsanordnung 21 zu leiten, in der Ausführungsform von Fig. 6 eine erste Speicherbank 16 mit Registern 30, 32 verbunden, während eine zweite Speicherbank 18 mit Registern 34, 36 verbunden ist. Die Funktionsweise der Register 30, 32 und 34, 36 ist die gleiche wie die der Register 22, 24 in der Ausführungsform von Fig. 1. Jedem Register wird entweder das ENA_A- oder das ENA_B-Signal zugeführt, ebenso wie der Lese- Strobe mit der Rate 2φ. Jedes Register weist einen ihm zugeordneten Datenselektor 40, 42, 44 oder 46 auf, um die 16-bit- Pixelpaare in aufeinanderfolgende 8-bit-Pixel zu serialisieren. Schalter 48, 50, jeweils auf das "Nächster-Frame"- Signal von dem Steuerprozessor 60 (Fig. 2) ansprechend, geben die entsprechenden Datenströme von der momentan Daten ausgebenden Speicherbank aus. Im einzelnen werden, wenn die erste Speicherbank 16 Daten ausgibt, die in der für Datenstrom 1 geeigneten Ordnung geordneten Pixel über Anschluß 52 von dem Schalter 48 ausgegeben. Wenn die zweite Speicherbank Daten ausgibt, werden die Pixel in der Ordnung für Datenstrom 1 weiterhin am Anschluß 52 über den Schalter 48 ausgegeben. Auf der anderen Seite wird der Schalter 50 die Pixel von der ersten Speicherbank 16 in der Ordnung von Datenstrom 2 über Anschluß 54 ausgeben. Wenn die zweite Speicherbank Daten ausgibt, wird der Schalter 50 die geeignet geordneten Pixel an Anschluß 54 koppeln.
Es sollte nun erkennbar sein, daß die Erfindung aufeinanderfolgende Frames von Pixeldaten verarbeitet, um N Datenströme bereitzustellen, welche die Pixeldaten in verschiedenen Ordnungen enthalten. Einlaufende Frames von Pixeldaten werden alternierend in einer ersten Speicherbank mit einer Rate von N Pixeln je Schreibzyklus gespeichert, während Pixeldaten eines vorausgegangenen Frame von einer zweiten Speicherbank mit einer Rate von N Pixeln je Lesezyklus ausgegeben werden. Der Lesezyklus hat eine Rate, die das N-fache des Schreibzyklus ist, um N,N-Pixelsätze von Ausgabepixeln je Schreibzyklus bereitzustellen. Die von den Speicherbänken ausgegebenen Pixel für jeden der N Sätze werden gepuffert, um die N Datenströme in der geeigneten Ordnung bereitzustellen.
Die Erfindung wurde in Verbindung mit verschiedenen, spezifischen Ausführungsform beschrieben; für den Fachmann wird jedoch erkennbar sein, daß, um ein Beispiel zu nennen, die Erfindung auch auf die Verarbeitung von anderen als digitalen Videodaten Anwendung finden kann. Ferner kann, wie erwähnt, eine beliebige Zahl von Datenströmen geschaffen werden, indem die an jedem Speicherplatz gespeicherte Zahl von Bytes erhöht und für eine entsprechende Erhöhung der Rate des Lese-Strobe gegenüber dem Schreib-Strobe gesorgt wird.

Claims

1. Vorrichtung zum Speichern aufeinanderfolgender Frames, welche Bytes digitaler Information enthalten, und zum nachfolgenden Ausgeben von N Datenströmen für jeden Frame, wobei N eine ganze Zahl größer als Eins ist, wobei jeder Datenstrom die Bytes für den Frame in einer anderen Byte-Ordnung zur nachfolgenden Verarbeitung bereitstellt, wobei die Vorrichtung umfaßt:

eine erste (16) und eine zweite (18) Speicherbank zum jeweiligen Speichern alternierender Frames, wobei die erste Speicherbank (16) so ausgestaltet ist, daß sie Bytes von einem hereinkommenden Frame speichert, während die zweite Speicherbank (18) Bytes von einem vorausgehenden Frame ausgibt, und die zweite Speicherbank (18) so ausgestaltet ist, daß sie Bytes von einem hereinkommenden Frame speichert, während die erste Speicherbank (16) Bytes von einem vorausgehenden Frame ausgibt;

Mittel (60) zum Steuern der Eingabe und Ausgabe von Bytes in die und aus der ersten (16) und zweiten (18) Speicherbank, wobei die Speicherbänke (16, 18) auf Lese- und Schreib-Strobes und -Adressen ansprechen, die von den Steuermitteln (60) bereitgestellt werden, um (i) hereinkommende Frame-Daten in einer von Schreibadressen bestimmten Byte-Ordnung mit einer Rate von N Bytes je Schreib-Strobe zu speichern und (ii) N Bytes von Frame-Daten, die durch eine Lese- Adresse je Lese-Strobe spezifiziert sind, auszugeben, wobei ein Schreib-Strobe je N Lese-Strobes auftritt; und

Mittel (20, 21) zum Zuordnen und Puffern der von den Speicherbänken für jeden der N verschiedenen Datenströme ausgegebenen Frame-Daten, um ein Byte je Lese-Strobe in jedem der Datenströme bereitzustellen.

2. Vorrichtung nach Anspruch 1, wobei jede der Speicherbänke (16, 18) dazugehörige Adreß-Port-Mittel zum Empfangen von Lese- und Schreibadressen von den Steuermitteln (60) umfaßt, wobei die Steuermittel (60) umfassen:

einen Schreibadressengenerator (74) und N Leseadressengeneratoren (70, 72) für jede Speicherbank (16, 18); Mittel (76) zum Koppeln des zugehörigen Schreibadressengenerators (74) einer Speicherbank (16, 18) an die Adreß-Port-Mittel der zugehörigen Speicherbank (16, 18), wenn die zugehörige Speicherbank Bytes von einem hereinkommenden Frame zum Speichern empfängt; und

Mittel (76) zum sequentiellen Koppeln jedes der Adressengeneratoren an die Adreß-Port-Mittel der zugehörigen Speicherbank (16, 18), um die zugehörigen Speicherbänke (16, 18) sequentiell Bytes daraus ausgeben zu lassen.

3. Vorrichtung nach Anspruch 1 oder 2, wobei die Zuordnungs- und Puffermittel (20, 21) umfassen: Mittel (20) zum alternierenden Koppeln von Puffermitteln (21) an die erste und zweite Speicherbank (16, 18), um Daten von jeweils einem Frame zu puffern.

4. Vorrichtung nach Anspruch 3, wobei die Puffermittel (21) umfassen:

N Register (22, 24), von denen jedes auf ein entsprechendes, von den Steuermitteln (60) erzeugtes Freigabesignal (ENA_A, ENA_B) anspricht, um jeweils N Datenbytes zu empfangen, die von der Speicherbank (16, 18) als Antwort auf eine aktuelle Leseadresse ausgegeben werden; und

einen jedem Register (22, 24) zugeordneten Datenselektor (26, 28) zum sequentiellen Ausgeben von jedem der N Daten-Bytes aus dem Register (22, 24) als Antwort auf aufeinanderfolgende Lese-Strobes;

wobei jeder Datenselektor (26, 28) einen kontinuierlichen Strom von Daten-Bytes in einer Ordnung schafft, die von den Leseadressen bestimmt wird, die aktuell sind, wenn das dem Datenselektor (26, 28) zugeordnete Register (26, 28) freigegeben ist.

5. Vorrichtung nach Anspruch 1 oder 2, wobei die Puffermittel (21) für jede der Speicherbänke (16, 18) umfassen:

2N Register (30-36), wobei N (30, 32) der Register (30-36) an die erste Speicherbank (16) gekoppelt sind und die anderen N Register (34, 36) an die zweite Speicherbank (18) gekoppelt sind, wobei die Register (30-36) auf ein entsprechendes, von den Steuermitteln (60) erzeugtes Freigabesignal (ENA_A, ENA_B) ansprechen, um N Daten-Bytes von der zugehörigen Speicherbank (16, 18) zu empfangen, wobei die jeweiligen N Daten-Bytes als Antwort auf eine aktuelle Lese-Adresse bereitgestellt werden;

2N Datenselektoren (40-46), von denen jeder jeweils einem der 2N Register (30-36) zugeordnet ist, um sequentiell jedes der N Daten-Bytes aus dem zugehörigen Register (30-36) als Antwort auf aufeinanderfolgende Lese-Strobes (24') und korrespondierende aufeinanderfolgende Lese-Adressen auszugeben; und

jedem der Datenselektoren (40-46) zugeordnete Multiplex- Mittel (48, 50) zum Multiplexen der von dem zugehörigen Datenselektor (40-46) ausgegebenen Daten-Bytes; wobei die Multiplex-Mittel (48, 50) N kontinuierliche Ströme von Daten-Bytes ausgeben, wobei jeder Strom die Daten- Bytes in einer Byte-Ordnung bereitstellt, die von den aufeinanderfolgenden Leseadressen bestimmt wird, die aktuell sind, wenn die den zur Bildung des Stroms verwendeten Datenselektoren (40-46) zugeordneten Register (30-36) freigegeben sind.

6. Vorrichtung nach einem der voranstehenden Ansprüche, wobei die Frames Video-Frames sind und die Bytes Pixel sind.

7. Verfahren zum Verarbeiten aufeinanderfolgender Frames von Pixeldaten, um N verschiedene Datenströme zu schaffen, wobei N eine ganze Zahl größer als Eins ist, wobei jeder der N verschiedenen Datenströme die Pixeldaten in unterschiedlichen Pixel-Ordnungen enthält, wobei das Verfahren die Schritte umfaßt,

alternierend (a) hereinkommende Frames von Pixel-Daten in einer ersten Speicherbank (16) mit einer Rate von N Pixeln je Schreibzyklus zu speichern, während Pixel- Daten eines vorausgehenden Frame von einer zweiten Speicherbank (18) mit einer Rate von N Pixeln je Lesezyklus ausgegeben werden, und (b) hereinkommende Frames von Pixel-Daten in einer zweiten Speicherbank (18) mit einer Rate von N Pixeln je Schreibzyklus zu speichern, während Pixel-Daten eines vorausgehenden Frame von einer ersten Speicherbank (16) mit einer Rate von N Pixeln je Lesezyklus ausgegeben werden, wobei N Lesezyklen je Schreibzyklus auftreten, derart, daß N Sätze von N Ausgabepixeln je Schreibzyklus ausgegeben werden; und die in jedem der N Sätze enthaltenen Pixel zu puffern, um die N Datenströme bereitzustellen, wobei jeder der N Datenströme die Pixel von einem der Sätze enthält;

wobei für jeden Lesezyklus diejenige der beiden Speicherbänke (16, 18), die Pixel-Daten eines vorausgehenden Frame speichert, adressiert wird, um einen Satz von N Ausgabepixeln für einen nächsten, folgenden der Datenströme bereitzustellen, wobei die Pixel-Sätze in den verschiedenen Pixel-Ordnungen entsprechend verschiedener Leseadreßsequenzen ausgegeben werden.

8. Vorrichtung zum Verarbeiten aufeinanderfolgender Frames von Pixeldaten, um zwei Datenströme bereitzustellen, welche die Pixeldaten in verschiedenen Pixel-Ordnungen enthalten, umfassend:

Mittel (12) zum Gruppieren von Pixeln von einem hereinkommenden aktuellen Video-Frame, um aufeinanderfolgende Paare von Pixeln zum Speichern in einer ersten Speicherbank (16) mit einer ersten Taktrate Φ, bereitzustellen;

Mittel zum Lesen gespeicherter Paare von Pixeln eines vorausgehenden Video-Frame aus einer zweiten Speicherbank (18) mit einer zweiten Taktrate 2Φ, während die Paare von Pixeln von dem aktuellen Video-Frame in der ersten Speicherbank (16) mit der ersten Taktrate Φ gespeichert werden, wobei die Lesemittel zwei Paare von Pixeln von dem vorausgehenden Video-Frame je Paar von Pixeln, welches von dem aktuellen Video-Frame gespeichert wird, bereitstellen; und

erste Mittel (20-24) zum Kombinieren der von den Lesemitteln bereitgestellten Paare von Pixeln in zwei Datenströme, wobei jeder Datenstrom die Pixel des vorausgehenden Frame in einer anderen Pixel-Ordnung bereitstellt.

9. Vorrichtung nach Anspruch 8, wobei die Mittel zum Gruppieren von Pixeln umfassen:

einen Latch-Speicher (12) zum Verzögern von Pixeln von dem hereinkommenden Video-Frame um einen Taktzyklus; und

zweite Mittel zum Kombinieren eines verzögerten Pixels von dem Latch-Speicher mit einem nächsten, folgenden Pixel in dem hereinkommenden Video-Frame, um ein Paar von Pixeln bereitzustellen.

10. Vorrichtung nach Anspruch 8 oder 9, welche ferner Schaltmittel (14) aufweist zum alternierenden Koppeln einer der beiden Speicherbänke (16, 18) zum Empfang von Pixeln zum Speichern, während die andere Speicherbank (16, 18) Pixel ausgibt.

11. Vorrichtung nach einem der Ansprüche 8 bis 10, wobei die ersten Mittel zum Kombinieren umfassen:

ein erstes und zweites Ausgaberegister (22, 24);

Mittel (20, ENA_A, ENA_B) zum Eingeben jedes zweiten von den Lesemitteln bereitgestellten Paares von Pixeln in das erste Ausgaberegister (22) und zum Eingeben der übrigen von den Lesemitteln bereitgestellten Paare von Pixeln in das zweite Ausgaberegister (24);

Mittel (26) zum Wiedergewinnen von Pixeln, jeweils einzeln, aus dem ersten Ausgaberegister (22), um einen der beiden Datenströme bereitzustellen; und

Mittel (28) zum Wiedergewinnen von Pixeln, jeweils einzeln, aus dem zweiten Ausgaberegister (24), um den anderen der Datenströme bereitzustellen.

12. Vorrichtung nach einem der Ansprüche 8 bis 11, wobei

die Lesemittel einen Steuerprozessor (60) umfassen, der gekoppelt ist, um der zweiten Speicherbank (18) separate Adressen mit der zweiten Taktrate 2Φ zuzuführen, um es zu ermöglichen, zwei verschiedene Paare von gespeicherten Pixeln des vorausgehenden Video-Frame aus der zweiten Speicherbank (18) je Paar von Pixeln des aktuellen Video-Frame, welches in der ersten Speicherbank (16) mit der ersten Taktrate Φ gespeichert wird, auszulesen.

13. Vorrichtung nach einem der Ansprüche 8 bis 10, wobei die ersten Mittel zum Kombinieren umfassen:

ein erstes und zweites Ausgaberegister (30, 32), die gekoppelt sind, um Pixel von der ersten Speicherbank (16) zu empfangen;

Mittel (60, 70) zum Eingeben jedes zweiten von der ersten Speicherbank (16) ausgegebenen Paares von Pixeln in das erste Ausgaberegister (30) und zum Eingeben der übrigen von der ersten Speicherbank (16) ausgegebenen Paare von Pixeln in das zweite Ausgaberegister (32);

ein drittes und viertes Ausgaberegister (34, 36), die gekoppelt sind, um Pixel von der zweiten Speicherbank (18) zu empfangen;

Mittel (60, 72) zum Eingeben jedes zweiten von der zweiten Speicherbank (18) ausgegebenen Paares von Pixeln in das dritte Ausgaberegister (34) und zum Eingeben der übrigen von der zweiten Speicherbank (18) ausgegebenen Paare von Pixeln in das vierte Ausgaberegister (36);

Mittel (40, 44, 48) zum Wiedergewinnen von Pixeln, jeweils einzeln, aus dem ersten (30) und dritten (34) Ausgaberegister, um einen der beiden Datenströme bereitzustellen; und

Mittel (42, 46, 50) zum Wiedergewinnen von Pixeln, jeweils einzeln, aus dem zweiten (32) und vierten (36) Ausgaberegister, um den anderen der Datenströme bereitzustellen.

14. Vorrichtung nach Anspruch 13, wobei die Lesemittel einen Adressengenerator (60) umfassen, der gekoppelt ist, um separate Adressen mit der zweiten Taktrate 2Φ der Speicherbank (16, 18) zuzuführen, die momentan Pixel ausgibt, wodurch es ermöglicht wird, zwei verschiedene Paare von Pixeln des vorausgehenden Video- Frame je Paar von Pixeln des aktuellen Video-Frame, welches gespeichert wird, auszulesen.