DE69420610T2 - Frequenzsynthetisierer - Google Patents

Description

• Die vorliegende Erfindung betrifft einen Frequenzsynthetisierer und insbesondere eine schnelle Schalttechnik zum Umschalten von Sende-/Empfangskanälen bei einem mobilen Funkkommunikationssystem.
• Es wurde vorhergesagt, daß gegenwärtige analoge Mobiltelefonsysteme wegen der vor kurzem aufgetretenen erheblichen Erhöhung der Anzahl der Mobiltelefonnutzer in der nahen Zukunft ihre Kapazität erreichen werden. Daher werden aktuell digitale Mobiltelefonsysteme eingeführt. Solche digitalen Systeme benötigen Anschlußeinheiten, die zu einem schnellen Umschalten von Kanälen in der Lage sind.
• In US-A-4 442 412 ist ein phasenstarrer Generator offenbart, der eine nichtlineare Kennlinie eines VCO kompensiert und der einen Speicher zum Speichern von Kompensationsdaten für von der Temperatur abhängige Änderungen aufweist.
• Um ein schnelles Umschalten zu verwirklichen, kann ein Phasenregelkreis-(PLL)-Frequenzsynthetisierer, der eine oder beide Eingangsfrequenzen für einen Phasendetektor steuert, verwendet werden. Ein solcher PLL-Frequenzsynthetisierer ist beispielsweise in JP-A-01-151824 oder JP-A-03-54917 beschrieben. Bei solchen PLL-Frequenzsynthetisierern benötigt das Umschalten von einem Kanal zu einem benachbarten Kanal einen Zeitraum von lediglich 100 us. Wenn es jedoch erforderlich ist, von einem Kanal mit einer äußersten Frequenz eines Bands zu einem Kanal mit der anderen äußersten Frequenz umzuschalten, wird eine Zeit benötigt, die 10 bis 20mal länger ist. Dies wird durch eine "Einlesezeit" hervorgerufen, die für den PLL-Betrieb unerläßlich ist.
• Eine der vorliegenden Erfindung zugrunde liegende Aufgabe besteht daher darin, einen Frequenzsynthetisierer bereitzustellen, der in der Lage ist, die Frequenz eines Kanals zu derjenigen eines fernen anderen Kanals mit der hohen Geschwindigkeit umzuschalten, die beim Umschalten zwischen benachbarten Kanälen erreicht wird. Diese Aufgabe wird mit den Merkmalen der Ansprüche gelöst.
• Ein beschriebener Frequenzsynthetisierer beinhaltet einen spannungsgesteuerten Oszillator, einen ersten Frequenzteiler zum Teilen der Frequenz einer Ausgabe des spannungsgesteuerten Oszillators, einen Referenzoszillator, einen zweiten Frequenzteiler zum Teilen der Frequenz einer Ausgabe des Referenzoszillators, einen Phasendetektor zur Ausgabe einer Spannung, die einer Phasendifferenz zwischen den Ausgaben des ersten Frequenzteilers und des zweiten Frequenzteilers entspricht, ein aus einer Steuerschleife bestehendes Schleifenfilter zum Bereitstellen einer Eingabe des spannungsgesteuerten Oszillators durch Entfernen einer hochfrequenten Komponente der Ausgabe des Phasenvergleichers, einen Speicher zum vorübergehenden Speichern der Phasendifferenz zwischen den Ausgangsfrequenzen des ersten Frequenzteilers und des zweiten Frequenzteilers, wobei diese Frequenz derjenigen der umzuschaltenden Kanäle entspricht, eine Verzögerungsschaltung zum Verzögern der Ausgabe des zweiten Frequenzteilers um einen Wert, der einem Wert der im Speicher gespeicherten Phasendifferenz entspricht, eine Steuereinrichtung, um den Betrieb der Steuerschleife beim Kanalumschalten für einen vorgegebenen kurzen Zeitraum zu unterbrechen, und eine Schaltstufe, um dem Phasendetektor eine Ausgabe der Verzögerungsschaltung als einen Ersatz für die Ausgabe des ersten Frequenzteilers zuzuführen und um dem Phasendetektor die Ausgabe des ersten Frequenzteilers an einem Ende des vorgegebenen kurzen Zeitraums zuzuführen.
• Der Frequenzsynthetisierer aktualisiert weiterhin den Wert der im Speicher gespeicherten Phasendifferenz nach Beendigung jedes Kanalumschaltens.
• Der Frequenzsynthetisierer gibt die einem anderen Kanal entsprechende Phasendifferenz auf den Ausgang des Referenzoszillators, wenn ein Kanal zu dem anderen Kanal umgeschaltet wird. Die Steuerspannung des spannungsgesteuerten Oszillators wird durch diese vorübergehend gegebene Phasendifferenz umgeschaltet, um ein schnelles Schalten zu verwirklichen. Um die für den PLL-Betrieb unerläßliche Einlesezeit zu beseitigen, wird der PLL-Betrieb in diesem Fall vorübergehend unterbrochen und synchron mit einer ansteigenden Flanke, vorzugsweise einer zweiten Periode des Ausgangssignals des Referenzoszillators, dem die vorgegebene Phasendifferenz gegeben ist, wiederaufgenommen. Da der PLL-Betrieb daher bei einer Frequenz wiederaufgenommen wird, bei der die vorgegebene Phasendifferenz gegeben ist, kann die Einlesezeit des PLL-Betriebs verkürzt werden.
• Es ist weiterhin möglich, einer Änderung der Phasendifferenz infolge einer Änderung einer Kennlinie des spannungsgesteuerten Oszillators Rechnung zu tragen, indem der Vorgabewert nach Erkennen einer Phasendifferenz zu einem Zeitpunkt, zu dem der Kanal verriegelt ist, aktualisiert wird.
• Die oben angegebenen und andere Aufgaben, Merkmale und Vorteile dieser Erfindung werden beim Lesen der folgenden detaillierten Beschreibung zusammen mit der anliegenden Zeichnung verständlicher werden, wobei:
• Fig. 1 ein Blockdiagramm einer bevorzugten Ausführungsform des Frequenzsynthetisierers der vorliegenden Erfindung ist,
• die Fig. 2(a)-2(c) Zeitablaufdiagramme beim in Fig. 1 dargestellten Abtast- und Haltes-Phasendetektor sind, und
• die Fig. 3(a)-3(g) Zeitablaufdiagramme für verschiedene Teile der in Fig. 1 dargestellten Schaltung sind.
• In der Zeichnung bezeichnen gleiche Bezugszahlen gleiche Bauteile.
• Eine bevorzugte Ausführungsform der vorliegenden Erfin dung wird nun detailliert mit Bezug auf die anliegende Zeichnung beschrieben.
• In Fig. 1 besteht ein Frequenzsynthetisierer gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung aus einem spannungsgesteuerten Oszillator (VCO) 1, einem ersten Frequenzteiler (ist DIV) 2, einem Referenzoszillator (REF OSC) 3, einem zweiten Frequenzteiler (2nd DIV) 4, einem Abtast- und Halte-Phasendetektor (PD) 5, einem Schleifenfilter oder Tiefpaßfilter (LPF) 6, einer Verzögerungsschaltung 7, einer Schaltstufe (SW) 8, einer Steuereinrichtung (CONT) 9 sowie einem elektrisch löschbaren und programmierbaren Festspeicher (EEPROM) 10.
• Der Frequenzsynthetisierer ist im wesentlichen ein PLL- Synthetisierer, bei dem ein Abtast- und Halte-Phasendetektor verwendet wird. Ein spannungsgesteuertes Signal des VCO 1 ,wird durch den ersten Frequenzteiler 2 in der Frequenz geteilt und über die SW 8 einem Eingangsanschluß von PD 5 zugeführt. Das Frequenzteilungsverhältnis des ersten Frequenzteilers 2 wird durch die Steuereinrichtung 9 festgelegt. Ein Referenzsignal des REF OSC 3 wird durch den zweiten Frequenzteiler 4 in der Frequenz geteilt und dem anderen Eingangsanschluß des PD 5 zugeführt.
• Wie in Fig. 2(c) dargestellt ist, wo eine Rampenspannung des PD 5 gezeigt ist, erzeugt der PD 5 die zu einer Phasendifferenz zwischen zwei Eingängen proportionale Gleichspannung, wobei mit einem Laden eines Rampenkondensators bei einer ansteigenden Flanke eines zweiten geteilten Signals 102 (fr) des zweiten Frequenzteilers 4 begonnen wird und wobei das Laden bei einer ansteigenden Flanke: des ersten geteilten Signals 101 (fv) des ersten Frequenzteilers 2 beendet wird. Die Gleichspannung wird in einem Haltekondensator im PD 5 gehalten, was zu einer Steuerspannung für den VCO 1 führt. Das heißt, daß die Oszillationsfrequenz des VCO durch Steuern dieser Phasendifferenz veränderlich gemacht werden kann.
• Die Gleichspannung, deren hochfrequente Komponente, falls vorhanden, durch das LPF 6 beseitigt wird, wird an einen Steueranschluß des VCO 1 angelegt.
• Der EEPROM 10 speichert die Phasendifferenz zwischen dem ersten geteilten Signal 101 des ersten Frequenzteilers 2 und dem zweiten geteilten Signal 102 des zweiten Frequenzteilers 4 entsprechend den Frequenzen der umzuschaltenden Kanäle vorübergehend. Die Steuereinrichtung 9 liefert der Verzögerungsschaltung 7 zu einem Zeitpunkt des Kanalumschaltens die Phasendifferenzinformation des EEPROM 10. Die Verzögerungsschaltung 7 verzögert das zweite geteilte Signal 102 des zweiten Frequenzteilers 4 um einen Wert, der einem Wert der im EEPROM 10 gespeicherten Phasendifferenz entspricht.
• Zum Zeitpunkt des Kanalumschaltens liefert die Steuereinrichtung 9 ein verzögertes Signal 104 der Verzögerungsschaltung 7 als einen Ersatz für das erste geteilte Signal des ersten Frequenzteilers 2 zu dem Zeitpunkt, zu dem sie einen Arbeitsgang des ersten Frequenzteilers 2 beendet. Nach dem Kanalumschalten nimmt die Steuereinrichtung 9 den Betrieb des ersten Frequenzteilers 2 synchron mit einer zweiten ansteigenden Flanke des verzögerten Signals 104 (eine Ausgabe 103 der SW 8) wieder auf und schaltet die SW 8 um, um der SW 8 nach der Wiederaufnahme das erste geteilte Signal 101 zuzuführen.
• Die Steuereinrichtung 9 aktualisiert weiterhin den im EEPROM 10 gespeicherten Wert der Phasendifferenz auf der Grundlage der Differenz zwischen dem zweiten geteilten Signal 102 und dem ersten geteilten Signal 101 (die Ausgabe 103 der SW 8).
• Als nächstes wird ein Arbeitsgang der bevorzugten Ausführungsform der vorliegenden Erfindung mit Bezug auf die Fig. 3(a)-3(g) beschrieben.
• Wenn ein bestimmter verriegelter Kanal zu einem anderen Kanal umgeschaltet wird, liest die Steuereinrichtung 9 aus dem EEPROM 10 eine dem anderen Kanal entsprechende Phasendifferenz d (Fig. 3(b)) und legt den Wert d in der Verzögerungsschaltung 7 fest. Die Verzögerungsschaltung 7 verzögert die ansteigende Flanke des zweiten geteilten Signals 102 des zweiten Frequenzteilers 4 um die Phasendifferenz d und führt der SW 8 das verzögerte Signal 104 zu (Fig. 3(c)).
• Die Steuereinrichtung 9 schaltet weiterhin synchron mit einer ersten ansteigenden Flanke des zweiten geteilten Signals 102 des zweiten Frequenzteilers 4 nach dem Kanalumschaltvorgang den Ausgang 103 der SW 8 vom ersten geteilten Signal 101 des ersten Frequenzteilers 2 zum verzögerten Signal 104 der Verzögerungsschaltung 7 um. Bei diesem zeitlichen Ablauf des Umschaltens der SW 8 wird die ansteigende Flanke des zweiten geteilten Signals verwendet, weil die ansteigende Flanke des zweiten geteilten Signals zu einem Zeitpunkt auftritt, zu dem der PD 5 mit dem Laden des Rampenkondensators beginnt. Falls die SW 8 umgeschaltet wird, nachdem die ansteigenden Flanken des zweiten geteilten. Signals 102 und des verzögerten Signals 104 vorbeigelaufen sind, wird die Rampenspannung hoch, weil sich der Rampenkondensator weiterhin auflädt. Daher unterscheidet sich die Oszillationsfrequenz des VCO 1 von der erforderlichen Frequenz, und es wird eine lange Zeit zum Umschalten der Kanäle benötigt. Die ansteigende Flanke des zweiten geteilten Signals, vorzugsweise die erste ansteigende Flanke, wird für den Umschaltzeitpunkt verwendet, weil dadurch die Zeit zum Umschalten der Kanäle verkürzt ist. Nachdem die SW 8 umgeschaltet wurde, werden dem PD 5 das verzögerte Signal 104 und das zweite geteilte Signal 102 zugeführt. Die Phasendifferenz zwischen den beiden Eingängen des PD 5 ist d.
• Zeitgleich mit dem Umschalten der SW 8 unterbricht die Steuereinrichtung 9 vorübergehend den Betrieb des ersten Frequenzteilers 2, um den vom ersten Frequenzteiler 2, vom PD 5, vom LPF 6 und vom VCO 1 ausgeführten PLL-Betrieb zu unterbrechen und um den PLL-Betrieb synchron mit dem verzögerten Signal 104 der um die Phasendifferenz d verzögerten Verzögerungsschaltung 7 wiederaufzunehmen. Es ist mit diesem Schema möglich, die Einlesezeit des PLL-Betriebs zu verkürzen.
• Nachdem der Betrieb des ersten Frequenzteilers 2 synchron mit einer zweiten ansteigenden Flanke der Ausgabe 103 der SW 8 nach deren Umschalten wiederaufgenommen worden ist, wird der Ausgang des SW 8 wieder zum ersten geteilten Signal 101 des ersten Frequenzteilers 2 umgeschaltet. Diese Synchronisation mit der zweiten ansteigenden Flanke der Ausgabe 103 wird vorgenommen, um den Schaltvorgang selbst dann zuverlässig auszuführen, wenn die Phasendifferenz zwischen der Ausgabe 101 des ersten Frequenzteilers 2 und der Ausgabe 102 des zweiten Frequenzteilers 4 sehr gering ist.
• Weiterhin führt die Steuereinrichtung 9 Steuervorgänge aus, bei denen sie die Phasendifferenz d' erfaßt, wenn der Kanal tatsächlich von der Ausgabe 103 der SW 8 und dem zweiten geteilten Signal 102 des zweiten Frequenzteilers 4 verriegelt ist, bei denen sie den vorübergehend geschriebenen Wert d des neuen Werts d' korrigiert und bei denen sie den neuen Wert d' im EEPROM 10 speichert. Es ist bei diesem Arbeitsgang möglich, Änderungen des Vorgabewerts der Phasendifferenz d infolge von Änderungen der Betriebsmerkmale beispielsweise des VCO 1 Rechnung zu tragen.
• Wie bisher beschrieben wurde, ermöglicht es die vorliegende Erfindung, die Frequenz eines Kanals bei einer genauso hohen Geschwindigkeit wie beim Umschalten zwischen benachbarten Kanälen zu einem anderen, vom einen Kanal fernen Kanal umzuschalten.

Claims (9)

1. Frequenzsynthetisierer, enthaltend:

eine spannungsgesteuerte Oszillatoreinrichtung (1) zum Zuführen eines spannungsgesteuerten Signals,

eine erste Frequenzteilereinrichtung (2) zum Teilen einer Frequenz des spannungsgesteuerten Signals und zur Ausgabe eines ersten geteilten Signals,

eine Referenzoszillatoreinrichtung (3) zum Zuführen eines Referenzsignals (101);

eine zweite Frequenzteilereinrichtung (4) zum Teilen einer Frequenz des Referenzsignals und zur Ausgabe eines zweiten geteilten Signals (102),

eine Phasenerfassungseinrichtung (5) zur Ausgabe eines Spannungssignals, das einer Phasendifferenz zwischen dem ersten geteilten Signal und dem zweiten geteilten Signal entspricht,

ein eine Steuerschleife bildendes Filter (6), um der spannungsgesteuerten Oszillatoreinrichtung (1) eine Steuerspannung zuzuführen, indem aus dem Spannungssignal eine hochfrequente Komponente entfernt wird,

eine Speichereinrichtung (10) zum vorübergehenden Speichern der Phasendifferenz zwischen den Ausgangssignalen (101, 102) der ersten Frequenzteilereinrichtung (2) und der zweiten Frequenzteilereinrichtung (4) entsprechend den Frequenzen der umzuschaltenden Kanäle,

eine Einrichtung, um der Phasenerfassungseinrichtung (5) die in der Speichereinrichtung (10) gespeicherte Phasendifferenz zuzuführen, um die Steuerspannung zu ändern, und

eine Steuereinrichtung (9), um den Betrieb der Steuerschleife beim Kanalumschalten für einen kurzen Zeitraum zu unterbrechen.

2. Synthetisierer nach Anspruch 1, wobei die Zuführeinrichtung enthält:

eine Verzögerungseinrichtung (7) zum Verzögern des zweiten geteilten Signals (102) um einen Wert, der einem Wert der in der Speichereinrichtung (10) gespeicherten Phasendifferenz entspricht, und

eine Schalteinrichtung (4) zum Zuführen eines verzögerten Signals als Ersatz für das erste geteilte Signal.

3. Synthetisierer nach Anspruch 1 oder 2, wobei die Steuereinrichtung (9) die Schalteinrichtung (8) synchron mit der ersten ansteigenden Flanke des zweiten geteilten Signals nach dem Kanalumschaltvorgang schaltet.

4. Synthetisierer nach Anspruch 3, wobei die Steuereinrichtung (9) den Betrieb der ersten Teilereinrichtung (2) synchron mit einer zweiten ansteigenden Flanke der Ausgabe der Schalteinrichtung (8) nach dem Kanalumschaltvorgang auslöst.

5. Synthetisierer nach Anspruch 4, wobei die Steuereinrichtung (9) die Schalteinrichtung (8) schaltet, um der Phasenerkennungseinrichtung (5) nach dem Neustart der ersten Teilereinrichtung (2) das erste geteilte Signal (101) zuzuführen.

6. Synthetisierer nach einem der Ansprüche 1 bis 5, der weiter eine Einrichtung zum Aktualisieren des Werts der in der Speichereinrichtung gespeicherten Phasendifferenz aufweist.

7. Synthetisierer nach einem der Ansprüche 1 bis 6, wobei die Phasenvergleichseinrichtung ein Abtast- und Halte-Phasenvergleicher ist.

8. Synthetisierer nach einem der Ansprüche 1 bis 6, wobei die kurze Zeit im wesentlichen einer Periode der zweiten Frequenzteilereinrichtung entspricht.

9. Verfahren zum Steuern eines Frequenzsynthetisierers mit den Schritten:

(a) Zuführen eines spannungsgesteuerten Signals,

(b) Teilen einer Frequenz des spannungsgesteuerten Signals und Zuführen eines ersten geteilten Signals,

(c) Zuführen eines Referenzsignals,

(d) Teilen der Frequenz des Referenzsignals und Zuführen eines zweiten geteilten Signals,

(e) Ausgeben eines Spannungssignals entsprechend einer Phasendifferenz zwischen dem ersten geteilten Signal und dem zweiten geteilten Signal,

(f) Bereitstellen eines Steuersignals durch Entfernen einer hochfrequenten Komponente des Spannungssignals, um das spannungsgesteuerte Signal zuzuführen,

(g) Speichern der Phasendifferenz zwischen dem ersten geteilten Signal und dem zweiten geteilten Signal entsprechend Kanälen mit umzuschaltenden Frequenzen,

(h) Zuführen der gespeicherten Phasendifferenz, um die Steuerspannung zu ändern, und

(i) Unterbrechen eines Arbeitsgangs des Teilungsschritts (b) für einen vorgegebenen kurzen Zeitraum beim Kanalumschalten.