DE69228586T2 - Dynamischer, in einer Array-Architektur im Mehrfachmodus arbeitender Parallelprozessor - Google Patents

Dynamischer, in einer Array-Architektur im Mehrfachmodus arbeitender Parallelprozessor

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DE69228586T2
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Description

    GEBIET DER ERFINDUNG
  • Das beschriebene Gebiet der Erfindung betrifft Rechnersysteme, und die Erfindung bezieht sich insbesondere auf Rechnersysteme, die dynamisch Mehrfachverarbeitungsmodi implementieren können unter Verwendung eines Prozessor-Arrays zum parallelen Abarbeiten von Programmen innerhalb des Verarbeitungselement-Array.
    • QUERVERWEIS AUF DAMIT IN BEZIEHUNG STEHENDE ANMELDUNGEN
  • Die vorliegende Anmeldung bezieht sich auf:
  • "Broadcast/Switching Apparatus For Executing Broadcast/Multi- Cast" von H. T. Olnowich et al., EP 506 136 eingereicht am 30. März 1992 (IBM Docket EN991030A)
  • "Multi-Sender/Switching Apparatus For Status Reporting Over Unbuffered Asynchronous Multi-Stage Networks" von H. W. Olnowich et al., EP 506 135 eingereicht am 30. März 1992 (IBM Docket EN991030B),
  • "Sync-Net - A Barrier Synchronization Apparatus For Multi- Stage Networks" von P. L. Childs et al., US 5,365,228 eingereicht am 21. August 1991 (IBM Docket EN991049),
  • "GVT-Net - A Global Virtual Time Calculation Apparatus For Multi-Stage Networks" von P. L. Childs et al., US 5,250,943 eingereicht 21. August 1991 (IBM Docket EN991050), und
  • ferner die gleichzeitig damit im Zusammenhang stehenden folgenden Anmeldungen:
  • "Priority Broadcast And Multi-Cast For Unbuffered Multi-Stage Networks" von H. T. Olnowich et al., EP 505 780 eingereicht am 5. März 1992 (IBM Docket EN991016B),
  • "Dual Priority Switching Apparatus for Simplex Networks" mit H. T. Olnowich, P. Kogge et al., Ep 505 779 eingereicht am 5. März 1992 (IBM Docket EN991016A),
  • "Multi-Function Network" von H. T. Olnowich et al., EP 505 782 eingereicht am 5. März 1992 (IBM Docket EN991017).
  • "Multi-Media Serial Line Switching Adapter for Parallel Networks and Heterogeneous and Homologous Computer System", H. T. Olnowich, EP 505 781 eingereicht am 5. März 1992 (IBM Docket EN991119).
  • Diese gleichzeitig anhängigen Anmeldungen und die vorliegende Anmeldung sind Eigentum es gleichen Inhabers, und zwar der International Business Machines Corporation, Armonk, New York.
    • HINTERGRUND DER ERFINDUNG
  • Entwickelt wurden Rechnersysteme, die ein Prozessoren-Array benutzen, um Programme parallel abarbeiten zu können.
  • Die VLSI-Technologie ist jetzt in der Lage, mehrfache Prozessoren (jeder mit einem eigenen Speicher) entweder auf einem einzigen oder auch auf Mehrfachchips in nächster Nähe zueinander unterzubringen. Solche Parallelprozessoranordnungen können konfiguriert werden in Single Instruction Stream Multiple Data Stream (SIMD), Multiple Instruction Stream Multiple Data Stream (MIMD) oder Single Instruction Stream Single Data Stream (SISD) Konfiguration, jedoch wurde bis heute kein Mehrfachtyp-Modus verwendet, noch gibt es eine Maschine, die eine Form vorsieht, wonach der Modus während der Programmabarbeitung dynamisch und leistungsfähig geändert werden kann.
  • Ein Teil der Arbeit gründet sich auf mein Buch mit dem Titel "The Architecture of Pipelined Computers", erschienen 1981 bei Hemisphere Publishing Corporation unter ISBN 0-89116-494- 4. Diese Arbeit hat eine historische Perspektive, die sich noch heute, nach einer Dekade des Fortschritts auf diesem Gebiet, nützlich auswirkt, siehe S. 11-20.
  • Auf dem Gebiet der nach unterschiedlichen Modi orientierten Maschinen geht die Entwicklung weiter. Zum Beispiel für den SIMD-Modus, wurde kürzlich das US Patent 4,992,933 unter dem Titel SIMD ARRAY PROCESSOR WITH GLOBAL INSTRUCTION CONTROL AND REPROGRAMMABLE INSTRUCTION DECODER, am 12 Feb. 1991, an James L. Taylor erteilt für ein Prozessor-Array, das eine multidimensionale Anordnung von Verarbeitungselementen vorsieht und das einen Mechanismus benutzt, durch den die Verarbeitungselemente simultan in SIMD aktualisiert werden als Reaktion auf eine globale Ladeanweisung, die einen Interrupt für alle Verarbeitungselemente erzwingt.
  • Die derzeit am weitesten fortgeschrittenen Maschinen sind MIMD. US-Patent 4,916,652, erteilt an Schwarz und Vassiliadis am 10. April 1990, unter dem Titel DYNAMIC MULTIPLE INSTRUCTION STREAM MULTIPLE DATA MULTIPLE PIPELINE APPARATUS FOR FLOATING POINT SINGLE INSTRUCTION STREAM SINGLE DATA ARCHITECTURES betrifft das Implementieren einer MIMD-Maschine über multiple funktionelle Pipelines und Verschachteln der verschiedenen Anweisungsströme in diesen Pipelines. Dieses Patent zieht das Umschalten der Maschine von MIMD auf SISD für eine kurze Zeitspanne zum Behandeln einiger komplexer Anweisungen für die Fließkommaoperation in Betracht.
  • Andere unterbrechen den MIMD-Modus einer Maschine. US-Patent 4,873,626, erteilt am 10. Oktober 1989, und US-Patent 4,891,787, erteilt am 2. Januar 1980, beide an David K. Gifford, beschreiben ein Parallel-MIMD-Verarbeitungssystem mit einem Prozessor-Array mit einem SIMD/MIMD-Befehlsabarbeitungssystem. Diese zwei Patente definieren eine einzige CPU (ZE), die ein Gesamt-Controller für multiple Prozessorgruppen (PEs) und -speicher ist, wobei jede Gruppe einen Querverbindungspfad irgendeiner Art hat. Ein Parallelbus verbindet die Haupt-CPU mit den Gruppen. Diese Maschine hat bewiesen, daß alle PEs einen unabhängigen Programmcode im MIMD-Modus abarbeiten können. Wie im anderen obigen Patent gibt es die Möglichkeit, das Bearbeiten der PEs zu unterbrechen, das von dem einzigen Prozessor in übergeordneter Regelung gesteuert wird.
  • Derzeit sind die meisten SIMD-Prozessoren (z. B. der Connection Machine CM-2) entweder eigenständige Einheiten oder arbeiten als vorderes oder hinteres Ende eines MIMD Hauptrechners. Jeder Prozessor ist ausgelegt, um eine spezifische Funktion auszuführen, und Schemata, wie die, die Interrupts voraussetzen, machen einen beträchtlichen Aufwand erforderlich, um begrenzte spezialisierte Modusoperationen auszuführen. Jedoch zeigen die meisten Rechneralgorithmen oder -programme einige starke Übereinstimmungen für eine effiziente Paralleldurchführung in einem von verschiedenen Modi (SIMD oder MIMD). Ferner würden virtuell alle Algorithmen von einer Maschinenarchitektur profitieren, die unterschiedliche Ausführungsmodi für unterschiedliche Teile eines Problems zuläßt. Die existierenden Vorschläge sprechen dieses Bedürfnis nicht ausreichend an.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die hier beschriebene Erfindung ermöglicht eine Maschinenarchitektur, die unterschiedliche Ausführungsmodi für unterschiedliche Teile eines Problems zuläßt. Zusätzlich benutzen die Maschinen den gleichen Satz Systembetriebsmittel um Mehrfachmodus-Anwendungen zuzulassen. Das Rechnersystem, das ich beschrieben habe, ist ein Mehrfachprozessor- Rechnersystem mit mehrfachen Prozessorgruppen (Verarbeitungselementen) und -speichern, bei dem Prozessoren über einen Zusammenschaltpfad, und Betriebsmittel zum Steuern der Ausführung von Anweisungen durch die Prozessoren des Systems kreuzgekoppelt sind. Gemäß der bevorzugten Ausführungsform der Prozessoren können die Prozessoren so konfiguriert werden, daß sie Anweisungen im SIMD- und/oder im MIMD-Modus dynamisch ausführen. Diese Modusänderung kann erfolgen auf einer Anweisung-um-Anweisung-Basis. Die Prozessoren können physikalisch identisch sein und doch Mehrfachmodus-Funktionen ausführen.
  • In meiner bevorzugten Ausführungsform hat jedes Rechnerverarbeitungselement mindestens ein Befehlsregister, einen Programmzähler und ein Zustandscode-Register. Mit der beschriebenen Architektur habe ich Steuerungen vorgesehen, die diese Betriebsteile gemeinsamer Verarbeitungselemente, die für MIMD-Modus-Operationen erforderlich sind, in die Lage versetzen, daß sie in SIMD benutzt werden und nützlich sind. Der dynamische Umschaltaspekt meiner Erfindung benutzt das Befehlsregister eines Rechnerverarbeitungselements zur direkten Steuerung der Befehlsabarbeitung unter Verwendung anderer gemeinsamer Elemente als Doppelzweck-Systemelemente in der Operation im SIMD- Modus.
  • Dementsprechend habe ich vorgesehen, daß dem Programmzähler eine Basisregisterfunktion zugeordnet wird.
  • Ich habe auch vorgesehen, daß dem Befehlsregister eine lokale Aktivierungsfunktion zugewiesen wird.
  • Ich habe auch vorgesehen, daß das Befehlsregister als Pipeline für SIMD-Anweisungen benützt wird.
  • Jeder der Prozessoren weist einen Wert im Befehlsregister auf, der zum dynamischen Anzeigen des zur Ausführung der derzeitigen Anweisung eingestellten Betriebsmodus benützt wird. Eine Anweisung im eingestellten Befehl kann an ausgewählte Prozessoren des Systems gesendet werden, um den ausgewählten Prozessorsatz des Systems dynamisch in einen gewünschten Operationsmodus umzuschalten.
  • In meiner bevorzugten Ausführungsform ist ein Pfad zwischen den Befehlsregistern eines jeden Verarbeitungselements einer Prozessorgruppe vorgesehen, die einen Anweisungsstrom abarbeiten, um durch Senden über den so vorgesehenen Sendepfad SIMD-Operationen in einer Vielzahl von Prozessoren der Gruppe zu aktivieren.
  • In einer alternativen Ausführungsform kann ein Zusammenschaltnetz die Sendefunktionen zwischen den Prozessoren durchführen. In dieser Ausführungsform, die mit einem direkten Sendepfad zwischen den Prozessoren kombiniert werden kann, liefert ein Mehrstufen-Zusammenschaltnetz alternative Pfade zu den Befehlsregistern. Dieses alternative Zusammenschaltnetz ist ein dynamisches Mehrstufen-Zweiseiten- Schaltnetz, das das Punkt-für-Punkt-Koppeln der Prozessoren ohne Blockieren ermöglicht.
  • Zusätzlich können mehrere interdynamische Verarbeitungsmodusgruppen dynamisch auf dem gleichen Rechnersystem arbeiten. Kein bekanntes System läßt eine solche Konfiguration zu.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Fig. 1(a) zeigt die SIMD-Modus-Organisation des gemeinsamen Betriebsmittelsystems.
  • Fig. 1(b) zeigt die MIMD-Modus-Organisation des gemeinsamen Betriebsmittelsystems.
  • Fig. 2 zeigt illustrativ einen angenommenen Zeitplan der operativen Systembetriebsmittel.
  • Fig. 3 illustriert neue mögliche Merkmale des Systems, die eine direkte Signalankopplung quer über die Verarbeitungselemente zum Senden gemäß der bevorzugten Ausführungsform enthalten.
  • Fig. 4 illustriert eine alternative Ausführungsform des Systems aus Fig. 3, wobei das Senden über das Zusammenschaltnetz besorgt wird, das das bevorzugte Mehrstufen-Zusammenschaltnetz ALLNODE benutzt, das alternative Pfade zu den Befehlsregistern vorsieht.
  • Fig. 5 illustriert den SIMD-Zeitablauf gemäß der bevorzugten Ausführungsform.
  • (Anmerkung: Zwecks leichterer Darstellung können die Figuren in mehrere Teile unterteilt werden, und vereinbarungsgemäß zeigen wir den oberen Teil der Figur im ersten Blatt und ordnen beim Ansehen der Figur die nachfolgenden Blätter nach unten und quer an, für den Fall, daß Mehrfachblätter benutzt werden.)
  • Jetzt folgt beispielhaft unsere detaillierte Beschreibung mit Erklärung der einzelnen Teile der bevorzugten Ausführungsformen unserer Erfindungen.
    • DETAILLIERTE BESCHREIBUNG DER ERFINDUNGEN
  • Erfindungsgemäß ermöglicht das hier nachstehend beschriebene Rechnersystem und seine Architektur, daß ein Maschinenverarbeitungselement mit den gleichen Betriebsmitteln verschiedene Teile eines Problems in einem geeigneten Modus ausführt, z. B. im SIMD-Modus der Fig. 1(a) oder im MIMD-Modus der Fig. 1(b). Zusätzlich fällt unter den Begriff der Fig. 1(a) auch SISD, wie noch beschrieben wird. In meiner bevorzugten Ausführungsform benutzen die Maschinen den gleichen Satz Systembetriebsmittel, um Mehrstufenanwendungen zu ermöglichen, aber diese Betriebsmittel werden dynamisch umkonfiguriert. Das Rechnersystem, das ich beschrieben habe, ist ein Mehrstufen- Prozessor-Rechnersystem mit Mehrfach-Prozessorgruppen 1...N. Die Verarbeitungselemente haben (in der bevorzugten RISC- Konfiguration) eine Steuereinheit, eine Datenflußeinheit und einen Speicher. Die Prozessoren sind über einen Zusammenschaltpfad verschaltet, der aus beliebigen allgemein bekannten Formen der Zusammenschaltnetze bestehen kann, wie z. B. eine Kreuzschiene oder ein Durchschaltnetz, ein binärer überdimensionaler Würfel oder ein sonstiges Verbindungsnetz. In meiner bevorzugten Ausführungsform sowie auch in meiner alternativen Ausführungsform ist das beste Netz für die Zwecke der beschriebenen Architektur und daher auch das von mir bevorzuge Netz eines auf der Grundlage des ALLNODE- Schaltnetzes gemäß Beschreibung in der US-Patentanmeldung mit dem Titel "Broadcast/Switching Apparatus For Executing Broadcast/Multi-Cast" von H. T. Olnowich et al., EP 506 136 eingereicht am 30. März 1992 (IBM Docket EN991030A), das ein Mehrstufennetz ist und als Parallelverbindungsmedium arbeitet und das zum asynchronen Zusammenschließen des RS/6000 und sonstiger Prozessoren geeignet ist, das es zuläßt, daß Prozessorknoten zusammengeschlossen werden, wobei Befehle gleichzeitig oder auf beliebige Weise überlappend gesendet werden. Das Netz ist in VLSI implementiert und sieht vor ein dynamisches nichtblockierendes Verschalten über einen alternativen Pfad, regulär abstandsgleich innerhalb des Chips, Mehrstufen-Zweiseitenchip, mit Ports zum Anschließen an angekoppelte Prozessoren, entweder innerhalb eines Chips, auf einer Leiterplatte, oder über einen Verbindungspfad. Das System kann in der Beschreibung der oben angezogenen Anwendung ein duales Prioritätsschema für Simplex-Netze verfolgen, deren Erfinder ich bin. Dieses Schaltnetz aktiviert einige der Merkmale meiner Erfindung.
  • Der Rechnerprozessor wird diese Betriebsmittel aufweisen, die für die MIMD-Verarbeitung anwendbar sind, einschließlich eines Programmzählers, dem eine Basisregisterfunktion im SIMD-Modus zugeordnet ist, ein Zustandscoderegister, dem eine lokale Einschaltfunktion zugewiesen werden kann, und ein Befehlsregister, das im SIMD-Modus benutzt wird, um SIMD- Befehle in Pipeline hintereinander herzuschicken.
  • Die von mir beschriebene Architektur sieht vor Betriebsmittel zum Steuern der Ausführung von Befehlen durch die Prozessoren des Systems. Laut bevorzugter Ausführungsform können die Prozessoren so konfiguriert werden, daß sie Anweisungen im SIMD- und/oder im MIMD-Modus dynamisch ausführen. Diese Modusänderung kann auf einer Befehl-nach-Befehl-Basis erfolgen. Die Prozessoren können physikalisch identisch sein und doch Mehrfachmodus-Funktionen ausführen.
  • Da in meiner bevorzugten Ausführungsform die Rechnerverarbeitungselemente ein Befehlsregister, einen Programmzähler und ein Zustandscoderegister aufweisen, hat der Rechner die Steuergeräte, die diese Betriebsmittel gemeinsamer Verarbeitungselemente aktivieren, die beim MIMD-Modus-Betrieb erforderlich sind, der in SIMD nützlich benutzt werden soll.
  • Für die Zwecke der vorliegenden Diskussion nehmen wir an, wie in meiner bevorzugten Ausführungsform, daß ein einzelner Prozessor die in Fig. 2 zusammengefaßten Merkmale aufweist. Diese Merkmale sind charakteristisch für viele mögliche RISC- Architekturen, und sie kommen in RS/6000 RISC-Prozessoren vor, die bei International Business Machines Corporation erhältlich sind und die ich bevorzugt einsetze. Im Bereich der Erfindung haben die individuellen Verarbeitungselemente jedoch:
  • 1. Einen Befehlssatz, in dem alle speicherbezüglichen Maßnahmen für Daten über die Befehle LOAD und STORE ausgeführt werden, wie in RISC-ähnlichen Befehlssatz-Architekturen üblich ist;
  • 2. Das Adressieren für solche Datenzugriffe ist Grundadresse plus Distanzadresse, aber Additions- und Indexregister- Aktualisierungen müssen nach Anlaufen einer Speicheroperation als Nach-Adressenaktualisierung angewandt werden;
  • 3. Alle Anweisungen, die Rechenoperationen ausführen, wie Additionen oder Subtraktionen, laufen von Register zu Register und können in einem oder auch in mehreren Ausführungszyklen ausgeführt werden, ohne auf Speichermaßnahmen bezugnehmen zu müssen (diese Zykluszeit wird zwecks Vereinfachung der Darlegung in der Offenbarung als Einzyklus-Zeit angenommen);
  • 4. Alle Anweisungen passen genau in ein Speicherwort, abgesehen von solchen zur unmittelbaren Ausführung, die zwei benötigen (wobei zweite die Daten enthält);
  • 5. Alle Anweisungen müssen in einen Maschinenzyklus passen, wobei die Adresse des Speicheroperanden beim Anlaufen des Zyklus aus einem Maschinenregister wählbar ist, und das Register die Ergebnisse in einem Lesevorgang aufnehmen und sie am Ende des Zyklus einspeichern kann.
  • Alle diese Merkmale lassen sich heute in einer typischen RISC-Maschine finden und sie können auch in komplexeren Architekturen implementiert werden mit einigen der Fortschritte, die derzeit entwickelt werden. Der Punkt hier ist, daß ich zwar die vereinfachte RISC-Maschine bevorzuge, die in Einzelheiten beschrieben wird, jedoch gibt es in der Beschreibung der Merkmale nichts, das nicht so modifiziert werden könnte, daß es nicht auch mit anderen, mehr herkömmlichen Architekturen arbeiten würde.
    • Die Architekturerweiterungen
  • Die Architekturerweiterungen, die das Rechnersystem in die Lage versetzen, auf der Befehl-um-Befehl-Ebene dynamisch zwischen (beispielhaft) SIMD- und MIMD-Modus umzuschalten, wird jetzt für zwei mögliche Modi beschrieben.
  • Ich nehme eine Prozessoranordnung an, die allgemein gemäß Fig. 3 konfiguriert ist. Das Befehlswort, das in das Befehlsregister (IR) jedes Prozessors eingespeist werden soll, kann entweder aus einer Sendung über einen Globalbus (oder in der alternativen Ausführungsform über das Netz) von dem Prozessor her kommen, der als Steuereinheit (PE#1) gekennzeichnet ist, oder aus dem eigenen Speicher des Prozessors.
  • Erfindungsgemäß erkennt das Befehlsregister jedes Prozessors ein neues Verarbeitungsmodus-Bit (PMB), das angibt, ob dieser Prozessor im SIMD- oder im MIMD-Modus steht. Dieses Bit steuert, wo neue Befehle herkommen.
  • Auch beinhaltet das Format jeder Anweisung ein gesondertes Parallelausführungstyp-Bit (PET), das zwei Werte annehmen kann, einen Wert, der "lokale" Operation bzw. "Array"- Operation anzeigt.
  • Schließlich hat das System eine "Schaltmodus"-Anweisung im Anweisungssatz, die das Verarbeitungsmodus-Bit der Prozessoren umschaltet, die die Umschaltmodus-Anweisungen ausführen, die im Anweisungsstrom auf die "Modusumschalt"- Anweisung folgt.
  • Diese Architekturerweiterungen können ein dynamisches Umschalten Anweisung-auf-Anweisung zwischen den Modi aktivieren und ermöglichen es den Maschinen des Rechnersystems, im SIMD- oder im MIMD-Modus zu arbeiten, je nachdem, wie es für den vom Rechnersystem auszuführenden Algorithmus am besten ist.
    • Beispiel für SIMD-Modus-Operationen
  • Jeder der Prozessoren hat einen Wert im Befehlsregister, der zum dynamischen Anzeigen des zum Ausführen der augenblicklichen Anweisung benutzten Operationsmodus gesetzt ist. Eine Anweisung im Anweisungssatz kann an ausgewählte Prozessoren des Systems gesendet werden, um den gewählten Prozessorsatz des Systems dynamisch auf den gewünschten Operationsmodus umzuschalten. Dieses Beispiel illustriert die SIMD-Operation.
  • Beim Hochfahren des Geräts werden bei allen Prozessoren, außer bei dem mit PE#1 bezeichneten Prozessor, das Verarbeitungsmodus-Bit (PMB) auf SIMD gesetzt. Prozessor #1 wird auf MIMD gesetzt und kann während des Konfigurationslaufs nicht aus diesem MIMD-Modus umschalten.
  • In diesem Modus arbeitet Prozessor #1 als Steuergerät für das System, das gerade konfiguriert wird, und arbeitet als Steuergerät und ruft Anweisungen ab. Alle anderen Prozessoren schieben in ihre Befehlsregister eine Kopie jeder Anweisung ein, sobald sie Prozessor #1 abruft. Somit haben am Ende der Anweisungsabrufaktion alle Prozessoren in ihrem IR die gleiche Anweisung zur Ausführung.
  • Jetzt, zu Beginn des nächsten Maschinenzyklus blickt jeder Prozessor sowohl auf sein PMB als auch auf das Parallelausführungstyp-Bit (PET) der Anweisung (wie es im IR gefunden wird). Für den Prozessor #1 (der im MIMD-Modus steht) bewirkt ein PET "lokal", daß der Prozessor die Anweisung wie eine normale Anweisung dekodiert und ausführt. Der nächste Maschinenzyklus ist daher ausgerichtet auf die Ausführungsanweisung in Prozessor #1, wobei sein Speicher für Laden und Speichern verfügbar ist. Es ist möglich, daß die Maschinenkonstruktion auch das Vorabrufen zuläßt und die Anweisung den Speicherraum nicht braucht, in diesem Fall kann dieser Zyklus die nächste Anweisung abrufen. Im SIMD-Modus sehen alle anderen Prozessoren das "lokale" PET und ignorieren die Anweisung. Sie schalten auf Leerlauf. Dieser Operationsmodus ist nützlich, wenn ein allgemeiner Zustand oder eine Steueroperation vom Steuerprozessor ausgeführt werden muß. Wenn immer der Steuerprozessor #1 eine weitere Anweisung abruft, wiederholt sich der Prozeß und alle Prozessoren im SIMD-Modus erfassen diesen Speicherbezug gleichzeitig in ihren Befehlsregistern.
  • In dieser SIMD-Konfiguration bewirkt ein PET des "Array", daß alle Prozessoren, die im SIMD-Modus stehen (d. i. alle Prozessoren außer dem Steuerprozessor #1) die Array-Anweisung dekodieren und ausführen. Der Prozessor #1 jedoch benutzt den PET des "Array" als Flag, um seinen Ausführungszyklus zu überspringen und direkt zum nächsten Anweisungsabruf überzugehen. Das überlappt das Abrufen der nächsten Anweisung mit der Ausführung durch alle anderen Prozessoren, die im SIMD-Modus angewählt sind (alle der Gruppe des Array). Somit würde eine Kette von "Array"-Anweisungen alle Anweisungsabrufe total überlappen und zulassen, daß die Speicher der Prozessoren bei jedem dieser Zyklen als Datenoperanden benutzt werden.
  • Die Ausführung dieser SIMD-Array-Modus-Anweisungen erfolgt genau so wie bei der herkömmlichen Prozessorausführung, mit dem Unterschied, daß die Programmzähler PC der Prozessoren nicht nach Ausführung einer Anweisung automatisch inkrementiert werden, falls die Anweisung nicht eine unmittelbare Zwei-Wort-Anweisung ist. Das ermöglicht, daß diese SIMD- Maschinen ihre Programmzähler als ein anderes Basisregister benutzen. Das ist ein besonders wertvolles Merkmal in jeder gatterbegrenzten Konstruktion, wo alle Prozessoren auf einem Chip stehen, wo Speicherplatz wertvoll ist und nicht verschwendet werden darf.
  • Anweisungen, die jetzt den Programmzähler modifizieren, wenn er als Basisregister arbeitet, sind:
  • 1. Ein "Sprungbefehl", der vom Steuerprozessor #1 abgerufen wird, aber mit PET auf "Array" gesetzt ist, hat die Auswirkung, daß er den Programmzähler jedes SIMD-Modus- Prozessors auf diesen Wert setzt;
  • 2. Eine "Load Immediate"-Anweisung, die vom Steuerprozessor abgerufen wird, aber mit PET auf "Array" gesetzt ist, hat die Auswirkung, das Register jedes Prozessors mit dem Inhalt dieses Prozessorspeichers an der vom Programmzähler des Prozessors angegebenen Adresse zu laden, mit einer Nach- Abruf-Inkrementierung des PC;
  • 3. Eine "Branch and Link"-Anweisung sichert die Nebenprozessoren in die angegebenen Verbindungsspeicher, und lädt den PC wieder mit einer neuen Adresse, was gleichbedeutend ist mit Sichern einer Basis und Nachladen in der gleichen Anweisung;
  • 4. Eine "Return"-Anweisung lädt die Programmzählerbasis aus einem der anderen Register.
  • Somit erlauben diese Anweisungen zusammen, daß der Prozessor- PC als Zeiger auf die Konstanten-Anordnungen und sonstigen Daten als sehr nützlich in Matrixoperationen benutzt werden.
  • Es kann auch praktisch sein, eine Anweisung "STORE IMMEDIATE" in diese Architektur aufzunehmen, die die Umkehrung von LOAD IMMEDIATE ist. Das ist zwar im Regelfall keine nützliche Anweisung, im Zusammenhang mit der beschriebenen Maschine ermöglicht sie es aber, daß die SIMD-Prozessoren ihre Programmzähler als Basisregister auch zum Speichern benutzen.
  • Fig. 5 zeigt ein Diagramm eines Musters für einen Befehlsstrom. Hier bemerkt man, daß die im SIMD-Modus beschriebenen Erfindungen eine sehr hohe Speichernutzung zulassen, wobei der Array während eines hohen Prozentsatzes, annäherungsweise 1002, der Speicherzyklen etwas nützliches ausführt.
  • Fig. 5 zeigt ein Beispiel für ein Programm, das zwei Sätze von Arrays zusammenschließt, wobei jeweils ein Array in jedem Verarbeitungselement zu finden ist. Die oberste Linie weist eine Unterteilung je Speicher auf, mit einem Hinweis, worauf der Steuerungs-PE(#1) und die SIMD-Modus-PEs während dieses Zyklus zugreifen.
  • Bei jedem Zyklus wird auch der PET jeder Anweisung im IR gezeigt. Auch wird die hier gezeigte vereinfachte Assemblersprache um ein "x:" am Beginn jedes OP-Code erweitert. Das ist das PET-Bit für diese Anweisung. Ein "A" für des "x" bezeichnet den Array-Modus; ein "L" für das "x" bezeichnet den Lokal-Modus. Das hier gezeigte Programm wurde gewählt, um viele der neuen Merkmale der Erfindung zu demonstrieren.
  • Wie in Fig. 5 gezeigt ist, beginnt der Steuerprozessor die Ausführung mit einer Anweisung im Lokal-Modus, die sein eigenes R1-Register (ein Akkumulator oder allgemeines Register, wie es in RISC-ähnlichen Maschinen vorkommt) mit einem Schleifenzähler aufbaut. Das beansprucht zwei Maschinenzyklen, einen für das Abrufen der Anweisung und einen für die Ausführung. Die anderen PEs laufen während dieser Zeit im Leerlauf.
  • Dann, mit einem Array-PET holt und verteilt er eine Anweisung "LOAD BASE,X", was bewirkt, daß in jedem Verarbeitungselement im SIMD-Modus ein Basisregister mit der Adresse des X-Array geladen wird. Das dauert einen Maschinenzyklus für das Abrufen, wobei sich der Maschinenzyklus in den SIMD-PEs in Pipelineweise mir späteren Zyklen überlappt.
  • Im nächsten Zyklus holt der PE#1 wieder eine Array-Modus- Anweisung - in diesem Fall ein "JUMP Y". Das hat die Auswirkung, daß alle PEs im SIMD-Modus ihren PC mit der Startadresse des anderen Array laden.
  • Die nächsten drei Anweisungen für den Kern der Schleife, und alle verbrauchen genau einen Maschinenzyklus vom PE#1, der sie holt und verteilt. Die erste bewirkt, daß alle SIMD- Modus-PEs eines ihrer Arbeitsregister R1 mit einem Wert aus dem X-Array laden. Die zweite bewirkt ein ähnliches Laden vom Y-Array in R2. Hier ist anzumerken, daß der "LOADIMM" Befehl den PC benutzt (der vorher schon mit der Y-Array-Grundadresse geladen wurde), und den Nebeneffekt hat, daß er ihn um 1 inkrementiert (wie es mit Befehlen im Sofortausführungs-Modus in herkömmlichen SISD-Maschinen geschieht). Das bringt den PC zum nächsten Y-Array-Element. Die letzte der drei Anweisungen speichert das Ergebnis wieder an den Ort, der vom BASIS- Register bezeichnet wird (die X-Array-Elementposition, die bei der ersten Anweisung geholt wurde) und speichert dann eine modifizierte Adresse 1+BASE wieder in BASE. Das stellt BASE so ein, daß es auf das nächste X-Array-Element zeigt.
  • Die letzten zwei Anweisungen sind im Lokalmodus, und bestehen aus dem Dekrementieren des Schleifenzählers (der in R1 des PE#1 steht) und einem "Jump not Zero" zurück zum Schleifenanfang. Dieser letztere Sprung, der im Lokalmodus ausgeführt wird, betrifft nur den PE#1-PC und läßt in den SIMD-Modus PEs einen PC, der als Zeiger auf das Y-Array benutzt wird. Alternative Implementierungen einer solchen Funktion, z. B. ein BRANCH ON COUNT, wie in der Maschinenarchitektur des System/370 von IBM, könnten diese beiden Anweisungen zu einer einzigen zusammenfassen.
    • Beispiele für den MIMD-Modus
  • Die oben beschriebene Struktur und Methode der Operationen im SIMD-Modus sind für viele Anwendungen nützlich, auf ähnliche Wiese ist auch der MIMD-Modus sehr wichtig. Unter Berücksichtigung dieses Punkts werde ich ein Beispiel für die MIMD- Operationen geben.
  • Nehmen wir an, der Steuerprozessor #1 ruft eine Anweisung "Switch mode" ab, deren PET "Array" ist. Prozessor 1 wird sie ignorieren. Aber alle SIMD-Modus-Prozessoren werden sie ausführen und ihren Modus auf MIMD umstellen. Entweder kann diese Anweisung einen Programmzähler-PC-Wert liefern, um die Ausführung at anlaufen zu lassen(die zuläßt, daß alle Prozessoren am gleichen Ort im Programm zur gleichen Zeit anlaufen), oder der PC kann an dem Punkt gelassen werden, wo er vor der Anweisung war, und läßt zu, daß jeder SIMD- Prozessor seine eigene Programmstartadresse berechnet hat.
  • Sobald er im MIMD-Modus steht, einer dynamischen Anweisung- um-Anweisung-Ebenenänderung, geht ein Prozessor dazu über, Befehle als individueller Prozessor abzurufen, jeweils allein für sich oder als Teil eines Array. Anweisungen, deren PET "lokal" ist, führen den Programmfluß strikt so aus, als ob sie ein normaler Rechner wären. Anweisungen, deren PET auf "Array" stehen, können auf verschiedene Weisen arbeiten, ein besonders nützlicher Weg ist, wenn die Anweisung ein LOAD oder ein STORE im RISC-Sinn ist. In diesem Fall wird die von der Anweisung generierte Adresse als eine Prozessoradresse im Prozessorzusammenschaltnetz benutzt. Dieser Prozessor wartet ab, bis der von der Adresse angesprochene Prozessor die umgekehrte Anweisung (LOAD anstatt STORE und STORE anstatt LOAD) ausführt, und die Daten vom Prozessor, der STORE ausführt, an den Prozessor zum LOAD übertragen wurden. Ein Vorteil im bevorzugten ALLNODE-Schaltnetz ist es, daß die Reaktionszeit des Netzes minimiert wird.
  • Auf ähnliche Weise könnte ein von einem Prozessor mit einem PMB-Wert "Array" ausgeführter "Switch Mode" auf verschiedene Arten ausgeführt werden. Am einfachsten könnte man einfach in den SIMD-Modus schalten und auf die nächste Anweisung des Steuerprozessors #1 warten, der ein PET "Array" hat. Jedoch könnte dann ein Versuch des Steuerprozessors, ein gleichwertiges Schalten auszuführen, ein Anhalten bewirken, bis alle anderen Prozessoren auf SIMD umschalten. Aber das Anwenden einer Alternative mit einem potentiell wertvollen Merkmal kann implementiert werden. Diese Alternative würde andere Prozessoren als den Steuerprozessor #1 verzögern, wenn sie eine solche Anweisung antreffen, und die von der Anweisung gelieferte Anweisung als Schlüssel zurück zum Prozessor #1 benutzen. Wenn der Prozessor #1 ein Schalten mit einer "Adresse" ausführt, die mit dem Schlüssel übereinstimmt, verläßt der Prozessor den Wartezustand und nimmt das Weiterverfolgen der Anweisungen des Steuerprozessors wieder auf.
  • In dieser Alternative würde ein nützliche Schlüsselwert ein Binärmuster sein, das dann mit einem gemeinsamen Bussignal logisch ODER-verknüpft würde, das zurück zum Prozessor 1 geht. Wenn die Adresse des Prozessors 1 mit dem ODER- verknüpften Wert übereinstimmt, springen die Prozessoren aus dem Wartezustand und gehen zurück in den SIMD-Modus. Dieses gemeinsame Bus-Signal könnte über das Netz laufen. Das ermöglicht, daß eine variable Teilmenge Prozessoren aus dem MIMD-Modus in den SIMD springen, und dann potentiell mit der Gruppe der Origninal-SIMD-Prozessoren wieder zurück zum MIMD. Wenn dann ferner eine Prozessorengruppe im SIMD-Modus arbeitet, können die anderen im unabhängigen MIMD-Modus bleiben.
  • Ebenso ist es möglich, die Schaltmodusanweisung so aufzubauen, daß ihre Adresse an das Zusammenschaltnetz als Adresse des Verarbeitungselements geschickt wird, um als Steuerelement zu dienen, und zuzulassen, daß jeder beliebige PE ein SIMD-Controller für jede beliebige Teilmenge anderer PEs wird, sogar durch dynamische Auswahl.
  • Somit kann das Merkmal der Teilmengen-Gruppierungen mit oder auch ohne die ALLNODE-Netz-Merkmale eingesetzt werden, aber beim ALLNODE-Netz-Merkmal gibt es noch zusätzliche Vorteile, die jetzt erklärt werden.
  • Zusätzlich können in einer alternativen Ausführungsform verschiedene zwischendynamische Verarbeitungs-Modus-Gruppen eingerichtet sein, die auf dem gleichen Rechnersystem dynamisch arbeiten. Mit dem Merkmal des ALLNODE-Netzes können die Sendefunktionen über das Zusammenschaltnetz geschickt werden anstatt über einen globalen Synchronbus. Beide lassen sich innerhalb der selben Merkmale implementieren.
    • Beispiel für das ALLNODE-Zusammenschaltnetz
  • Unter den obigen Gesichtspunkten wird ersichtlich, daß ein erwünschtes System die Merkmale benutzen kann, wie sie in EP 485 690 eingereicht am 15. Juni 1991 unter dem Titel PARALLEL ASSOCIATIVE PROCESSOR SYSTEM gezeigt und beschreiben sind, in dem es eine Vielzahl von PICKETS gibt, die die SIMD-Verarbeitung implementieren können, aber zusätzlich kann dieses System auch mit dem mehr herkömmlichen MIMD-Konzept mit dem gleichen Satz Betriebsmittel eingesetzt werden. Innerhalb des Systems kann man mischen und anpassen, wobei man auf Auswahlbasis sowohl SIMD- als auch MIMD- Operationen durchführen kann, wobei einige Prozessoren in SIMD und die anderen in MIMD laufen. Die PICKETS, die SIMD- Verarbeitung implementieren können, sind in der Anwendung mit dem Titel "Parallel Associative Processor System" EP 485 690 von J. W. Diffenderfer et al., eingereicht am 15. Juni 1991 die her durch Querverweis eingeschlossen ist, geoffenbart.
  • Mit einem ALLNODE-Zusammenschaltnetz, einem dynamischen Vielstufenschaltnetz, in dem ohne Abblocken schnell Alternativpfad-Auswahlprozessoren als Teil eines Zusammenschaltsystems eingerichtet werden können, kann man über ein Netz verschiedene Prozessorgruppen anwählen, die die gewünschten Systemelemente haben, und sie zum Abarbeiten von Programmen benutzen, die mit Vorteil die SIMD- und MIMD- Bedürfnisse der Applikation anwenden können. Damit braucht die Bezeichnung eines Steuerprozessors nicht auf einen Steuerprozessor beschränkt zu werden, was die Gelegenheit bietet, dynamisch rotieren zu lassen, wer der Controller ist. Wenn das gewählte Netz auswählt, welche Gruppen zusammengeschlossen werden sollen, und die gewählten Gruppen Teil eines dynamischen Netzes werden, kann man das Netz benutzen, um Befehle zu senden. Das überläßt es nicht notwendigerweise der Hardware, sondern der dieser zugehörigen Software, zu steuern, wer der Wegeführungsprozessor ist.
  • Das ist vielseitiger und bietet Vielleicht ein paar Ausstattungsmerkmale mehr als andere Zusammenschaltnetze, die eingesetzt werden könnten. Mit einem solchen System hat man jetzt ein System, das einen SIMD-Modus von irgendwoher (irgendeinem Prozessor auf dem angewählten System) fahren kann. Ein Prozessor könnte eine bestimmte Zeitspanne der steuernde Teil sein, dann kann ein anderer Prozessor der steuernde Teil sein, und zwischen dieser dynamischen Betriebsmittelzuteilung können unterschiedliche Betriebsmittel benutzt werden, die dem Netz zugeordnet sind, was durch die Fluidik und die Betriebsmittel des Systems bestimmt wird. Man kann Mehrfachprozessoren an Mehrfach-Teilmengen von Prozessoren senden lassen, und man kann multiple und willkürliche Gruppen von SIMD-Maschinen haben, die auf der gleichen physikalischen Hardware laufen.
  • Im MIMD-Modus, wieder unter Bezugnahme auf Fig. 1, kann jedes beliebige Verarbeitungselement eine Anweisung an jede andere Teilmenge Verarbeitungselemente senden. Man kann diese Sendedaten in ihr Befehlsregister übernehmen und es wie im SIMD-Modus ausführen. In Fig. 4 würde das Zusammenschaltnetz die Anweisungen senden, und der alternative Pfad für die synchrone Kommunikation in das Befehlsregister ist nicht erforderlich, um einen zusätzlichen Pfad zum Befehlsregister zu gewinnen. In dieser alternativen Ausführungsform, die das ALLNODE-Netz (welches ein asynchrones Netz ist) benutzt, könnte man Befehle über das Zusammenschlußnetz schicken und intern zum Befehlsregister gehen, was die Anwendung stärker generalisierter Maschinenelemente zu den Bilanzkosten eines Zyklus zuläßt, die gewöhnlich absorbiert werden, je nach Bedürfnis. Grundlegend ist das Senden durch das Netz wahrscheinlich als Tatsache und vielleicht stärker zuverlässig als andere Alternativen. Die Auswahl eines direkten alternativen Pfads wie in der bevorzugten Ausführungsform beschrieben, kann stärker gewünscht werden, wenn der Array mit multiplen Prozessoren eng an einen einzigen Chip gekoppelt ist. Aber für Anwendungen meines Systems, wo Prozessoren physikalisch weit auseinanderliegen, wo jede der Gruppen mit einer hohen Frequenzrate läuft, ist eine Konfiguration, die ein schnelles asynchrones Sendenetz, wie z. B. das ALLNODE- Schaltnetz, mit Sendemöglichkeit verwendet, erwünscht. Wie in Fig. 4 gezeigt wird, kann das ALLNODE-Schalternetz als alternativer Pfad vom Netz her in das Befehlsregister verwendet werden.
  • Reine und begrenzte SIMD-Maschinen können eine Anweisung abrufen während sie eine frühere Anweisung an andere Verarbeitungselemente in einem Array senden, und einige SIMD- Prozessoren können ihre Speicher unabhängig nutzen. Wie im PICKET Prozessor, beschrieben im EP 485 690 beantragt am 15. Juni 1991 in der Anmeldung mit dem Titel Parallel Associative Processor System, ist die vorliegende Architektur eine Erweiterung der RISC-Möglichkeiten. In einem RISC- Prozessor ist es möglich, einen Befehl abzurufen und dann eine Speicheroperation durchzuführen. Im jetzigen System, wenn eine nächste Anweisung abgerufen wird, wird jeder als an der Operation beteiligt markierter Prozessor auf geeignete Weise Daten abrufen oder für seinen individuellen Speicher speichern. Es kann nämlich jede einzelne Anweisung, die von der bestimmten, als Steuereinheit bezeichneten Einheit ausgeführt oder abgerufen wird, in jedem der anderen Prozessoren eine Speicheraktivität auslösen.
  • Somit gibt es hier ein Potential für 100%ige Speicheranwendung. Wenn Speicherplatz benötigt wird, ist er vorhanden, und nur wenn das Programm keinen braucht, wird er nicht benutzt. Ferner können im vorliegenden System einige der Prozessoren in SIMD arbeiten und andere können ihre eigenen Speicherabrufe in MIMD machen. Das kombiniert die Möglichkeiten des PICKET-Konzepts mit dem mehr üblichen MIMD- Konzept und benutzt bei dem Prozeß die gleichen Systemelementsätze.
  • Der ALLNODE-Schalter ermöglicht die Anwendung mehr herkömmlicher Prozessoren für das System, das beschrieben und in Fig. 4 gezeigt wird. Während einige der Prozessoren den gemeinsamen Speicheranweisungs-Kommunikationspfad vom Steuerprozessor 1 benutzten können, kann ein alternativer Pfad (in Fig. 4 gestrichelt dargestellt) benutzt werden, um die üblichen Prozessoren zusammenzuschalten. Diese gemeinsamen Prozessoren können PS/2 oder RS/6000 Maschinen sein mit nur wenig Veränderung. Die Veränderung benutzt einen Port zum Vorsehen eines Anweisungs- und eines Status-Bits oder -werts mit geeigneter Decodierlogik, die jedem Prozessor sagt, ob er seine eigenen Anweisungen abrufen oder auf eine Sendung vom Steuerprozessor warten soll. Eine andere physikalische Abänderung darüber hinaus würden die Maschinen nicht brauchen. Die Änderung würde einen Durchgang enthalten, der es einem anderen Prozessor erlaubt, eine Anweisung vorzusehen anstatt der Anweisungen, die sie selbst abrufen würden. Das ist vorgesehen über den alternativen Pfad in das Befehlsregister. Auf diese Weise besteht keine Notwendigkeit, mit dem Standardbefehlsregister oder mit der zugrundeliegenden Decodierlogik herumzuspielen. Durch Bezeichnen der Prozessoren durch den harten ALLNODE-Schalter ist die dynamische Rotation der Prozessoren, welcher Prozessor der Steuerprozessor ist, möglich, da dieser Durchlauf per Software gemacht werden kann, was der Software die Möglichkeit läßt, einzustellen, wer der Wegprozessor ist. Mit einem solchen System kann jeder beliebige Prozessor des Systems im SIMD-Modus laufen. Einer kann für einen bestimmten Zeitraum der Controller sein und dann können andere Prozessoren die Controllerfunktion übernehmen. Wie gesagt, das ermöglicht es, daß multiple Prozessoren multiple Teilmengen senden, um multiple willkürliche Gruppen von SIMD- Maschinen vorzusehen, die auf der selben physikalischen Hardware laufen, und mit der gleichen Hardware auch das normale MIMD-Verarbeiten fahren.
  • Im Gegensatz zu den bisherigen Multiple-Mode-Vorschlägen ruft, neben anderen Unterschieden, im SIMD-Modus ein ausgezeichneter PE eine Anweisung ab, die ohne besondere Anweisung oder Interrupt direkt an jeden Prozessor geht. Alle Verarbeitungselemente führen die Anweisung direkt aus, wenn die Anwendung als Parallelanweisung markiert ist, was wir Setzen des PET-Bits auf "Array" nennen. Das ist in sich selbst ähnlich dem Sendemodus, der den SIMD-Prozessoren gemeinsam ist, aber mit der neuen Architektur kann der gleiche Instruktionsstrom auch lokale Berechnungen auf dem Haupt-, d. i. dem Steuerprozessor ausführen. Zusätzlich können die PEs über die dynamischen "Schaltmodus"-Anweisungen, die mit dem PET-Bit auf "ein" ausgeführt werden, wieder in den unabhängigen MIMD-Modus freigegeben werden.
  • In der bevorzugten Ausführungsform bemerkt man, daß kein Interruptmaskenbit angibt, ob ein PE an einer SIMD-Operation beteiligt ist oder nicht, aber statt dessen das PMB signalisiert, woher das verarbeitende Element seine Anweisungen bekommt, ob aus dem lokalen Speicher, oder ob sie vom Steuerprozessor #1 abgerufen werden.
  • Die Einfachheit der derzeitigen Lösung kann den MIT-Patenten 4,873,626 und 4,891,787 entgegengehalten werden, die ihrerseits eine Anleihe bei der klassischen Lösung des Problems einer bedingten parallelen IF_THEN_ELSE Befehlsausführung machen, das im ILLIAC IV Prozessor erkannt wird, der in den 1960ern vorgeschlagen und in den 1970ern realisiert wurde. Dort gibt es in jedem Verarbeitungselement ein Freigabe-Bit, das es jedem Verarbeitungselement gestattet, eine SIMD- Anweisung auszuführen. In dieser Situation führen alle PEs parallel einen IF-Test an ihren eigenen Daten durch und setzen ihr ENABLE-Bit. Dann führen alle PEs, die ihr Bit auf "wahr" gesetzt haben, bedingt den THEN-Code durch. Dann führen alle PEs, die ihr Bit auf "falsch" gesetzt haben, bedingt den FALSE-Code durch. Das Ergebnis wird vom Controller gesehen und sowohl TRUE- als auch FALSE-Codes werden vom Array durchgeführt.
  • Auf der anderen Seite benötigt das vorliegende System kein explizites ENABLED-Bit, um diesen Typ der Ausführung durchzuführen. Der "Zustandscode" oder das gleichwertige Status-Bit, das bereits in jedem PE gesetzt ist (weil er eine unabhängige Operation durchführen kann), zusammen mit der COMPARE- und gleichwertigen Anweisungen, sehen die gleiche Fähigkeit vor, falls gewünscht. Jedoch bietet infolge der Fähigkeit des hier beschriebenen Systems, schnell dynamisch von SIMD auf MIMD umzuschalten, das vorliegende System eine radikale Alternative zur Durchführung und Beschleunigung des Ergebnisses.
  • Dieser Prozeß würde bewirken, daß alle PEs den IF-Test im SIMD-Modus abarbeiten. Dann setzt der Controller alle mit einer Anweisung in den MIMD-Modus frei. Jeder PE würde dann JUST THE ONE PATH durchführen, der für seine Daten relevant ist. Wenn alle PEs ihre Pfade durchlaufen haben, würden sie wieder in den SIMD-Modus zurückschalten.
  • Die Gesamtzeit ist daher Prüfzeit plus Maximalzeit der beiden Pfade, und nicht die Summe, die in der klassischen Lösung erforderlich ist. Für einen komplexen Code kann diese Verbesserung einen Beschleunigungsfaktor von etwa zwei erreichen.
  • Hier ist zu überlegen, daß die bevorzugte Ausführungsform meiner Offenbarung für eng gekoppelte RISC-ähnliche Höchstleistungsprozessor-Architekturen ideal geeignet ist. Sie läßt sich aber auch auf breiter angelegte Architekturen anwenden, in Abhängigkeit von den Fähigkeiten des Zusammenschaltnetzes. In der bevorzugten Ausführungsform würde das System mit dichter VLSI implementiert werden, wo sowohl Speicher als auch Logik auf einem einzigen Chip untergebracht werden können, und somit ermöglichen, daß Mehrfach-PEs und ihre Speicher auf einem einzigen Chip sitzen. Bei so dichter Kopplung können die Systeme in relativ begrenzter Anzahl auf einem einzigen Chip im SIMD-Modus für die Anweisungsabarbeitung implementiert werden, mit der Gelegenheit, jeweils eine Anweisung pro PE für jeden möglichen Speicherzyklus durchzuführen.
  • Die Fähigkeit, schnell in und aus dem MIMD-Modus und sogar in den SISD-Modus auf dem Steuerprozessor zu inhärenter sequentieller Berechnung zu schalten, ermöglicht es einem Programmierer oder Kompilierer, ein Programm für das Rechnersystem aufzubauen, das die optimale Parallelität (SISD, SIMD, MIMD) benutzt, wie immer es für die beabsichtigte Applikation am sinnvollsten ist. Ferner kann diese Ausführung, insbesondere im SIMD-Modus, so eingerichtet werden, daß in einer Berechnung fast jede einzelne Speicherzykluszeit ausgenutzt werden kann, was eine Maschinen konstruktion ergibt, die an der Grenze der Speicherfähigkeit läuft. Mit dem ALLNODE-Schalter und alternativen Pfaden kann mit ein paar Zyklen das Setup eines Systems für sehr viele Prozessoren erreicht werden. Dieses System hat nur einen schwachen Abstrich für Zykluszeit beim ursprünglichen Setup zu machen, aber die Vorteile der üblichen Hardware, extreme Erweiterungsmöglichkeit und Flexibilität in der Konfiguration können ein alternatives System bewirken, das alternativen Wege durch das Zusammenschaltnetz als System der Wahl benutzt.
  • Hier zeigen die ausgearbeiteten Alternativen, daß die einfachen Mechanismen, die zur Identifizierung der Art der gewünschten Ausführung definiert sind, sehr wirtschaftlich implementiert sind, und sie können auf ein breites Spektrum Architekturen und Technologien aufgepflanzt werden. Die Lösung erlaubt es dem Rechnersystem, einen ganz natürlichen Zugriff auf alle Betriebsmittel der Verarbeitungselemente zu nehmen mit nur wenig oder gar keiner Änderung im Verarbeitungselement, wodurch "Parallel-RISC"-Maschinen geschaffen werden, die in Mehrfach-Modi arbeiten und flexibel und dynamisch konfiguriert werden können, so daß sie für eine bestimmte Applikation geeignet sind.
  • Ferner kann das Rechnersystem mit einem oder mehreren der folgenden Merkmale ausgestattet werden:
  • - in dem Befehlsregistern der Prozessoren, die als Betriebsmittel für MIMD-Operationen erforderlich sind, eine lokale Freigabefunktion im SIMD-Modus zum Betrieb zugewiesen wird, wenn das Betriebsmittel bewirkt, daß ausgewählte Prozessoren dynamisch SIMD-Funktionen durchführen und die Befehlsregister benutzt werden, um die SIMD-Anweisungen in Pipeline zuzuführen,
  • - in dem der Verarbeitungsmoduswert ein Bit ist, das angibt, woher die neuen Anweisungen kommen,
  • - in dem beim Hochfahren alle einer Gruppe zusammengeschalteter Prozessoren einen veränderbaren Modus auf SIMD gesetzt haben, mit Ausnahme eines Steuerprozessors, der in einem MIMD-Modus bleibt, und der während einer interaktiven Verarbeitung einer Programmkonfiguration nicht aus diesem MIMD-Modus umschaltet,
  • - in dem ein Steuerprozessor einer zusammengeschalteten Prozessorgruppe die Konfiguration steuert und als Controller arbeitet und Anweisungen abruft, und in dem andere Prozessoren eine Kopie jeder Anweisung in ihre Befehlsregister einspeichern, wenn der Steuerprozessor diese abruft, so daß zum Schluß des Anweisungsabrufs alle anderen Prozessoren in ihrem Befehlsregister die abgerufene Anweisung zur Abarbeitung gespeichert haben,
  • - in dem jeweils zu Beginn eines nächsten Maschinenprogrammzyklus jeder Prozessor eine Variable in seinem Befehlsregister sowohl für den Modus- als auch für den Ausführungstypwert sucht, und in dem eine Variable vom "Lokal"-Typ bewirkt, daß der Prozessor die Anweisung als normale Anweisung decodiert und ausführt,
  • - in dem ein nächster Maschinenzyklus die Anweisungsausführung in einem Steuerprozessor ermöglicht, dessen Speicher für eine LOAD- und STORE-Operation zur Verfügung steht,
  • - in dem beim Vorabrufen eine Anweisung keinen Speicher benötigt, in welchem Fall ihr Zyklus das Abrufen der nächsten Anweisung sein kann, in der alle SIMD-Modus- Prozessoren den "lokalen" Typ sehen und die Anweisung ignorieren,
  • - in dem, wenn immer ein Steuerprozessor eine andere Anweisung abruft, alle Prozessoren im SIMD-Modus den Speicherbezug gleichzeitig in ihre Befehlsregister aufnehmen,
  • - in dem jeweils zu Beginn eines nächsten Maschinenprogrammzyklus jeder Prozessor eine Variable in seinem Befehlsregister sowohl für den Modus- als auch für den Ausführungstypwert sucht, und in dem eine Variable vom "Array"-Typ bewirkt, daß alle Prozessoren, die im SIMD- Modus stehen, die Array-Anweisung decodieren und ausführen, während der Steuerprozessor den Array-Typ als Flag benutzt, um seinen Ausführungszyklus zu überspringen, und direkt zum nächsten Anweisungsabrufschritt übergeht,
  • - in dem die Ausführung der SIMD-Modusanweisung fortgeführt wird, indem der Programmzähler als Basisregister benutzt wird,
  • - in dem das Betriebsmittel Anweisungen beinhaltet, die einen Prozessorprogrammzähler modifizieren, so daß er als Basisregister arbeitet, einschließlich
  • eines "Jump"-Befehls, der vom Steuerprozessor abgerufen wurde, in dem jedoch ein Typwert gleich "Array" die Auswirkung hat, den Programmzähler jedes SIMD-Modus- Prozessors auf diesen Wert zu setzen; und
  • eines "Load Immediate"-Befehls, der vom Steuerprozessor abgerufen wurde, in dem jedoch ein auf "Array" gesetzter Typwert die Auswirkung hat, das Register jedes Prozessors mit dem Inhalt dieses Prozessorspeichers zu laden an der Adresse, die vom Programmzähler des Prozessors angegeben wird, mit einer Inkrementierung des Programmzählers nach dem Abrufen;
  • ein "Branch and Link"-Befehl bestimmte Verbindungsspeicher sichert, die im Programmzähler eines Nebenprozessors spezifiziert sind, und den Zähler mit einer neuen Adresse lädt, was gleichbedeutend ist mit dem Sichern einer Basis und sie in der gleichen Anweisung neu zu laden; und
  • eine "Return"-Anweisung die Programmzählerbasis von einem der anderen Register des Prozessors neu lädt,
  • - in dem das Betriebsmittel Anweisungen enthält, die den Programmzähler eines Prozessors modifizieren, so daß er als Basisregister arbeitet, einschließlich eines Programmsatzes mit einer "STORE IMMEDIATE" Anweisung, die die Umkehrung der "LOAD IMMEDIATE" Anweisung ist, die es den SIMD-Modus-Prozessoren ermöglichen, Programmzähler als Basisregister zum Speichern zu benutzen,
  • - in dem das System mit einer Schaltmodusanweisung in seinem Operationsmittel in einem Anweisungssatz versehen ist, der den Verarbeitungsmodus der Prozessoren umschaltet, die Umschaltmodusanweisungen ausführen, die in einem Anweisungsfluß auf die Schaltmodusanweisung folgen, und in dem ein Steuerprozessor eine Schaltmodus-Anweisung abruft, die einen Verarbeitungstyp als Array kennzeichnet, in welchem Fall der Steuerprozessor ihn ignoriert, während Prozessoren in andern Modi sie jedoch ausführen und ihre Modi in den MIMD-Modus umschalten,
  • - in dem eine Schaltermodusanweisung einen Programmzählerwert vorsieht, der Ausführung angibt,
  • - in dem die Schalteranweisung einen Prozessorprogrammzähler in dem gleichen Zustand beläßt, in dem er war, bevor die Anweisung zuläßt, daß jeder andere Prozessor seine eigene Programmstartadresse berechnet,
  • - in dem in einem MIMD-Modus über eine dynamische Anweisung- um-Anweisung-Ebenenänderung ein Prozessor dann dazu übergeht, als individueller Prozessor Anweisungen abzurufen, jeweils jeder für sich oder als Teil eines Array,
  • - in dem Anweisungen, die einen Modustyp als "lokal" anzeigen, bewirken, daß der Prozessor die Anweisung empfängt, um den Programmfluß abzuarbeiten, so als ob er nicht Teil einer Prozessorgruppe wäre,
  • - in dem Anweisungen, die einen Array-Modus anzeigen, mit anderen Prozessoren einer Prozessorgruppe auf verschiedene Weise arbeiten können,
  • - in dem Anweisungen vom "Array"-Typ, wenn die Anweisung ein LOAD oder STORE ist, eine Adresse generieren, die als Prozessoradresse in ein Prozessorzusammenschaltnetz gegeben wird, und ein solcher Prozessor stehen bleibt, bis der durch diese Adresse angesprochene Prozessor die entgegengesetzte Anweisung ausführt (LOAD anstatt STORE und STORE anstatt LOAD) und die Daten von dem STORE- Prozessor an den LCAD-Prozessor gegeben werden,
  • - in dem eine Schalter-Modus-Anweisung, die von einem Prozessor mit einem Array-Modus ausgeführt wird, bewirkt, daß Prozessoren, die nicht ein Steuerprozessor sind, stehen bleiben, wenn sie eine solche Anweisung antreffen, und die Adresse, die von der Anweisung gegeben wird, als Schlüssel zurück zu einem Steuerprozessor benutzen, der einen Schalter mit einer "Adresse" ausführen kann, die mit dem Schlüssel übereinstimmt und bewirkt, daß der andere Prozessor den Haltezustand beendet und die Verarbeitung der Anweisungen des Steuerprozessors wieder aufnimmt.

Claims (38)

1. Ein Rechnersystem, enthaltend
multiple Prozessor- und Speichergruppen, in denen jeder der Prozessoren mit einem Befehlsregister ausgestattet ist, das ein Verarbeitungs-Modus-Bit (PMB - Processing Mode Bit) erkennt, das den Betriebsmodus der Prozessoren für den Ausführungszyklus angibt,
einen Zusammenschaltpfad zwischen den Prozessoren,
Betriebsmittel zum Steuern der Durchführung der Anweisungen durch die Prozessoren, in denen eine Anweisung im Betriebsmittel-Anweisungssatz an bestimmte angewählte Prozessoren des Systems gesendet werden kann, um die angewählten Prozessoren des Systems durch Schalten des Verarbeitungs-Modus-Bits (PMB) der angewählten Prozessoren in einen gewünschten Betriebsmodus umzuschalten, wobei das Betriebsmittel Prozessorengruppen aktiviert, so daß sie dynamisch konfiguriert werden, um entweder als MIMD-, SIMD- oder SISD-Prozessorgruppen zu arbeiten.
2. Ein Rechnersystem gemäß Anspruch 1, in dem die Modusänderung auf einer Anweisung-um-Anweisung-Basis aktiviert wird.
3. Ein Rechnersystem gemäß Anspruch 1, in dem wenigstens einige der Prozessoren physikalisch identisch sind und doch Mehrfachmodus-Funktionen ausführen.
4. Ein Rechnersystem gemäß Anspruch 1, in dem wenigstens einige der Prozessoren jeweils für ihr Rechnerverarbeitungselement ein Befehlsregister, einen Programmzähler und ein Zustandscoderegister aufweisen, die für individuelle SISD- und Gruppen-MIMD-Funktionen erforderlich sind.
5. Ein Rechnersystem gemäß Anspruch 1, in dem wenigstens einige der Prozessoren jeweils für ihr Rechnerverarbeitungselement diese Systemelemente aufweisen, die in den MIMD-Modus-Operationen erforderlich sind, und in dem die gleichen Systemelemente in SIMD-Modus-Operationen benutzt werden.
6. Ein Rechnersystem gemäß Anspruch 1, in dem Programmzählern der Prozessoren, die als Systemelemente für MIMD- Operationen erforderlich sind, zum Betrieb eine Basisregisterfunktion im SIMD-Modus zugewiesen wird, wenn die Betriebsmittel bewirken, daß angewählte Prozessoren dynamisch SIMD-Funktionen durchführen.
7. Ein Rechnersystem gemäß Anspruch 1 oder 6, in dem den als Systemelement für die MIMD-Operationen erforderlichen Befehlsregistern der Prozessoren im SIMD-Modus eine lokale Aktivierungsfunktion zum Betrieb zugewiesen ist, wenn das Betriebsmittel bewirkt, daß angewählte Prozessoren dynamisch SIMD-Funktionen ausführen.
8. Ein Rechnersystem gemäß Anspruch 1, in dem Gruppen der Prozessoren ein Wert-Einstellregister in dem Befehlsregister haben, das dynamisch den augenblicklichen Modus zur Durchführung einer augenblicklichen Anweisung in einem Programmanweisungsstrom anzeigt.
9. Ein Rechnersystem gemäß Anspruch 1, in dem eine Vielzahl inter-dynamischer Betriebsartgruppen vorgesehen sind, die auf dem gleichen Rechnersystem laufen, indem sie bei der Abarbeitung einer Aufgabe dynamisch zwischen den Betriebsarten umschalten.
10. Ein Rechnersystem gemäß Anspruch 1, in dem Maschinen den gleichen Satz Systemelemente benutzen, um Mehrfachmodus- Applikationen zu aktivieren, aber diese Systemelemente dynamisch neu konfiguriert werden.
11. Ein Rechnersystem gemäß Anspruch 1, in dem das Rechnersystem ein Mehrfachprozessor-Rechnersystem mit einer multiplen Gruppe Prozessoren 1...N ist, deren jeder Verarbeitungselemente mit einer Steuereinheit, eine Datenflußeinheit und einen einem Prozessor zugeordneten Speicher aufweist, wobei jeder Prozessor der multiplen Gruppe über ein Zusammenschaltnetz mit den anderen verschaltet ist.
12. Ein Rechnersystem gemäß Anspruch 1, in dem das Zusammenschaltnetz ein dynamisch schaltendes Verbindungsnetz ist.
13. Ein Rechnersystem gemäß Anspruch 1, in dem im SIMD-Modus das Umschalten zwischen den Betriebsarten das Befehlsregister eines im MIMD-Modus benutzten Rechner-Verarbeitungselements verwendet, um in einen SIMD-Modus zu schalten, und das Befehlsabarbeiten andere in der MIMD- Betriebsart benutzte Elemente als Dualzweck-Systemelemente in der SIMD-Betriebsart verwendet.
14. Ein Rechnersystem gemäß Anspruch 1, in dem das Zusammenschaltnetz ein dynamisches Mehrstufen-Zweiseitenschaltnetz ist, das ein Punkt-zu-Punkt-Verschalten der Prozessoren ohne Blockieren ermöglicht.
15. Ein Rechnersystem gemäß Anspruch 1, in dem ein Sendepfad zwischen den Befehlsregistern jedes Verarbeitungselements einer Prozessorgruppe vorgesehen ist, das einen Befehlsstrom abarbeitet, und dabei SIMD-Operationen in einer Vielzahl von Prozessoren der Gruppe durch Senden über den so vorgesehenen Sendepfad ermöglicht.
16. Ein Rechnersystem gemäß Anspruch 1, in dem ein Zusammenschaltnetz Sendefunktionen zum Senden von Anweisungen an eine Vielzahl von Prozessoren einer Prozessorengruppe vorsieht, die zur Ausführung eines Operationsmodus aktiviert sind.
17. Ein Rechnersystem gemäß Anspruch 1 oder 14, in dem ein Vielstufen-Zusammenschaltnetz alternative Pfade zu den Befehlsregistern einer nach einem gemeinsamen Programm arbeitenden Prozessorgruppe, oder einen Sendepfad zu den Befehlsregistern einer nach einem gemeinsamen Programm arbeitenden Prozessorgruppe vorsieht.
18. Ein Rechnersystem gemäß Anspruch 1, in dem die einzelnen Verarbeitungselemente einer Gruppe interaktiver Prozessoren
einen Befehlssatz aufweisen, in dem alle Speicherhinweise für Daten über LOAD- und STORE-Befehle ausgeführt werden, und in dem
das Adressieren für Datenzugriffe über Basisadresse plus Distanzadresse erfolgt, und in dem Additions- und Indexregister-Aktualisierungen nach Anlaufen einer Speicheroperation als Nachadressenaktualisierung angewendet werden müssen; und in dem
alle Anweisungen, die Rechneroperationen durchführen, von Register zu Register laufen, und die Prozessoren Anweisungen in einem oder mehreren Ausführungszyklen ausführen können ohne die Notwendigkeit, auf Speicherinhalte zurückgreifen zu müssen.
19. Ein Rechnersystem gemäß Anspruch 1, in dem Anweisungen in einem Maschinenzyklus ausführbar sind, wobei die Adresse einer Speicheroperation aus einem Maschinenregister bei Anlaufen des Zyklus wählbar ist, und ein Register vorgesehen ist, um Ergebnisse in einem Lesevorgang aufzunehmen, der in der Lage ist, an Ende des Zyklus einzuspeichern.
20. Ein Rechnersystem gemäß Anspruch 1, in dem ein Befehlswort zum Einspeichern in ein Befehlsregister (IR) eines Prozessors entweder aus einer von einem als steuernd gekennzeichneten Prozessor veranlaßten Sendung, oder vom prozessoreigenen Speicher kommt.
21. Ein Rechnersystem gemäß Anspruch 1, in dem das Format jedes Befehls für einen Prozessor eine gesonderte Variable vom Parallelausführungstyp (PET) beinhaltet, die zwei Werte aufweist, wobei ein Wert "lokale" Operation oder "Array"-Operation kennzeichnet.
22. Ein Rechnersystem gemäß Anspruch 1, in dem das System in seinem Betriebsmittel mit einem Schaltmodusbefehl in einem Befehlssatz versehen ist, der den Verarbeitungsmodus der Prozessoren umschaltet, die Umschaltmodus- Befehle ausführen, die in einem Befehlsstrom auf den Schaltmodusbefehl folgen.
23. Ein Rechnersystem gemäß Anspruch 1, in dem jeder der Prozessoren in seinem Befehlsregister einen Wert aufweist, der zum dynamischen Anzeigen des Betriebsmodus benutzt wird, der zum Ausführen der augenblicklichen Anweisung gesetzt ist, und in dem eine Anweisung an angewählte Prozessoren des Systems gesendet werden kann, um dynamisch den angewählten Prozessorsatz des Systems auf einen gewünschten Betriebsmodus umzuschalten.
24. Ein Rechnersystem gemäß Anspruch 1, in dem das Betriebsmittel so strukturiert ist, daß eine variable Teilmenge von Prozessoren aktiviert wird, um aus dem MIMD-Modus heraus in den SIMD-Modus und dann während einer Programmsequenz innerhalb der Gruppe der ursprünglichen SIMD- Prozessoren potentiell wieder zurück in den MIMD-Modus zu springen, und in dem, während eine Prozessorgruppe im SIMD-Modus arbeitet, die anderen im unabhängigen MIMD- Modus bleiben können.
25. Ein Rechnersystem gemäß Anspruch 1, in dem das Zusammenschaltnetz benutzt wird, um Sendemeldungen weiterzugeben und eine Vielzahl verschiedener Prozessor-Teilmengen innerhalb einer Prozessorgruppe zu Verschalten, so daß die Prozessoren auf Wahlbasis sowohl SIMD- als auch MIMD- Operationen implementieren können, wobei einige Prozessoren in SIMD und andere in MIMD laufen.
26. Ein Rechnersystem gemäß Anspruch 1, wobei zum Verschalten der Prozessoren ein dynamisches Vielstufennetz eingeschlossen ist, in dem, ohne Blockieren, über einen Alternativpfad Anwahlprozessoren als Teil eines Zusammenschaltsystems eingerichtet werden können, die die Anwahl verschiedener Prozessorgruppen auf einem Netz gestatten, die die gewünschten Systemelemente aufweisen, und sie benutzen, um Programme abzuarbeiten, die vorteilhaft die SIMD- und MIMD-Bedürfnisse der Applikation benutzen.
27. Ein Rechnersystem gemäß Anspruch 1, in dem mehr als ein Prozessor sich selbst als Steuerprozessor einer angewählten Prozessorgruppe des Rechnersystems bezeichnen kann bzw. bezeichnet werden kann, und so die dynamische Rotation eines Steuerprozessors ermöglicht.
28. Ein Rechnersystem gemäß Anspruch 1, in dem ein Leitwegprozessor dynamisch von einem Prozessor aus einem Netz ausgewählt werden kann, wobei durch dessen Steuerung durch Software der Leitwegsteuerprozessor auf einer Befehl-nach-Befehl-Basis arbeitet.
29. Ein Rechnersystem gemäß Anspruch 1, in dem Befehlsregister von Prozessoren des Systems über ein Asynchronnetz verschaltet sind, und das es einem Steuerprozessor ermöglicht, Befehle durch das Zusammenschaltnetz an die Befehlsregister anderer Prozessoren zu geben, die über dieses Netz gekoppelt sind.
30. Ein Rechnersystem gemäß Anspruch 1, in dem jeder Prozessor mit einem Port versehen ist, durch das eine Anweisung läuft, die jeden Knotenprozessor des Systems anweist, ob er seine eigenen Anweisungen abrufen oder auf die Sendung eines Steuerprozessors warten soll.
31. Ein Rechnersystem gemäß Anspruch 1, in dem durch Bezeichnung über ein Zusammenschaltnetz die dynamische Rotation des Steuerprozessors ermöglicht wird, um dann über Software unterschiedliche Prozessoren zuzulassen, was es der Software ermöglicht, zu steuern, welche Systemprozessoren als Steuerprozessoren arbeiten, wobei jeder Prozessor zu einem Zeitpunkt aktiviert werden kann, im SIMD-Modus zu laufen, und dann irgend ein anderer Prozessor des Systems als Controller arbeiten kann, wobei mehrfache Prozessoren mehrfache Teilmengen senden können, um mehrfache willkürliche Zusammenstellungen von SIMD- Maschinen zu ermöglichen, die auf der gleichen physikalischen Hardware laufen, und mit der gleichen Hardware auch die MIMD-Verarbeitung zu fahren.
32. Ein Rechnersystem gemäß Anspruch 1, in dem Verarbeitungselemente einen Befehl direkt abarbeiten, wenn dieser Befehl als paralleler "Array"-Befehl markiert ist, und der gleiche Anweisungsstrom auch lokale Berechnungen eines Steuerprozessors ausführen kann, und in dem Prozessoren über dynamische Schaltmodusanweisungen, die mit einem MIMD-Modus-Wert abgearbeitet werden, wieder zurück zum unabhängigen MIMD-Modus freigegeben werden können.
33. Ein Rechnersystem gemäß Anspruch 1, in dem jeder Prozessor zu einer unabhängigen Operation in der Lage ist und dynamisch zwischen den Modi umschalten kann, wobei er im Zyklus auf Befehlsebene ermöglicht, daß Prozessoren in einem SIMD-Modus einen Prozeß abarbeiten, und dann mit einer Anweisung an einen MIMD-Modus freigegeben werden, in welchem Modus jeder der den Prozeß abarbeitenden Prozessoren einen Pfad ausführt, der für seinen Tag relevant ist, und nachdem alle diese Prozessoren ihre relevante Pfadausführung beendet haben, sie in den SIMD- Modus zurückgeschaltet werden.
34. Ein Rechnersystem gemäß Anspruch 1, in dem jeder Prozessor die Fähigkeit hat, schnell in bzw. aus dem MIMD-Modus und zu einer inhärenten sequentiellen Berechnung sogar in den SISD-Modus im Steuerprozessor zu schalten, was es einem Programmierer oder Kompilierer ermöglicht, ein Programm für das Rechnersystem aufzubauen, welches die optimale Parallelität (SISD, SIMD, MIMD) benutzt, was auch immer für die Applikation am meisten Sinn macht.
35. Ein Rechnersystem gemäß Anspruch 1, in dem jeder Prozessor mit den gleichen Systemelementen arbeiten kann, und alle Prozessoren, die im SIMD-Modus arbeiten, auch im MIMD-Modus arbeiten können.
36. Ein Rechnersystem gemäß Anspruch 1, in dem jeder Prozessor eine lokale und eine Array-Anweisungsausführungs-Einstellung aufweist.
37. Ein Rechnersystem gemäß Anspruch 1, in dem, wenn das System eine Prozessorgruppe zum Betrieb im SIMD-Modus eingestellt hat, ein ausgezeichneter Steuerprozessor eine Anweisung abrufen kann, die an jeden anderen Prozessor der Gruppe gerichtet werden kann, und alle solche Prozessoren die Anweisung direkt abarbeiten, wenn die Anweisung als Parallelanweisung markiert ist.
38. Ein Rechnersystem gemäß Anspruch 1, in dem, wenn das System den gleichen Anweisungsstrom eines Programms zur Ausführung lokaler Berechnungen aktiviert, ein Hauptprozessor die Ergebnisse im nächsten Zyklus benutzen kann, der von allen Verarbeitungselementen ausgeführt wird.
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