JP2550897B2 - マルチプロセッサシステムのバリア同期装置 - Google Patents
マルチプロセッサシステムのバリア同期装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサシス
テムにおけるバリア同期装置に関する。
テムにおけるバリア同期装置に関する。
【０００２】
【従来の技術】マルチプロセッサによる並列処理におい
て、プログラム中でプロセッサの足並みを揃え最も遅い
プロセッサが到着するのを他のプロセッサが待つため
に、バリアと呼ばれる同期がとられる。このバリア処理
は、従来は、バリアをとりたいプロセッサの数を全てプ
ロセッサからアクセス可能な共有メモリないし共有レジ
スタに初期設定しておき、各プロセッサではロックをと
りながらその共有領域の値に１を減算し、その後、その
共有領域の値が０になるまでループして待つことにより
行っていた。あるいは、最初に初期設定される値を０に
しておき、各プロセッサではロックをとりながら値に１
を加算し、値がプロセッサ数になるまでループして待つ
ことにより行っていた。バリア同期に関する従来の技術
としては、「細粒度並列実行を支援する種々の静的順序
制御方式の定量的評価 高木、有田、曽和、並列処理シ
ンポジウムＪＳＰＰ’９１論文集、ｐｐ．２６９−２７
６、１９９１年５月」に記載されている技術がある。
て、プログラム中でプロセッサの足並みを揃え最も遅い
プロセッサが到着するのを他のプロセッサが待つため
に、バリアと呼ばれる同期がとられる。このバリア処理
は、従来は、バリアをとりたいプロセッサの数を全てプ
ロセッサからアクセス可能な共有メモリないし共有レジ
スタに初期設定しておき、各プロセッサではロックをと
りながらその共有領域の値に１を減算し、その後、その
共有領域の値が０になるまでループして待つことにより
行っていた。あるいは、最初に初期設定される値を０に
しておき、各プロセッサではロックをとりながら値に１
を加算し、値がプロセッサ数になるまでループして待つ
ことにより行っていた。バリア同期に関する従来の技術
としては、「細粒度並列実行を支援する種々の静的順序
制御方式の定量的評価 高木、有田、曽和、並列処理シ
ンポジウムＪＳＰＰ’９１論文集、ｐｐ．２６９−２７
６、１９９１年５月」に記載されている技術がある。
【０００３】
【発明が解決しようとする課題】このような従来の技術
では、バリアを複数回連続して行う場合に、毎回バリア
領域を初期設定しなければならないという問題点があ
る。そのために別にロックおよびバリア同期をとらなけ
ればならず性能低下を招いていた。
では、バリアを複数回連続して行う場合に、毎回バリア
領域を初期設定しなければならないという問題点があ
る。そのために別にロックおよびバリア同期をとらなけ
ればならず性能低下を招いていた。
【０００４】
【課題を解決するための手段】第１の発明のマルチプロ
セッサシステムのバリア同期装置は、マルチプロセッサ
システムを構成する各プロセッサが、各プロセッサ間の
共有領域に対する排他制御を行うロック手段と、このロ
ック手段による排他制御区間において、この各プロセッ
サ間の共有領域の値を読みだす読みだし手段と、前記ロ
ック手段による排他制御区間において、この読みだし手
段が読みだした値に予め定められた値、例えば１を加算
する加算手段と、前記ロック手段による排他制御区間に
おいて、この加算手段が算出した値を前記プロセッサ間
の共有領域へ書き込む書き込み手段と、前記加算手段が
算出した値をもとに次バリア値を計算する計算手段と、
前記加算手段が算出した値とこの計算手段が計算した次
バリア値を比較する比較手段と、この比較手段の結果、
全プロセッサがバリア同期に到達したと判断された場合
にバリアを抜けて次の処理に分岐し、全プロセッサがバ
リア同期に到達していないと判断された場合に全プロセ
ッサがバリア同期に到達するまで待ち合わせる分岐手段
を備えて構成されている。
セッサシステムのバリア同期装置は、マルチプロセッサ
システムを構成する各プロセッサが、各プロセッサ間の
共有領域に対する排他制御を行うロック手段と、このロ
ック手段による排他制御区間において、この各プロセッ
サ間の共有領域の値を読みだす読みだし手段と、前記ロ
ック手段による排他制御区間において、この読みだし手
段が読みだした値に予め定められた値、例えば１を加算
する加算手段と、前記ロック手段による排他制御区間に
おいて、この加算手段が算出した値を前記プロセッサ間
の共有領域へ書き込む書き込み手段と、前記加算手段が
算出した値をもとに次バリア値を計算する計算手段と、
前記加算手段が算出した値とこの計算手段が計算した次
バリア値を比較する比較手段と、この比較手段の結果、
全プロセッサがバリア同期に到達したと判断された場合
にバリアを抜けて次の処理に分岐し、全プロセッサがバ
リア同期に到達していないと判断された場合に全プロセ
ッサがバリア同期に到達するまで待ち合わせる分岐手段
を備えて構成されている。
【０００５】第２の発明のマルチプロセッサシステムの
バリア同期装置は、第１の発明のマルチプロセッサシス
テムのバリア同期装置において、プロセッサ間の共有領
域に対する排他的インクリメントデクリメント手段を備
えている。
バリア同期装置は、第１の発明のマルチプロセッサシス
テムのバリア同期装置において、プロセッサ間の共有領
域に対する排他的インクリメントデクリメント手段を備
えている。
【０００６】第３の発明のマルチプロセッサシステムの
バリア同期装置は、第１の発明のマルチプロセッサシス
テムのバリア同期装置において、各プロセッサ毎に保持
している領域の値から次バリア値を計算する計算手段を
備えている。
バリア同期装置は、第１の発明のマルチプロセッサシス
テムのバリア同期装置において、各プロセッサ毎に保持
している領域の値から次バリア値を計算する計算手段を
備えている。
【０００７】第４の発明のマルチプロセッサシステムの
バリア同期装置は、第１の発明のマルチプロセッサシス
テムのバリア同期装置において、プロセッサ間の共有領
域に対する排他的インクリメントデクリメント手段と、
各プロセッサ毎に保持している領域の値から次バリア値
を計算する計算手段を備えている。
バリア同期装置は、第１の発明のマルチプロセッサシス
テムのバリア同期装置において、プロセッサ間の共有領
域に対する排他的インクリメントデクリメント手段と、
各プロセッサ毎に保持している領域の値から次バリア値
を計算する計算手段を備えている。
【０００８】
【実施例】以下本発明の一実施例について、図を参照し
ながら詳細に説明する。
ながら詳細に説明する。
【０００９】図１を参照すると、本発明の第１の実施例
であるマルチプロセッサシステムのバリア同期装置は、
マルチプロセッサシステムを構成する複数のプロセッサ
とプロセッサとプロセッサとの間で共有される共有領域
１２とから構成される。プロセッサ１１は、他のプロセ
ッサとの間で排他制御を行うロック手段１１１と、共有
領域１２の値を読みだす読みだし手段１１２と、読みだ
した共有領域１２の値に１を加えるための加算手段１１
４と、共有領域１２に値を書き込む書き込み手段１１３
と、読みだした共有領域１２の値を元に、全プロセッサ
がバリア同期に到達した時の共有領域１２の値である次
バリア値を算出する計算手段１１５と、読みだした共有
領域１２の値と算出した次バリア値を比較する比較手段
１１６と、比較の結果全プロセッサがバリア同期に到達
した場合に次の動作に分岐し、また全プロセッサがバリ
ア同期に到達していない場合に再び共有領域１２の値を
読みだし比較する為の分岐を行う分岐手段１１７とから
構成される。
であるマルチプロセッサシステムのバリア同期装置は、
マルチプロセッサシステムを構成する複数のプロセッサ
とプロセッサとプロセッサとの間で共有される共有領域
１２とから構成される。プロセッサ１１は、他のプロセ
ッサとの間で排他制御を行うロック手段１１１と、共有
領域１２の値を読みだす読みだし手段１１２と、読みだ
した共有領域１２の値に１を加えるための加算手段１１
４と、共有領域１２に値を書き込む書き込み手段１１３
と、読みだした共有領域１２の値を元に、全プロセッサ
がバリア同期に到達した時の共有領域１２の値である次
バリア値を算出する計算手段１１５と、読みだした共有
領域１２の値と算出した次バリア値を比較する比較手段
１１６と、比較の結果全プロセッサがバリア同期に到達
した場合に次の動作に分岐し、また全プロセッサがバリ
ア同期に到達していない場合に再び共有領域１２の値を
読みだし比較する為の分岐を行う分岐手段１１７とから
構成される。
【００１０】図２はプロセッサ１１がバリア同期を行う
為のプログラムを示す。並列処理を行っているプロセッ
サが各々このプログラムを実行すると、最後に到達した
プロセッサがこのプログラムを実行するまで他のプロセ
ッサは待ち合わせを行うことになる。図２中の各処理に
付された数字は、以下の実施例の各ステップに対応す
る。
為のプログラムを示す。並列処理を行っているプロセッ
サが各々このプログラムを実行すると、最後に到達した
プロセッサがこのプログラムを実行するまで他のプロセ
ッサは待ち合わせを行うことになる。図２中の各処理に
付された数字は、以下の実施例の各ステップに対応す
る。
【００１１】次に本発明の第１の実施例の動作につい
て、図１と図２を参照して説明する。
て、図１と図２を参照して説明する。
【００１２】ステップ２１を参照すると、プロセッサ１
１のロック手段１１１が共有領域１２にロックをかけ
る。ロックをかけるのは、共有領域１２を排他的に更新
する必要がある為である。
１のロック手段１１１が共有領域１２にロックをかけ
る。ロックをかけるのは、共有領域１２を排他的に更新
する必要がある為である。
【００１３】ステップ２２を参照すると、読みだし手段
１１２が共有領域１２であるｃｏｍの値を読みだし、変
数ｂに格納する。変数ｂはプロセッサのローカルメモリ
およびレジスタのいずれか１つに割り当てる。また共有
領域ｃｏｍの値は予め０に初期化されている。
１１２が共有領域１２であるｃｏｍの値を読みだし、変
数ｂに格納する。変数ｂはプロセッサのローカルメモリ
およびレジスタのいずれか１つに割り当てる。また共有
領域ｃｏｍの値は予め０に初期化されている。
【００１４】ステップ２３を参照すると、加算手段１１
４が変数ｂの値に１を加算する。
４が変数ｂの値に１を加算する。
【００１５】ステップ２４を参照すると、書き込み手段
１１３が変数ｂの値を共有領域ｃｏｍに書き戻す。
１１３が変数ｂの値を共有領域ｃｏｍに書き戻す。
【００１６】ステップ２５を参照すると、ロック手段１
１１がロックを外す。
１１がロックを外す。
【００１７】ステップ２１からステップ２５までの処理
により、マルチプロセッサシステムを構成する各プロセ
ッサがこのプログラムを実行するたびに共有領域ｃｏｍ
の値が１を加算されることになる。すなわちｃｏｍの値
はバリアに到着したプログラム数を示していることにな
る。
により、マルチプロセッサシステムを構成する各プロセ
ッサがこのプログラムを実行するたびに共有領域ｃｏｍ
の値が１を加算されることになる。すなわちｃｏｍの値
はバリアに到着したプログラム数を示していることにな
る。
【００１８】ステップ２６を参照すると、計算手段１１
５が、各プロセッサが読みだした共有領域ｃｏｍの値に
１を加えた変数ｂの値をもとに、以下に示す計算式によ
り、最終プロセッサ到着時の共有領域ｃｏｍの値（これ
を次バリア値という）を算出し変数ｎに代入する。ｎは
プロセッサのローカルメモリおよびレジスタのいずれか
１つに割り当てる。
５が、各プロセッサが読みだした共有領域ｃｏｍの値に
１を加えた変数ｂの値をもとに、以下に示す計算式によ
り、最終プロセッサ到着時の共有領域ｃｏｍの値（これ
を次バリア値という）を算出し変数ｎに代入する。ｎは
プロセッサのローカルメモリおよびレジスタのいずれか
１つに割り当てる。
【００１９】
【００２０】計算式において、ｔは並列処理を行うプロ
セッサの数であり、並列処理開始時に各プロセッサのロ
ーカルメモリおよびレジスタのいずれか１つに保存す
る。計算式により、ｂより大きい（ｂも含む）ｔの倍数
で最も小さいものが求められる。これがこのバリア同期
プログラムに最終プロセッサが到着した時のｃｏｍの値
となる。
セッサの数であり、並列処理開始時に各プロセッサのロ
ーカルメモリおよびレジスタのいずれか１つに保存す
る。計算式により、ｂより大きい（ｂも含む）ｔの倍数
で最も小さいものが求められる。これがこのバリア同期
プログラムに最終プロセッサが到着した時のｃｏｍの値
となる。
【００２１】ステップ２７を参照すると、比較手段１１
６が変数ｂと変数ｎを比較し、変数ｂが変数ｎより大き
いか等しい場合には、全てのプロセッサがバリアに到達
したとして、分岐手段１１７によりラベルＬ２に分岐し
バリアを抜ける。つまりこのステップ２７を最初に実行
して比較条件が成立するのは、最終プロセッサの場合だ
けである。
６が変数ｂと変数ｎを比較し、変数ｂが変数ｎより大き
いか等しい場合には、全てのプロセッサがバリアに到達
したとして、分岐手段１１７によりラベルＬ２に分岐し
バリアを抜ける。つまりこのステップ２７を最初に実行
して比較条件が成立するのは、最終プロセッサの場合だ
けである。
【００２２】ステップ２８を参照すると、変数ｂが変数
ｎより小さい場合、すなわちバリアに到達していないプ
ロセッサが存在する時、読みだし手段１１２が再び共有
領域ｃｏｍの値を変数ｂに読み込む。
ｎより小さい場合、すなわちバリアに到達していないプ
ロセッサが存在する時、読みだし手段１１２が再び共有
領域ｃｏｍの値を変数ｂに読み込む。
【００２３】そして、ステップ２９を参照すると、分岐
手段１１７によりラベルＬ１に分岐し、再びステップ２
７の実行を繰り返す。
手段１１７によりラベルＬ１に分岐し、再びステップ２
７の実行を繰り返す。
【００２４】ステップ２７からステップ２９までの処理
により、全てのプロセッサがバリアに到達するまで待ち
合わせが行われる。
により、全てのプロセッサがバリアに到達するまで待ち
合わせが行われる。
【００２５】また、プロセッサが次のバリア動作を引き
続き行いたい場合には、共有領域の初期化を行う必要は
なく、同じプログラムを用いてバリアを行うことができ
る。
続き行いたい場合には、共有領域の初期化を行う必要は
なく、同じプログラムを用いてバリアを行うことができ
る。
【００２６】以上により、本発明の第１の実施例の動作
であるマルチプロセッサシステムのバリア同期装置の処
理が完了する。
であるマルチプロセッサシステムのバリア同期装置の処
理が完了する。
【００２７】図３を参照すると、本発明の第２の実施例
であるマルチプロセッサシステムのバリア同期装置は、
第１の発明のマルチプロセッサシステムのバリア同期装
置において、ロック手段１１１、書き込み手段１１３、
および加算手段１１４を排他的インクリメントデクリメ
ント手段３１１で置換して構成されている。すなわち、
マルチプロセッサシステムを構成する複数のプロセッサ
とプロセッサとプロセッサとの間で共有される共有領域
３２とから構成され、プロセッサ３１は、共有領域３２
の値を排他的にインクリメントする排他的インクリメン
トデクリメント手段３１１と、共有領域３２の値を読み
だす読みだし手段３１２と、読みだした共有領域３２の
値を元に、全プロセッサがバリア同期に到達した時の共
有領域３２の値である次バリア値を算出する計算手段３
１５と、読みだした共有領域３２の値と算出した次バリ
ア値を比較する比較手段３１６と、比較の結果全プロセ
ッサがバリア同期に到達した場合に次の動作に分岐し、
また全プロセッサがバリア同期に到達していない場合に
再び共有領域３２の値を読みだし比較する為の分岐を行
う分岐手段３１７とから構成される。
であるマルチプロセッサシステムのバリア同期装置は、
第１の発明のマルチプロセッサシステムのバリア同期装
置において、ロック手段１１１、書き込み手段１１３、
および加算手段１１４を排他的インクリメントデクリメ
ント手段３１１で置換して構成されている。すなわち、
マルチプロセッサシステムを構成する複数のプロセッサ
とプロセッサとプロセッサとの間で共有される共有領域
３２とから構成され、プロセッサ３１は、共有領域３２
の値を排他的にインクリメントする排他的インクリメン
トデクリメント手段３１１と、共有領域３２の値を読み
だす読みだし手段３１２と、読みだした共有領域３２の
値を元に、全プロセッサがバリア同期に到達した時の共
有領域３２の値である次バリア値を算出する計算手段３
１５と、読みだした共有領域３２の値と算出した次バリ
ア値を比較する比較手段３１６と、比較の結果全プロセ
ッサがバリア同期に到達した場合に次の動作に分岐し、
また全プロセッサがバリア同期に到達していない場合に
再び共有領域３２の値を読みだし比較する為の分岐を行
う分岐手段３１７とから構成される。
【００２８】図４はプロセッサ３１がバリア同期を行う
為のプログラムを示す。並列処理を行っているプロセッ
サが各々このプログラムを実行すると、最後に到達した
プロセッサがこのプログラムを実行するまで他のプロセ
ッサは待ち合わせを行うことになる。図４中の各処理に
付された数字は、以下の実施例の各ステップに対応す
る。
為のプログラムを示す。並列処理を行っているプロセッ
サが各々このプログラムを実行すると、最後に到達した
プロセッサがこのプログラムを実行するまで他のプロセ
ッサは待ち合わせを行うことになる。図４中の各処理に
付された数字は、以下の実施例の各ステップに対応す
る。
【００２９】次に本発明の第２の実施例の動作につい
て、図３と図４を参照して説明する。
て、図３と図４を参照して説明する。
【００３０】第１の実施例のステップ２１、２２、２
３、２４、２５が、本実施例では排他的インクリメント
デクリメント手段を用いたステップ４１に置き換えられ
る。
３、２４、２５が、本実施例では排他的インクリメント
デクリメント手段を用いたステップ４１に置き換えられ
る。
【００３１】すなわちステップ４１を参照すると、排他
的インクリメントデクリメント手段３１１が、共有領域
３１であるｃｏｍの値を排他的にインクリメントしその
インクリメント後の値を変数ｂに代入する。
的インクリメントデクリメント手段３１１が、共有領域
３１であるｃｏｍの値を排他的にインクリメントしその
インクリメント後の値を変数ｂに代入する。
【００３２】以下、ステップ４２、４３、４４、４５、
４６の動作は第１の実施例のステップ２６、２７、２
８、２９、３０の動作と同じである。これによりバリア
同期を行うことができる。
４６の動作は第１の実施例のステップ２６、２７、２
８、２９、３０の動作と同じである。これによりバリア
同期を行うことができる。
【００３３】以上により、本発明の第２の実施例の動作
であるマルチプロセッサシステムのバリア同期装置の処
理が完了する。
であるマルチプロセッサシステムのバリア同期装置の処
理が完了する。
【００３４】図５を参照すると、本発明の第３の実施例
であるマルチプロセッサシステムのバリア同期装置は、
第１の発明のマルチプロセッサシステムのバリア同期装
置において、各プロセッサがプロセッサ毎に保持してい
る領域５３を含んでいる。すなわち、マルチプロセッサ
システムを構成する複数のプロセッサとプロセッサとプ
ロセッサとの間で共有される共有領域５２と、各プロセ
ッサがプロセッサ毎に保持している領域５３から構成さ
れる。プロセッサ５１は、他のプロセッサとの間で排他
制御を行うロック手段５１１と、共有領域５２の値を読
みだす読みだし手段５１２と、読みだした共有領域５２
の値に１加えるための加算手段５１４と、共有領域５２
に値を書き込む書き込み手段５１３と、プロセッサ毎に
保持している領域５３の値を元に、全プロセッサがバリ
ア同期に到達した時の共有領域５２の値である次バリア
値を算出する計算手段５１５と、読みだした共有領域５
２の値と算出した次バリア値を比較する比較手段５１６
と、比較の結果全プロセッサがバリア同期に到達した場
合に次の動作に分岐し、また全プロセッサがバリア同期
に到達していない場合に再び共有領域５２の値を読みだ
し比較する為の分岐を行う分岐手段５１７とから構成さ
れる。
であるマルチプロセッサシステムのバリア同期装置は、
第１の発明のマルチプロセッサシステムのバリア同期装
置において、各プロセッサがプロセッサ毎に保持してい
る領域５３を含んでいる。すなわち、マルチプロセッサ
システムを構成する複数のプロセッサとプロセッサとプ
ロセッサとの間で共有される共有領域５２と、各プロセ
ッサがプロセッサ毎に保持している領域５３から構成さ
れる。プロセッサ５１は、他のプロセッサとの間で排他
制御を行うロック手段５１１と、共有領域５２の値を読
みだす読みだし手段５１２と、読みだした共有領域５２
の値に１加えるための加算手段５１４と、共有領域５２
に値を書き込む書き込み手段５１３と、プロセッサ毎に
保持している領域５３の値を元に、全プロセッサがバリ
ア同期に到達した時の共有領域５２の値である次バリア
値を算出する計算手段５１５と、読みだした共有領域５
２の値と算出した次バリア値を比較する比較手段５１６
と、比較の結果全プロセッサがバリア同期に到達した場
合に次の動作に分岐し、また全プロセッサがバリア同期
に到達していない場合に再び共有領域５２の値を読みだ
し比較する為の分岐を行う分岐手段５１７とから構成さ
れる。
【００３５】図６はプロセッサ５１がバリア同期を行う
為のプログラムを示す。並列処理を行っているプロセッ
サが各々このプログラムを実行すると、最後に到達した
プロセッサがこのプログラムを実行するまで他のプロセ
ッサは待ち合わせを行うことになる。図６中の各処理に
付された数字は、以下の実施例の各ステップに対応す
る。
為のプログラムを示す。並列処理を行っているプロセッ
サが各々このプログラムを実行すると、最後に到達した
プロセッサがこのプログラムを実行するまで他のプロセ
ッサは待ち合わせを行うことになる。図６中の各処理に
付された数字は、以下の実施例の各ステップに対応す
る。
【００３６】次に本発明の第３の実施例の動作につい
て、図５と図６を参照して説明する。
て、図５と図６を参照して説明する。
【００３７】第１の実施例のステップ２６が、本実施例
ではステップ６６に置き換えられる。
ではステップ６６に置き換えられる。
【００３８】すなわちステップ６６を参照すると、各プ
ログラム毎に保持しているバリア値ｎ（初期値は０にな
っているものとする）にプログラム数ｔを加えることに
より、次バリア値を求めることができる。
ログラム毎に保持しているバリア値ｎ（初期値は０にな
っているものとする）にプログラム数ｔを加えることに
より、次バリア値を求めることができる。
【００３９】本実施例におけるステップ６１、６２、６
３、６４、６５、６７、６８、６９、および７０は、第
１の実施例のステップ２１、２２、２３、２４、２５、
２７、２８、２９、および３０と同じである。これによ
りバリア同期を行うことができる。
３、６４、６５、６７、６８、６９、および７０は、第
１の実施例のステップ２１、２２、２３、２４、２５、
２７、２８、２９、および３０と同じである。これによ
りバリア同期を行うことができる。
【００４０】以上により、本発明の第３の実施例の動作
であるマルチプロセッサシステムのバリア同期装置の処
理が完了する。
であるマルチプロセッサシステムのバリア同期装置の処
理が完了する。
【００４１】図７を参照すると、本発明の第４の実施例
であるマルチプロセッサシステムのバリア同期装置は、
第１の発明のマルチプロセッサシステムのバリア同期装
置において、ロック手段１１１、書き込み手段１１３、
および加算手段１１４を排他的インクリメントデクリメ
ント手段７１１で置換して構成され、さらに各プロセッ
サがプロセッサ毎に保持している領域７３を含んでい
る。すなわち、マルチプロセッサシステムを構成する複
数のプロセッサとプロセッサとプロセッサとの間で共有
される共有領域７２と、各プロセッサがプロセッサ毎に
保持している領域７３から構成され、プロセッサ７１
は、共有領域７２の値を排他的にインクリメントする排
他的インクリメントデクリメント手段７１１と、共有領
域７２の値を読みだす読みだし手段７１２と、プロセッ
サ毎に保持している領域７３の値を元に、全プロセッサ
がバリア同期に到達した時の共有領域７２の値である次
バリア値を算出する計算手段７１５と、読みだした共有
領域７２の値と算出した次バリア値を比較する比較手段
７１６と、比較の結果全プロセッサがバリア同期に到達
した場合に次の動作に分岐し、また全プロセッサがバリ
ア同期に到達していない場合に再び共有領域７２の値を
読みだし比較する為の分岐を行う分岐手段７１７とから
構成される。
であるマルチプロセッサシステムのバリア同期装置は、
第１の発明のマルチプロセッサシステムのバリア同期装
置において、ロック手段１１１、書き込み手段１１３、
および加算手段１１４を排他的インクリメントデクリメ
ント手段７１１で置換して構成され、さらに各プロセッ
サがプロセッサ毎に保持している領域７３を含んでい
る。すなわち、マルチプロセッサシステムを構成する複
数のプロセッサとプロセッサとプロセッサとの間で共有
される共有領域７２と、各プロセッサがプロセッサ毎に
保持している領域７３から構成され、プロセッサ７１
は、共有領域７２の値を排他的にインクリメントする排
他的インクリメントデクリメント手段７１１と、共有領
域７２の値を読みだす読みだし手段７１２と、プロセッ
サ毎に保持している領域７３の値を元に、全プロセッサ
がバリア同期に到達した時の共有領域７２の値である次
バリア値を算出する計算手段７１５と、読みだした共有
領域７２の値と算出した次バリア値を比較する比較手段
７１６と、比較の結果全プロセッサがバリア同期に到達
した場合に次の動作に分岐し、また全プロセッサがバリ
ア同期に到達していない場合に再び共有領域７２の値を
読みだし比較する為の分岐を行う分岐手段７１７とから
構成される。
【００４２】図８はプロセッサ７１がバリア同期を行う
為のプログラムを示す。並列処理を行っているプロセッ
サが各々このプログラムを実行すると、最後に到達した
プロセッサがこのプログラムを実行するまで他のプロセ
ッサは待ち合わせを行うことになる。図８中の各処理に
付された数字は、以下の実施例の各ステップに対応す
る。
為のプログラムを示す。並列処理を行っているプロセッ
サが各々このプログラムを実行すると、最後に到達した
プロセッサがこのプログラムを実行するまで他のプロセ
ッサは待ち合わせを行うことになる。図８中の各処理に
付された数字は、以下の実施例の各ステップに対応す
る。
【００４３】次に本発明の第４の実施例の動作につい
て、図７と図８を参照して説明する。
て、図７と図８を参照して説明する。
【００４４】第１の実施例のステップ２１、２２、２
３、２４、および２５が、本実施例では排他的インクリ
メントデクリメント手段７１１を用いたステップ８１に
置き換えられる。
３、２４、および２５が、本実施例では排他的インクリ
メントデクリメント手段７１１を用いたステップ８１に
置き換えられる。
【００４５】すなわちステップ８１を参照すると、排他
的インクリメントデクリメント手段７１１が、共有領域
７１であるｃｏｍの値を排他的にインクリメントデクリ
メントしそのインクリメント後の値を変数ｂに代入す
る。
的インクリメントデクリメント手段７１１が、共有領域
７１であるｃｏｍの値を排他的にインクリメントデクリ
メントしそのインクリメント後の値を変数ｂに代入す
る。
【００４６】第１の実施例のステップ２６が、本実施例
ではステップ８２に置き換えられる。
ではステップ８２に置き換えられる。
【００４７】すなわちステップ８２を参照すると、各プ
ロセッサ毎に保持しているバリア値ｎ（初期値は０にな
っているものとする）にプロセッサ数ｔを加えることに
より、次バリア値を求めることができる。
ロセッサ毎に保持しているバリア値ｎ（初期値は０にな
っているものとする）にプロセッサ数ｔを加えることに
より、次バリア値を求めることができる。
【００４８】本実施例におけるステップ８３、８４、８
５、および８６の処理は、第１の実施例のステップ２
７、２８、２９、および３０の動作と同じである。これ
によりバリア動作を行うことができる。
５、および８６の処理は、第１の実施例のステップ２
７、２８、２９、および３０の動作と同じである。これ
によりバリア動作を行うことができる。
【００４９】以上により、本発明の第４の実施例の動作
であるマルチプロセッサシステムのバリア同期装置の処
理が完了する。
であるマルチプロセッサシステムのバリア同期装置の処
理が完了する。
【００５０】
【発明の効果】以上に示した様に、本発明のバリア同期
装置により、共有領域の初期化を行うことなく繰り返し
てバリアを取ることができるので、並列処理プログラム
の性能を向上させることができる効果を有している。
装置により、共有領域の初期化を行うことなく繰り返し
てバリアを取ることができるので、並列処理プログラム
の性能を向上させることができる効果を有している。
【図１】図１は本発明の第１の実施例を示すブロック図
である。
である。
【図２】図２は本発明の第１の実施例のマルチプロセッ
サシステム間でバリア同期を行う為のプログラムを示す
図である。
サシステム間でバリア同期を行う為のプログラムを示す
図である。
【図３】図３は本発明の第２の実施例を示すブロック図
である。
である。
【図４】図４は本発明の第２の実施例のマルチプロセッ
サシステム間でバリア同期を行う為のプログラムを示す
図である。
サシステム間でバリア同期を行う為のプログラムを示す
図である。
【図５】図５は本発明の第３の実施例を示すブロック図
である。
である。
【図６】図６は本発明の第３の実施例のマルチプロセッ
サシステム間でバリア同期を行う為のプログラムを示す
図である。
サシステム間でバリア同期を行う為のプログラムを示す
図である。
【図７】図７は本発明の第４の実施例を示すブロック図
である。
である。
【図８】図８は本発明の第４の実施例のマルチプロセッ
サシステム間でバリア同期を行う為のプログラムを示す
図である。
サシステム間でバリア同期を行う為のプログラムを示す
図である。
１１ プロセッサ １２ 共有領域 １１１ ロック手段 １１２ 読みだし手段 １１３ 書き込み手段 １１４ 加算手段 １１５ 計算手段 １１６ 比較手段 １１７ 分岐手段 ３１ プロセッサ ３２ 共有領域 ３１１ 排他的インクリメントデクリメント手段 ３１２ 読みだし手段 ３１５ 計算手段 ３１６ 比較手段 ３１７ 分岐手段 ５１ プロセッサ ５２ 共有領域 ５３ 各プロセッサ毎に保持している領域 ５１１ ロック手段 ５１２ 読みだし手段 ５１３ 書き込み手段 ５１４ 加算手段 ５１５ 計算手段 ５１６ 比較手段 ５１７ 分岐手段 ７１ プロセッサ ７２ 共有領域 ７３ 各プロセッサ毎に保持している領域 ７１１ 排他的インクリメントデクリメント手段 ７１２ 読みだし手段 ７１５ 計算手段 ７１６ 比較手段 ７１７ 分岐手段
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 情報処理学会論文誌Ｖｏｌ．32Ｎｏ. ７Ｐ．886−896ＥＬＡＳＴＩＣ ＢＡＲ ＲＩＥＲ：一般化されたバリア型同期機 構松本尚 ＰＲＯＣ．ＯＦ ＡＳＰＬＯＳ ▲Ｉ ＩＩ▼Ｐ．54−63 Ｒ．ＧＵＰＴＡ「Ｔ ＨＥ ＦＵＺＺＹ ＢＡＲＲＩＥＲ：Ａ ＭＥＣＨＡＮＩＳＭ ＦＯＲ ＨＩＧ Ｈ ＳＰＥＥＤ ＳＹＮＣＨＲＯＮＩＺ ＡＴＩＯＮ ＯＦ ＰＲＯＣＥＳＳＯＲ Ｓ」
Claims (4)
- 【請求項１】 マルチプロセッサシステムを構成する各
プロセッサが、 各プロセッサ間の共有領域に対する排他制御を行うロッ
ク手段と、 このロック手段による排他制御区間において、この各プ
ロセッサ間の共有領域の値を読みだす読みだし手段と、 前記ロック手段による排他制御区間において、この読み
だし手段が読みだした値に予め定められた値を加算する
加算手段と、 前記ロック手段による排他制御区間において、この加算
手段が算出した値を前記プロセッサ間の共有領域へ書き
込む書き込み手段と、 前記加算手段が算出した値をもとに次バリア値を計算す
る計算手段と、 前記加算手段が算出した値とこの計算手段が計算した次
バリア値を比較する比較手段と、 この比較手段の結果、全プロセッサがバリア同期に到達
したと判断された場合にバリアを抜けて次の処理に分岐
し、全プロセッサがバリア同期に到達していないと判断
された場合に全プロセッサがバリア同期に到達するまで
待ち合わせる分岐手段を備えることを特徴とするマルチ
プロセッサシステムのバリア同期装置。 - 【請求項２】 プロセッサ間の共有領域に対する排他的
インクリメントデクリメント手段を備えることを特徴と
する請求項１のマルチプロセッサシステムのバリア同期
装置。 - 【請求項３】 各プロセッサ毎に保持している領域の値
から次バリア値を計算する計算手段を備えることを特徴
とする請求項１のマルチプロセッサシステムのバリア同
期装置。 - 【請求項４】 プロセッサ間の共有領域に対する排他的
インクリメントデクリメント手段と、 各プロセッサ毎に保持している領域の値から次バリア値
を計算する計算手段を備えることを特徴とする請求項１
のマルチプロセッサシステムのバリア同期装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297945A JP2550897B2 (ja) | 1993-11-29 | 1993-11-29 | マルチプロセッサシステムのバリア同期装置 |
| US08/339,278 US5796946A (en) | 1993-11-29 | 1994-11-10 | Multi-processor system barrier synchronizer not requiring repeated intializations of shared region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297945A JP2550897B2 (ja) | 1993-11-29 | 1993-11-29 | マルチプロセッサシステムのバリア同期装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07152694A JPH07152694A (ja) | 1995-06-16 |
| JP2550897B2 true JP2550897B2 (ja) | 1996-11-06 |
Family
ID=17853130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5297945A Expired - Fee Related JP2550897B2 (ja) | 1993-11-29 | 1993-11-29 | マルチプロセッサシステムのバリア同期装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5796946A (ja) |
| JP (1) | JP2550897B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928334A (en) * | 1997-03-28 | 1999-07-27 | International Business Machines Corporation | Hardware verification tool for multiprocessors |
| US6757847B1 (en) * | 1998-12-29 | 2004-06-29 | International Business Machines Corporation | Synchronization for system analysis |
| US7181539B1 (en) * | 1999-09-01 | 2007-02-20 | Microsoft Corporation | System and method for data synchronization |
| US20050120185A1 (en) * | 2003-12-01 | 2005-06-02 | Sony Computer Entertainment Inc. | Methods and apparatus for efficient multi-tasking |
| US7428619B2 (en) * | 2005-01-18 | 2008-09-23 | Sony Computer Entertainment Inc. | Methods and apparatus for providing synchronization of shared data |
| US8423959B1 (en) | 2006-12-11 | 2013-04-16 | Synopsys, Inc. | Techniques for coordinating and controlling debuggers in a simulation environment |
| US9317636B1 (en) * | 2006-12-11 | 2016-04-19 | Synopsys, Inc. | System and method for stopping integrated circuit simulation |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5127092A (en) * | 1989-06-15 | 1992-06-30 | North American Philips Corp. | Apparatus and method for collective branching in a multiple instruction stream multiprocessor where any of the parallel processors is scheduled to evaluate the branching condition |
| JPH0640324B2 (ja) * | 1989-10-26 | 1994-05-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | マルチプロセッサ・システムおよびそのプロセス同期方法 |
| US5363495A (en) * | 1991-08-26 | 1994-11-08 | International Business Machines Corporation | Data processing system with multiple execution units capable of executing instructions out of sequence |
| US5452101A (en) * | 1991-10-24 | 1995-09-19 | Intel Corporation | Apparatus and method for decoding fixed and variable length encoded data |
| CA2073516A1 (en) * | 1991-11-27 | 1993-05-28 | Peter Michael Kogge | Dynamic multi-mode parallel processor array architecture computer system |
| US5434995A (en) * | 1993-12-10 | 1995-07-18 | Cray Research, Inc. | Barrier synchronization for distributed memory massively parallel processing systems |
-
1993
- 1993-11-29 JP JP5297945A patent/JP2550897B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-10 US US08/339,278 patent/US5796946A/en not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| ＰＲＯＣ．ＯＦＡＳＰＬＯＳ▲ＩＩＩ▼Ｐ．５４−６３Ｒ．ＧＵＰＴＡ「ＴＨＥＦＵＺＺＹＢＡＲＲＩＥＲ：ＡＭＥＣＨＡＮＩＳＭＦＯＲＨＩＧＨＳＰＥＥＤＳＹＮＣＨＲＯＮＩＺＡＴＩＯＮＯＦＰＲＯＣＥＳＳＯＲＳ」 |
| 情報処理学会論文誌Ｖｏｌ．３２Ｎｏ．７Ｐ．８８６−８９６ＥＬＡＳＴＩＣＢＡＲＲＩＥＲ：一般化されたバリア型同期機構松本尚 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5796946A (en) | 1998-08-18 |
| JPH07152694A (ja) | 1995-06-16 |
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| JPH0769825B2 (ja) | 並列処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960625 |
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