DE69226403T2

DE69226403T2 - Personalcomputer mit Lokalbusarbitrierung

Info

Publication number: DE69226403T2
Application number: DE69226403T
Authority: DE
Inventors: Daniel Paul Boca Raton Florida 33433 Fuoco; Luis Antonio Boca Raton Florida 33427-2103 Hernandez; Eric Boca Raton Florida 33486 Mathisen; Dennis Lee Delray Beach Florida 33444 Moeller; Jonathan Henry Essex Junction Vermont 05453 Raymond; Esmaeil Delray Beach Florida 33445 Tashakori
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-05-28
Filing date: 1992-05-19
Publication date: 1999-03-25
Anticipated expiration: 2012-05-20
Also published as: ATE169135T1; EP0518504A1; NO922092D0; CN1029165C; FI922351A0; KR950008229B1; ES2118792T3; CA2064162C; MX9202526A; AU1519992A; DE69226403D1; KR920022112A; NO922092L; FI922351A; EP0518504B1; JPH05101001A; CA2064162A1; MY114652A; SG46187A1; CN1067323A

Description

Die vorliegende Erfindung betrifft Personalcomputer und im besonderen Personalcomputer, bei denen die Leistungsfähigkeit dadurch erhöht wird, daß bezüglich der Übernahme der Steuerung über einen lokalen Prozessorbus eine Prioritätsentscheidung zwischen einer Vielzahl "Mastereinheiten", die direkt an den lokalen Prozessorbus angeschlossen sind, ermöglicht wird.
Personalcomputersysteme im allgemeinen und IBM-Personalcomputer im besonderen haben eine weite Verbreitung erlangt und stellen Rechnerleistung in vielen Bereichen der heutigen modernen Gesellschaft bereit. Personalcomputersysteme können üblicherweise als auf dem Schreibtisch stehende, auf dem Boden stehende oder als tragbare Mikrocomputer definiert werden, die aus einer Systemeinheit bestehen, die einen einzelnen Systemprozessor und zugeordnete flüchtige und nichtflüchtige Speicher, einen Anzeigebildschirm, eine Tastatur, eine oder mehrere Diskettenlaufwerke, einen Festplattenspeicher und einen optionalen Drucker besitzen. Eines der Unterscheidungsmerkmale dieser Systeme liegt in der Verwendung einer Haupt- oder Systemplatine zur Verbindung dieser Komponenten untereinander. Diese Systeme sind hauptsächlich dafür entwickelt worden, um einem einzelnen Benutzer unabhängige Rechnerleistung zur Verfügung zu stellen und sind durch niedrige Preise gekennzeichnet, um auch von Einzelpersonen oder kleineren Firmen angeschafft werden zu können. Beispiele für solche Personalcomputersysteme sind der IBM PERSONALCOMPUTER AT und die Modelle 25, 30, L40SX, 50, 55, 65, 70, 80 und 95 des IBM PERSONAL SYSTEM/2.
Diese Systeme können allgemein in zwei Gruppen unterteilt werden. Die erste Gruppe, normalerweise als Modelle der Familie I bezeichnet, benutzen eine Busarchitektur wie beispielsweise beim IBM PERSONALCOMPUTER AT und anderen "IBM kompatiblen" Maschinen. Die zweite Gruppe, als Modelle der Familie II bezeichnet, benutzen die Busarchitektur des IBM MICRO CHANNEL, die von IBM eingeführt wurde. Zu Beginn wurden in den Modellen der Familie I typischerweise die verbreiteten INTEL 8086 und 8088 Mikroprozessoren als Systemprozessor verwendet. Diese Prozessoren sind in der Lage, ein Megabyte Speicher zu adressieren. Spätere Modelle der Familie I und die Modelle der Familie II verwenden typischerweise die schnelleren INTEL 80286, 80386 und 80486 Mikroprozessoren, die im realen Modus betrieben werden können, um den langsameren INTEL 8086 Mikroprozessor zu emulieren, oder im geschützten Modus, der bei einigen Modellen den Adreßbereich von 1 Megabyte auf 4 Gigabyte erweitert. Im wesentlichen stellt der reale Modus der Prozessoren 80286, 80386 und 80486 eine Hardwarekompatibilität für Software bereit, die für die Mikroprozessoren 8086 und 8088 geschrieben wurde.
Mit der Entwicklung der Personalcomputertechnologie und dem Fortschritt von acht auf sechzehn und nachfolgend auf zweiunddreißig Bit breite Businteraktionen und der Verwendung schnellerer Mikroprozessoren, die in der Lage sind, im realen und geschützten Modus zu arbeiten, ist versucht worden, die Leistungsfähigkeit durch Unterteilen der Personalcomputerarchitektur in verschiedene Busbereiche zu erhöhen. Genauer gesagt war das, was in dem ursprünglichen IBM PC als Expansionsbus bekannt geworden ist, im wesentlichen eine direkte Erweiterung der Mikroprozessoranschlüsse (8086 oder 8088), gegebenenfalls gepuffert und demultiplext. Später wurde es mit der Entwicklung und Verbreitung der AT-Busspezifikation (dieheute auch als Industrie-Standardarchitektur oder ISA bekannt ist) möglich, die nahezu direkte Verbindung zwischen dem Mikroprozessor und dem Bus aufzutrennen, was zur Einführung des lokalen Prozessorbusses und der Umbenennung des Expansionsbusses in Ein-/Ausgabe- Bus führte. Typischerweise arbeitet der lokale Prozessorbus, um die Leistungsfähigkeit zu verbessern, mit höherer Taktfrequenz (typischerweise in Hertz ausgedrückt) als der Ein-/Ausgabe-Bus. Die IBM AT-Architektur eröffnete durch die Verwendung von direkten Speicherzugriffsunterbrechungen (DMA) ebenfalls die Möglichkeit, mehr als einen Mikroprozessor an dem Ein-/Ausgabe-Bus zu betreiben.
Mit weiteren Versuchen, die Leistungsfähigkeit zu verbessern, sind Schwierigkeiten aufgetreten, die darin liegen, daß die Möglichkeit zu schaffen ist, daß mehrere Mastereinheiten um den Zugriff auf und die Steuerung über den lokalen Prozessorbus streiten, was den Vorteil in sich birgt, die notwendigen Funktionen für den Betrieb eines Personalcomputers in so wenigen integrierten Schaltkreisen wie möglich unterzubringen.
Die Internationale Anmeldeschrift WO 90-00276 offenbart ein Personalcomputersystem, das einen Hochgeschwindigkeits-Datenbus, einen Ein-/Ausgabe-Datenbus, Mastereinheiten, die direkt an den Hochgeschwindigkeitsbus angeschlossen sind, und eine. Busschnittstellen-Steuereinheit, die direkt mit dem Hochgeschwindigkeitsbus und direkt mit dem Ein-/Ausgabe-Datenbus verbunden ist, umfaßt.
Jetzt wird gemäß der vorliegenden Erfindung, wie sie in den anhängenden Ansprüchen definiert ist, ein Personalcomputersystem bereitgestellt, umfassend:
einen Hochgeschwindigkeits-Datenbus, einen Ein-/Ausgabe- Datenbus, mindestens zwei Mastereinheiten, die direkt an den Hochgeschwindigkeitsbus angeschlossen sind, und eine Busschnittstellen-Steuereinheit, die sowohl direkt an den Hochge schwindigkeitsbus als auch direkt an den Ein-/Ausgabe-Datenbus angeschlossen ist, um Datenübertragungen zwischen dem Hochgeschwindigkeitsbus und dem Ein-/Ausgabe-Datenbus bereitzustellen; dadurch gekennzeichnet, daß die Busschnittstellen-Steuereinheit bezüglich des Zugriffs auf den Hochgeschwindigkeitsbus eine Prioritätsentscheidung zwischen den Mastereinheiten, die direkt an den Hochgeschwindigkeitsbus angeschlossen sind, trifft, und daß sie bezüglich des Zugriffs auf den Ein-/Ausgabe-Datenbus eine Prioritätsentscheidung zwischen dem Hochgeschwindigkeitsbus und all den Geräten trifft, die direkt an den Ein-/Ausgabe-Datenbus angeschlossen sind.

In den Zeichnungen ist:

Fig. 1 eine perspektivische Darstellung eines Personalcomputers, der die vorliegende Erfindung verkörpert;
Fig. 2 eine perspektivische Explosionsdarstellung bestimmter Elemente des Personalcomputers von Fig. 1, einschließlich eines Chassis, einer Abdeckung und einer Systemplatine, die bestimmte Beziehungen zwischen diesen Elementen verdeutlicht;
Fig. 3 eine schematische Darstellung bestimmter Komponenten des Personalcomputers der Fig. 1 und 2;
Fig. 4 eine schematische Darstellung bestimmter Funktionen, die durch die Busschnittstellen-Steuereinheit von Fig. 3 erreicht werden;
Fig. 5 eine Signaldarstellung, die die Arbeitsweise der Busschnittstellen-Steuereinheit unter ersten Betriebsbedingungen zeigt; und die Fig. 6 bis 16 sind Signaldarstellungen, ähnlich Fig. 5, die die Arbeitsweise der Busschnittstellen-Steuereinheit unter anderen Betriebsbedingungen zeigen.

Detaillierte Beschreibung der Erfindung

Wenn auch die vorliegende Erfindung nachfolgend vollständiger unter Bezugnahme auf die begleitenden Zeichnungen beschrieben wird, in welchen eine bevorzugte Ausführungsform der vorliegenden Erfindung dargestellt ist, sollte am Anfang der folgenden Beschreibung verstanden werden, daß Fachleute der entsprechenden Fachgebiete die hier beschriebene Erfindung modifizieren und die positiven. Resultate der vorliegenden Erfindung dennoch erreichen können. Dementsprechend ist die folgende Beschreibung als breit angelegte, unterweisende Offenlegung zu verstehen, die sich an Fachleute entsprechender Fachgebiete wendet, jedoch nicht als Beschränkung der vorliegenden Erfindung.
Jetzt wird spezieller bezugnehmend auf die begleitenden Zeichnungen ein Mikrocomputer dargestellt, der die vorliegende Erfindung verkörpert und generell mit der Referenznummer 10 (Fig. 1) gekennzeichnet ist. Wie oben erwähnt, kann der Computer 10 einen zugehörigen Bildschirm 11, eine Tastatur 12 und einen Drucker oder Plotter 14 besitzen. Der Computer 10 besitzt eine Abdeckung 15, welche zusammen mit einem Chassis 19 einen geschlossenen, abgeschirmten Raum definiert, in den elektrisch betriebene Datenverarbeitungs- und Speicherkomponenten zur Verarbeitung und Speicherung digitaler Daten eingebracht werden, wie dies in Fig. 2 dargestellt ist. Mindestens einige dieser Komponenten befinden sich auf einer Mehrlagen-Leiterplatte oder Systemplatine 20, die auf dem Chassis 19 montiert ist und Mittel zur Herstellung elektrischer Verbindungen zwischen den Komponenten des Computers 10 bereitstellt, einschließlich der oben definierten sowie anderer zugehöriger Elemente wie Disketten laufwerke, verschiedene Arten Direktzugriffs-Speichereinheiten, Zubehörkarten oder -Platinen und dergleichen mehr.
Das Chassis 19 besitzt eine Grundplatte und eine Rückwand ( Fig. 2) und bildet mindestens einen offenen Rahmen zum Einschieben eines Datenspeichergerätes wie beispielsweise ein Plattenlaufwerk für magnetische oder optische Speicherplatten, ein Sicherungslaufwerk für Magnetbänder oder dergleichen. In der dargestellten Form ist ein oberer Rahmen 22 für das Einschieben von Peripheriegeräten einer ersten Größe (beispielsweise eines der bekannten 3,5-Zoll-Laufwerke) ausgelegt. Dementsprechend kann in dem oberen Rahmen 22 ein Diskettenlaufwerk oder ein Direktzugriffsspeicher mit wechselbarem Datenträger, der in der Lage ist, eine Diskette aufzunehmen und die Diskette wie allgemein bekannt zum Empfangen, Speichern und Bereitstellen von Daten zu verwenden, untergebracht werden.
Bevor die oben beschriebene Struktur mit der vorliegenden Erfindung in Verbindung gebracht wird, soll zusammenfassend die Arbeitsweise des Computersystems 10 allgemein betrachtet werden. Bezugnehmend auf Fig. 3 wird eine Blockschaltbild eines Personalcomputersystems gezeigt, das die verschiedenen Komponenten des Computersystems wie beispielsweise des Systems 10 gemäß der vorliegenden Erfindung darstellt, einschließlich der Komponenten, die auf der Platine 20 montiert sind, sowie der Verbindungen der Platine zu den Ein-/Ausgabe-Steckplätzen und ariderer Hardware des Personalcomputersystems. Der Systemprozessor 32 ist mit der Platine verbunden. Wenn auch jeder geeignete Mikroprozessor als CPU 32 verwendet werden kann, so ist ein geeigneter Mikroprozessor der von INTEL verkaufte 80386. Die CPU 32 ist über einen lokalen Hochgeschwindigkeits-CPU-Bus 34 mit einer Busschnittstellen-Steuereinheit 35 mit flüchtigem Speicher mit wahlfreiem Zugriff (RAM) 36, hier als Single Inline Memory Modules (SIMMs) dargestellt, und mit dem BIOS ROM 38 verbunden, in welchem die Befehle für die grundlegenden Ein-/ Ausgabe-Operationen der CPU 32 gespeichert sind. Der BIOS ROM. 38 enthält das BIOS, das als Schnittstelle zwischen den Ein-/ Ausgabe-Geräten und dem Betriebssystem des Mikroprozessors 32 verwendet wird. Die im ROM 38 gespeicherten Befehle können in den RAM 36 kopiert, werden, um die Ausführungszeit des BIOS herabzusetzen.
Wenn auch die vorliegende Erfindung hiernach unter besonderer Bezugnahme auf das Systemblockschaltbild von Fig. 3 beschrieben wird, sollte zu Beginn der folgenden Beschreibung verständen werden, daß beabsichtigt ist, daß die Vorrichtung und die Verfahren gemäß der vorliegenden Erfindung auch zusammen mit anderen Hardwarekonfigurationen der Systemplatine verwendet werden können. Zum Beispiel könnte der Systemprozessor ein Intel 80486 Mikroprozessor sein.
Zurückkehrend zu Fig. 3, stellt der lokale CPU-Bus (der Daten- , Adressen- und Steuerkomponenten umfaßt) ebenfalls die Verbindung des Mikroprozessors 32 mit einem numerischen oder mathematischen Coprozessor 39 und einer SCSI-Steuereinrichtung 40 (Small Computer Systems Interface) bereit. Die SCSI-Steuereinrichtung 40 kann, wie es einem Fachmann für Computerentwicklung und Anwendung bekannt ist, mit einem Nur-Lese-Speicher (ROM) 41, einem RAM 42 und geeigneten externen Geräten einer Vielzahl von Typen, wie sie von den Ein-/Ausgabe-Verbindungen unterstützt werden, die, an der rechten Seite der Figur dargestellt sind, verbunden sein oder verbunden werden. Die SCSI- Steuereinrichtung 40 arbeitet als Speichersteuereinrichturig zur Steuerung von Speicherbaugruppen wie beispielsweise elektromagnetischen Speichern mit festen oder auswechselbaren Speichermedien (auch als Festplatten- und Diskettenlaufwerke bekannt), elektro-optischen Platten, Magnetband- oder anderen Speichereinheiten.
Die Busschnittstellen-Steuereinheit (BIC - bus interface controller) 35 verbindet den lokalen CPU-Bus 34 mit einem Ein-/ Ausgabe-Bus 44 und dient neben anderen Funktionen als Protokollwandler, Speichersteuereinrichtung und DMA-Steuereinrichtung. Über den Bus 44 ist die BIC 35 mit einem Bus zum Anschluß optionaler Erweiterungen wie beispielsweise einem MICRO CHANNEL Bus verbunden, der eine Vielzahl Ein-/Ausgabe-Steckplätze zum Aufnehmen von MICRO CHANNEL Adapterkarten 45 besitzt, welche mit einem Ein-/Ausgabe-Gerät oder einem Speicher (nicht dargestellt) weiterverbunden werden können. Der Ein-/Ausgabe-Bus 44 enthält Adressen-, Daten- und Steuerkomponenten. Der Ein-/Ausgabe-Bus 44 kann gemäß anderer Busspezifikationen als der MICRO CHANNEL Spezifikation aufgebaut sein.
Entlang dem Ein-/Ausgabe-Bus 44 werden verschiedene Ein-/Ausgabe-Komponenten angeschlossen, wie beispielsweise ein Videosignalprozessor 46, dem ein Video-RAM (VRAM) zum Speichern von zeichenbasierten Informationen (gekennzeichnet mit 48) und zum Speichern von bildbasierten Information (gekennzeichnet mit 49) zugeordnet ist. Die Videosignale, die mit dem Prozessor 46 ausgetauscht werden, können über einen Digital-Analog-Wandler (DAC) 50 an einen Bildschirm oder ein anderes Anzeigegerät weitergeleitet werden. Es werden ebenfalls Einrichtungen, bereitgestellt, um den VSP 46 direkt mit einem hier als Bild-Eingang/ Ausgang bezeichneten Anschluß zu verbinden, der für ein Videorecorder/Abspielgerät, eine Kamera usw. Geeignet sein kann. Der Ein-/Ausgabe-Bus 44 ist ebenfalls mit einem digitalen Signalprozessor (DSP) 51 verbunden, der zugeordneten Befehls-RAM 52 und Daten-RAM 54 besitzt, in denen Softwarebefehle zur Verarbeitung von Signalen durch den DSP 51 und die in eine solche Verarbeitung einbezogenen Daten gespeichert werden können. Der DSP 51 gewährleistet die Verarbeitung von Audioeingangs- und Ausgangssignalen durch Bereitstellen einer Audiosteuereinrichtung 55, sowie zur Verarbeitung anderer Signale durch Bereitstellen einer Steuereinrichtung 56 für eine Analogschnittstelle. Schließlich ist der Ein-/Ausgabe-Bus 44 noch mit einer Ein-/Ausgabe-Steuereinrichtung 58 mit zugeordnetem elektrisch löschbarem, programmierbarem Nur-Lese-Speicher (EEPROM) 59 verbunden, über die der Austausch von Eingabe- und Ausgabesignalen mit konventionellen Peripheriegeräten einschließlich Diskettenlaufwerken, einem Drucker oder Plotter 14, einer Tastatur 12, einer Maus oder einem anderen Zeigergerät (nicht dargestellt) und über einen seriellen Anschluß erfolgt.
Bevor wir zu einer detaillierteren Beschreibung der von der BIC 35 bedienten Funktionen kommen, soll zuerst einmal betrachtet werden, wie mehrere Mastereinheiten oder Busmaster in einem Personalcomputer unterstützt werden. So wie der Begriff hier verwendet wird, ist ein "Master" ein Prozessor oder eine beliebige andere Schaltung, die so ausgelegt ist, daß sie die Steuerung eines Busses übernehmen und Adressen-, Daten- und Steuersignale auf dem Bus treiben kann. Eine solche Fähigkeit ermöglicht es einer Mastereinheit, Informationen zwischen dem Systemspeicher und anderen Einheiten zu übertragen.
Es ist vorgeschlagen worden, Mastereinheiten in drei Typen zu unterteilen - Systemmaster (normalerweise die CPU), DMA-Steuereinheiten und Busmaster. Der Systemmaster steuert und verwaltet die Systemkonfiguration. Er ist normalerweise der Standardmaster im System. Der Standardmaster verfügt über den Bus, wenn dieser von keinem anderen Master angefordert worden ist. Ein DMA-Master ist ein spezieller Typ eines Masters, welcher Daten zwischen untergeordneten DMA-Einheiten und untergeordneten Speichereinheiten überträgt und keine Prioritätsentscheidung über den Bus vornimmt, sondern lediglich die untergeordnete DMA-Einheit bedient, die die Entscheidungseinheit ist. Wie hier verwendet, trifft ein Busmaster eine Prioritätsentscheidung über die Benutzung des Busses und unterstützt die Informationsübertragung zu einer untergeordneten Ein-/Ausgabe-Einheit oder einer untergeordneten Speichereinheit.
Das was einen "Busmaster" ausmacht, kann verwirrend sein, weil Busmaster nicht notwendigerweise einen Prozessor erfordern. Ein Busmaster kann auch aufgefordert werden, als untergeordnete Einheit zu antworten, wenn auf ihn von einem anderen Busmaster aus zugegriffen wird. Ein Busmaster zeichnet sich durch die Fähigkeit aus, durch Prioritätsentscheidung und Steuerung der Ausführung eines definierten Buszyklus, die Steuerung über den erlangen zu können. Allgemein gibt es drei Typen Busmaster Vollfunktions-Steuereinrichtungen, Spezialfunktions-Steuereinrichtungen und programmierbare Spezialfunktions-Steuereinrichtungen. Die grundlegenden Unterschiede unter ihnen bestehen im Grad der Flexibilität, Funktion und Kosten. Der Vollfunktions- Busmaster ist der flexibelste, besitzt die höchste Funktionalität und ist am teuersten. Typischerweise besitzt ein Vollfunktions-Busmaster seine eigene programmierbare CPU und ist in der Lage, alle Systemressourcen zu steuern, einschließlich der Betriebssystemsoftware. Spezialfunktions-Steuereinrichtungen weisen die geringste Flexibilität, Funktionalität und Kosten auf. Typischerweise verwendet eine Spezialfunktions-Steuereinrichtung zur Ausführung einer spezifischen Funktion anstelle einer CPU Logikschaltungen, wobei sie geringfügige oder keinerlei Hilfe von anderen Mastern benötigt. Programmierbare Spezialfunktions-Steuereinrichtungen überdecken den Bereich zwischen den anderen zwei genannten. Der grundlegende Unterschied zwischen Spezialfunktions-Steuereinrichtungen und programmierbaren Spezialfunktions-Steuereinrichtungen besteht in der Fähigkeit, die Funktion und/oder die Ausführungscharakteristik des Busmasters zu modifizieren. Eine solche Modifikation kann durch Ver wendung von Verarbeitungseinheiten oder durch einstellbare Register erreicht werden.
Innerhalb der hier gegebenen Definitionen können die CPU 32, die MCPU 39 und die SCSI-Steuereinrichtung 40 alle als direkt an den lokalen Bus 34 angeschlossene Busmaster fungieren, während die Ein-/Ausgabe-Steuereinrichtung 58, der DSP 51, der VSP 46 und mögliche Zubehörplatinen 45, die in den MICRO CHANNEL Steckplätzen stecken, alle als direkt an den Ein-/Ausgabe-Bus 44 angeschlossene Busmaster fungieren können.
Bei einer solchen Vielzahl von Busmastern besteht die Aufgabe der BIC 35 darin, daß sie zwischen den direkt an den Ein-/Ausgabe-Bus 44 angeschlossenen Geräten eine Prioritätsentscheidung bezüglich des Zugriffs auf den Ein-/Ausgabe-Bus und auf den lokalen Prozessorbus 34 trifft, und daß sie bezüglich des Zugriffs auf den lokalen Prozessorbus 34 eine Prioritätsentscheidung zwischen dem Ein-/Ausgabe-Bus 44 und den Mastereinheiten, die direkt an den lokalen Prozessorbus 34 angeschlossen sind, trifft. Diese "Schichtung" der Prioritätsentscheidung in unterschiedliche Ebenen ist in Fig. 4 dargestellt, welche eine schematische Darstellung bestimmter Funktionen und Signalleitungen der BIC ist, die verwendet werden, um diese Funktionen zu realisieren. Wie dort dargestellt ist, fungiert die BIC 35 als zentrale Buszuteilungs-Steuereinheit (CACP - central arbitration control point) für den Ein-/Ausgabe-Bus 44 durch den Austausch bestimmter Signale mit jenem Bus (dargestellt als ARBUS 0, 1, 2, 3; PREEMPT# und BURST#) sowie auch als Buszuteilungs-Steuereinheit für den lokalen Bus (LBACP - local bus arbitration control point) durch den Austauschbestimmter Signale mit der CACP, dem Ein-/Ausgabe-Bus 44 und den Mastereinheiten, die direkt an den lokalen Bus 34 angeschlossen sind (dargestellt als ARBUS 0, 1, 2, 3; PREEMPT#; BURST#; BRQ1# bis BRQn#; BGT1# bis BGTn#; CACP HOLD; CACP-HLDA; CPU-HOLD und CPU-HLDA).
Diese Schichtung der Prioritätsentscheidung in unterschiedliche Ebenen und die Art und Weise, in der die BIC 35 unter diesem Gesichtspunkt arbeitet, wird aus der Reihe von Beispielen, die in den Fig. 5 bis 16 dargestellt sind, deutlicher werden. Die verschiedenen Operationsfolgen, die durch diese Diagramme dargestellt werden, sollen kurz betrachtet werden, wobei, Fig. 5 die LBACP-Funktion zeigt, die die Steuerung an die CACP-Funktion abgibt. Fig. 6 zeigt, wie die LBACP-Funktion während eines nicht überlappend ausgeführten Zyklus einem Gerät den Buszugriff entzieht. Fig. 7 zeigt, wie die LBACP-Funktion während eines Wartezustands ein Gerät vom Bus nimmt. Fig. 8 zeigt ein Gerät, das während eines Wartezustands den lokalen Prozessorbus 34 freigibt. Fig. 9 zeigt, wie ein Gerät, das eine Leseoperation ausgeführt hat, den Bus an ein zweites Gerät abgibt, das eine Schreiboperation ausführt. Fig. 10 zeigt, wie ein Gerät, das eine Leseoperation ausgeführt hat, den Bus an den Standardmaster, die CPU 32, abgibt. Fig. 11 zeigt, wie ein Gerät, das eine Schreiboperation ausgeführt hat, den Bus an den Standardmaster, die CPU 32, abgibt. Fig. 12 zeigt, wie die LBACP-Funktion die CPU 32 vom Bus entfernt und den Bus einem anderen Gerät zuteilt. Fig. 13 zeigt, wie die LBACP-Funktion ein erstes Gerät, das eine Leseoperation ausführt, vom Bus entfernt und den Bus einem zweiten Gerät zuteilt, das eine Schreiboperation ausführt. Fig. 14 zeigt, wie die LBACP-Funktion ein erstes Gerät, das eine Schreiboperation ausgeführt hat, vom Bus entfernt und den Bus einem zweiten Gerät zuteilt, das eine Schreiboperation ausführt. Fig. 15 zeigt, wie die LBACP-Funktion ein Gerät, das eine Leseoperation ausgeführt hat, vom Bus entfernt und den Bus dem Standardmaster, der CPU 32, zuteilt. Fig. 16 zeigt, wie die LBACP-Funktion ein Gerät, das, eine Schreiboperation ausgeführt hat, vom Bus entfernt und den Bus dem Standardmaster, der CPU 32, zuteilt. Jedes der Diagramme enthält spezi fisch gekennzeichnete wesentliche Punkte, welche nachfolgend erklärt werden.
An diesem Punkt ist zu beachten, daß die BIC 35 und jede Mastereinheit am lokalen Bus 34 (in der dargestellten Ausführungsform die CPU 32, MCPU 39, SCSI 40) über zwei Signalleitungen verbunden sind, die der Buszuteilung dienen, nämlich die Signale BRQn# und BGTn# (der klein geschriebene Buchstabe "n" wird durch eine Ziffer ersetzt, die eine speziellen Busmaster gekennzeichnet). BRQn# ist ein Ausgangssignal vom Busmaster an die LBACP-Funktion der BIC 35, das eine Anforderung nach Übernahme der Steuerung über den lokalen Bus 34 anzeigt. BRQn# ist ein LOW-aktives Signal. Die Busmaster aktivieren das entsprechende BRQn# und warten vor der Ansteuerung der Signale des lokalen Busses auf die Aktivierung von BGTn#. Ein erfolgreicher lokaler Busmaster deaktiviert BRQn#, wenn BGTn# deaktiviert wird oder wenn er die Benutzung des Busses beendet hat. Das Deaktivieren von BRQn# dient als Anzeige dafür, daß die Adreßbussignale und die Buszyklen-Definitionssignale in den hochohmigen Zustand überführt werden.
BGTn# ist ein Ausgangssignal von der LBACP-Funktion der BIC 35 an den Busmaster, das anzeigt, daß der Busmaster die Steuerung des lokalen Busses 34 erhalten hat. BGTn# ist ein LOW-aktives Signal. Dieses Signal wird von der LBACP-Funktion in aktivem Zustand gehalten, bis BRQn# deaktiviert wird oder eine andere Busanforderung von der LBACP-Funktion empfangen wird. Wenn BGTn# von der LBACP-Funktion deaktiviert wird, gibt der momentan aktive lokale Busmaster, sobald die aktuelle Übertragung beendet ist, den Bus frei (deaktiviert BRQn#). Die LBACP-Funktion aktiviert BGTn# für die nächste Anforderung nach dem lokalen Bus nicht, bevor der vorhergehende Busmaster BRQn# deaktiviert und seine letzte Übertragung beendet hat.
In der LBACP-Funktion ist ein prioritätsgesteuertes und einfach rotierendes Ausgleichsschema realisiert, wobei für die am lokalen Bus liegenden Geräte durch Vergabe von Prioritätsziffern von der höchsten Priorität (gekennzeichnet als Gerät "1") bis zur niedrigsten Priorität (gekennzeichnet als Gerät "n", wobei der Buchstabe die höchste in der funktionellen Anordnung vorhandene Nummer darstellt) eine Rangordnung festgelegt wird. Aufgrund der Möglichkeit, daß ein höher priorisiertes Gerät ein niedriger priorisiertes Gerät daran hindern könnte, den Bus jemals zugeteilt zu bekommen, bewirken anstehende Buszugriffsanforderungen, daß die LBACP-Funktion jeden erfolgreichen Busmaster nach Beendigung seiner Datenübertragung in einen inaktiven Zustand versetzt und ihm solange den Bus nicht zuteilt, bis alle anderen anstehenden Anforderungen den Buszugriff erhalten haben.
Wenn ein Gerät vom Ein-/Ausgabe-Bus (wie beispielsweise die Ein-/Ausgabe-Steuereinrichtung 58, der digitale Signalprozessor 51 oder der Videosignalprozessor 46) den Ein-/Ausgabe-Bus 44 steuert und auf dem lokalen Bus 34 Busanforderungen anstehen, tritt die LBACP-Funktion im Interesse der Busmaster des lokalen Busses als Konkurrent in den von der CACP-Funktion ausgeführten Prioritätsentscheidungszyklen auf. Die LBACP-Funktion kann dabei unterschiedliche Prioritätsebenen aufweisen, wie sie dem jeweiligen Busmaster zugeteilt worden sind, wobei die oben beschriebenen Prioritäten erkannt werden. Wenn eine beliebige Prioritätsebene auf dem Ein-/Ausgabe-Bus die. Zuteilung erhält, aktiviert die LBACP-Funktion BURST# und überträgt unter allen lokalen Busmastern, die anstehende Anforderungen haben, einem die Steuerung über den Bus.
Die LBACP-Funktion kommuniziert mit der CACP-Funktion und der CPU 32 über Signale, die in Fig. 4 als CACP HOLD; CACP HLDA; CPU HOLD und CPU HLDA gekennzeichnet sind. In dem Stand der Technik entsprechenden Personalcomputersystemen sind die letztgenannten zwei Signale direkt zwischen einer CACP-Funktion und der CPU ausgetauscht worden. Die Wechselwirkungen der Zwei- Ebenen-Prioritätsentscheidungen, die von der vorliegenden Erfindung beabsichtigt sind, werden aus einer detaillierteren Beschreibung der Fig. 5 bis 16 deutlich werden. In jedem der Diagramme der Fig. 5 bis 16 wird der Zeitablauf durch die Taktzyklen auf der Leitung CLK2 angezeigt.
In Fig. 5 sind sechs bestimmte Zeitpunkte gekennzeichnet. Zu einem ersten Zeitpunkt (1), führt ein Gerät, das direkt an den Ein-/Ausgabe-Bus 44 angeschlossen ist, eine Vorabbelegung des lokalen Hochgeschwindigkeits-Prozessorbusses 34 aus. Nach einem unbekannten Zeitintervall, zu einem zweiten Zeitpunkt (2), schaltet ein Busmaster des lokalen Prozessorbusses, der den Hochgeschwindigkeitsbus benutzt hat, bestimmte Signale in den hochohmigen Zustand. Mit Beendigung einer Übertragung zeigt das Gerät an, daß es bereit ist, den Bus zu einem dritten Zeitpunkt (3) freizugeben, wonach die LBACP-Funktion zu einem vierten. Zeitpunkt (4) einen weiteren Zugriff auf den Bus sperrt, zu einem fünften Zeitpunkt (5) bestätigt, daß sich die CPU 32 als Standardbusmaster im Haltezustand befindet, und zu einem sechsten Zeitpunkt (6) die CACP-Funktion freigibt, um die Buszuteilung auszuführen. Diese Operationsfolge übergibt die Bussteuerung von der LBACP-Funktion an die CACP-Funktion.
In Fig. 6 wird ein Wechsel der Busmaster auf dem lokalen Prozessorbus dargestellt, wobei die Operationsfolge zeigt, wie die LBACP-Funktion die Buszuteilung zu einem ersten Zeitpunkt (1) zurücknimmt, wie der betroffene Busmaster den Bus zu einem zweiten Zeitpunkt (2) freigibt und zu einem dritten Zeitpunkt (3) bestimmte Signale in den hochohmigen Zustand schaltet. Die LBACP-Funktion teilt dann zu einem vierten Zeitpunkt (4) den Bus neu zu, zu einem fünften Zeitpunkt (5) erkennt die Spei chersteuerungslogik einen Wechsel der Mastereinheit und deaktiviert RAS#, und zu einem sechsten Zeitpunkt (6) belegt die nächste Mastereinheit, der der Bus zugeteilt worden ist, den Bus.
In Fig. 7 entzieht die LBACP-Funktion während eines Haltezustands einem Gerät den Bus. Zu einem ersten Zeitpunkt (1) fordert ein untergeordnetes Gerät am lokalen Bus das Stellen von Daten in eine Pipeline an, und die aktuelle Mastereinheit ist nicht in der Lage, die nächste Adresse bereitzustellen. Zu einem zweiten Zeitpunkt (2) deaktiviert die LBACP-Funktion während eines Haltezustands auf dem Bus BGT1#, wonach das erste Gerät zu einem dritten Zeitpunkt (2) BRQ1# zurücknimmt und zu einem vierten Zeitpunkt (4) bestimmte Signale in den hochohmigen Zustand schaltet. Zu einem fünften Zeitpunkt (5) signalisiert die LBACP-Funktion einem andern Gerät die Buszuteilung, indem BGT2# aktiviert wird, wonach die Speichersteuerungslogik einen Wechsel der Mastereinheiten erkennt und zu einem sechsten Zeitpunkt (6) RAS# deaktiviert. Das zweite Gerät erkennt das aktivierte BGT2# und führt zu einem siebenten Zeitpunkt (7) einen Buszugriff aus.
Die Operationsfolge von Fig. 8 zeigt, wie ein Gerät während eines Haltezustands den Bus freigibt. Das erste Gerät nimmt BRQ1# zu einem ersten Zeitpunkt (1) zurück, was anzeigt, daß es den Bus freigibt, und schaltet zu einem zweiten Zeitpunkt (2) bestimmte Signale in den hochohmigen Zustand. Die LBACP-Funktion deaktiviert BGT1# zu einem dritten Zeitpunkt (3) und aktiviert BGT2# zu einem vierten Zeitpunkt (4), wonach die Speichersteuerungslogik einen Wechsel der Mastereinheiten erkennt und zu einem fünften Zeitpunkt (5) RAS# deaktiviert. Die zweite Mastereinheit erkennt das aktivierte BGT2# und führt zu einem sechsten Zeitpunkt (6) einen Buszugriff aus.
In der Operationsfolge von Fig. 9 tritt ein Gerät, das eine Leseoperation ausgeführt hat, den Bus an ein Gerät ab, um eine Schreiboperation auszuführen. Das erste Gerät nimmt zu einem ersten Zeitpunkt (1) in Reaktion auf NA# BRQ1# zurück, damit anzeigend, daß es bereit ist, den Bus freizugeben, und schaltet zu einem zweiten Zeitpunkt (2) bestimmte Signale in den hochohmigen Zustand. Die LBACP-Funktion deaktiviert dann zu einem dritten Zeitpunkt (3) BGT1# und aktiviert BGT2# zu einem vierten Zeitpunkt (4), wonach die Speichersteuerungslogik einen Wechsel der Mastereinheiten erkennt und zu einem fünften Zeitpunkt (5) RAS# deaktiviert. Die zweite Mastereinheit erkennt das aktivierte BGT2# und führt zu einem sechsten Zeitpunkt (6) einen Buszugriff aus.
In der Operationsfolge von Fig. 10 tritt ein Gerät, das eine Leseoperation ausgeführt hat, den Bus an die Standardmaster-CPU ab. Das Gerät nimmt zu einem ersten Zeitpunkt (1) BRQn# in Reaktion auf NA# zurück, damit anzeigend, daß es bereit ist, den Bus freizugeben, und schaltet zu einem zweiten Zeitpunkt (2) bestimmte Signale in den hochohmigen Zustand. Die LBACP-Funktion deaktiviert dann zu einem dritten Zeitpunkt (3) BGTn# und zu einem vierten Zeitpunkt (4) HOLD, wonach die Speichersteuerungslogik einen Wechsel der Mastereinheiten erkennt und zu einem fünften Zeitpunkt (5) RAS# deaktiviert. Die Standardmastereinheit erkennt das deaktivierte-HOLD und übernimmt zu einem sechsten Zeitpunkt (6) die Steuerung über den Bus.
In der Operationsfolge von Fig. 11 tritt ein Gerät, das eine Schreiboperation ausgeführt hat, den Bus an die Standardmaster- CPU ab. Das Gerät nimmt zu einem ersten Zeitpunkt (1) BRQn# in Reaktion auf NA# zurück, damit anzeigend, daß es bereit ist, den Bus freizugeben, und schaltet zu einem zweiten Zeitpunkt (2) bestimmte Signale in den hochohmigen Zustand. Die LBACP- Funktion deaktiviert dann zu einem dritten Zeitpunkt (3) BGTn# und zu einem vierten Zeitpunkt (4) HOLD, wonach die Speichersteuerungslogik einen Wechsel der Mastereinheiten erkennt und zu einem fünften Zeitpunkt (5) RAS# deaktiviert. Die Standardmastereinheit erkennt das deaktivierte HOLD und übernimmt zu einem sechsten Zeitpunkt (6) die Steuerung über den Bus.
In der Operationsfolge von Fig. 12 erkennt die LBACP-Funktion eine Busanforderung und entzieht der Standardmaster-CPU die Bussteuerung, wobei ein Gerät zu einem ersten Zeitpunkt (1) BRQn# aktiviert. Die LBACP-Funktion erkennt das aktivierte BRQn# und aktiviert zu einem zweiten Zeitpunkt (2) HOLD. Die CPU gibt HLDA zurück und schaltet ihre Ausgangstreiber zu einem dritten Zeitpunkt (3) ab. Die LBACP-Funktion erkennt zu einem vierten Zeitpunkt (4) HLDA und aktiviert BGTn#, wonach die Speichersteuerungslogik einen Wechsel der Mastereinheiten erkennt und zu einem fünften Zeitpunkt (5) RAS# deaktiviert, wenn RAS# aktiv war. Das Gerät erkennt das aktivierte BGTn# und greift auf den Bus zu.
In der Operationsfolge von Fig. 13 wird einem Gerät, das eine Leseoperation ausgeführt hat, der Buszugriff entzogen, und der Bus wird einem Gerät zugeteilt, um eine Schreiboperation auszuführen. Die LBACP-Funktion deaktiviert zu einem ersten Zeitpunkt (1) BGT1#. Zu einem zweiten Zeitpunkt (2) nimmt das erste Gerät BRQ1# in Reaktion auf NA# zurück, damit anzeigend, daß es bereit ist, den Bus freizugeben, und schaltet zu einem dritten Zeitpunkt (3) bestimmte Signale in den hochohmigen Zustand. Die LBACP-Funktion aktiviert dann zu einem vierten Zeitpunkt (4) BGT2#, wonach die Speichersteuerungslogik einen Wechsel der Mastereinheiten erkennt und zu einem fünften Zeitpunkt, (5) RAS# deaktiviert. Die zweite Mastereinheit erkennt das aktivierte BGT2# und greift zu einem sechsten Zeitpunkt (6) auf den Bus zu.
In der Operationsfolge von Fig. 14 wird einem Gerät, das eine Schreiboperation ausgeführt hat, der Buszugriff entzogen, und der Bus wird einem zweiten Gerät zugeteilt, um eine Schreiboperation auszuführen. Die LBACP-Funktion deaktiviert zu einem ersten Zeitpunkt (1) BGT1#. Zu einem zweiten Zeitpunkt (2) nimmt das erste Gerät BRQ1# in Reaktion auf NA# zurück, damit anzeigend, daß es bereit ist, den Bus freizugeben, und schaltet zu einem dritten Zeitpunkt (3) bestimmte Signale in den hochohmigen Zustand. Die LBACP-Funktion aktiviert dann zu einem vierten Zeitpunkt (4) BGT2#, wonach die Speichersteuerungslogik einen Wechsel der Mastereinheiten erkennt und zu einem fünften Zeitpunkt (5) RAS# deaktiviert. Die zweite Mastereinheit erkennt das aktivierte BGT2# und greift zu einem sechsten Zeitpunkt (6) auf den Bus zu.
In der Operationsfolge von Fig. 15 wird einem Gerät, das eine Leseoperation ausgeführt hat, der Buszugriff entzogen, und der Bus wird der Standardmaster-CPU zugeteilt. Die LBACP-Funktion deaktiviert zu einem ersten Zeitpunkt (1) BGT1#. Zu einem zweiten Zeitpunkt (2) nimmt das erste Gerät BRQ1# in Reaktion auf NA# zurück, damit anzeigend, daß es bereit ist, den Bus freizugeben, und schaltet zu einem dritten Zeitpunkt (3) bestimmte Signale in den hochohmigen Zustand. Die LBACP-Funktion deaktiviert dann zu einem vierten Zeitpunkt (4) HOLD, wonach die Speichersteuerungslogik einen Wechsel der Mastereinheiten erkennt und zu einem fünften Zeitpunkt (5) RAS# deaktiviert. Die Standardmastereinheit erkennt das deaktivierte HOLD und übernimmt zu einem sechsten Zeitpunkt (6) die Steuerung über den Bus.
In der Operationsfolge von Fig. 16 wird einem Gerät, das eine Schreiboperation ausführt, der Buszugriff entzogen, und der Bus wird der Standardmaster-CPU zugeteilt. Die LBACP-Funktion deaktiviert zu einem ersten Zeitpunkt (1) BGT1#. Zu einem zweiten Zeitpunkt (2) nimmt das erste Gerät BRQ1# in Reaktion auf NA# zurück, damit anzeigend, daß es bereit ist, den Bus freizugeben, und schaltet zu einem dritten Zeitpunkt (3) bestimmte Signale in den hochohmigen Zustand. Die LBACP-Funktion deaktiviert dann zu einem vierten Zeitpunkt (4) HOLD, wonach die Speichersteuerungslogik einen Wechsel der Mastereinheiten erkennt und zu einem fünften Zeitpunkt (5) RAS# deaktiviert. Die Standardmastereinheit erkennt das deaktivierte HOLD und übernimmt zu einem sechsten Zeitpunkt (6) die Steuerung über den Bus.

Claims

1. Personalcomputersystem umfassend:

einen Hochgeschwindigkeits-Datenbus (34);

einen Ein-/Ausgabe-Datenbus (44);

mindestens zwei Mastereinheiten (32, 39, 40), die direkt an den Hochgeschwindigkeitsbus angeschlossen sind; und

eine Busschnittstellen-Steuereinheit (35), die sowohl direkt an den Hochgeschwindigkeitsbus als auch direkt an den Ein-/Ausgabe-Datenbus angeschlossen ist, um Datenübertragungen zwischen dem Hochgeschwindigkeitsbus und dem Ein-/ Ausgabe-Datenbus bereitzustellen; dadurch gekennzeichnet, daß die Busschnittstellen-Steuereinheit bezüglich des Zugriffs auf den Hochgeschwindigkeitsbus eine Prioritätsentscheidung zwischen den Mastereinheiten, die direkt an den Hochgeschwindigkeitsbus angeschlossen sind, trifft, und daß sie bezüglich des Zugriffs auf den Ein-/Ausgabe-Datenbus eine Prioritätsentscheidung zwischen dem Hochgeschwindigkeitsbus und all den Geräten (46, 51, 58) trifft, die direkt an den Ein-/Ausgabe-Datenbus angeschlossen sind.

2. Personalcomputer gemäß Anspruch 1, wobei die Busschnittstellen-Steuereinheit (35) eine lokale Buszuteilungs- Steuereinheit bildet, über die den Mastereinheiten der Zugriff auf den Hochgeschwindigkeitsbus (34) freigegeben wird, sowie eine zentrale Buszuteilungs-Steuereinheit, über die allen direkt an den Ein-/Ausgabe-Datenbus angeschlossenen Geräten (46, 51, 58) der Zugriff auf den Ein-/ Ausgabe-Datenbus (44) freigegeben wird, und wobei jede der Mastereinheiten (32, 39, 40) eine Anforderung nach Übernahme der Steuerung über den Hochgeschwindigkeitsbus an die Busschnittstellen-Steuereinheit sendet, und wobei die Busschnittstellen-Steuereinheit jede Gewährung einer signalisierten Anforderung nach Übernähme der Steuerung über den Hochgeschwindigkeitsbus allen Mastereinheiten anzeigt.

3. Personalcomputer gemäß Anspruch 2, wobei die Busschnittstellen-Steuereinheit (35) zur Signalisierung einer Buszuteilung eine Prioritätsreihenfolge zwischen den Mastereinheiten (32, 39, 40) aufstellt.

4. Personalcomputer gemäß Anspruch 3, wobei die Busschnittstellen-Steuereinheit (35) die Prioritätsreihenfolge zwischen den Mastereinheiten (32, 39, 40) rotieren läßt und innerhalb einer Vielzahl von Mastereinheiten, die alle eine Anforderung für einen Buszugriff signalisieren, die niedrigste Priorität der Mastereinheit zuweist, welche zuletzt die Steuerung des Hochgeschwindigkeitsbusses erhalten hatte.

5. Personalcomputer gemäß Anspruch 1, wobei die Busschnittstellen-Steuereinheit (35) eine lokale Buszuteilungs- Steuereinheit bildet, über die den Mastereinheiten der Zugriff auf den Hochgeschwindigkeitsbus (34) freigegeben wird, sowie eine zentrale Buszuteilungs-Steuereinheit, über die allen direkt an den Ein-/Ausgabe-Datenbus angeschlossenen Geräten (46, 51, 58) der Zugriff auf den Ein-/ Ausgabe-Datenbus (44) freigegeben wird, und wobei desweiteren eine der Mastereinheiten standardmäßig ein Busmaster ist, der normalerweise den Hochgeschwindigkeitsbus steuert, wobei beide Buszuteilungs-Steuereinheiten die Ein-/ Ausgabe-Bussignale verarbeiten und beeinflussen, die die Buszyklen Prioritätsentscheidung, Busbelegung und Paketdatenübertragung anzeigen, und wobei die beiden Buszuteilungs-Steuereinheiten untereinander Signale austauschen, die ein Anhalten der Prioritätsentscheidungszyklen durch die zentrale Buszuteilungs-Steuereinheit und eine Bestätigung des Anhaltens anzeigen, und wobei die lokale Buszuteilungs-Steuereinheit mit dem standardmäßigen Busmaster Signale austauscht, die ein Anhalten des Buszugriffs durch den standardmäßigen Busmaster sowie eine Bestätigung des Anhalten anzeigen.

6. Personalcomputersystem gemäß Anspruch 1, wobei bereitgestellt werden:

ein Mikroprozessor (32), der direkt an den Hochgeschwindigkeits-Datenbus (34) angeschlossen ist;

ein flüchtiger Speicher (36), der zum flüchtigen Speichern von Daten direkt an den Hochgeschwindigkeits-Datenbus angeschlossen ist;

eine Speichereinheit (41) zum nichtflüchtigen Speichern von Daten;

eine Speichersteuereinheit (40), die direkt an den Hochgeschwindigkeits-Datenbus und an die Speichereinheiten angeschlossen ist, um die Datenübertragung mit den Speichereinheiten zu regeln; und

wobei die Busschnittstellen-Steuereinheit (35) bezüglich des Zugriffs auf den Hochgeschwindigkeitsbus eine Prioritätsentscheidung zwischen dem Mikroprozessor und der Speichersteuereinheit, die beide direkt an den Hochgeschwin digkeits-Datenbus angeschlossen sind, vornimmt, sowie eine Prioritätsentscheidung bezüglich des Zugriffs auf den Ein-/Ausgabe-Datenbus zwischen allen Geräten, die direkt an den Ein-/Ausgabe-Datenbus (44) angeschlossen sind, und dem Hochgeschwindigkeits-Datenbus.

7. Personalcomputer gemäß Anspruch 6, wobei die Busschnittstellen-Steuereinheit (35) eine lokale Buszuteilungs- Steuereinheit bildet, über die dem Mikroprozessor (32) und der Speichersteuereinheit (40) der Zugriff auf den lokalen Prozessorbus (34) freigegeben wird, sowie eine zentrale Buszuteilungs-Steuereinheit, über die allen direkt an den Ein-/Ausgabe-Datenbus angeschlossenen Geräten der Zugriff auf den Ein-/Ausgabe-Datenbus (44) freigegeben wird, und wobei weiterhin sowohl der Mikroprozessor als auch die Speichersteuereinheit eine Anforderung nach Übernahme der Steuerung über den lokalen Prozessorbus an die Busschnittstellen-Steuereinheit senden, und wobei die Busschnittstellen-Steuereinheit jede Gewährung einer signalisierten Anforderung nach Übernahme der Steuerung über den Hochgeschwindigkeitsbus sowohl dem Mikroprozessor als auch der Speichersteuereinheit anzeigt.

8. Personalcomputer gemäß Anspruch 7, wobei die Busschnittstellen-Steuereinheit (35) zur Signalisierung einer Buszuteilung eine Prioritätsreihenfolge zwischen dem Mikroprozessor (32) und der Speichersteuereinheit (40) aufstellt.

9. Personalcomputer gemäß Anspruch 8, wobei die Busschnittstellen-Steuereinheit (35) die Prioritätsreihenfolge zwischen dem Mikroprozessor (32) und der Speichersteuereinheit (40) rotieren läßt und zwischen den beiden Einheiten, dem Mikroprozessor (32) und der Speichersteuereinheit (40), die beide eine Anforderung für einen Auszugriff si gnalisieren, die niedrigste Priorität der Einheit zuweist, welche zuletzt die Steuerung des lokalen Prozessorbusses erhalten hatte.

10. Personalcomputer gemäß Anspruch 9, wobei die Busschnittstellen-Steuereinheit (35) eine lokale Buszuteilungs- Steuereinheit bildet, über die dem Mikroprozessor (32) und der Speichersteuereinheit (40) der Zugriff auf den lokalen Prozessorbus (34) freigegeben wird, sowie eine zentrale Buszuteilungs-Steuereinheit, über die allen direkt an den Ein-/Ausgabe-Datenbus (44) angeschlossenen Geräten (46, 51, 58) der Zugriff auf den Ein-/Ausgabe-Datenbus freigegeben wird, und wobei desweiteren der Mikroprozessor standardmäßig ein Busmaster ist, der normalerweise den lokalen Prozessorbus steuert, wobei beide Buszuteilungs-Steuereinheiten die Ein-/Ausgabe-Bussignale verarbeiten und beeinflussen, die die Buszyklen Prioritätsentscheidung, Busbelegung und Paketdatenübertragung anzeigen, und wobei die beiden Buszuteilungs-Steuereinheiten untereinander Signale austauschen, die ein Anhalten der Prioritätsentscheidungszyklen durch die zentrale Buszuteilungs-Steuereinheit und eine Bestätigung des Anhaltens anzeigen, und wobei die lokale Buszuteilungs-Steuereinheit mit dem Mikroprozessor Signale austauscht, die ein Anhalten des Buszugriffs durch den Mikroprozessor sowie eine Bestätigung des Anhaltens anzeigen.

11. Personalcomputersystem gemäß Anspruch 1, desweiteren umfassend:

einen flüchtigen Speicher (36), der zum flüchtigen Speichern von Daten direkt an den Hochgeschwindigkeits-Datenbus (34) angeschlossen ist;

eine Speichereinheit (41) zum nichtflüchtigen Speichern von Daten; und wobei

die mindestens zwei Mastereinheiten umfassen:

einen Mikroprozessor (32),

einen numerischen Coprozessor (34) und

eine Speichersteuereinheit (40), die an die Speichereinheiten angeschlossen ist, um die Datenübertragung mit den Speichereinheiten zu regeln; und

wobei die Geräte, die direkt an den Ein-/Ausgabe-Datenbus (44) angeschlossen sind, umfassen:

eine Ein-/Ausgabe-Steuereinheit (58),

einen digitalen Signalprozessor (51) und

einen Videosignalprozessor (46).

12. Personalcomputer gemäß Anspruch 11, wobei die Busschnittstellen-Steuereinheit (35) eine lokale Buszuteilungs- Steuereinheit bildet, über die dem Mikroprozessor (32) und der Speichersteuereinheit (40) der Zugriff auf den lokalen Prozessorbus (34) freigegeben wird, sowie eine zentrale Buszuteilungs-Steuereinheit, über die der Ein-/Ausgabe- Steuereinheit (58), dem digitalen Signalprozessor (51) und dem Videosignalprozessor (46) der Zugriff auf den Ein-/ Ausgabe-Datenbus (44) freigegeben wird, und wobei weiterhin sowohl der Mikroprozessor als auch die Speichersteuereinheit eine Anforderung nach Übernahme der Steuerung über den lokalen Prozessorbus an die Busschnittstellen-Steuer einheit senden, und wobei die Busschnittstellen-Steuereinheit jede Gewährung einer signalisierten Anforderung nach Übernahme der Steuerung über den Hochgeschwindigkeitsbus sowohl dem Mikroprozessor als auch der Speichersteuereinheit und dem numerischen Coprozessor anzeigt.

13. Personalcomputer gemäß Anspruch 12, wobei die Busschnittstellen-Steuereinheit (35) zur Signalisierung einer Buszuteilung eine Prioritätsreihenfolge zwischen dem Mikroprozessor (32) und der Speichersteuereinheit (40) und dem numerischen Coprozessor (39) aufstellt.

14. Personalcomputer gemäß Anspruch 13, wobei die Busschnittstellen-Steuereinheit (35) die Prioritätsreihenfolge zwischen dem Mikroprozessor (32) und der Speichersteuereinheit (40) und dem numerischen Coprozessor (39) rotieren läßt und unter den drei Einheiten, dem Mikroprozessor (32) und der Speichersteuereinheit (40) und dem numerischen Co Prozessor (39), die alle eine Anforderung für einen Buszugriff signalisieren, die niedrigste Priorität der Einheit zuweist, welche zuletzt die Steuerung des lokalen Prozessorbusses erhalten hatte.

15. Personalcomputer gemäß Anspruch 11, wobei die Busschnittstellen-Steuereinheit (35) eine lokale Buszuteilungs- Steuereinheit bildet, über die dem Mikroprozessor (32) und der Speichersteuereinheit (40) dem numerischen Coprozessor (39) der Zugriff auf den lokalen Prozessorbus (34) freigegeben wird, sowie eine zentrale Buszuteilungs-Steuereinheit, über die der Ein-/Ausgabe-Steuereinheit (58) und dem digitalen Signalprozessor (51) und dem Videosignalprozessor (46) der Zugriff auf den Ein-/Ausgabe-Datenbus (44) freigegeben wird, und wobei desweiteren der Mikroprozessor standardmäßig ein Busmaster ist, der normalerweise den lo kalen Prozessorbus steuert, wobei beide Buszuteilungs- Steuereinheiten die Ein-/Ausgabe-Bussignale verarbeiten und beeinflussen, die die Buszyklen Prioritätsentscheidung, Busbelegung und Paketdatenübertragung anzeigen, und wobei die beiden Buszuteilungs-Steuereinheiten untereinander Signale austauschen, die ein Anhalten der Prioritätsentscheidungszyklen durch die zentrale Buszuteilungs- Steuereinheit und eine Bestätigung des Anhaltens anzeigen, und wobei die lokale Buszuteilungs-Steuereinheit mit dem Mikroprozessor Signale austauscht, die ein Anhalten des Buszugriffs durch den Mikroprozessor sowie eine Bestätigung des Anhaltens anzeigen.