DE69114175T2 - Verfahren zur Herstellung von einer Maske und einem Dünnschichttransistor. - Google Patents
Verfahren zur Herstellung von einer Maske und einem Dünnschichttransistor.Info
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Description
- Die Erfindung bezieht sich auf photolithographische Techniken, die bei der Herstellung von Masken und von Halbleitervorrichtungen verwendet werden. Eine Version der Erfindung bezieht sich auf ein Verfahren der Photolithographie, die eine rückseitige Bestrahlung und nicht-spiegelnde Reflexion benutzt, um für eine Selbstausrichtung von Bestandteilen der Vorrichtung zu sorgen.
- Ein Beispiel einer Halbleitervorrichtung, wo eine richtige Ausrichtung der Bestandteile der Vorrichtung wichtig ist, ist der Dünnfilm-Feldeffekt-Transistor (FET). Die Source-Elektrode, die Drain-Elektrode oder beide sollten die Gate-Elektrode auf einer gewählten Strecke überlappen, vorzugsweise etwa 1 bis 10 Mikrometer für eine optimale Leistungsfähigkeit der Vorrichtung. Eine übermäßige Überlappungsstrecke bewirkt eine große Source/Drain-Gate(S/D- G)-Kapazität und diese bewirkt ihrerseits ein höheres Transistor-Rauschen und eine Nacheilung in Bildgebervorrichtungen, die Dünnfilm-FETS als Schaltelemente verwenden. Eine erhöhte S/D-G Kapazität kann auch zu Offset-Spannungsfehlern in Flüssigkristalldisplay (LCD)-Vorrichtungen beitragen, wenn einzelne Bildelemente (Pixel) zwischen operativen und inoperativen Zuständen geschaltet werden; die Ladung, die in der S/D-G Kapazität bleibt, wenn das Pixel ausgeschaltet bzw. gesperrt wird, muß möglicherweise kompensiert werden, um das Pixel tatsächlich in den inoperativen Zustand zu schalten. Die erforderliche Kompensationsspannung wird durch die S/D-G Kapazität bestimmt und kann von einem Pixel zum anderen in einer LCD Vorrichtung variieren, wenn sich die S/D-G Kapazität ändert.
- Üblicherweise ist die S/D-G Überlappung größer als notwendig ausgebildet, um photolithographische Ausrichtungsfehler in der Photolackmaske zu gestatten, die während der Fertigung der Vorrichtung ausgebildet wird, und um eine ausreichend angemessene Überlappungsbreite sicherzustellen, um für einen akzeptablen Kontakt- oder Einschaltwiderstand zu sorgen. Eine S/D-G Überlappungsbreite kürzer als ein optimaler Wert kann auch bewirken, daß der Drain-Sättigungsstrom des FET außerhalb zulässiger Grenzen wandert. Somit ist es wünschenswert, die Überlappung zwischen den S/D Elektroden und der Gate-Elektrode auf eine optimale Breite zu steuern, die weder zu lang noch zu kurz ist.
- Ein Fertigungsschritt, der bei der Steuerung der S/D-G Überlappungsstrecke kritisch ist, ist die Ausbildung der Photolackinaske, die zur Musterausbildung der oberen Isolationsschicht von einem FET benutzt wird. Die Maske muß eine optimale Breite haben und mit der Gate-Elektrode ausgerichtet sein, um für die optimale S/D-G Überlappungsstrecke zu sorgen. Wenn die Maskenbreite zu kurz oder zu lang ist oder die Maske relativ zu der Gate-Elektrode fehlausgerichtet ist, treten Ätzfehler auf, wenn das Muster der oberen Isolationsschicht ausgebildet wird, und die Source- und Drain-Elektroden sind relativ zu der Gate-Elektrode fehlausgerichtet.
- Ausführungsbeispiele der Erfindung versuchen zu schaffen: ein neues Verfahren zum Herstellen einer Halbleitervorrichtung mit selbst-ausgerichteten Bestandteilen, die die vorgenannten Nachteile nicht aufweist; ein Verfahren zum Herstellen eines selbst-ausgerichteten Dünnfilm-Transistors, das die Überlappungsstrecke von der Gate-Elektrode mit jeweils den Source- und Drain-Elektroden auf einen optimalen Abstand steuert; und/oder eine Maske zum Herstellen einer Vorrichtung mit selbst-ausgerichteten Bestandteilen.
- Gemäß einem Aspekt der Erfindung enthält ein Verfahren zum Ausbilden einer Maske zur Verwendung bei der Fertigung einer selbst-ausgerichteten Halbleitervorrichtung die Schritte: Ausbilden einer Inselstruktur aus undurchsichtigem Material auf einer Hauptoberfläche von einem transparenten Substrat; Abscheiden wenigstens einer Schicht aus transparentem Material über der undurchsichtigen Insel; Abscheiden einer Schicht aus Photolackmaterial über der wenigstens einen Materialschicht; Abscheiden einer Schicht aus nicht-glänzendem bzw. -spiegelndem Material über der Photolackschicht; Belichten einer rückseitigen Substratoberfläche, gegenüber der Hauptoberfläche des Substrats, mit Ultraviolett(UV)-Licht für eine gewählte Dauer, um eine Belichtung von wenigstens einem Teil des Photolackes zu bewirken, der im wesentlichen einer Fläche außerhalb des Schattens der Inselstruktur entspricht; Reflektieren wenigstens eines Teils des UV Lichtes von der nicht-glänzenden (spiegelnden) Schicht, um einen anderen Teil des Photolackes auf einer gewählten Strecke innerhalb des Schattens der Inselstruktur zu belichten; und Beseitigen der belichteten Photolackteile, um eine Maske zu bilden, die mit der Inselstruktur ausgerichtet und um eine gewählte Überlappungsstrecke auf jeder Seite davon schmaler ist als die Inselstruktur. Die Maske kann dafür verwendet werden, um entweder eine andere Materialschicht abzuscheiden, wobei Teile für die gewählte Überlappungsstrecke über der Inselstruktur liegen, oder zur Musterbildung von wenigstens einer Materialschicht.
- Ein anderer Aspekt der Erfindung schafft eine Halbleitervorrichtung, die durch das Verfahren gemäß dem einen Aspekt hergestellt ist.
- Ein besseres Verständnis der Erfindung wird aus der folgenden Beschreibung von Ausführungsbeispielen verständlich, wenn sie im Zusammenhang mit den Zeichnungen gelesen wird, in denen:
- Figuren 1A-1E Seitenquerschnittsansichten der Schritte sind, die bei der Fertigung einer Maske mit dem photolithographischen Verfahren gemäß der Erfindung verwendet werden.
- Figuren 2A-2I Seitenschnitte von den Schritten sind, die bei der Fertigung von einem Dünnfilm-Transistor (TFT) unter Verwendung des photolithographischen Verfahrens gemäß der Erfindung benutzt werden.
- Es wird zunächst auf Figur 1A Bezug genommen. Es wird eine Inselstruktur 10 aus undurchsichtigem Material auf einer Hauptoberfläche 12 von einem Substrat 14 ausgebildet, das aus einem transparenten Isoliermaterial, wie beispielsweise Glas oder ähnlichem, hergestellt ist. Die Inselstruktur 10 kann eine Gate-Elektrode für einen Feldeffekt-Transistor (FET) oder eine andere Vorrichtungskomponente sein, die mit einer weiteren Vorrichtungskomponente ausgerichtet sein sollte, die nachfolgend auszubilden ist.
- Auf der Hauptoberfläche 12 über der Inselstruktur 10 wird wenigstens eine Materialschicht 16 abgeschieden. Beispielsweise kann bei der Fertigung von einem FET eine erste Schicht 16 aus Isoliermaterial auf der Hauptoberfläche 12 und über einer Gate-Elektrode (Inselstruktur 10) abgeschieden sein und eine zweite Schicht 18 aus Halbleitermaterial kann auf der ersten Schicht 16 abgeschieden sein.
- Wie aus Figur 1A ersichtlich ist, wird gemäß der Erfindung eine Schicht 20 aus positivem Photolackmaterial über der zweiten Schicht 18 abgeschieden, und eine Schicht 22 aus nicht-spiegelndem (nicht-spekularem), reflektierendem Material wird über der Photolackschicht 20 abgeschieden. In einem derzeit bevorzugten Ausführungsbeispiel kann die Photolackschicht etwa zwei Mikrometer dick sein. Das nicht-spiegelnde, reflektierende Material ist vorzugsweise eine Dispersion von Teilchen aus einem stark reflektierenden Metall oder ein Dielektrikum mit einem hohen optischen Index, wie beispielsweise TiO&sub2;, BaSO&sub4; oder ähnliches, in einer wässrigen Lösung, die Polymeren enthält, wie beispielsweise Polyvinyl-Alkohol, Gelatine und ähnliches, um die Wechselwirkung mit dem Photolack zu minimieren. Die wässrige Lösung mit den darin verteilten reflektierenden Teilchen kann auf die Photolackschicht 22 durch Spinnüberziehen, Sprühen oder ähnliches aufgebracht sein. Die Ultraviolett(UV)-Strahlung (durch Pfeile 24 angedeutet) wird auf die rückseitige Oberfläche 26 des Substrats 14, gegenüber der Hauptoberfläche 12 des Substrats, aufgebracht. Die UV- Strahlung tritt durch das Substrat 14 und die Schichten 16 und 18 hindurch, um einen Abschnitt 20a der Photolackschicht zu belichten, der im wesentlichen einer Fläche (angegeben durch gestrichelte Linien 28a und 28b) außerhalb der Ränder 10a und 10b der Insel 10 entspricht. Die nicht- glänzende Schicht 22 reflektiert und streut einen Teil der UV-Strahlung, die auf die Schicht 22 auftrifft, zurück in den Photolack, um eine Belichtung der Photolackschicht 20 auf wenigstens einer gewählten Strecke d innen von jedem Rand 10a und 10b der Insel 10 zu bewirken. Die Größe der Teilchen sollte kleiner sein als die gewünschte Abmessungsstrecke, die gesteuert bzw. kontrollier wird (d.h. die gewählte Strecke d), um eine gleichförmige Streuung des reflektierten Lichtes auf der gleichen Skala sicherzustellen; beispielsweise sollte die Teilchengröße kleiner als eins Mikrometer sein, um eine gleichförmige Streuung auf einer Mikrometerskala sicherzustellen. Die Form der nicht-glänzenden Schicht 22 kann bewirken, daß das reflektierte und gestreute UV-Licht einen größeren Abschnitt des Photolackes nahe der zweiten Schicht 18 belichtet, so daß ein im wesentlichen becherförmiger Abschnitt 30 (begrenzt durch Linien 31a und 31b in Figur 1A) der Photolackschicht 20 unbelichtet ist. Die gewählte Strecke d ist eine Funktion des Reflexionsvermögens der Schicht 22, der Dicke der Photolackschicht 20 und der Dauer und Intensität der UV-Bestrahlung.
- Wie aus Figur 1B ersichtlich ist, wird nach der UV- Bestrahlung der Photolackschicht 20 der belichtete Photolack entwickelt und beseitigt, um den unbelichteten Photolackabschnitt 30 übrigzulassen, der eine Maske zur Verwendung in nachfolgenden Bearbeitungsschichten bildet. Der belichtete Photolack kann überentwickelt sein, entweder zusätzlich zu einer UV-Überbelichtung oder alternativ dazu, um die Breite der Maske 30 weiter zu verkleinern und die gewählte Strecke d zu steuern. Die gewählte Strecke d kann zwischen etwa 1 und etwa 10 Mikrometer liegen, was von den oben beschriebenen Verfahrensvariablen abhängt.
- Die nicht-glänzende Schicht 22 kann nach der UV-Bestrahlung von der Photolackschicht 20 durch Auflösen mit Wasser, einem Lösungsmittel oder ähnlichem beseitigt werden, um mögliche Störungs- oder Verfahrenskompatibilitätsprobleme mit nachfolgenden Verarbeitungsschritten zu vermeiden.
- Die Maske 30 kann dazu verwendet werden, auf der Schicht 18 ein Muster auszubilden (Figur 1C) und/oder, wie in Figur 1D gezeigt ist, eine weitere Schicht 32 aus einem Material, wie beispielsweise eine Metallisierung und ähnliches, auf der Schicht 16 und auf der Maske 30 (oder auf der Schicht 18, wenn diese nicht mit einem Muster versehen ist) abzuscheiden. Ein Teil 32' der Schicht 32 wird beseitigt durch Abheben, wenn die Photolackschicht 30 abgestreift wird, um die entstehende Struktur zurückzulassen, die in Figur 1E gezeigt ist. Abschnitte 32a und 32b der Schicht 32 sind mit der Insel 10 selbst-ausgerichtet und überlappen die Insel 10 um wenigstens eine gewählte Überlappungsstrecke d', wie es in Figur 1E gezeigt ist.
- In einem gegenwärtig bevorzugten Ausführungsbeispiel kann die nicht-spekulare, reflektierende Schicht 22 gebildet sein durch Verteilen von etwa 20 Gew.% bis etwa 30 Gew.% von TiO&sub2; Pulver in 20% Gelatine und Wasser; die entstehende Lösung wird dann durch Spinüberziehen auf der Photolackschicht 20 aufgebracht bei Drehzahlen von etwa 500 U/Min. bis etwa 1000 U/min. für zwischen 8 Sekunden und etwa 30 Sekunden, um eine mehrere Mikrometer dicke Schicht auszubilden. Die Gelatine wird vorzugsweise luftgetrocknet bei Raumtemperatur für etwa zwei Stunden, um einen Film zu erzeugen, der wenigstens etwa 50% TiO&sub2; Teilchen aufweist. Die Gelatine kann auch getrocknet werden durch leichtes Backen bei etwa 90ºC oder weniger für etwa fünf Minuten; eine gewisse Unterbrechung im Kontakt zwischen der Photolackschicht 20 und der nicht-glänzenden Schicht 22 kann aus der Erwärmung entstehen, aber mit einer geringen oder nicht erkenntbaren Änderung in den Abmessungen der Photolackschicht 20.
- Nach der UV-Bestrahlung kann die gerade beschriebene Gelatineschicht beseitigt werden mit warmem oder heißem Wasser und einem leichten Reiben mit einem weichen sauberen Tuch oder ähnlichem, um eine mögliche Störung mit nachfolgenden Verarbeitungsschritten zu vermeiden; nach Beseitigen der Gelatineschicht kann der Photolack für etwa 25 Sekunden bei etwa Raumtemperatur entwickelt werden.
- Als ein weiteres Beispiel kann das Verfahren gemäß der Erfindung bei der Herstellung von einem Dünnfilm-Transistor (TFT) verwendet werden, wie es in den Figuren 2A-2I gezeigt ist.
- Es wird zunächst auf Figur 2A Bezug genommen. Eine Gate-Elektrode 34 wird auf einer Hauptoberfläche 36 von einem Substrat 38 ausgebildet, das aus einem transparenten Isoliermaterial, wie beispielsweise Glas und ähnlichem, hergestellt ist. Die Gate-Elektrode kann eine einzige leitfähige Schicht aus einem Metall sein, wie beispielsweise Titan (Ti), Chrom (Cr), Wolfram (W), Aluminium (Al) und ähnliches, oder sie kann eine vielschichtige Struktur sein, wie beispielsweise Titan über Molybdän (Ti/Mo), Titan über Aluminium (Ti/Al), Chrom über Aluminium (Cr/Al), Chrom über Molybdän (Cr/Mo) und ähnliches, um für eine gute Anhaftung an dem Substrat 14 und einen kleinen elektrischen Widerstand zu sorgen. Die Seitenränder 34a und 34b der Gate- Elektrode 34 sind vorzugsweise abgeschrägt durch bekannte nasse oder trockene Ätztechniken, um die stufenförmige Überdeckung, über den Gate-Elektrodenrändern, von nachfolgend abgeschiedenen Materialschichten zu verbessern. Die Gate-Elektrode 34 hat vorzugsweise eine Dicke "t" zwischen etwa 100 nm und etwa 500 nm.
- Gemäß Figur 2B ist eine erste Schicht 40 aus Isoliermaterial bis zu einer Dicke von etwa 100 nm bis etwa 600 nm auf der Hauptsubstratfläche 36 und über der Gate- Elektrode 34 abgeschieden. Eine Schicht 42 aus Halbleitermaterial, wie beispielsweise eigenleitendes (intrinsisches) amorphes Silicium (i-Si), amorphes Germanium (a-Ge), polykristallines Halbleitermaterial oder ähnliches, ist auf der ersten Isolierschicht 40 bis zu einer Dicke von zwischen etwa 20 nm und etwa 200 nm durch bekannte Techniken abgeschieden, wie beispielsweise Plasma-verstärkte, chemische Dampfabscheidung (PECVD) und ähnliches. Eine zweite Isolierschicht 44 ist über der Halbleiterschicht 42 bis zu einer Dicke von etwa 100 nm bis etwa 800 nm abgeschieden. Die ersten und zweiten Isolierschichten können aus einer oder mehreren Schichten von einem Siliciumnitrid (SiNx), einem Siliciumoxid (SiOx), einem Siliciumnitrat (SiNxOy) oder einem anderen geeigneten dielektrischen Material gebildet sein, das durch bekannte Techniken, wie beispielsweise PECVD und ähnliches, abgeschieden wird.
- Wie aus Figur 2B ersichtlich ist, ist gemäß der Erfindung eine Schicht aus positivem Photolackmaterial 46 über der zweiten Isolierschicht 44 abgeschieden, und eine Schicht 48 aus nicht-glänzendem, reflektierendem Material ist über der Photolackschicht 46 abgeschieden. Die Schicht 48 kann Teilchen aus einem stark reflektierenden Metall, einem Dielektrikum mit einem hohen optischen Brechungsindex oder ähnlichem sein, die in einer wässrigen Lösung verteilt sind, wie es vorstehend bereits beschrieben wurde. Ultraviolett(UV)-Strahlung (durch Pfeile 50 angedeutet) wird auf die rückseitige Oberfläche 52 des Substrats 58, gegenüber der Hauptsubstratoberfläche 36, aufgebracht und tritt durch das Substrat 38 und die Schichten 40, 42 und 44 hindurch, um einen Abschnitt 46a von dem Photolack zu belichten, der im wesentlichen einer Fläche (angegeben durch gestrichelte Linien 54a und 54b in Figur 2B) außerhalb der Gate-Elektrodenränder entspricht. Die reflektierende Schicht 48 streut einen Teil der UV-Strahlung zurück in die Photolackschicht 46, um eine Belichtung der Photolackschicht auf einer gewählten Strecke d' innerhalb des Schattens der Gate-Elektrode 34 zu bewirken. Ein im wesentlichen becherförmiger Abschnitt 58 der Photolackschicht 46, der nahe der zweiten Isolierschicht 44 schmal sein kann und durch Linien 56a und 56b begrenzt ist, ist von der UV-Strahlung unbelichtet. Nach der UV-Bestrahlung kann die nicht-glänzende, reflektierende Schicht 48 beseitigt werden, um eine Verfahrens- Inkompatibilität mit nachfolgenden Verarbeitungsschritten zu vermeiden.
- Wie aus Figur 2C ersichtlich ist, wird nach der UV- Bestrahlung der Photolackschicht 46 der belichtete Photolack entwickelt und beseitigt, um den im wesentlichen becherförmigen Photolackabschnitt 58 zurückzulassen. Der belichtete Photolack kann überentwickelt sein, entweder zusätzlich zu einer UV-Überbelichtung oder alternativ dazu, um die Breite des verbleibenden Photolackabschnittes 58 weiter zu verkleinern und die gewählte Überlappungsstrecke d' zu steuern. Die gewählte Strecke d' beträgt vorzugsweise von etwa 1 Mikron bis etwa 10 Mikron.
- Es wird nun auf Figur 2D Bezug genommen. Diejenigen Abschnitte der zweiten Isolierschicht 44, die nun nicht mehr durch Photolack maskiert sind, werden durch bekannte Ätztechniken beseitigt. Wenn beispielsweise die zweite Isolierschicht 44 SiNx oder SiOx ist, kann sie durch gepufferte Fluorwasserstoffsäure oder Fluorwasserstoffsäure geätzt werden. Die zweite Isolierschicht 44 kann gemäß der Erfindung übergeätzt werden, um den verbleibenden Photolackabschnitt 58 zu unterschneiden, um die Breite des verbleibenden zweiten Isolationssegments 60 zu verkleinern und um die gewählte Überlappungsstrecke d' weiter zu steuern. Die gewählte Strecke d' kann dann durch die folgenden Verfahrensvariablen gesteuert werden (1) Überbelichtung des Photolackes, (2) Überentwicklung des Photolackes, (3) Überätzen der zweiten Isolierschicht 20, (4) das Reflexionsvermögen der reflektierenden Schicht 48 und (5) der Dicke der Photolackschicht 46; diese Verfahrensvariablen können entweder einzeln oder in Kombination angewendet werden, um die gewählte Strecke d' zu steuern bzw. zu kontrollieren. Der verbleibende Photolackabschnitt 58 wird beseitigt, nachdem die zweite Isolierschicht 44 geätzt worden ist.
- Bei einigen Anwendungen, wie beispielsweise Röntgenvorrichtungen, mit optischen oder geladenen Teilchen arbeitenden Bildgebern oder Flüssigkristalldisplay (LCD)-Vorrichtungen, ist es wünschenswert, die Halbleiterschicht 42 mit einem Muster zu versehen, bevor die Source/Drain(S/D)- Metallisierungsschicht abgeschieden wird, um die Halbleiter-Materialfläche unter der S/D-Metallisierung zu minimieren und um für zusätzliche Fläche auf dem Substrat für andere Komponenten, wie beispielsweise Pixelelektroden und ähnliches, zu sorgen. Die zweite Halbleiterschicht 42 kann entweder an diesem Punkt in dem Fertigungsverfahren oder nachdem eine dotierte Halbleiterschicht 62 abgeschieden ist (Figur 2E) mit einem Muster versehen werden, wobei in dem letztgenannten Fall beide Schichten 42 und 62 in dem gleichen Maskierungsschritt geätzt werden; diese beiden alternativen Ausführungsbeispiele der vorliegenden Erfindung sind in der US-Patentanmeldung mit der Bezeichnung "A Method for Fabricating a Self-Aligned Thin-Film Transistor Utilizing Planarization and Back-Side Photoresist Exposure", Anwalts-Aktenzeichen Nr. RD-19588, US-A-4 916 028, beschrieben und beansprucht und wird mit dieser Bezugnahme in ihrer Gesamtheit in die Offenbarung des vorliegenden Patents eingeschlossen.
- Wenn es nicht gewünscht oder notwendig ist, die Halbleiterschicht 42 mit einem Muster zu versehen, wird eine S/D Metallisierungsschicht 64 über der dotierten Halbleiterschicht 62 abgeschieden (Figur 2E). Die dotierte Halbleiterschicht 62 hat vorzugsweise N&spplus;-Leitfähigkeit, wie sie durch Phosphor-dotiertes amorphes Silicium ausgebildet wird, und wird bis zu einer Dicke zwischen etwa 10 nm und etwa 200 nm abgeschieden. Die Schicht 62 bildet somit einen Kontakt zwischen der S/D Metallisierungsschicht 64 und der darunterliegenden Halbleiterschicht 42. Die S/D Metallisierung kann ein Kontaktmetall sein, wie beispielsweise Molybdän (Mo), Chrom (Cr) und ähnliches, das durch Zerstäuben oder andere bekannte Verfahren bis zu einer Dicke zwischen etwa 100 nm und etwa 500 nm abgeschieden wird.
- Wie in Figur 2F gezeigt ist und gemäß einem anderen Aspekt der vorliegenden Erfindung ist eine Schicht 66 aus Planarisierungsmaterial, wie beispielsweise Photolackmaterial und ähnliches, im wesentlichen vollständig über dem gesamten Plättchen bzw. Wafer abgeschieden. Die Planarisierungsschicht 66 wird dann nicht-selektiv zurückgeätzt unter Verwendung einer Planarisierungsätzung, wie beispielsweise einem reaktiven Ionenätzen (RIE von Reactive Ion Etch) oder ähnlichem. In einem gegenwärtig bevorzugten Ausführungsbeispiel wird die Planarisierungsschicht 66 trocken geätzt, um einen oberen Abschnitt 68 der S/D Metallisierungsschicht 64 freizulegen (Figur 2G); die freigelegte S/D Metallisierungsschicht 64 und die dotierte Halbleiterschicht 62 können dann selektiv geätzt werden, wobei die mit einem Muster versehene Planarisierungsschicht als eine Maske verwendet wird, bis ein oberer Abschnitt 70 von dem verbleibenden zweiten Isolationssegment 60 freiliegt (Figur 2H). Der Rest der Planarisierungsschicht 66 kann dann abgestreift werden (Figur 2I). Die geätzten Schichten 64 und 62 bilden selbstregistrierte Source- und Drain-Elektroden 64a und 64b, die jeweils auf entsprechende Weise die Gate-Elektrode 34 auf einer gewählten Strecke d' überlappen (Figur 2I); die gewählte Strecke d' ist so gewählt, daß die S/D-G Kapazität minimiert ist, während trotzdem für einen akzeptablen Kontaktwiderstand gesorgt ist. Die S/D Metallisierungsschicht 64 kann ferner mit einem Muster versehen werden (nicht gezeigt) im Anschluß an den in Figur 2I gezeigten Schritt oder, alternativ, kann die Schicht 64 vor der Abscheidung der Planarisierungsschicht 40 (Figur 2F) mit einem Muster versehen werden, wie es nach der Anwendung der FET Vorrichtung gewünscht wird.
Claims (26)
1. Verfahren zum Ausbilden einer Maske,
enthaltend die Schritte:
(a) Ausbilden einer Inselstruktur aus einem
undurchsichtigen Material auf einer Hauptoberfläche
von einem transparenten Substrat,
(b) Abscheiden wenigstens einer Schicht aus
einem transparenten Material auf der
Hauptoberfläche des Substrats und über der Inselstruktur,
(c) Abscheiden einer Schicht aus
Fotolackmaterial mit einer gewählten Dicke über der
wenigstens einen Schicht,
(d) Abscheiden einer Schicht aus einem
nicht-glänzenden reflektierenden Material über der
Schicht des Fotolackes,
(e) Belichten einer rückseitigen
Substratoberfläche, gegenüber der Hauptoberfläche des
Substrats, mit Ultraviolett (UV)-Licht von einer
gewählten Intensität für eine gewählte Dauer, so daß
die undurchsichtige Inselstruktur einen Schatten
wirft, wodurch ein Abschnitt der Fotolackschicht
entsprechend im wesentlichen einer Fläche außerhalb
der Grenzen des Schattens der Inselstruktur
belichtet wird und eine Belichtung von einem zusätzlichen
Abschnitt der Fotolackschicht innerhalb einer
gewählten Überlappungsstrecke von den Grenzen des
Schattens herbeigeführt wird, die durch die
Beleuchtung der Inselstruktur gebildet werden, wobei
der zusätzliche Abschnitt der Fotolackschicht durch
UV-Licht belichtet wird, das von der
nicht-glänzenden, reflektierenden Schicht reflektiert und
gestreut wird, und
(f) Beseitigen der belichteten
Fotolackabschnitte durch selektive Entwicklung, um eine Maske
zu bilden, die mit der Inselstruktur ausgerichtet
und um die gewählte Überlappungsstrecke auf jeder
Seite davon schmaler ist als die Inselstruktur.
2. Verfahren nach Anspruch 1, wobei der Schritt
(e) den Schritt aufweist, daß die Dauer und Intensität der
UV Bestrahlung gewählt wird, um UV-Licht von der nicht-
glänzenden Schicht zu reflektieren, um den belichteten
Fotolackabschnitt zu der gewählten Überlappungsstrecke auf
jeder Seite des Schattens der Inselstruktur zu verlängern.
3. Verfahren nach Anspruch 1, wobei der eine
nicht-spiegelnde Schicht abscheidende Schritt aus
Spinüberziehen und Sprühen ausgewählt wird.
4. Verfahren nach Anspruch 1, wobei die nicht-
glänzende Schicht eine Vielzahl von Partikeln von
wenigstens einem hochreflektierenden Metall oder einem einen
hohen optischen Index aufweisenden Dielektrikum aufweist, die
in einer polymeren Lösung verteilt sind.
5. Verfahren nach Anspruch 4, wobei jedes der
Vielzahl von Partikeln kleiner als die gewählte
Überlappungsstrecke ist.
6. Verfahren nach Anspruch 4, wobei die
polymere Lösung wenigstens eines von Poly-Vinyl Alkohol und
Gelatine aufweist.
7. Verfahren nach Anspruch 4, wobei die
Vielzahl von Partikeln jeweils wenigstens eines von TiO&sub2; und
BaSO&sub4; aufweist.
8. Verfahren nach Anspruch 1, wobei der eine
nicht-spiegelnde Schicht abscheidende Schritt die Schritte
enthält:
Verteilen von TiO&sub2; Pulver in eine Lösung von Wasser
und Gelatine, um eine kombinierte Lösung zu bilden,
Aufbringen der kombinierten Lösung durch
Spinüberziehen oder Sprühen, um die nicht-glänzende Schicht zu
bilden, und
Trocknen der nicht-glänzenden Schicht bei einer
gewählten Temperatur für eine gewählte Dauer.
9. Verfahren nach Anspruch 8, wobei die
kombinierte Lösung zwischen etwa 20 Gew. % und etwa 30 Gew. %
TiO&sub2; enthält, die in einer Lösung verteilt sind, die Wasser
und etwa 20% Gelatine enthält.
10. Verfahren nach Anspruch 8, wobei die
gewählte Temperatur zwischen etwa 10ºC und etwa 90ºC liegt
und die gewählte Dauer zwischen etwa fünf Minuten und etwa
zwei Stunden beträgt.
11. Verfahren nach Anspruch 8, wobei der
Aufbringunmgsschritt ein Spinüberziehen der kombinierten
Lösung bei zwischen etwa 500 U/Min. und etwa 1000 U/min. für
zwischen etwa acht Sekunden und etwa 30 Sekunden enthält.
12. Verfahren nach Anspruch 1, wobei die nicht-
glänzende Schicht wenigstens etwa 50% TiO&sub2; Partikelchen
aufweist.
13. Verfahren nach Anspruch 1, wobei ferner der
Schritt vorgesehen ist, daß die nicht-glänzende Schicht
nach den Schritten (d) und (e) entfernt wird.
14. Verfahren nach Anspruch 13, wobei der
Schritt (f) den Schritt enthält, daß der Fotolack für etwa
25 Sekunden bei etwa Raumtemperatur entwickelt wird,
nachdem die nicht-glänzende Schicht entfernt ist.
15. Verfahren nach Anspruch 1, wobei die
Fotolackschicht etwa zwei Mikrometer dick ist.
16. Verfahren nach Anspruch 1, wobei der Schritt
(f) den Schritt enthält, daß die belichteten
Fotolackabschnitte selektiv überentwickelt werden, damit die Maske um
die gewählte Überlappungsstrecke auf jeder Seite davon
kürzer ist als die Inselstruktur.
17. Verfahren nach Anspruch 1, wobei die
gewählte Überlappungsstrecke eine Funktion von wenigstens
einem ist: der gewählten Dicke im Schritt (c), der gewählten
Intensität des Schrittes (e), der gewählten Dauer des
Schrittes (e), der gewählten Menge an UV Licht, das im
Schritt (e) reflektiert wird, und der selektiven
Entwicklung des Schrittes (f).
18. Verfahren zum Herstellen eines Dünnfilm-
Transistors, enthaltend die Schritte:
(a) Ausbilden einer undurchsichtigen Gate-
Elektrode auf einer Hauptoberfläche von einem
transparenten Substrat,
(b) Abscheiden einer ersten Schicht aus
Isoliermaterial auf der Hauptoberfläche des
Substrats und über der Gate-Elektrode,
(c) Abscheiden einer Schicht aus
Halbleitermaterial auf der ersten Isolierschicht,
(d) Abscheiden einer zweiten Schicht aus
Isoliermaterial auf der Halbleiterschicht,
(e) Abscheiden einer ersten Schicht von
Fotolack auf der zweiten Isolierschicht,
(f) Abscheiden einer Schicht von einem
nicht-glänzenden reflektierenden Material über der
ersten Fotolackschicht,
(g) Belichten einer rückseitigen
Substratoberfläche, gegenüber der Hauptoberfläche des
Substrats, mit UV Licht von einer gewählten Intensität
für eine gewählte Dauer, so daß die undurchsichtige
Gate-Elektrode einen Schatten wirft, wodurch ein
Teil der ersten Fotolackschicht im wesentlichen
außerhalb der Grenzen des Schattens der
Gate-Elektrode belichtet wird, und eine Belichtung von einem
zusätzlichen Abschnitt der Fotolackschicht
innerhalb einer gewählten Überlappungsstrecke von den
Grenzen des Schattens herbeigeführt wird, der durch
die Beleuchtung der Gate-Elektrode gebildet wird,
wobei der zusätzliche Abschnitt der Fotolackschicht
durch UV Licht belichtet wird, das von der nicht-
glänzenden reflektierenden Schicht reflektiert und
gestreut wird,
(h) Entfernen von wenigstens den
belichteten ersten Fotolackabschnitten durch selektive
Entwicklung, um einen ersten verbleibenden
Fotolackabschnitt zu belassen und ein Segment der zweiten
Isolierschicht zu belichten, der nicht durch den
ersten verbleibenden Fotolackabschnitt überdeckt
ist,
(i) selektives Ätzen des zweiten
Isolierschichtsegmentes, um ein verbleibendes zweites
Isoliersegment, unter dem ersten verbleibenden
Fotolackabschnitt, zu belassen und einen Abschnitt der
Halbleiterschicht zu belichten, der nicht von dem
verbleibenden zweiten Isoliersegment überdeckt ist,
das mit der Gate-Elektrode ausgerichtet ist und um
eine gewählte Überlappungsstrecke auf jeder Seite
davon schmaler ist als die Gate-Elektrode,
(j) Entfernen des ersten verbleibenden
Fotolackabschnittes,
(k) Abscheiden einer Schicht von dotiertem
Halbleitermaterial auf dem belichteten
Halbleiterabschnitt und über dem verbleibenden zweiten
Isolationssegment,
(l) Abscheiden einer Schicht aus leitendem
Material auf dem dotierten Halbleitermaterial,
(m) selektives Ätzen von einem Abschnitt
der leitfähigen Schicht und von einem Abschnitt der
dotierten Halbleiterschicht, um wenigstens eine
Deckoberfläche des verbleibenden zweiten
Isoliersegmentes zu belichten und sich selbst
registrierende Source- und Drain-Elektroden aus der geätzten
leitfähigen Schicht zu bilden, die jeweils die
Gate-Elektrode um die gewählte Überlappungsstrecke
überlappen.
19. Verfahren nach Anspruch 18, wobei der
Schritt (g) den Schritt enthält, daß die Dauer und
Intensität der UV Belichtung gewählt werden, um UV Licht von der
nicht-glänzenden Schicht zu reflektieren und den
belichteten Fotolackabschnitt zu der gewählten Überlappungsstrecke
auf jeder Seite des Schattens der Inselstruktur zu
verlängern.
20. Verfahren nach Anspruch 18, wobei der eine
nicht-glänzende Schicht abscheidende Schritt aus
Spinüberziehen und Sprühen ausgewählt ist.
21. Verfahren nach Anspruch 18, wobei die nicht-
glänzende Schicht eine Vielzahl von Partikeln aus einem
hoch reflektierenden Metall und/oder einem einen hohen
optischen Index aufweisenden Dielektrikum enthält, die in
einer wässrigen polymeren Lösung verteilt sind.
22. Verfahren nach Anspruch 21, wobei die
Vielzahl von Partikeln jeweils TiO&sub2; und/oder BaSO&sub4; aufweisen.
23. Verfahren nach Anspruch 18, wobei die nicht-
glänzende Schicht wenigstens etwa 50% TiO&sub2; Partikel
aufweist.
24. Verfahren nach Anspruch 18, wobei die
gewählte Überlappungsstrecke eine Funktion von wenigstens
einem ist: einer Dicke der Gate-Elektrode, der gewählten
Intensität des Schrittes (g), der gewählten Dauer des
Schrittes (g), des Teils von UV Licht, das im Schritt (g)
reflektiert ist, der selektiven Entwicklung im Schritt (h) und
dem selektiven Ätzen im Schritt (i).
25. Verfahren nach Anspruch 18, wobei die
gewählte Überlappungsstrecke zwischen etwa 1 und etwa 2
Mikrometer beträgt.
26. Verfahren nach Anspruch 18, wobei der
Schritt (m) die Schritte enthält:
Abscheiden einer Planarisierungsschicht auf der
leitfähigen Schicht und
nicht-selektives Ätzen der Planarisierungsschicht,
um eine Deckfläche des leitfähigen Schichtabschnittes zu
belichten.
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|---|---|---|---|
| US07/510,767 US5130263A (en) | 1990-04-17 | 1990-04-17 | Method for photolithographically forming a selfaligned mask using back-side exposure and a non-specular reflecting layer |
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|---|---|
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|---|---|---|---|
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Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2845303B2 (ja) * | 1991-08-23 | 1999-01-13 | 株式会社 半導体エネルギー研究所 | 半導体装置とその作製方法 |
| KR940008227B1 (ko) * | 1991-08-27 | 1994-09-08 | 주식회사 금성사 | 박막 트랜지스터 제조방법 |
| KR940007451B1 (ko) * | 1991-09-06 | 1994-08-18 | 주식회사 금성사 | 박막트랜지스터 제조방법 |
| US5480818A (en) * | 1992-02-10 | 1996-01-02 | Fujitsu Limited | Method for forming a film and method for manufacturing a thin film transistor |
| GB9206086D0 (en) * | 1992-03-20 | 1992-05-06 | Philips Electronics Uk Ltd | Manufacturing electronic devices comprising,e.g.tfts and mims |
| KR950005442B1 (ko) * | 1992-08-24 | 1995-05-24 | 현대전자산업주식회사 | 위상반전 마스크 형성방법 |
| WO1994020982A1 (en) * | 1993-03-01 | 1994-09-15 | General Electric Company | Self-aligned thin-film transistor constructed using lift-off technique |
| KR100263900B1 (ko) * | 1993-03-04 | 2000-09-01 | 윤종용 | 마스크 및 그 제조방법 |
| US5384271A (en) * | 1993-10-04 | 1995-01-24 | General Electric Company | Method for reduction of off-current in thin film transistors |
| KR970004429B1 (ko) * | 1993-10-29 | 1997-03-27 | 현대전자산업 주식회사 | 위상 반전 마스크 및 그 제조 방법 |
| KR0128827B1 (ko) * | 1993-12-31 | 1998-04-07 | 김주용 | 위상반전마스크 제조방법 |
| KR970005675B1 (en) * | 1994-01-19 | 1997-04-18 | Hyundai Electronics Ind | Fabrication method of phase shift mask |
| KR950026032A (ko) * | 1994-02-25 | 1995-09-18 | 김광호 | 다결정실리콘 박막트랜지스터의 제조방법 |
| FR2719416B1 (fr) * | 1994-04-29 | 1996-07-05 | Thomson Lcd | Procédé de passivation des flancs d'un composant semiconducteur à couches minces. |
| JP3176527B2 (ja) * | 1995-03-30 | 2001-06-18 | シャープ株式会社 | 半導体装置の製造方法 |
| US5612235A (en) * | 1995-11-01 | 1997-03-18 | Industrial Technology Research Institute | Method of making thin film transistor with light-absorbing layer |
| JP3516424B2 (ja) * | 1996-03-10 | 2004-04-05 | 株式会社半導体エネルギー研究所 | 薄膜半導体装置 |
| US5637519A (en) * | 1996-03-21 | 1997-06-10 | Industrial Technology Research Institute | Method of fabricating a lightly doped drain thin-film transistor |
| KR100202236B1 (ko) * | 1996-04-09 | 1999-07-01 | 구자홍 | 액티브 매트릭스 기판의 제조방법 및 그 방법에 의해 제조되는 액티브 매트릭스 기판 |
| JPH1050607A (ja) * | 1996-07-31 | 1998-02-20 | Sony Corp | 半導体装置の製造方法 |
| KR100569729B1 (ko) * | 1997-04-07 | 2006-08-10 | 삼성전자주식회사 | 소스 및 드레인용 금속으로 몰리브덴 텅스텐 합금을 사용하는 박막 트랜지스터 액정 표시 소자 기판 및 그 제조 방법 |
| US6395624B1 (en) | 1999-02-22 | 2002-05-28 | International Business Machines Corporation | Method for forming implants in semiconductor fabrication |
| US6184069B1 (en) * | 1999-05-24 | 2001-02-06 | Chi Mei Electronics Corp. | Fabrication of thin film transistor-liquid crystal display with self-aligned transparent conducting layers |
| US6790599B1 (en) * | 1999-07-15 | 2004-09-14 | Microbionics, Inc. | Microfluidic devices and manufacture thereof |
| GB0021030D0 (en) * | 2000-08-26 | 2000-10-11 | Koninkl Philips Electronics Nv | A method of forming a bottom-gate thin film transistor |
| US6642085B1 (en) * | 2000-11-03 | 2003-11-04 | The Regents Of The University Of California | Thin film transistors on plastic substrates with reflective coatings for radiation protection |
| US7262070B2 (en) * | 2003-09-29 | 2007-08-28 | Intel Corporation | Method to make a weight compensating/tuning layer on a substrate |
| JP2005173037A (ja) * | 2003-12-09 | 2005-06-30 | Fujitsu Display Technologies Corp | 液晶表示装置及びその製造方法 |
| US7223641B2 (en) * | 2004-03-26 | 2007-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing the same, liquid crystal television and EL television |
| KR100701088B1 (ko) * | 2004-10-26 | 2007-03-29 | 비오이 하이디스 테크놀로지 주식회사 | 프린지 필드 스위칭 모드 액정표시장치의 제조방법 |
| TWI272725B (en) * | 2005-04-15 | 2007-02-01 | Quanta Display Inc | Method of fabricating TFT array substrate and metal layer thereof |
| KR100685936B1 (ko) * | 2005-06-27 | 2007-02-22 | 엘지.필립스 엘시디 주식회사 | Ｉｐｓ모드 액정표시소자 및 그 제조방법 |
| US8187480B2 (en) * | 2008-11-13 | 2012-05-29 | Seagate Technology, Llc | Ultra thin alignment walls for di-block copolymer |
| JP5960430B2 (ja) * | 2011-12-23 | 2016-08-02 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR101951707B1 (ko) * | 2012-02-14 | 2019-02-26 | 삼성디스플레이 주식회사 | 기판의 평탄화 방법, 상기 평탄화 방법을 이용한 박막 트랜지스터의 제조 방법 |
| KR101960796B1 (ko) * | 2012-03-08 | 2019-07-16 | 삼성디스플레이 주식회사 | 박막 트랜지스터의 제조 방법, 표시 기판의 제조 방법 및 표시 기판 |
| CN103345119B (zh) * | 2013-07-04 | 2015-03-25 | 苏州华博电子科技有限公司 | 一种带接地孔的陶瓷薄膜电路光刻方法 |
| CN105206678A (zh) | 2015-10-29 | 2015-12-30 | 京东方科技集团股份有限公司 | 薄膜晶体管及阵列基板的制作方法 |
| CN105655257A (zh) * | 2016-01-13 | 2016-06-08 | 深圳市华星光电技术有限公司 | 薄膜晶体管结构的制造方法 |
| CN105895534B (zh) * | 2016-06-15 | 2018-10-19 | 武汉华星光电技术有限公司 | 薄膜晶体管的制备方法 |
| CN107221563A (zh) * | 2017-05-10 | 2017-09-29 | 陕西师范大学 | 一种底栅自对准结构金属氧化物薄膜晶体管及其制备方法 |
| JP2019054150A (ja) * | 2017-09-15 | 2019-04-04 | 東芝メモリ株式会社 | 半導体装置の製造方法および半導体ウェハ |
| KR102084493B1 (ko) * | 2019-02-19 | 2020-03-05 | 삼성디스플레이 주식회사 | 기판의 평탄화 방법, 상기 평탄화 방법을 이용한 박막 트랜지스터의 제조 방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1123063B (it) * | 1975-10-23 | 1986-04-30 | Ici Ltd | Pellicole di materiali polimerici sintetici |
| US4332879A (en) * | 1978-12-01 | 1982-06-01 | Hughes Aircraft Company | Process for depositing a film of controlled composition using a metallo-organic photoresist |
| DE3128949A1 (de) * | 1981-07-22 | 1983-02-10 | Basf Ag, 6700 Ludwigshafen | Lichtempfindliche aufzeichnungsmaterialien zur herstellung von abriebs- und kratzfesten tiefdruckformen sowie verfahren zur herstellung von tiefdruckformen mittels dieser aufzeichnungsmaterialien |
| ATE14803T1 (de) * | 1981-09-17 | 1985-08-15 | Ciba Geigy Ag | Lichtempfindliches beschichtungsmittel und seine verwendung fuer schutzzwecke. |
| US4543320A (en) * | 1983-11-08 | 1985-09-24 | Energy Conversion Devices, Inc. | Method of making a high performance, small area thin film transistor |
| JPS60223121A (ja) * | 1984-04-19 | 1985-11-07 | Matsushita Electric Ind Co Ltd | パタ−ン形成方法 |
| JPS60224223A (ja) * | 1984-04-20 | 1985-11-08 | Nec Corp | Ｘ線露光方法 |
| JPS61279862A (ja) * | 1985-06-06 | 1986-12-10 | Fuji Photo Film Co Ltd | 画像形成方法 |
| JPH01173650A (ja) * | 1987-12-26 | 1989-07-10 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタの製造方法 |
| JPH0634401B2 (ja) * | 1987-12-29 | 1994-05-02 | 株式会社精工舎 | 遮光性薄膜のエッチング方法 |
| US4898804A (en) * | 1988-03-31 | 1990-02-06 | Cornell Research Foundation | Self-aligned, high resolution resonant dielectric lithography |
| US5010027A (en) * | 1990-03-21 | 1991-04-23 | General Electric Company | Method for fabricating a self-aligned thin-film transistor utilizing planarization and back-side photoresist exposure |
-
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