DE69031725T2 - Digitales Datenübertragungssystem mit Fehlererkennung und Fehlerkorrektur - Google Patents

Digitales Datenübertragungssystem mit Fehlererkennung und Fehlerkorrektur

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Description

  • Die Erfindung betrifft ein digitales Datenübertragungssystem, bei dem den zu übertragenden Daten ein Fehlerkorrekturcode im Produkt-Vorzeichen-Format hinzugefügt wird, um eine Fehlerkorrektur durchführen zu können, und bei dem die zu übertragenden Daten einer NRZL- NRZI-Umwandlung unterzogen werden.
  • Als Aufzeichnungs- und Wiedergabegeräte, die eine Aufzeichnung von Informationsdaten mit hoher Dichte ermöglichen, sind Datenrecorder bekannt, die nach dem ANSI-ID-1-Format arbeiten (dritter Entwurf "PROPOSED AMERICAN NATIONAL STANDARD 19 mm TYPE ID-1 INSTRUMENTATION DIGITAL CASSETTE FORMAT X3B6/88-12 Project 592-D 1988-03-22).
  • In einem solchen Datenrecorder wird den Informationsdaten ein Fehlerkorrekturcode im Produkt-Vorzeichen-Format hinzugefügt, der einen Reed-Solomon-Code verwendet, wobei diese Informationsdaten auf einem Magnetband aufgezeichnet werden. Bei der Wiedergabe werden dann Übertragungsfehler detektiert und korrigiert.
  • Im folgenden wird ein Datenrecorder dieser Art in groben Umrissen beschrieben.
  • Zunächst sei auf Fig. 1 Bezug genommen, in der ein Aufzeichnungsmuster dargestellt ist, das mit Hilfe eines mit dem ID-1-Format konformen Datenrecorders auf einem Magnetband aufgezeichnet wird. Das dargestellte Aufzeichnungsmuster enthält eine Annotationsspur, auf der Annotationen aufgezeichnet sind. Das Aufzeichnungsmuster enthält ferner Datenspuren TR1, TR2, TR3 in denen Informationsdaten aufgezeichnet sind, wobei auf jeder Spur ein Sektor gebildet wird. Die einzelnen Datenspuren werden alternierend mit unterschiedlichen Azimutwinkeln aufgezeichnet. Das Aufzeichnungsmuster enthält außerdem eine Steuerspur CTL, in der Steuersignale aufgezeichnet sind, sowie eine Zeitcodespur TC, in der Zeitcodes aufgezeichnet sind.
  • Der Aufbau der Datenspuren TR1, TR2, TR3, ... ist übrigens für die einzelnen Spuren vorgeschrieben, wie dies in Fig. 2 dargestellt ist. Jede Datenspur TR entspricht einem Sektor SEC und besteht aus einem Präambelabschnitt PR, einem Datenaufzeichnungsabschnitt DT und einem Postambelabschnitt PS. Dabei entspricht der Präambelabschnitt PR dem Kopfteil auf der unteren Seite einer Datenspur, die auf dem Magnetband als Schrägspur erzeugt wird.
  • Der Präambelabschnitt PR besteht aus einer ansteigenden Sequenz RUS mit einer Länge von 20 Bytes, einem Synchronisiercode SYNCPR und einem Sektor mit Identifizierungsdaten ID SEC1 mit einer Länge von jeweils 4 Bytes und Hilfsdaten DTAUX mit einer Länge von 6 Bytes.
  • Der daran anschließende Datenaufzeichnungsabschnitt DT besteht aus 256 Synchronisierblöcken BLK (BLK&sub0;, BLK&sub1;, BLK&sub2;, ... und BLK&sub2;&sub5;&sub5;). In dem Datenaufzeichnungsabschnitt DT werden die Informationseingangsdaten aufgezeichnet. Die einzelnen Synchronisierblöcke BLK bestehen jeweils aus einem Blocksynchronisiercode SYNCBLK mit einer Länge von 4 Bytes, Block-Identifizierungsdaten IDB mit einer Länge von 1 Byte, Innendaten (Daten, die durch innere Decodierung der Eingangsinformationsdaten gewonnen werden) DI mit einer Länge von 153 Bytes und einem Paritätscode RI in Form eines Reed-Solomon-Codes mit einer Länge von 8 Bytes.
  • Der nachfolgende Postambelabschnitt PS besteht aus einem Synchronisiercode SYNCPS und Sektor-Identifizierungsdaten IDSEC2 mit einer Länge von jeweils 4 Bytes.
  • Fig. 3 zeigt ein Aufzeichnungssystem eines Datenrecorders nach dem ID-1-Format. In dem Aufzeichnungssystem 1 wird zu den Eingangsinformationsdaten ein Fehlerkorrekturcode im Produkt-Vorzeichen-Format hinzugefügt, und die so gewonnenen 1 nformationsdaten werden auf einem Magnetband aufgezeichnet.
  • Im folgenden wird die Arbeitsweise der einzelnen Schaltungskomponenten des Aufzeichnungssystems 1 beschrieben.
  • Zunächst werden einer Außencode-Generatorschaltung 2 Informationsdaten DTUSE zugeführt, in denen 8 Bits ein Byte darstellen.
  • Die Außencode-Generatorschaltung 2 erzeugt für die einzelnen Datenblöcke der Eingangsinformationsdaten DTUSE, die jeweils 118 Bytes als Einheit enthalten, unter Verwendung einer vorbestimmten Generierungsfunktion als Außencodes Paritätscodes RO&sub0; bis RO&sub3;&sub0;&sub5;, die jeweils aus 10 Bytes bestehen, in Form eines Reed-Solomon-Codes und fügt die Außencodes dann an die Enden der einzelnen Blöcke an, wie dies in Fig. 4 dargestellt ist, und gibt sie als Außendatenblöcke DO aus. Die Außendatenblöcke DO werden über einen ersten Multiplexer 3 einem Speicher 4 zugeführt.
  • Fig. 5 zeigt den Aufbau des Speichers 4 und ein Daten-Array in dem Speicher 4. Wie in Fig. 5 dargestellt, enthält der Speicher 4 zwei Speicher MEM1 und MEM2 mit 154 Bytes pro Zeile und 128 Bytes pro Spalte. In den Speicher MEM1 werden die Außendatenblöcke DO&sub0; bis DO&sub1;&sub5;&sub2; für 153 Blöcke eingeschrieben, die dem Speicher 4 nacheinander zugeführt werden, während in den anderen Speicher MEM2 die Außendatenblöcke DO&sub1;&sub5;&sub3; bis DO&sub3;&sub0;&sub5; für 153 Blöcke eingeschrieben werden, die anschließend sukzessive in den Speicher 4 eingegeben werden. Das Einschreiben erfolgt mit jeweils einem Außendatenblock für jede Zeile. Da die Informationsdaten eines Außendatenblocks aus 118 Bytes bestehen und in jeden der Speicher MEM1 und MEM2 Informationsdaten für 153 Blöcke eingeschrieben werden, speichert der Speicher 4 insgesamt 118 x 153 x 2 Bytes, d. h. 36.108 Bytes, an Informationsdaten.
  • Die Reihenfolge, in der die Daten in die einzelnen Spalten der Speicher MEM1 und MEM2 eingeschrieben werden, ist in Fig. 5 durch einen Pfeil A dargestellt, wobei jeweils 10 Bytes an der unteren Seite der Speicher MEM1 und MEM2 einem Außencode entsprechen.
  • Die Datenblock-Identifizierungsdaten IDB, die von einer Identifizierungsdaten-Generatorschaltung 5 erzeugt werden und als Daten für die Identifizierung der einzelnen Zeilen in den Speichern MEM1 und MEM2 dienen, werden ebenfalls über die erste Multiplexerschaltung 3 zu dem Speicher 4 übertragen. Die geradzahligen Exemplare IDBE und die ungeradzahligen Exemplare IDBO der Datenblock-Identifizierungsdaten IDB werden in der durch den Pfeil A angegebenen Richtung Spalte für Spalte in die Speicher MEM1 bzw. MEM2 eingeschrieben.
  • Die in die Speicher MEM1 und MEM2 eingeschriebenen Daten werden in der durch den Pfeil B angedeuteten Reihenfolge entlang der Spalten Block für Block ausgelesen, die von Daten einer Spalte gebildet werden. Das Auslesen der einzelnen Spalten erfolgt abwechselnd aus den Speichern MEM1 und MEM2 in einer Reihenfolge, die den Datenblock-Identifizierungsdaten IDB (00, 01, 02, 03, ...) entspricht.
  • Die aus den Speichern MEM1 und MEM2 ausgelesenen Daten werden einer Innencod-Generatorschaltung 6 zugeführt.
  • Die Innencode-Generatorschaltung 6 erzeugt nach einer vorbestimmten Generierungsfunktion als Innencodes Paritätscodes RI&sub0; bis RI&sub2;&sub5;&sub5; mit jeweils 8 Bytes in Form eines Reed-Solomon-Codes für die einzelnen Innendatenblöcke, die ihr zugeführt werden, und fügt die Innencodes an den Enden der einzelnen Datenblöcke an und gibt sie als Innendatenblöcke DI&sub0; bis DI&sub2;&sub5;&sub5; an einen zweiten Multiplexer 7 aus, wie dies in Fig. 6 dargestellt ist.
  • Die zweite Multiplexerschaltung 7 selektiert und gibt nacheinander aus: Präambel-Daten PR und Postambel-Daten PS, die von einer Generatorschaltung 8 für Präambelabschnitte und Postambelabschnitte erzeugt werden, sowie Innendatenblöcke DI&sub0; bis DI&sub2;&sub5;&sub5;, die von der Innencod-Generatorschaltung 6 ausgegeben werden. Die Reihenfolge der Ausgangsdaten lautet: Präambel-Daten PR, Innendatenblöcke DI&sub0; bis DI&sub2;&sub5;&sub5; und Postambel-Daten PS.
  • Das Ausgangssignal der zweiten Multiplexerschaltung 7 wird einem Daten-Randomisierer 9 zugeführt.
  • Der Daten-Randomisierer 9 bewirkt eine Exklusiv-ODER-Verknüpfung jedes einzelnen ihm zugeführten Datenbytes mit vorbestimmten Daten, um die Daten in eine Zufallsfolge umzuwandeln (zu randomisieren).
  • Die randomisierten Daten werden einer 8-9-Modulatorschaltung 10 zugeführt.
  • Die 8-9-Modulatorschaltung 10 wandelt die Daten aus 8-Bit-Daten in 9-Bit-Daten um, um eine Gleichstromkomponente aus der Wellenform des auf dem Magnetband aufzuzeichnenden Signals zu entfernen (d. h. das Signal gleichstromfrei zu machen). Diese Umwandlung wird im folgenden in groben Umrissen beschrieben.
  • Für jeden Wert der 8-Bit-Eingangsdaten für ein Byte mit 256 verschiedenen Werten nach dem ID-1-Format werden zuvor zwei Arten von 9-Bit-Daten definiert. Diese beiden Arten von 9-Bit-Daten sind Daten, deren CDS (Codewort-Digitalsumme) sich im Vorzeichen zwischen positiv und negativ voneinander unterscheidet. Die 8-9-Modulatorschaltung 10 überwacht die DSV (digitale Summenvariation) der in Abhängigkeit von den Eingangsdaten ausgegebenen 9- Bit-Daten und wählt ein Exemplar der 9-Bit-Daten der beiden Arten aus, die unterschiedliche Werte der CDS haben, so daß der Wert der DSV gegen Null konvergieren kann. Auf diese Weise werden Eingangsdaten, in denen 8 Bits ein Byte bilden, in gleichstromfreie Daten mit einem 9-Bit-Aufbau umgewandelt.
  • Es sei bemerkt, daß die 8-9-Modulatorschaltung 10 eine Schaltung zur Umwandlung des Formats der NRZL-Eingangsdaten (Non-Return-to-Zero-Level) in NRZI-Daten (Non-Return-to- Zero-Inverse) aufweist.
  • Das Ausgangssignal der 8-9-Modulatorschaltung 10, d. h. NRZI-Daten mit einem 9-Bit-Aufbau, werden einer dritten Multiplexerschaltung 11 zugeführt.
  • Die dritte Multiplexerschaltung 11 addiert zu jedem der Innendatenblöcke DI&sub0; bis DI&sub2;&sub5;&sub5; einen von einer Synchronisiercode-Generatorschaltung 12 erzeugten festen Synchronisiercode SYNCB mit einer Länge von 4 Bytes und erzeugt so Synchronisierblöcke BLK&sub0; bis BLK&sub2;&sub5;&sub5;. Das Codemuster des Synchronisiercodes SYNCB ist in dem ID-1-Format vorgeschrieben, und es ist ebenfalls vorgeschrieben, daß ein auf einem Magnetband aufgezeichnetes Muster ein solches Codemuster einhalten muß.
  • Die durch die beschriebene Verarbeitung gewonnenen Daten können in Karten dargestellt werden, wie sie in Fig. 7 gezeigt sind. Der Ausgang der dritten Multiplexerschaltung 11 liefert ein Daten-Array, das durch Abtasten der Karten MAP1 und MAP2 in horizontaler Richtung gewonnen wird. Die Einzelheiten des Daten-Arrays entsprechen der Darstellung von Fig. 2.
  • Das Ausgangssignal der dritten Multiplexerschaltung 11 wird einer Parallel/Serien-Wandlerschaltung 13 zugeführt. Die Parallei/Serien-Wandlerschaltung 13 wandelt die eingegebenen Daten des Präambelabschnitts PR, der Synchronisierblöcke BLK&sub0; bis BLK&sub2;&sub5;&sub5; und des Postambelabschnitts PS, die bitparallel konfiguriert sind, in Daten SREC mit einer bitseriellen Konfiguration um.
  • Die seriellen Daten SREC werden in einer Aufzeichnungs- und Verstärkerschaltung 14 verstärkt und dann als Aufzeichnungssignal einem Magnetkopf 16 zugeführt, der ein Magnetband 15 abtastet, um das Signal auf diesem aufzuzeichnen. Dadurch werden auf dem Magnetband 15 Datenspuren TR (..., TR1, TR2, TR3, TR4, ...) erzeugt, wie sie in Fig. 1 dargestellt sind.
  • Das Aufzeichnungssystem 1 des Datenrecorders ist also so aufgebaut, daß es den gewünschten Informationsdaten DTUSE einen Fehlerkorrekturcode nach dem Reed-Solomon- Produkt-Vorzeichen-Format hinzufügt und diese dann aufzeichnet.
  • Die von dem Aufzeichnungssystem 1 des Datenrecorders in der beschriebenen Weise auf dem Magnetband 15 aufgezeichneten Informationsdaten DTUSE werden von einem Wiedergabesystem 20 des Datenrecorders reproduziert, das in Fig. 8 dargestellt ist.
  • Das Wiedergabesystem 20 führt eine Signalverarbeitung durch, die im wesentlichen eine Umkehrung der von dem Aufzeichnungssystem 1 durchgeführten Verarbeitung darstellt.
  • In dem Wiedergabesystem 20 des Datenrecorders werden die auf einem Magnetband 15 vorhandenen Aufzeichnungsspuren TR (..., TR1, TR2, TR3, TR4, ...) mit Hilfe eines Magnetkopfs 16 als Wiedergabesignal SPB ausgelesen und einer Wiedergabe-Verstärkerschaltung 21 zugeführt.
  • Die Wiedergabe-Verstärkerschaltung 21 enthält einen Entzerrer, eine binäre Digitalisierungsschaltung usw.. Sie bewirkt eine binäre Digitalisierung des ihr zugeführten Wiedergabesignals SPB in digitale Wiedergabedaten DTPB, die an eine nachfolgende Serien/Parallel-Wandlerschaltung 22 ausgegeben werden.
  • Die Serien/Parallel-Wandlerschaltung 22 wandelt die seriellen digitalen Wiedergabedaten DT- PB in parallele 9-Bit-Daten DTPR um.
  • Eine Synchronisiercode-Detektorschaltung 23 detektiert aus dem parallelen Datenstrom DTPR einen Synchronisiercode SYNCB und identifiziert einen Synchronisierblock in Abhängigkeit von einem solchen Synchronisiercode SYNCB. Die Synchronisiercode-Detektorschaltung 23 enthält eine Schaltung zur Umwandlung von parallelen Daten DTPR des NRZI-Formats in Daten des NRZL-Formats.
  • Das Ausgangssignal der Synchronisiercode-Detektorschaltung 23 wird einer 8-9-Demodulatorschaltung 24 zugeführt. Die 8-9-Demodulatorschaltung 24 demoduliert die Daten, die zur Beseitigung der Gleichstromkomponente aus 8-Bit-Daten in 9-Bit-Daten umgewandelt wurden, zurück in 8-Bit-Daten. Die 8-9-Demodulatorschaltung 24 besteht aus einem ROM (Nurlesespeicher) und wandelt 9-Bit-Daten durch Karten-Retrieving in 8-Bit-Daten um.
  • Die demodulierten Daten werden von einem Derandomisierer 25, der den Randomisierungsprozeß in dem Aufzeichnungssystem 1 rückgängig macht, derandomisiert. Diese Derandomisierung erfolgt in der Weise, daß die Eingangsdaten des Derandomisierers 25 einer Exklusiv-ODER-Verknüpfung mit den gleichen vorbestimmten Daten unterzogen werden, die auch für den Randomisierungsprozeß verwendet wurden.
  • Eine Innencodefehler-Detektorschaltung 26 führt eine Fehlerdetektierung und -korrektur durch, wobei die Innencodes RI&sub0; bis RI&sub2;&sub5;&sub5; mit der Länge von 8 Bytes verwendet werden, die zu den einzelnen Innendatenblöcken DI&sub0; bis DI&sub2;&sub5;&sub5; zwischen den identifizierten Synchronisierblöcken hinzugefügt sind.
  • Nach der Innencode-Fehlerkorrektur werden die Innendatenblöcke DI&sub0; bis DI&sub2;&sub5;&sub5; nach Maßgabe der den einzelnen Blöcken zugefügten und von einer Identifizierungsdaten-Detektorschaltung 27 detektierten Block-Identifizierungsdaten IDB so in einen Speicher 28 eingeschrieben, daß jeder Datenblock eine Zeile bildet. Der Speicher 28 hat gleichen Aufbau wie der in Fig. 5 dargestellte Speicher 4 in dem Aufzeichnungssystem 1. Die Reihenfolge des Einschreibens ist ähnlich wie die Reihenfolge des Auslesens aus dem Speicher 4 des Aufzeichnungssystems 1. Das Einschreiben erfolgt abwechselnd für jede Zeile in die Speicher MEM1 und MEM2 entsprechend den Block-Identifizierungsdaten.
  • Die in die Speicher MEM1 und MEM2 des Speichers 28 eingeschriebenen Daten werden anschließend in Spaltenrichtung ausgelesen und zwar in einer Reihenfolge, die der Reihenfolge beim Einschreiben in den Speicher 4 des Aufzeichnungssystems 1 entspricht. Als Ergebnis erhält man wieder Datenblöcke DOB bis DO&sub3;&sub0;&sub5; mit einer Länge von 128 Bytes.
  • Eine Außencode-Fehlerdetektor- und -Korrekturschaltung 29 führt eine Fehlerdetektierung und -korrektur durch, wobei sie Außencodes RO&sub0; bis RO&sub3;&sub0;&sub5; benutzt, die zu den aus dem Speicher 28 ausgegebenen individuellen Außendatenblöcken DO&sub0; bis DO&sub3;&sub0;&sub5; hinzugefügt werden.
  • Auf diese Weise werden die auf dem Magnetband 15 aufgezeichneten Informationsdaten DTUSE reproduziert.
  • Beim tatsächlichen Empfang der Informationsdaten und beim Aufzeichnen und Wiedergeben dieser Informationsdaten zurück bei dem in der beschriebenen Weise aufgebauten Datenrecorder die folgenden Probleme auf, die es schwierig machen, einen hohen Genauigkeitsgrad zu erreichen.
  • Eine 8-9-Modulatorschaltung, wie sie in dem Aufzeichnungssystem 1 des Datenrecorders mit dem oben beschriebenen Aufbau benutzt wird, ist in dem US-Patent 4 520 346 beschrieben und hat den in Fig. 9 dargestellten allgemeinen Aufbau.
  • In der 8-9-Modulatorschaltung 10 werden Eingangsdaten DTNRZL in Form eines NRZL-(non- return-to-zero-level)-Codes mit 8 Bit über eine Eingangsregisterschaltung 101 einer Codewandlerschaltung 102 und einer CDS-(Codeword-Digital-Summen)-Wandlerschaltung 103 zugeführt.
  • Die Codewandlerschaltung 102 ist als ROM (Nurlesespeicher) aufgebaut, in dem die Inhalte einer Codeumwandlungstabelle (Tabelle 3 "Randomized 8-bit Byte to 9-bit NRZL Word Mapping" (Seiten 15 bis 20)) im ID-1-Format gespeichert sind. Aus einer Speicheradresse der Codewandlerschaltung 102, die den Eingangsdaten DTNRZL und einem CDS-Auswahlsignal CCDS entspricht, das ihr von einer Steuerschaltung 104 zugeführt wird, werden Codewortdaten DTCODE ausgelesen, die durch Umwandlung von Eingangsdaten DTNRZL in einen NRZL- Code mit 9 Bits gewonnen werden
  • Die Codewortdaten DTCODE werden zum einem in einer Serien/Parallel-Wandlerschaltung 105 in serielle Daten SCODE umgewandelt und dann einer NRZL/NRZL-(non-return-to-zero- level/non-return-to-zero-inverse)-Wandlerschaltung 106 zugeführt, in der sie NRZL/NRZI-gewandelt werden. Die NRZL/NRZI-Umwandlungsschaltung 106 gibt serielle Ausgangsdaten SNRZI in Form eines NRZI-Codes aus.
  • Die CDS-Wandlerschaltung 103 ist als ROM aufgebaut, in der Inhalte einer CDS-Wandlertabelle (Tabelle 3 "Randomized 8-bit Bytes to 9-bit NRZL Word Mapping" (Seiten 15 bis 20)) im D-1-Format gespeichert sind, ähnlich wie bei der Codewandlerschaltung 102. Die CDS-Daten DCDS werden aus einer Speicheradresse der CDS-Wandlerschaltung 103 ausgelesen, die den Eingangsdaten DTNRZL und einem CDS-Auswahlsignal CCDS entspricht, das ihr von der Steuerschaltung 104 zugeführt wird. Die so ausgelesenen CDS-Daten DCDS werden einer Addier/Subtrahier-Schaltung 107 zugeführt.
  • Die Addier/Subtrahier-Schaltung 107 addiert oder subtrahiert die CDS-Daten DCDS zu bzw. von DSV-(Digital-Summen-Variation)-Daten DDSV in Abhängigkeit von einem Additions-/Subtraktions-Steuersignal CAS, das ihr von der Steuerschaltung 104 zugeführt wird. Das Ergebnis dieser Berechnung wird in einer Akkumulatorschaltung 108 kumulativ addiert. Die Akkumulatorschaltung 108 führt die durch diese kumulative Addition gewonnenen DSV-Daten DDSV der Addier/Subtrahier-Schaltung 107 zu.
  • Der Steuerschaltung 104 wird ein CDS-Signal SCDS aus der CDS-Wandlerschaltung 103 zugeführt, ferner ein DSV-Signal SDSV in Form eines Codebits der DSV-Daten DDSV, die von der Akkumulatorschaltung 108 ausgegeben werden, sowie - nach der NRZL/NRZI-Umwandlung in der NRZL/NRZI-Umwandlungsschaltung 106 - ein niedrigstwertiges Bitsignal SNRZI der Daten eines Codeworts DTCODE. Die Steuerschaltung 104 gibt dann für die Codewandlerschaltung 102 und die CDS-Wandlerschaltung 103 ein CDS-Auswahlsignal CCDS nach einer Methode aus, die in einer Steuertabelle des ID-1-Format spezifiziert ist (Tabelle 4 "9-bit-NRZL-Wortauswahl" (Seite 21); Tabelle 5 "DSV-Berechnung unter Verwendung des Präambel-Anlauf- und -Synchronisiermusters" (Seite 22)). Die Steuerschaltung 104 gibt außerdem ein Additions/Subtraktions-Steuersignal CAS für die Addier/Subtrahier-Schaltung 107 aus.
  • Es sei angemerkt, daß der Steuerschaltung 104 und der Akkumulatorschaltung 108 in der vorliegenden 8-9-Modulatorschaltung 10 ein Rücksetzsignal SRST zugeführt wird, so daß die gesamte 8-9-Modulatorschaltung 10 für jeden einzelnen Sektor SEC initialisiert werden kann.
  • In dem D-1-Format sind die Magnetisierungsmuster der ansteigenden Folge RUS des Präambelabschnitts PR, die Synchronisiercodes SYNCPR und SYNCPS des Präambelabschnitts PR bzw. des Postambelabschnitts PS und der Blocksynchronisiercode SYNCBLK des Synchronisierblocks BLK, einschl. ihrer Polaritäten, individuell spezifiziert.
  • Und zwar ist die ansteigende Folge RUS des Präambelabschnitts PR als ein Magnetisierungsmuster spezifiziert, das aus 10 Wiederholungen eines 18-Bit-Symbols "001110001 110001110" besteht, die in der Reihenfolge von dem niedrigstwertigen Bit (LSB) an durch "001110001 110001110 ... 001110001 110001110" dargestellt sind, während die Synchronisiercodes SYNCPR und SYNCPS des Präambelabschnitts PR und des Postambelabschnitts PS als ein anderes Magnetisierungsmuster spezifiziert sind, das in der Reihenfolge vom LSB an durch "000011001 111111110 010111000 0000011011" dargestellt sind. Der Blocksynchronisiercode SYNCBLK des Synchronisationsblocks BLK ist als ein weiteres Magnetisierungsmuster spezifiziert, das in der Reihenfolge von dem LSB an durch "111100110 000000001 101000111 111110010" repräsentiert wird (5.4 helixförmige Aufzeichnung Inhalt, Format, Synchronisierung und Aufzeichnungsverfahren (Seiten 7 bis 11)).
  • In der 8-9-Modulatorschaltung 10, die in der oben beschriebenen Weise aufgebaut ist, wird die Polarität der durch die NRZL/NRZI-Umwandlung der Eingangsdaten DTNRZL gewonnenen seriellen Ausgangsdaten DTNRZI übrigens durch die Polarität des letzten Bits SNRZI der seriellen Ausgangsdaten DTNRZI bestimmt, die den seriellen Ausgangsdaten unmittelbar vorausgehen. Deshalb besteht hier das Problem, daß der Synchronisiercode SYNCPR oder SYNCPS oder der Blocksynchronisiercode SYNCBLK nicht mit einem spezifizierten Magnetisierungsmuster aufgezeichnet werden kann.
  • Während in dem Aufzeichnungssystem 1 des Datenrecorders ein Synchronisiercode SYNCPR oder SYNCPS oder ein Blocksynchronisiercode SYNCBLK, die von der Synchronisiercode-Generatorschaltung 9 ausgegeben werden, in einer vorbestimmten Zeitlage mit den Daten nach der 8-9-Modulation kombiniert wird, die von der 8-9-Modulatorschaltung ausgegeben werden, besteht hier das weitere Problem, daß die Daten nach der NRZL/NRZI-Umwandlung bezüglich ihrer Polarität unbestimmt werden und deshalb von einem Wiedergabesystem nicht reproduziert werden können.
  • Die Innencode-Detektor- und -Korrekturschaltung 26 des Wiedergabesystems 20 des Datenrecorders arbeitet in Wirklichkeit folgendermaßen. Identifizierungsdaten IDB, Synchronisationsblockdaten DTBLK und ein Paritätscode TI werden in dieser Reihenfolge an einer Adresse eingeschrieben, die den einzelnen Identifizierungsdaten IDB derjenigen Synchronisationsblöcke BLK entspricht, die fehlerfrei sind oder die fehlerkorrigiert wurden. Andererseits wird ein Innencode-Fehlerflag FLGIN nur zu denjenigen Synchronisierblöcken BLK hinzugefügt, bei denen eine Fehlerkorrektur nicht möglich ist, während das Einschreiben solcher Synchronisierblöcke BLK in den Speicher gestoppt wird.
  • Inzwischen liest die Außencode-Fehlerdetektor- und -Korrekturschaltung 29 sukzessive aus den beiden Speichern 28, in die das Ausgangssignal der Innencode-Fehlerdetektor- und -Korrekturschaltung 26 eingeschrieben wurde, jeweils 128 Bytes in Spaltenrichtung aus und führt mit Hilfe eines Außencodes eine Fehlerdetektierung und -korrektur durch. Auf diese Weise werden die aufgezeichneten Informationsdaten DTUSE reproduziert.
  • Wenn, ähnlich wie in dem Wiedergabesystem 20 des Datenrecorders mit dem oben beschriebenen Aufbau, die Steuerung in der Weise erfolgt, daß die Innencode-Fehlerdetektor- und -Korrekturschaltung 26 das Einschreiben eines Synchronisierblocks BLK mit einem nicht korrigierbaren Fehler in den Speicher stoppt, dann werden für den Fall, daß ein Fehler in einem anderen Abschnitt als den Synchronisierblockdaten DTBLK, d. h. in dem Synchronisiercode SYNCBLK, den Identifizierungsdaten DB oder dem Paritätscode RI, auftritt und dies eine Fehlerkorrektur unmöglich macht, die Synchronisierblockdaten DTBLK, die nicht tatsächlich fehlerhaft sind, ebenfalls nicht in den Speicher eingeschrieben. Dies hat zur Folge, daß die Synchronisierblockdaten DTBLK nicht zu der Außencode-Fehlerdetektor- und -Korrekturschaltung 29 gesendet werden können. Daraus entsteht das Problem, daß die Außencode-Fehlerdetektor- und -Korrekturschaltung 29 ebenfalls die Korrektur eines Fehlers unmöglich machen kann.
  • Unterdessen wird für den Fall, daß die Innencode-Fehlerdetektor- und -Korrekturschaltung 26 einen Fehler eines fehlerhaften Synchronisierblocks BLK korrigiert und die Identifizierungsdaten IDB des Synchronisierblocks BLK fehlerhaft sind, der Synchronisierblock BLK als korrekter Synchronisierblock BLK an einer falschen Speicheradresse eingeschrieben. Dadurch entsteht das Problem, daß für den Fall, daß die Außencode-Fehlerdetektor- und -Korrekturschaltung 29 als Ergebnis eine Lösch-Berechnung ausführt, eine weitere fehlerhafte Korrektur stattfindet.
  • Auch für den Fall, daß für einen Synchronisierblock BLK, in dem die Identifizierungsdaten IDB einen anderen Wert als "00" haben, infolge eines Dropouts auf dem Magnetband 15 oder durch einen ähnlichen Fehler Daten eingegeben werden, die alle den Wert "0" haben, wird ein Synchronisierblock BLK der ganz aus "0" besteht, als korrekte Daten an eine Adresse des Speichers eingeschrieben, für die die Identifizierungsdaten ID&sub8; den Wert "00" haben. Deshalb tritt hier das Problem auf, daß dann, wenn die Außencode-Fehlerdetektor- und -Korrekturschaltung 29 eine Lösch-Berechnung ausführt, eine weitere fehlerhafte Korrektur stattfindet, ähnlich wie dies oben beschrieben wurde.
  • Ziel der vorliegenden Erfindung ist die Schaffung eines Datenübertragungssystems, wie es in Anspruch 1 angegeben ist, das eine gleichstromfreie NRZL/NRZI-Umwandlung von Daten durchführen kann, wobei in einem Teil eines Magnetisierungsmusters vorgeschriebene Daten enthalten sind.
  • Ein weiteres Ziel der Erfindung ist die Schaffung einer Vorrichtung zur magnetischen Aufzeichnung und (optional) zur Wiedergabe, wie sie in Anspruch 11 definiert ist, die in der Lage ist, Eingangsinformationsdaten auf der Basis einer NRZL/NRZI-Umwandlung von Daten, genau aufzuzeichnen und wiederzugeben, wobei in einem Teil eines Magnetisierungsmusters vorbestimmte Daten enthalten sind.
  • Ein weiteres Ziel der Erfindung ist die Schaffung einer magnetischen Aufzeichnungs- und Wiedergabevorrichtung, die bezüglich Effizienz und Genauigkeit der Fehlerkorrektur signifikant verbessert ist.
  • Die oben genannten Ziele sowie weitere Ziele, Merkmale und Vorteile der Erfindung werden durch die folgende Beschreibung und die anliegenden Ansprüche weiter verdeutlicht, die in Verbindung mit den anliegenden Zeichnungen zu lesen sind, in denen gleiche Teile durchgehend mit gleichen Bezugszeichen versehen sind.
  • Fig. 1 zeigt eine schematische Darstellung eines auf einem Magnetband nach dem ID-1- Format aufgezeichneten Aufzeichnungsmusters,
  • Fig. 2 zeigt eine schematische Darstellung der Inhalte einer Aufzeichnungsspur mit dem Aufzeichnungsmuster von Fig. 1,
  • Fig. 3 zeigt den Gesamtaufbau eines Aufzeichnungssystems eines herkömmlichen Datenrecorders als Blockschaltbild,
  • Fig. 4 zeigt eine schematische Darstellung der Ausgangsdaten einer Außencode-Generatorschaltung in dem Aufzeichnungssystem von Fig. 3,
  • Fig. 5 zeigt eine schematische Darstellung des Aufbaus eines Speichers in dem Aufzeichnungssystem von Fig. 3,
  • Fig. 6 zeigt eine schematische Darstellung der Ausgangsdaten einer Innencode-Generatorschaltung in dem Aufzeichnungssystem von Fig. 3,
  • Fig. 7 zeigt schematische Darstellungen von Daten-Karten (data maps) für Daten, die von dem Aufzeichnungssystem von Fig. 3 zu verarbeiten sind,
  • Fig. 8 zeigt den Gesamtaufbau eines Wiedergabesystems eines herkömmlichen Datenrecorders als Blockschaltbild,
  • Fig. 9 zeigt den Gesamtaufbaus einer in dem Aufzeichnungssystem von Fig. 3 verwendeten herkömmlichen 8-9-Modulatorschaltung als Blockschaltbild,
  • Fig. 10 zeigt ein Blockschaltbild einer 8-9-Modulatorschaltung gemäß vorliegender Erfindung,
  • Fig. 11 zeigt eine NRZL/NRZI-Umwandlungsschaltung in der 8-9-Modulatorschaltung von Fig. 10,
  • Fig. 12 zeigt ein Blockschaltbild einer Fehlerkorrekturschaltung gemäß vorliegender Erfindung,
  • Fig. 13 zeigt eine Darstellung der Funktion der Fehlerkorrekturschaltung von Fig. 13,
  • Fig. 14 zeigt ein Blockschaltbild einer weiteren Fehlerkorrekturschaltung gemäß der vorliegende Erfindung.
  • Zunächst sei auf Fig. 10 Bezug genommen, in der eine 8-9-Modulatorschaltung gemäß der Erfindung dargestellt ist. Die generell mit 30 bezeichnete 8-9-Modulatorschaltung ist Bestandteil einer nicht dargestellten magnetischen Aufzeichnungs- und Wiedergabevorrichtung, die ein Aufzeichnungssystem 1 wie in Fig. 3 und ein Wiedergabesystem 20 wie in Fig. 8 enthalten kann. Die 8-9-Modulatorschaltung 30 besitzt eine Auswahlschaltung 301, die Eingangsdaten DTNRZL in Form eines 8-Bit-NRZL-Codes aufnimmt.
  • Der Auswahlschaltung 301 werden außerdem Byte-Zähldaten DTCNT zugeführt, die von einer 8-9-Modulator-Steuerschaltung 302 ausgegeben werden. In Abhängigkeit von einem Eingangsauswahlsteuersignal CSEL aus der 8-9-Modulator-Steuerschaltung 302 werden entweder die Eingangssteuerdaten DTNRZL oder die Byte-Zähldaten DTCNT selektiv an eine Codewandlerschaltung 303A und eine CDS-Wandlerschaltung 304A ausgegeben.
  • Die Codewandlerschaltung 303A ist als ROM aufgebaut. In dem ROM der Codewandlerschaltung 303A sind, ähnlich wie in der herkömmlichen Codewandlerschaltung 102 von Fig. 9, die Inhalte einer im ID-1-Format spezifizierten Codeumwandlungstabelle (Tabelle 3 "Randomized 8-bit Byte to 9-bit NRZL Word Mapping" (Seiten 15 bis 20)) gespeichert. Außerdem sind in einem auf die Codeumwandlungstabelle folgenden Bereich des ROMs der Codewandlerschaltung 303A Musterdaten DTPTN gespeichert, die der ansteigenden Folge RUS des Präambelabschnitts PR entsprechen, ferner die Synchronisiercodes SYNCPR und SYNCPS des Präambelabschnitts PR bzw. des Postambelabschnitts PS und die Blocksynchronisiercodes SYNCBLK der Synchronisierblöcke BLK.
  • Bei der 8-9-Modulatorschaltung 30 bestehen die Musterdaten DTPTN aus ersten Musterdaten DTPTN1 mit 2 Bytes mit den Mustern "001110001" und "110001110" von dem LSB an geordnet als ansteigende Folge RUS des Präambelabschnitts PR, zweiten Musterdaten DTPTN2 mit 4 Bytes in der Form "000011001", "111111110", "010111000" und "00001101" in der Reihenfolge vom LSB an als Synchronisationscodes SYNCPR und SYNCPS des Präambelabschnitts PR und des Postambelabschnitts PS und dritten Musterdaten DTPTN3 mit 4 Bytes "111100110", "000000001", "101000111" und "111110010" in der Reihenfolge vom LSB an geordnet, als Blocksynchronisiercode SYNCBLK des Synchronisierblocks BLK.
  • Der Codewandlungsvorgang der Codewandlerschaltung 303A wird in Abhängigkeit von einem Modussteuersignal CMOD gesteuert, das von der 8-9-Modulator-Steuerschaltung 302 ausgegeben wird. Wenn dieses Modussteuersignal CMOD einen Umwandlungsmodus für die ansteigende Folge RUS des Präambelabschnitts PR darstellt, führt die 8-9-Modulator-Steuerschaltung 302 der Codewandlerschaltung 303A über den Wähler 301 Byte-Zähldaten DTCNT zu, die 10 Wiederholungen der Zählwerte "0" und "1" enthalten.
  • Daraufhin liest die Codewandlerschaltung 303A abwechselnd die Muster "001110001" und 110001110" der ersten Musterdaten DTPTN1 aus, und so wird als ansteigende Folge RUS des Präambelabschnitts PR ein Magnetisierungsmuster mit 180 Bits, bestehend aus 10 Wiederholungen eines 18-Bit-Symbols "001110001 110001110" in der Reihenfolge vom LSB an als Codewortdaten DTCODE1 über ein erstes Flipflop 303B an eine NRZL/NRZI-Umwandlungsschaltung 306 gesendet.
  • Wenn das Modussteuersignal CMOD einen Umwandlungsmodus für den Synchronisiercode SYNCPR oder SYNCPS des Präambelabschnitts PR oder des Postambelabschnitts PS darstellt, werden der Codewandlerschaltung 303A von der 8-9-Modulator-Steuerschaltung 302 über den Wähler 301 Byte-Zähldaten DTCNT mit dem Zählwert "0", "1", "2" oder "3" zugeführt.
  • Daraufhin liest die Codewandlerschaltung 303A nacheinander die Muster "000011001", "111111110", "010111000" und "000001101" der zweiten Musterdaten DTPTN2 aus, und so wird als Synchronisiercode SYNCPR oder SYNCPS des Präambelabschnitts PR oder des Postambelabschnitts PS ein Magnetisierungsmuster mit 36 Bits "000011001 111111110 010111000 000001101" von dem LSB an geordnet, als Codewortdaten DTCODE1 über das erste Flipflop 3038 an die NRZL/NRZI-Umwandlungsschaltung 306 gesendet.
  • Wenn das Modussteuersignal CMOD einen Umwandlungsmodus für den Blocksynchronisiercode SYNCBLK des Synchronisierblocks BLK darstellt, werden der Codewandlerschaltung 303A von der 8-9-Modulator-Steuerschaltung 302 über den Wähler 301 Bit-Zähldaten DTCNT mit dem Zählwert "0", "1", "2" oder "3" zugeführt.
  • Daraufhin liest die Codewandlerschaltung 303A nacheinander die Muster "111100110", "000000001", "101000111" und "111110010" der dritten Musterdaten DTPTN3 aus, und so wird als Blocksynchronisiercode SYNCBLK des Synchronisierblocks BLK ein Magnetisierungsmuster mit 36 Bits in der Form "111100110 000000001 101000111 111110010" in der Reihenfolge vom LSB an als Codewortdaten DTCODE1 über das erste Flipflop 3038 der NRZ- L/NRZI-Umwandlungsschaltung 306 zugeführt.
  • Für den Fall, daß das Modussteuersignal CMOD irgend einen anderen Modus repräsentiert als die oben beschriebenen Modi, werden die Eingangsdaten DTNRZL der Codewandlerschaltung 303A über den Wähler 301 in Form eines 8-Bit-NRZL-Codes zugeführt, und die Codewortdaten DTCODE1, die durch Umwandeln der Eingangsdaten DTNRZL in einen NRZL-Code mit 9 Bits gewonnen werden, werden von einer Speicheradresse ausgesendet, die den Eingangsdaten DTNRZL und einem CDS-Auswahlsignal CCDS entspricht, das von einer Tabellensteuerschaltung 305 über das erste Flipflop 3038 der NRZL/NRZI-Umwandlungsschaltung 306 zugeführt wird, ähnlich wie bei der herkömmlichen Codewandlerschaltung 102 von Fig. 9.
  • Im vorliegenden Fall ist die NRZL/NRZI-Umwandlungsschaltung 306 als ROM aufgebaut, und die den Codewortdaten DTCODE1 entsprechenden Inhalte einer Speicheradresse in Form eines NRZL-Codes mit parallelen 9 Bits und ein Anfangswertsignal SNRZL werden aus dem ROM der NRZL/NRZI-Umwandlungsschaltung 306 ausgelesen. Dann werden die durch dieses Auslesen gewonnenen Ausgangsdaten DTNRZI eines NRZI-Codes mit 9 parallelen Bits über ein zweites Flipflop 307 einer Parallel/Serien-Wandlerschaltung 308 zugeführt.
  • Das Anfangswertsignal SNRZL wird aus dem höchstwertigen Bit (MSB) der von dem zweiten Flipflop 307 ausgegebenen Ausgangsdaten DTNRZI gebildet und als Anfangswert verwendet, wenn Codewortdaten DTCODE1 in Form eines NRZL-Codes eines nächstfolgenden Bytes NRZI-gewandelt werden sollen.
  • Bei der vorliegenden 8-9-Modulatorschaltung 30 führt die 8-9-Modulator-Steuerschaltung 302 der NRZL/NRZI-Umwandlungsschaltung 306 ein NRZI-Umwandlungssteuersignal CNRZI zu, und wenn das NRZI-Umwandlungssteuersignal CNRZI eine Nichtumwandlung verkörpert, d. h. wenn die eingegebenen Codewortdaten DTCODE1 vorbestimmte Musterdaten DTPTN1, DTPTN1 oder DTPTN3 in Form der ansteigenden Folge RUS des Präambelabschnitts PR, des Synchronisiercodes SYNCPR oder SYNCPS des Präambelabschnitts PR oder des Postambelabschnitts PS oder des Blocksynchronisiercodes SYNCBLK des Synchronisierblocks BLK repräsentieren, werden die eingegebenen Codewortdaten DTCQDEI so, wie sie sind, über das zweite Flipflop 307 der Parallel/Serien-Wandlerschaltung 308 zugeführt.
  • Auf diese Weise sendet die Parallel/Serien-Wandlerschaltung 308 ein NRZI-Signal DTNRZI aus, das durch 8-9-Modulation und NRZL/NRZI-Wandlung von Eingangsdaten DTNRZL gewonnen wurde und nach dem ID-1-Format formatiert ist.
  • Die CDS-Wandlerschaltung 304A ist, ähnlich wie die Codewandlerschaltung 303A als ROM ausgebildet, und die Inhalte einer im ID-1-Format spezifizierten CDS-Wandlertabelle (Tabelle 3 "Randomized 8-bit Byte to 9-bit NRZL Word Mapping" (Seiten 15 bis 20)) sind, ähnlich wie bei der in Fig. 9 dargestellten herkömmlichen CDS-Wandlerschaltung 103, in dem ROM der CDS-Wandlerschaltung 304A gespeichert. Bei der vorliegenden 8-9-Modulatorschaltung 30 sind CDS-Daten DCDS1, die in der Codewandlerschaltung 303A gespeicherten Musterdaten DTPTN entsprechen, in einem Bereich des ROMs der CDS-Wandlerschaltung 304A gespeichert, der auf die CDS-Umwandlungstabelle folgt.
  • Es ist darauf hinzuweisen, daß auch die CDS-Umwandlung in der CDS-Wandlerschaltung 304A, ähnlich wie bei der oben beschriebenen Codewandlerschaltung 303A, durch ein Modussteuersignal CMOD gesteuert wird, das von der 8-9-Modulator-Steuerschaltung 302 ausgegeben wird. Wenn das Modussteuersignal CMOD einen Umwandlungsmodus für die ansteigende Folge RUS des Präambelabschnitts PR repräsentiert oder einen anderen Umwandlungsmodus für den Synchronisiercodes SYNCPR oder SYNCPS des Präambelabschnitts PR oder des Postambelabschnitts PS oder einen weiteren Umwandlungsmodus für den Blocksynchronisiercode SYNCBLK des Synchronisierblocks BLK, werden CDS-Daten DCDSI aus einer Speicheradresse ausgelesen, die durch die Inhalte des Modussteuersignals CMOD und die Byte-Zähldaten DTCNT repräsentiert wird. Die so ausgelesenen CDS-Daten DCDSI werden über ein drittes Flipflop 3048 einer Addier/Subtrahier-Schaltung 309 zugeführt.
  • Die Addier/Subtrahier-Schaltung 309 addiert oder subtrahiert die CDS-Daten DCDSI zu den bzw. von den DSV-Daten DDSVI in Abhängigkeit von einem Anfangswertsignal SNRZL, das von dem zweiten Flipflop 307 zugeführt wird, und das Resultat dieser Berechnung wird in einem vierten Flipflop 310 kumulativ addiert. Die durch diese Addition gewonnenen DSV-Daten DDSV1 werden der Addier/Subtrahier-Schaltung 309 zugeführt.
  • Der Tabellensteuerschaltung 305 werden folgende Signale zugeführt. Ein CDS-Signal SCDS1, das von der CDS-Wandlerschaltung 304A über das dritte Flipflop 3048 ausgegeben wird, ein NRZI-Umwandlungssteuersignal CNRZI, das von der 8-9-Modulator-Steuerschaltung 302 ausgegeben wird, und ein Anfangswertsignal SNRZL, das von dem zweiten Flipflop 307 ausgegeben wird. Die Tabellensteuerschaltung 305 sendet nach einem Verfahren, das durch Steuertabellen des ID-1-Formats spezifiziert ist (Tabelle 4 "9-Bit NRZL-Wortauswahl" (Seite 101); Tabelle 5 "DSV-Berechnung unter Verwendung des Präambel-Anlauf- und -Synchronisiermusters" (Seite 102), ein CDS-Auswahlsignal CCDS für die Codewandlerschaltung 303A und die CDS-Wandlerschaltung 304A aus.
  • In der 8-9-Modulatorschaltung 30 wird in der Zeitlage des Anfangs eines Sektors SEC ein Rücksetzsignal SRST an die 8-9-Modulator-Steuerschaltung 302 und das vierte Flipflop 310 ausgesendet, so daß die gesamte 8-9-Modulatorschaltung 30 für jeden einzelnen Sektor SEC initialisiert wird.
  • In den Steuertabellen (Tabelle 4 "9-Bit NRZL-Wortauswahl (Seite 101); Tabelle 5 "DSV-Berechnung unter Verwendung des Präambel-Anlauf- und -Synchronisiermusters" (Seite 102)) des ID-1-Formats ist in Abhängigkeit davon, ob der Wert von DSV positiv oder gleich oder kleiner als Null ist, festgelegt, ob eine positive CDS oder eine negative CDS ausgewählt werden soll. Bei der vorliegenden 8-9-Modulatorschaltung 30 werden die Werte CDS und DSV hingegen alle mit der entgegengesetzten Polarität verwendet, so daß in Abhängigkeit davon, ob der Wert von DSV gleich oder größer als Null oder negativ ist, bestimmt werden kann, welcher von ihnen auszuwählen ist. Infolgedessen können die Werte von MSB oder DSV als Daten verwendet werden, die für den Zustand von DSV kennzeichnend sind.
  • Da die Codewortdaten DTCODE1 in der Form eines NRZI-Codes durchgegeben werden, der einem spezifizierten Magnetisierungsmuster DTPTN1, DTPTN2 oder DTPTN3 entspricht, und das letzte Bit der Codewortdaten DTCODE1 als Anfangswert SNRZL benutzt wird, wenn die nachfolgenden Codewortdaten DTCODE1 in Form eines NRZL-Codes einer NRZL/NRZI-Umwandlung zu unterziehen sind, ist es bei der beschriebenen Konstruktion mit geringem Aufwand möglich, einen Anfangswert für die NRZL/NRZI-Umwandlung zu setzen. Da die eingegebenen Informationsdaten DTNRZL (DTCODE1) als parallele Daten NRZL/NRZI-Umwandlung unterzogen werden, kann außerdem die Justierung der Zeitlage bei der NRZL/NRZI-Umwandlung vereinfacht werden. Damit läßt sich mit einfachen Aufbau eine magnetische Aufzeichnungsvorrichtung realisieren, die eine NRZL/NRZI-Umwandlung durchführen kann, wobei ein Magnetisierungsmuster zuvor spezifizierte Daten enthält.
  • In der oben beschriebenen 8-9-Modulatorschaltung ist die NRZL/NRZI-Umwandlungsschaltung als ROM ausgebildet. Anstelle eines solchen ROMs kann für den Aufbau der Vorrichtung jedoch auch eine Logikschaltung verwendet werden, die aus einer Kombination von mehreren Exklusiv-ODER-Gliedern besteht.
  • So ist die in Fig. 11 dargestellte NRZL/NRZI-Umwandlungsschaltung 40 aus einer Kombination von neun Exklusiv-ODER-Gliedern 401 bis 409 aufgebaut, wobei das höchstwertige Bit b&sub1;&sub8; der Ausgangsdaten DTNRZI der unmittelbar vorher NRZI-gewandelten 9 Bits dann von einem Flipflop 410 um ein Taktintervall verzögert und dem ersten Exklusiv-ODER-Glied 401 zugeführt wird.
  • Dem ersten bis neunten Exklusiv-ODER-Glied 401 bis 409 werden jeweils 9 Bits, beginnend mit dem niedrigstwertigen Bit b&sub0; von 9-Bit-Eingangsdaten DTNRZL, d. h. die Bits b&sub0; bis b&sub9;, zugeführt. und die logischen Ausgangssignale der einzelnen Exklusiv-ODER-Glieder 401 bis 409 werden als 9 Bits b&sub1;&sub0; bis b&sub1;&sub8; der Ausgangsdaten DTNRZ ausgegeben und dem zweiten bis neunten Exklusiv-ODER-Glied 402 bis 409 zugeführt, denen die individuellen Bits b&sub1; bis b&sub8; zugeführt werden, zu denen individuell ein Bit aus dem niedrigstwertigen Bit addiert wird.
  • Die vorliegenden NRZL/NRZI-ümwandlungsschaltung 40 führt also die NRZL/NRZI-Umwandlung durch, indem das höchstwertige Bit b&sub1;&sub8; der 9-Bit-Ausgangsdaten DTNRZI als Anfangswert verwendet wird, das unmittelbar vorher der NRZL-Umwandlung unterzogen wurde.
  • Damit die vorliegende NRZL/NRZI-Umwandlungsschaltung 40 9-Bit-Eingangsdaten DTNRZL, so wie sie sind, als Ausgangsdaten DTNRZI aussendet, müssen die logischen Ausgangssignale, die von dem ersten bis achten Exklusiv-ODER-Glied 401 bis 408 dem zweiten bis neunten Exklusiv-ODER-Glied 402 bis 409 zugeführt werden, und das höchstwertige Bit b&sub1;&sub8; der unmittelbar vorhergehenden 9-Bit-Ausgangsdaten DTNRZI, das dem ersten Exklusiv-ODER- Glied 401 zuzuführen ist, auf einen Wert mit dem Pegel "0" gesteuert werden.
  • Die vorangehend vorgestellte 8-9-Modulatorschaltung wurde für eine magnetische Aufzeichnungsvorrichtung auf der Basis des ID-1-Formats beschrieben. Sie kann jedoch auch mit Vorteil in anderen Informationsübertragungsvorrichtungen angewendet werden, in denen die zu übertragenden Informationsdaten, die in Form eines NRZL-Codes vorliegen, in einen NRZI- Code umgewandelt werden.
  • Es sei nun auf Fig. 12 Bezug genommen, in der eine Fehlerkorrekturschaltung dargestellt ist, bei der die vorliegende Erfindung angewendet wird. Die dargestellte Fehlerkorrekturschaltung ist generell mit 50 bezeichnet und enthält, ähnlich wie im Fall des Wiedergabesystems 20 der magnetischen Aufzeichnungs- und Wiedergabevorrichtung von Fig. 8, eine Innencode- Fehlerdetektor- und -Korrekturschaltung 26, die als Reaktion auf eine aus einer Speichersteuerschaltung 501 empfangenen Adresseninformation nacheinander eine Fehlerdetektierung und -korrektur unter Verwendung eines Innencodes für jeden der Synchronisierblöcke BLK bis BLK&sub2;&sub5;&sub5; der demodulierten Wiedergabedaten DTSEC für einen Sektor SEC ausführt und Identifizierungsdaten ID&sub8;, Synchronisierblockdaten DTBLK, einen Paritätscode RI und ein Innencode-Fehlerflag FLGIN mit einer Länge von beispielsweise einem Byte, die alle durch Fehlerdetektierung und -korrektur gewonnen werden, in einen als RAM (Speicher mit wahlfreiem Zugriff) ausgebildeten Speicher 502 einschreibt, der ähnlich aufgebaut ist wie der oben beschriebene herkömmliche Speicher 28.
  • Es ist eine Außencode-Fehlerdetektor- und -Korrekturschaltung 29 vorgesehen, die so aufgebaut ist, daß sie den Speicher 502 für jeweils 128 Bytes sukzessive in Spaltenrichtung nach Maßgabe einer von der Speichersteuerschaltung 501 empfangenen Adresseninformation ausliest und dann eine Fehlerdetektor- und -korrektur unter Verwendung eines Außencodes und unter Bezugnahme auf ein Innencode-Fehlerflag FLGIN ausführt, so daß die auf einem Magnetband 15 aufgezeichneten Informationsdaten DTUSE reproduziert werden können.
  • In der Praxis enthält die Speichersteuerschaltung 501 einen 8-Bit-Zähler 503, der in Abhängigkeit von einem Rücksetzsignal RST auf den Wert "0" zurückgesetzt wird. Das Rücksetzsignal RST wird in einer Zeitlage ausgesendet, in der die Innencode-Fehlerdetektor und -Korrekturschaltung 26 Sektor-Identifizierungsdaten IDSEC1 detektiert.
  • Der Zähler 503 ist ein zyklischer Zähler, der in Abhängigkeit von einem Zählimpuls CNT, den die Innencode-Fehlerdetektor- und -Korrekturschaltung 26 jedesmal erzeugt, wenn ein Synchronisierblock BLK&sub0; bis BLK&sub2;&sub5;&sub5; eingegeben wird, sukzessive von einem Zählwert "0" bis zu einem Zählwert "255" aufwärts zählt, jedoch zu dem Wert Vol zurückkehrt, wenn ein Überlauf stattfindet.
  • Der Speicher 502 enthält zwei Speichermatrizen MEM10 und MEM20 (siehe Fig. 13) mit einer Kapazität von jeweils 154 x 128 Bytes in Zeilen und Spalten, ähnlich wie die Speicher MEM 1 und MEM2, die oben anhand von Fig. 5 beschrieben wurden, so daß in ihm Identifizierungsdaten IDB und Synchronisierblockdaten DTBLK eines Synchronisierblocks BLK, der von der Innencode-Fehlerdetektor- und -Korrekturschaltung 26 zugeführt wird, mit jeweils 154 Bytes in einer Zeile gespeichert werden können.
  • Als Speicheradresse ADRROW für eine Zeile der Speichermatrizen MEM10 und MEM20 dient ein Zählwert, den der Zähler 503 ausgibt und dem Speicher 502 zuführt.
  • Das Einschreiben der Identifizierungsdaten IDB und der Synchronisierblockdaten DTBLK für einen Synchronisierblock BLK in den Speicher 502 erfolgt so, daß die Daten für geradzahlige Speicheradressen ADRROW sukzessive in die erste Speichermatrix MEM10 eingeschrieben werden, während die übrigen Daten für ungeradzahlige Speicheradressen ADRROW sukzessive in die zweite Speichermatrix MEM20 eingeschrieben werden.
  • In der Speichersteuerschaltung 501 des vorliegenden Ausführungsbeispiels werden die Identifizierungsdaten IDB und die Synchronisierblockdaten DTBLK für einen Synchronisierblock BLK, die von der Innencode-Fehlerdetektor- und -Korrekturschaltung 26 ausgegeben werden, nacheinander einer Block-ID-Detektorschaltung 504 zugeführt.
  • Die Block-ID-Detektorschaltung 504 detektiert die Identifizierungsdaten IDB eines Synchronisierblocks BLK, der fehlerfrei ist oder fehlerkorrigiert wurde, wobei auf ein Innencode-Fehlerflag FLGIN in dem Synchronisierblock BLK Bezug genommen wird, und sendet die so detektierten Identifizierungsdaten DB an eine Subtrahierschaltung 505 und an eine Addierschaltung 506.
  • Wenn aufeinanderfolgende Synchronisierblöcke BLK fehlerfrei sind oder fehlerkorrigiert wurden, werden die Identifizierungsdaten DB für jeden dieser Synchronisierblöcke BLK, ähnlich wie die von dem Zähler 503 ausgegebene Speicheradresse ADRROW, inkrementiert.
  • Die Subtrahierschaltung 505 berechnet die Differenz zwischen den von der Block-ID-Detektorschaltung 504 empfangenen Identifizierungsdaten IDB und einer von dem Zähler 503 empfangenen Speicheradresse ADRROW und sendet das Ergebnis dieser Berechnung als Speicher-Offset OFF an eine als Register aufgebaute Offset-Detektorschaltung 507.
  • In der Speichersteuerschaltung 501 wird der Zähler 503 in Abhängigkeit von einem Zählimpuls CNT solange inkrementiert, bis der Speichersteuerschaltung 501 ein erster der Synchronisierblöcke BLK für einen Sektor SEC zugeführt wird, der fehlerfrei ist oder fehlerkorrigiert wurde, und es werden Identifizierungsdaten IDB und Synchronisierblockdaten DTBLK für einen Synchronisierblock BLK an einer Stelle mit der durch den Zählwert des Zählers 503 bestimmten Speicheradresse ADRROW eingeschrieben. Wenn hingegen zuerst ein Synchronisierblock BLK aus den Synchronisierblöcken BLK für einen Sektor SEC, der fehlerfrei ist oder fehlerkorrigiert wurde, eingegeben wird, wird die Differenz zwischen den Identifizierungsdaten IDB und der Speicheradresse ADRROW als Speicher-Offset OFF in der Offset-Detektorschaltung 507 gespeichert.
  • Auch für den Fall, daß danach ein Synchronisierblock BLK eingegeben wird, bei dem eine Fehlerkorrektur nicht möglich ist, werden Identifizierungsdaten IDB und Synchronisierblockdaten DTBLK für einen Synchronisierblock BLK an einer Stelle des Speichers eingeschrieben, die durch die von dem Zähler 503 empfangene Speicheradresse ADRROW bestimmt wird.
  • Wenn hingegen ein Synchronisierblock BLK eingegeben wird, der fehlerfrei ist oder fehlerkorrigiert wurde, werden die Identifizierungsdaten IDB des Synchronisierblocks BLK und ein in der Offset-Detektorschaltung 507 gehaltener Speicher-Offset OFF in der Addierschaltung 506 addiert und das Ergebnis der Addition in den Zähler 503 geladen. Dann werden die Identifizierungsdaten IDB und die Synchronisierblockdaten DTBLK für einen Synchronisierblock BLK an einer Stelle des Speichers eingeschrieben, die durch eine Speicheradresse ADRROW bestimmt ist, die nach dem beschriebenen Ladevorgang von dem Zähler 503 ausgegeben wird.
  • Der in der Offset-Detektorschaltung 507 gehaltene Speicher-Offset OFF und die von dem Zähler 503 ausgegebene Speicheradresse ADRROW werden einer Letztadressen-Detektorschaltung 508 zugeführt.
  • Wenn die Letztadressen-Detektorschaltung 508 unter Benutzung eines Speicher-Offsets OFF einen Synchronisierblock BLK detektiert, bei dem die Speicheradresse ADRROW für einen Sektor SEC gleich der Summe aus dem Speicher-Offset OFF und dem Wert "255" ist, sendet sie ein Speichersteuersignal CMEM aus, das den Speicher 502 in den Schreibsperrzustand steuert, so daß das Einschreiben nachfolgender Synchronisierblöcke BLK verhindert werden kann.
  • Die Außencode-Fehlerdetektor- und -Korrekturschaltung 29 setzt als Lese-Startadresse ein erstes Byte der Synchronisierblockdaten DTBLK, die einem von der Offset-Detektorschaltung 507 empfangenen Offset OFF entsprechen, und zählt dann sukzessiv die Leseadresse in Richtung der Zeilen abwechselnd von der Startadresse an aufwärts. Die Außencode-Detektor- und -Korrekturschaltung 29 liest dann aus den durch dieses sukzessive Aufwärtszählen gewonnenen Speicheradressen 128-Byte-Daten als einen Außendatenblock DO&sub0; aus und unterzieht diesen Außendatenblock DO&sub0; einer Fehlerdetektierung und -korrektur.
  • Anschließend wiederholt die Außencode-Detektor- und -Korrekturschaltung 29 den oben beschriebenen Vorgang 152 mal und setzt als Lese-Startadresse ein erstes Byte der Synchronisierblockdaten DTBLK, die einer Adresse entsprechen die durch Addition des Wertes "1" zu dem Speicher-Offset OFF gewonnen wird. Das Auslesen eines Außendatenblocks DO mit 128 Bytes wird 153 mal in der oben beschriebenen Weise durchgeführt.
  • Auf diese Weise werden die in den Speicher 502 eingeschriebenen Synchronisierblockdaten DTBLK ausgelesen, und die Außencode-Fehlerdetektor- und -Korrekturschaltung 29 führt eine Außencode-Detektierung und -korrektur einschl. einer Lösch-Berechnung unter Bezugnahme auf den Innencode-Fehlerflag FLGIN durch sowie eine Neuordnung nach Maßgabe einer Reihe von Außencodes. Die auf dem Magnetband 15 aufgezeichneten Informationsdaten DTUSE können auf diese Weise reproduziert und als Wiedergabedaten DTPB ausgegeben werden.
  • Wenn bei der bisher beschriebenen Anordnung beispielsweise Identifizierungsdaten IDB, Synchronisierblockdaten DTBLK, ein Paritätscode RI und ein Innencode-Fehlerflag FLGIN für einen Synchronisierblock BLK, die von der Innencode-Fehlerdetektor- und -Korrekturschaltung 26 ausgegeben werden, als Synchronisierblock-Eingangsdaten DT verwendet und die auf den Anfang eines Sektors SEC folgenden Synchronisierblock-Eingangsdaten DT fortlaufend numeriert werden, führt die Speichersteuerschaltung 501 das Einschreiben in den Speicher 502 in der in Fig. 13 dargestellten Reihenfolge aus, in der die der Speicheradresse ADRROW entsprechenden Identifizierungsdaten DB und die Synchronisierblock-Eingangsdaten DT in hexadezimaler Notation dargestellt sind.
  • Am Anfang eines Sektors SEC wird der Zähler 503 in der Speichersteuerschaltung 501 durch ein von der Innencode-Detektor- und -Korrekturschaltung 26 ausgegebenes Rücksetzsignal RST rückgesetzt und schreibt die dann empfangenen Synchronisierblock-Eingangsdaten DT, beginnend mit dem Anfang eines Sektors SEC nacheinander, mit der Startadresse beginnend, in den Speicher 502 ein.
  • Der Speicher 502 enthält die beiden Speicher MEM10 und MEM20. Wenn die von dem Zähler 503 ausgegebene Speicheradresse ADRROW geradzahlig ist, werden die Daten in den ersten Speicher MEM 10 eingeschrieben. Wenn die Speicheradresse ADRROW ungeradzahlig ist, werden die Daten in den zweiten Speicher MEM20 eingeschrieben.
  • Deshalb werden die zuerst eingegebenen Synchronisierblock-Eingangsdaten DT1 an einer Adresse des ersten Speichers MEM10 eingeschrieben, die durch die Speicheradresse ADRROW mit dem Wert 11001V bestimmt wird. Die nächsten Synchronisierblock-Eingangsdaten DT2 werden an einer Adresse des zweiten Speichers MEM20 eingeschrieben, die durch die Speicheradresse ADRROW mit dem Wert "01" bestimmt wird. Anschließend werden die Synchronisierblock-Eingangsdaten DT3 an einer Adresse des ersten Speichers MEM10 eingeschrieben, die durch die Speicheradresse ADRROW mit dem Wert "02" bestimmt wird.
  • In der Darstellung von Fig. 13 sind die ersten bis dritten Synchronisierblock-Eingangsdaten DT1 bis DT3, bei denen eine Fehlerkorrektur nicht möglich ist, jeweils durch eine Marke " " gekennzeichnet.
  • Da die nachfolgenden vierten und fünften Synchronisierblock-Eingangsdaten DT4 und DT5 nicht fehlerkorrigiert werden können, werden sie individuell an Adressen mit den Adressenwerten "03" und "04" gespeichert, die durch die von dem Zähler 503 ausgegebene Speicheradresse ADRROW bestimmt werden.
  • Bezüglich der sechsten Synchronisierblock-Eingangsdaten DT6, die anschließend eingegeben werden, ermittelt die Block-ID-Detektorschaltung 504, daß die Identifizierungsdaten IDB den Wert "02" haben. So wird festgestellt, daß die sechsten Synchronisierblock-Eingangsdaten DT6 fehlerfrei sind oder fehlerkorrigiert werden können. Solche Synchronisierblock-Eingangsdaten sind in Fig. 13 durch die Marke " " gekennzeichnet.
  • Im vorliegenden Beispiel sind die Daten "02" Synchronisierblock-Eingangsdaten DT in einem Sektor SEC, die von der Block-ID-Detektorschaltung 504 als fehlerfrei oder fehlerkorrigierbar detektiert werden. Deshalb subtrahiert die Subtrahierschaltung 505 den Wert "02" der Identifizierungsdaten IDB von dem Wert "05" der Speicheradresse ADRROW und legt dann den durch diese Subtraktion gewonnenen Wert "03" als Speicher-Offset OFF fest. Die Subtrahierschaltung 505 gibt so den Speicher-Offset OFF an die Offset-Detektorschaltung 507 aus und schreibt die ankommenden sechsten Synchronisierblock-Eingangsdaten DT6 an einer Adresse mit dem Wert "05" ein, die durch die Speicheradresse ADRROW bestimmt wird.
  • Die danach eingegebenen siebten Synchronisierblock-Eingangsdaten DT7 sind wieder fehlerfreie oder fehlerkorrigierbare Synchronisierblock-Eingangsdaten DT, wie aus der Marke" " in Fig. 13 ersichtlich ist. In diesem Zeitpunkt werden in der Addierschaltung 506 der Wert "03" der von der Block-ID-Detektorschaltung 504 ausgegebenen Identifizierungsdaten IDB und der in der Offset-Detektorschaltung 507 gehaltene Wert "03" des Speicher-Offsets OFF addiert, und das Ergebnis dieser Addition wird in den Zähler 503 geladen, während die siebten Synchronisierblock-Eingangsdaten DT7 an einer Adresse eingeschrieben werden, die durch die Speicheradresse ADRROW mit dem Wert "06" bestimmt wird, der gleich dem Ergebnis der Addition ist.
  • Die drei Synchronisierblock-Eingangsdaten DT, die anschließend nacheinander eingegeben werden, haben Identifizierungsdaten DB mit den Werten "04", "05" und "06", es handelt sich jedoch um Synchronisierblock-Eingangsdaten DT, die, wie aus der Marke "1" in Fig. 13 ersichtlich ist, aus einem anderen Grund als die Identifizierungsdaten IDB nicht fehlerkorrigiert werden können.
  • Deshalb zählt der Zähler 503 von dem Wert "06" aus, der von der Addierschaltung 506 geladen wird, sukzessiv aufwärts und die eingegebenen drei Synchronisierblock-Eingangsdaten DT werden nacheinander an Adressen mit dem Wert "07", "08" und "09" der Speicheradresse ADRROW eingeschrieben, die durch dieses Aufwärtszählen gewonnen werden.
  • Der oben beschriebene Vorgang wird wiederholt, um die eingegebenen Synchronisierblock- Eingangsdaten DT nacheinander an Adressen des Speichers einzuschreiben, die dem Wert der Speicheradresse ADRROW entsprechen. Wenn die Synchronisierblock-Eingangsdaten DT eingegeben werden, in denen die Identifizierungsdaten IDB den Wert "FD" haben, hat die von dem Zähler 503 über die Addierschaltung 506 ausgegebene Speicheradresse ADRROW nun den Wert "00", der durch Addierendes Werts "03" des Speicher-Offsets OFF zu dem Wert "FD" der Identifizierungsdaten IDB gewonnen wird. Die Speicheradresse ADRROW beendet so ihren Arbeitszyklus.
  • In diesem Zeitpunkt werden die Synchronisierblock-Eingangsdaten DT1 an der Adresse eingeschrieben, die durch den Wert "00" der Speicheradresse ADRROW bestimmt wird. Die ersten Synchronisierblock-Eingangsdaten DT, die für die Außencode-Fehierdetektor- und -Korrekturschaltung 29 benötigt werden, werden jedoch unter der Adresse mit dem Wert "03" der Speicheradresse ADRROW eingeschrieben, die durch den Wert "03" des Speicher-Offsets OFF repräsentiert wird. Deshalb wird festgelegt, daß Synchronisierblock-Eingangsdaten DT an einer Adresse, die vor der Adresse mit dem Wert "03" liegt, nicht zu der Außencodeschaltung übertragen zu werden brauchen.
  • Die Synchronisierblock-Eingangsdaten DT, in denen die Identifizierungsdaten IDB den Wert "FD" haben, werden an der Adresse mit dem Wert "00" der Speicheradresse ADRROW überschrieben, und die Synchronisierblock-Eingangsdaten, die anschließend nacheinander eingegeben werden, und in denen die Identifizierungsdaten DB die Werte "FE" und "FF" haben, werden ebenfalls an den Adressen mit den Werten "01" bzw. "02" der Speicheradresse ADRROW überschrieben.
  • Die Letztadressen-Detektorschaltung 508 stellt dann fest, daß die von dem Zähler 503 ausgegebene Speicheradresse ADRROW gleich dem Wert "02" ist, der durch Addieren des Werts "03" des Speicher-Offsets OFF zu dem Wert "FF" gewonnen wird, und sendet ein Speichersteuersignal CMEM aus, um den Speicher 502 in den Schreibsperrzustand zu steuern, so daß das Einschreiben der nachfolgenden Synchronisierblock-Eingangsdaten DT in den Speicher 502 verhindert werden kann.
  • Da die Speicherkorrekturschaltung 50 so aufgebaut ist, daß nicht nur Synchronisierblock-Eingangsdaten, die fehlerfrei sind oder fehlerkorrigierbar sind, sondern auch Synchronisierblock- Eingangsdaten, die nicht fehlerkorrigierbar sind, nach Maßgabe der von dem Zähler 503 ausgegebenen Speicheradresse ADRROW auf diese Weise selbst dann in den Speicher 502 eingeschrieben werden, wenn eine Fehlerkorrektur wegen eines Fehlers unmöglich ist, der in einem anderen Abschnitt als den Synchronisierblockdaten DTBLK auftritt, können korrekte Synchronisierblockdaten DTBLK zu der Außencode-Fehlerdetektor- und -Korrekturschaltung 29 übertragen werden.
  • Wenn die Außencode-Detektor- und -Korrekturschaltung 29 den Speicher 502 ausliest, in dem die Synchronisierblock-Eingangsdaten DT für einen Sektor SEC in der oben beschriebenen Weise eingeschrieben sind, werden 128 Bytes in Spaltenrichtung, die durch die Werte "05", "07", ... "FD", "FF", ... "01" der Speicheradresse ADRROW repräsentiert werden, als eine Reihe von Außencodes ausgelesen, beginnend von den Synchronisierblockdaten DTBLK, die an einer Adresse des zweiten Speichers MEM20 eingeschrieben sind, die durch die Speicheradresse ADRROW des Werts "03" des aus der Offset-Detektorschaltung 507 empfangenen Speicher-Offsets OFF bestimmt wird. Dann werden 153 Bytes, beginnend am Anfang der Synchronisierblockdaten DTBLK, die an der Speicheradresse ADRROW mit dem Wert "03" eingeschrieben sind, nacheinander 153 mal in ähnlicher Weise ausgelesen. Danach werden in ähnlicher Weise 128 Bytes in Richtung der Spalten nacheinander aus dem ersten Speicher MEM10 ausgelesen, beginnend mit einer Adresse mit dem Wert "04", der durch Addition des Werts "01" zu dem Wert "03" des Speicher-Offsets OFF gewonnen wird.
  • Bei der oben beschriebenen Anordnung werden Synchronisierblock-Eingangsdaten DT, die von der Innencode-Fehlerdetektor- und -Korrekturschaltung 26 ausgegeben werden, unabhängig davon, ob sie einen Fehler enthalten äder nicht, nach Maßgabe einer von dem Zähler 503 ausgegebenen Speicheradresse ADRROW eingeschrieben, und die Synchronisierblock- Eingangsdaten DT am Anfang eines Sektors SEC werden nach Maßgabe von Identifizierungsdaten IDB von Synchronisierblock-Eingangsdaten DT, die fehlerfrei oder fehlerkorrigierbar sind, als Speicher-Offset OFF detektiert und gehalten, während der Speicher 502 in Abhängigkeit von dem Speicher-Offset OFF durch die Außencode-Fehlerdetektor- und -Korrekturschaltung 29 in der Reihenfolge einer Serie von Außencodes ausgelesen wird. Deshalb können der Außencode-Fehlerdetektor- und -Korrekturschaltung 29 korrekte Synchronisierblockdaten DTBLK nicht nur von fehlerfreien oder fehlerkorrigierbaren Synchronisierblock-Eingangsdaten DT, sondern auch Synchronisierblock-Eingangsdaten DT zugeführt werden, bei denen eine Fehlerkorrektur aufgrund eines Fehlers, der z. B. in einem anderen Abschnitt auftritt als in den Synchronisierblockdaten DTBLK, nicht möglich ist. Die Fehlerkorrekturschaltung 50 kann somit insgesamt bezüglich ihrer Genauigkeit bei der Fehlerdetektierung und auch bei der Fehlerkorrektur signifikant verbessert werden.
  • In Fig. 14 ist eine weitere Fehlerkorrekturschaltung dargestellt, in der die vorliegende Erfindung angewendet wird. Die dargestellte Fehlerkorrekturschaltung ist generell mit 60 bezeichnet und enthält, ähnlich wie bei dem Wiedergabesystem 20 der magnetischen Aufzeichnungs- und Wiedergabevorrichtung von Fig. 8, eine Innencode-Fehlerdetektor- und -Korrekturschaltung 26, die nacheinander eine Fehlerdetektierung und -korrektur unter Verwendung eines Innencodes für jeden der Synchronisierblöcke BLK&sub0; bis BLK&sub2;&sub5;&sub5; der demodulierten Wiedergabedaten DTSEC für einen Sektor SEC ausführt und Identifizierungsdaten IDB, Synchronisierblockdaten DTBLK und einen Paritätscode RO, die alle durch diese Fehlerdetektierung und -korrektur gewonnen werden, nach Maßgabe eines von einer Speichersteuerschaltung 601 empfangenen Adresseninformation in einen Speicher 602 einschreibt, der als RAM (Speicher mit wahlfreiem Zugriff) ausgebildet ist und einen ähnlichen Aufbau hat wie der oben beschriebene herkömmliche Speicher 28.
  • Eine Außencode-Fehlerdetektor- und -Korrekturschaltung 29 ist so aufgebaut, daß sie nacheinander den Speicher 602 für alle 128 Bytes in Richtung der Spalten ausliest und dann unter Verwendung eines Außencodes und unter Bezugnahme auf ein Innencode-Fehlerflag FLGIN eine Fehlerdetektierung und -korrektur ausführt, so daß die auf einem Magnetband 15 aufgezeichneten Informationsdaten DTUSE reproduziert werden können.
  • In der Praxis enthält die Speichersteuerschaltung 601 einen 8-Bit-Zähler 603, der von einem Rücksetzsignal RST auf den Wert "0" zurückgesetzt wird, das zu einer Zeit ausgesendet wird, in der die Sektor-Identifizierungsdaten IDSEC1 von der Innencode-Fehlerdetektor- und -Korrekturschaltung 26 detektiert werden.
  • Der Zähler 603 ist ein zyklischer Zähler, der in Abhängigkeit von einem Zählimpuls CNT, den die Innencode-Fehlerdetektor- und -Korrekturschaltung 26 jedesmal aussendet, wenn ihr ein Synchronisierblock BLLK&sub0; bis BLK&sub2;&sub5;&sub5; zugeführt wird, sukzessive von einem Zählwert "0" bis zu einem Zählwert "255" aufwärts zählt, jedoch auf den Wert "0" zurückkehrt wenn ein Überlauf stattfindet. Das Zählerausgangssignal COUT des Zählers 603 wird einem Wähler 604 und einer Subtrahierschaltung 605 zugeführt.
  • Bei der Speichersteuerschaltung 601 nach dem vorliegenden Ausführungsbeispiel werden die Daten für einen Synchronisierblock BLK, die von der Innencode-Fehlerdetektor- und -Korrekturschaltung 26 ausgegeben werden, nacheinander einer Block-ID-Detektorschaltung 606 zugeführt.
  • Die Block-ID-Detektorschaltung 606 detektiert die Identifizierungsdaten IDB eines Synchronisierblocks BLK, der fehlerfrei ist oder fehlerkorrigiert wurde, wobei sie auf das Innencode- Fehlerflag FLGIN in dem Synchronisierblock BLK Bezug nimmt, und sendet die so detektierten Identifizierungsdaten IDB zu dem Wähler 604 und der Subtrahierschaltung 605.
  • Die Identifizierungsdaten IDB werden für jeden dieser Synchronisierblöcke BLK, ähnlich wie bei dem von dem Zähler 603 ausgegebenen Zählerausgangssignal COUT, inkrementiert, wenn aufeinanderfolgende Synchronisierblöcke BLK fehlerfrei sind oder fehlerkorrigiert werden.
  • Der Speicher 602 enthält ein Paar von Speichern MEM10 und MEM20 (siehe Fig. 13) mit einer Kapazität von jeweils 154 x 128 Bytes in Zeilen und Spalten, ähnlich wie die oben anhand von Fig. 5 beschriebenen Speicher MEM1 und MEM2, so daß die Identifizierungsdaten IDB, die Synchronisierblockdaten DTBLK und die Paritätscodes RO eines Synchronisierblocks BLK, die von der Innencode-Fehlerdetektor- und -Korrekturschaltung 26 zugeführt werden, in ihm mit jeweils 154 Bytes in einer Zeile gespeichert werden können.
  • Die Subtrahierschaltung 605 subtrahiert das ihr zugeführte Zählerausgangssignal COUT von den Identifizierungsdaten IDB und liefert den gewonnenen Differenzwert SB an eine nachfolgende Entscheidungsschaltung 607.
  • Ein Innencode-Fehlerflag FLGIN, das von der Innencode-Fehlerdetektor- und -Korrekturschaltung 26 ausgegeben wird, wird sowohl der Entscheidungsschaltung 607 als auch einer Fehlerflag-Generatorschaltung 608 zugeführt.
  • Wenn die Entscheidungsschaltung 607 das Innencode-Fehlerflag FLGIN prüft und feststellt, daß ein Synchronisierblock BLK fehlerfrei ist oder fehlerkorrigiert wurde, entscheidet sie unter Verwendung eines negativen Werts N und eines positiven Werts M, die zuvor in ihr gesetzt wurden, ob der Differenzwert SB der folgenden Bedingung entspricht oder nicht:
  • (1) N ≤ SB ≤ M.
  • Wenn die Bedingung (1) erfüllt ist, gibt die Entscheid ungsschaltung 607 ein Wählersteuersignal CSEL an den Wähler 44 aus, so daß die Identifizierungsdaten IDB ausgewählt werden.
  • Daraufhin werden die Identifizierungsdaten IDB von dem Wähler 604 an eine Adressengeneratorschaltung 609 ausgegeben, und die Identifizierungsdaten IDB Synchronisierblockdaten DTBLK und ein Paritätscode RO für einen Synchronisierblock BLK werden in Zeilenrichtung an einer Adresse eingeschrieben, die der Speicheradresse ADRROW1 entspricht, die von der Adressengeneratorschaltung 609 in Abhängigkeit von den Identifizierungsdaten IDB erzeugt wird.
  • Die Entscheidungsschaltung 607 gibt ein Zählersteuersignal CLD aus, um dann einen Wert der Identifizierungsdaten IDB in den Zähler 603 zu laden, so daß der Zähler 603 anschließend von dem Wert der Identifizierungsdaten IDB aus zählen kann.
  • Zusätzlich sendet die Entscheidungsschaltung 607 ein Fehlerflag-Steuersignal CEF an die Fehlerflag-Generatorschaltung 608, damit diese ein eingegebenes Innencode-Fehlerflag FLGIN passieren läßt. Infolgedessen wird das Innencode-Fehlerflag FLGIN so, wie es ist, in einen Fehlerflagspeicher 610 eingeschrieben.
  • Wenn hingegen festgestellt wird, daß die Bedingung (1) nicht erfüllt ist, sendet die Entscheidungsschaltung 607 an den Wähler 604 ein Wählersteuersignal CSEL, so daß dieser wieder das Zählerausgangssignal COUT auswählt.
  • Daraufhin werden die Identifizierungsdaten IDB von dem Wähler 604 an eine Adressengeneratorschaltung 609 ausgegeben, und die Identifizierungsdaten IDB, Synchronisierblockdaten DTBLK und ein Paritätscode RO für einen Synchronisierblock BLK werden in Zeilenrichtung an einer Adresse eingeschrieben, die der Speicheradresse ADRROW1 entspricht, die von der Adressengeneratorschaltung 609 nach Maßgabe des Zählerausgangssignals COUT erzeugt wird.
  • Die Entscheidungsschaltung 607 sendet außerdem ein Fehlerflag-Steuersignal CEF an die Fehlerflag-Generatorschaltung 608, um zwangsweise ein Innencode-Fehlerflag FLGIN zu setzen. Deshalb wird auch dann, wenn kein Innencode-Fehlerflag FLGIN gesetzt ist, in den Fehlerflagspeicher 610 ein Fehlerflag FLGIN eingeschrieben.
  • Für den Fall, daß Identifizierungsdaten IDB, Synchronisierblockdaten DTBLK und ein Paritätscode RO für einen von der Innencode-Fehlerdetektor- und -Korrekturschaltung 26 eingegebenen Synchronisierblock BLK nicht fehlerkorrigiert werden können, sendet die Entscheidungsschaltung 607 ein Wählersteuersignal CSEL an den Wähler 604, um das Zählerausgangssignal COUT auszuwählen.
  • Infolgedessen gibt der Wähler 604 das Zählerausgangssignal COUT an eine Adressengeneratorschaltung 609 aus, und die Identifizierungsdaten IDB, Synchronisierblockdaten DTBLK und ein Paritätscode RO für einen Synchronisierblock BLK werden in Zeilenrichtung an einer Adresse des Speichers eingeschrieben, die der Speicheradresse ADRROW1 entspricht, die von der Adressengeneratorschaltung 609 nach Maßgabe des Zählerausgangssignals COUT erzeugt wird.
  • Die Entscheidungsschaltung 607 sendet ein Fehlerflag-Steuersignal CEF an die Fehlerflag-Generatorschaltung 608, so daß diese ein zugeführtes Innencode-Fehlerflag FLGIN passieren läßt. Deshalb wird das Innencode-Fehlerflag FLGIN so, wie es ist, in den Fehlerflagspeicher 610 eingeschrieben.
  • Identifizierungsdaten DB von nacheinander eingegebenen Synchronisierblöcken BLK besitzen ursprünglich eine Kontinuität, so daß der Wert der von der Block-ID-Detektorschaltung 606 ausgegebenen Identifizierungsdaten IDB immer gleich dem Wert des von dem Zähler 603 ausgegebenen Zählerausgangssignals COUT ist, wenn nacheinander Synchronisierblöcke BLK eingegeben werden, die fehlerfrei sind oder bei denen eine Fehlerkorrektur durchgeführt werden kann.
  • Deshalb muß der von der Subtrahierschaltung 605 ausgegebene Differenzwert SB normalerweise den Wert "0" haben. Wenn der Differenzwert SB nicht gleich "0" ist, kann hieraus gefolgert werden, daß die Identifizierungsdaten IDB von Synchronisierblöcken BLK aus irgendeinem Grund diskontinuierlich geworden sind.
  • Bei dem vorliegenden Ausführungsbeispiel stellt die Entscheidungsschaltung 607 fest, ob die Bedingung (1) erfüllt ist, um die Korrektheit des Synchronisierblocks BLK zu beurteilen. Wenn festgestellt wird, daß der Synchronisierblock BLK korrekt ist, werden die Identifizierungsdaten IDB und die Synchronisierblockdaten DTBLK für diesen einen Synchronisierblock BLK in eine Speicheradresse ADRROW1 eingeschrieben, die aus den Identifizierungsdaten IDB des Synchronisierblocks BLK bestimmt wird.
  • Wenn hingegen festgestellt wird, daß der Synchronisierblock BLK nicht korrekt ist, werden die Identifizierungsdaten IDB und die Synchronisierblockdaten DTBLK für diesen einen Synchronisierblock BLK in eine Speicheradresse ADRROW2 eingeschrieben, die aus einem von dem Zähler 603 ausgegebenen Zählerausgangssignal COUT bestimmt wird, weil der Zählerausgangswert COUT aus Identifizierungsdaten IDB eines korrekten Synchronisierblocks BLK, der vor dem nicht korrekten Synchronisierblock BLK eingegeben wurde, kontinuierlich ist.
  • Außerdem wird das Innencode-Fehlerdetektorflag FLGIN für den Synchronisierblock BLK als Fehler gesetzt und in den Fehlerflagspeicher 610 eingeschrieben, wenn festgestellt wird, daß der Synchronisierblock BLK nicht korrekt ist.
  • Falls die Bedingung (1) erfüllt ist, d. h. wenn festgestellt wird, daß der Synchronisierblock BLK korrekt ist, lädt die Entscheidungsschaltung 607 den Wert der Identifizierungsdaten IDB in den Zähler 603, so daß die Werte des Zählerausgangssignals COUT und der Identifizierungsdaten IDB miteinander übereinstimmen können.
  • Wenn hingegen festgestellt wird, daß der Synchronisierblock BLK nicht korrekt ist oder wenn der Innencode-Fehlerdetektorflag FLGIN anzeigt, daß eine Fehlerkorrektur nicht möglich ist, wird das Zählerausgangssignal COUT des Zählers 603 sukzessive inkrementiert.
  • Bei der bisher beschriebenen Anordnung wird die Kontinuität der Identifizierungsdaten IDB der von der Innencode-Detektor- und -Korrekturschaltung 26 eingegebenen Synchronisierblöcke BLK überwacht, und es wird geprüft, ob der Synchronisierblock BLK ein korrekter Synchronisierblock BLK ist oder nicht, um die Schreibadresse des Speichers 602 und das Innencode-Fehlerdetektorflag FLGIN zu steuern. Deshalb läßt sich die Fehlerdetektorschaltung 60, die selbst dann eine Fehlerkorrektur durch die Außencode-Fehlerdetektor- und -Korrekturschaltung 29 verhindern kann, wenn in der Innencode-Fehlerdetektor- und -Korrekturschaltung 26 aus irgendeinem Grund ein Fehler bei der Detektierung auftritt, in einem einfachen Aufbau realisieren
  • Die Fehlerkorrekturschaltungen 50 und 60 wurden getrennt voneinander beschrieben, um ihre Funktion zu verdeutlichen. In der Praxis werden die Fehlerkorrekturschaltungen 50 und 60 in einer geeigneten Kombination benutzt.
  • In den beschriebenen Ausführungsbeispielen ist ein Speicher vorgesehen, der Speicherabschnitte für die individuelle Speicherung halber Synchronisierblöcke für einen Sektor entsprechend der dezentralisierten Verarbeitung in einem Aufzeichnungssystem enthält. Gleiche Wirkungen wie bei den oben beschriebenen Ausführungsbeispielen können auch mit einem einzigen Speicher für die Speicherung von Synchronisierblöcken für jeweils einen Sektor erzielt werden.
  • In den beschriebenen Ausführungsbeispielen wird eine Speicheradresse aus dem Zählerausgangssignal eines zyklischen 8-Bit-Zählers gewonnen. Der Aufbau eines Zählers zur Bereitstellung einer Speicheradresse ist nicht auf diese spezifische Bauart beschränkt, statt dessen kann je nach Aufbau des Speichers auch ein Zähler anderer Art verwendet werden.
  • Bei den oben beschriebenen Ausführungsbeispielen wird die vorliegende Erfindung auf eine magnetische Aufzeichnungsvorrichtung nach dem D-1-Format angewendet. Die Erfindung ist hierauf jedoch nicht beschränkt sie ist vielmehr auch bei anderen Informationsübertragungssystemen anwendbar, in denen auf Informationsdaten ein Fehlerdetektierungscode des Produkt-Vorzeichen-Formats angewendet wird.
    • Liste in den Zeichnungen verwendeten Bezugszeichen
  • Fig. 1 Aufzeichnungsmuster
  • 14 Magnetband
  • Fig. 2 Inhalt der Aufzeichnungsspuren
  • SEC Sektor
  • TR Aufzeichnungsspur
  • Fig. 3 Aufzeichnungssystem des Datenrecorders
  • 1 Aufzeichnungssystem
  • 2 Außencode-Generatorschaltung
  • 4 Speicher
  • 5 Identifizierungsdaten-Generatorschaltung
  • 6 Innencode-Generatorschaltung
  • 8 Generatorschaltung für Präambelabschnitt und Postambelabschnitt
  • 9 Schaltung zur Randomisierung von Daten
  • 10 8-9-Modulatorschaltung
  • 12 Synchronisiercode-Generatorschaltung
  • 13 Parallel/Serien-Wandlerschaltung
  • 15 Magnetband
  • 16 Magnetkopf
  • Fig. 5 Speicheraufbau
  • Fig. 7 Daten-Karte
  • Fig. 8 Schaltung des Wiedergabesystems des Datenrecorders
  • 15 Magnetband
  • 16 Magnetkopf
  • 20 Wiedergabesystem
  • 21 Wiedergabe und Verstärkerschaltung
  • 22 Serien/Parallel-Wandlerschaltung
  • 23 Synchronisiercode-Detektorschaltung
  • 24 8-9-Demodulatorschaltung
  • 25 Schaltung zur Derandomisierung von Daten
  • 26 Innencodefehler-Detektor- und -Korrekturschaltung
  • 27 Identifizierungsdaten-Detektorschaltung
  • 28 Speicher
  • 29 Außencodefehler-Detektor- und -Korrekturschaltung
  • Fig. 9 8-9-Modulatorschaltung nach dem Stand der Technik
  • 10 8-9-Mod ulatorschaltung
  • 101 Eingangsregisterschaltung
  • 102 Codewandlerschaltung
  • 103 CDS-Wandlerschaltung
  • 104 Steuerschaltung
  • 105 Serien/Parallel-Wandlerschaltung
  • 106 NRZL/NRZI-Umwandlungsschaltung
  • 107 Addier/Subtrahierschaltung
  • 108 Akkumulatorschaltung
  • Fig. 10 8-9-Modulatorschaltung gemäß der Erfindung
  • 30 8-9-Modulatorschaltung
  • 301 Auswahlschaltung
  • 302 8-9-Modulatorsteuerschaltung
  • 303A Codewandlerschaltung
  • 303B Flipflop
  • 304A CDS-Wandlerschaltung
  • 304B Flipflop
  • 305 Tabellensteuerschaltung
  • 306 N RZL/N RZI-U mwandlungsschaltung
  • 307 Flipflop
  • 308 Parallel/Serien-Wandlerschaltung
  • 309 Addier/Subtrahierschaltung
  • 310 Flipflop
  • Fig. 11 NRZL/NRZI-Umwandlungsschaltung nach einem anderen Ausführungs beispiel
  • 40 N RZL/N RZI-Umwandlungsschaltung
  • 410 D-Flipflop
  • Fig. 12 Fehlerkorrekturschaltung gemäß der Erfindung
  • 26 Innencodefehler-Detektor- und -Korrekturschaltung
  • 29 Außencodefehler-Detektor- und -Korrekturschaltung
  • 50 Fehlerkorrekturschaltung
  • 501 Speichersteuerschaltung
  • 502 Speicher
  • 503 Zähler
  • 504 Block-ID-Detektorschaltung
  • 505 Subtrahierschaltung
  • 506 Addierschaltung
  • 507 Offset-Detektorschaltung
  • 508 Letzadressen-Detektorschaltung
  • Fig. 13 Einschreiben in Speicher
  • Fig. 14 Fehlerkorrekturschaltung gemäß der Erfindung
  • 26 Innencodefehler-Detektor- und -Korrekturschaltung
  • 29 Außencodefehler-Detektor- und -Korrekturschaltung
  • 60 Fehlerkorrekturschaltung
  • 601 Speichersteuerschaltung
  • 602 Speicher
  • 603 Zähler
  • 604 Wähler
  • 605 Subtrahierschaltung
  • 606 Block-ID-Detektorschaltung
  • 607 Entscheidungsschaltung
  • 608 Fehlerflag-Generatorschaltung
  • 609 Adressen-Generatorschaltung
  • 610 Fehlerflagspeicher

Claims (16)

1. Informationsübertragungssystem zum Umwandeln von kodierten Daten in Form eines NRZL- Codes in einen NRZI-Code und zum Übertragen des NRZI-Codes zusammen mit Identifizierungsdaten eines vorbestimmten Datenmusters,
mit einer NRZI-Umwandlungsschaltung (40; 306) zur NRZI-Umwandlung der kodierten Datenv wobei die genannten Identifizierungsdaten jedoch ohne NRZI-Umwandlung so ausgegeben werden, wie sie sind,
dadurch gekennzeichnet,
daß die NRZI-Umwandlungsschaltung (40) ferner aufweist:
eine Halteschaltung (410) zum Halten des letzten Bits (b18) der Identifizierungsdaten des Ausgangssignals der NRZI-Umwandlungsschaltung,
wobei die NRZI-Umwandlungsschaltung die NRZI-Umwandlung der kodierten Daten unter Verwendung der in einem vorangehenden NRZL/NRZI-Umwandlungszyklus gehaltenen Ausgangsdaten der Halteschaltung als Anfangswert für die auszugebenden NRZI-Daten vornimmt.
2. Informationsübertragungssystem nach Anspruch 1, bei dem die der NRZI-Umwandlungsschaltung zugeführten kodierten Daten einen parallelen m-Bit-Aufbau haben und die NRZI-Umwandlungsschaltung (40; 306) die kodierten Daten mit parallelem m-Bit-Aufbau im parallelen Status der NRZI-Umwandlung unterzieht.
3. Informationsübertragungssystem nach Anspruch 1, bei dem die NRZI-Umwandlungsschaltung (306) ein ROM (306) aufweist, aus dem ein durch NRZI-Umwandlung der kodierten Daten gewonnenes Signal mit parallelem Aufbau ausgegeben wird, wenn aus den kodierten Daten und den Ausgangsdaten der Halteschaltung (410) eine Adresse bestimmt wird.
4. Informationsübertragungssystem nach Anspruch 2, bei dem die NRZI-Umwandlungsschaltung eine der Bitzahl m der kodierten Daten entsprechende Zahl von Exklusiv-ODER-Schaltungen (401 bis 409) und ein D-Flipflop (410) aufweist, einem von zwei Eingängen jeder der Exklusiv-ODER- Schaltungen jeweils eine der Bitdaten der m Bits der im NRZL-Format kodierten Daten zugeführt wird, während dem jeweils anderen Eingang jeder Exklusiv-ODER-Schaltung das Ausgangssignal einer benachbarten Exklusiv-ODER-Schaltung zugeführt wird, der ein benachbartes niedrigerwertiges Exemplar der Bitdaten zugeführt wird, mit Ausnahme derjenigen Exklusiv-ODER-Schaltung (401), der die niedrigstwertigen Bitdaten zugeführt werden und deren anderem Eingang über das genannte D-Flipflop (410) das Ausgangssignal derjenigen Exklusiv-ODER-Schaltung (409) zugeführt wird, der die höchstwertigen Bitdaten zugeführt werden, so daß von den m Exklusiv-ODER-Schaltungen ein durch NRZI-Umwandlung der kodierten Daten gewonnenes paralleles Signal ausgegeben wird (Fig. 11).
5. Informationsübertragungssystem nach Anspruch 2, bei dem die NRZI-Umwandlungsschaltung eine Parallel/Serien-Wandlerschaltung (308) aufweist zur Umwandlung der NRZI-gewandelten Daten mit parallelem Aufbau (DSNRZI) in Daten mit seriellem Aufbau.
6. Informationsübertragungssystem nach einem der Ansprüche 1 bis 5 zum Kodieren von n-Bit- Informationsdaten in Form eines NRZL-Codes in m-Bit-kodierte Daten derart, daß nur eine der Informationsdaten nur einer der kodierten Daten entspricht, die alle voneinander verschieden sind, wobei n größer ist als 2 und m größer ist als n,
wobei das System
die kodierten Daten derart NRZI-wandelt, daß als nächstes Umwandlungs-Ausgangssignal die Digitalsummen-Variation (DSV) der Wellenform eines auf diese Weise NRZI-gewandelten Signals und die kodierten Daten mit einer Codewort-Digitalsumme (CDS), die nicht die gleiche Polarität hat wie die DSV, ausgewählt wird, um die DSV des NRZL-gewandelten Signals zu begrenzen, und
die auf diese Weise NRZL-gewandelten kodierten Daten überträgt,
wobei das System ferner aufweist:
eine erste Steuereinrichtung zur Bildung eines Steuersignals für die Steuerung der NRZI- Umwandlung von eingegebenen Identifizierungsdaten und zur Bildung eines Modussignals, das für einen Umwandlungsmodus kennzeichnend ist,
eine Codeerzeugungseinrichtung zum Erzeugen von Identifizierungsdaten mit einem vorbestimmten Datenmuster und von kodierten Daten, die durch eine solche Kodierung der zugeführten Informationsdaten gewonnen werden, in Abhängigkeit von dem von der ersten Steuereinrichtung ausgegebenen Modussignal und einem Kodierungssteuersignal,
eine CDS-Erzeugungseinrichtung zum Erzeugen einer einem Ausgangscode der Codeerzeugungseinrichtung entsprechenden CDS in Abhängigkeit von dem von der ersten Steuereinrichtung ausgegebenen Modussignal und dem Kodierungssteuersignal,
wobei die NRZI-Umwandlungseinrichtung auf das von der ersten Steuereinrichtung ausgegebene Steuersignal anspricht, um die von der Codeerzeugungseinrichtung ausgegebenen Informationsdaten ohne NRZI-Umwandlung so auszugeben, wie sie sind, die von der Codeerzeugungseinrichtung ausgegebenen kodierten Daten jedoch einer NRZI-Umwandlungseinrichtung zu unterziehen unter Verwendung eines mit einem Umwandlungsanfangswertsignal gesetzten Wert als Anfangswert,
eine DSV-Detektoreinrichtung zum Detektieren einer einem Ausgangssignal der NRZI-Umwandlungseinrichtung entsprechenden DSV in Abhängigkeit von einem von der DSV-Erzeugungseinrichtung ausgegebenen Umwandlungsanfangswertsignals und einer der DSV unmittelbar vorangehenden DSV und
eine zweite Steuereinrichtung zur Erzeugung des Kodierungssteuersignal in Abhängigkeit von dem Steuersignal aus der ersten Steuereinrichtung, einem Ausgangssignal der CDS-Erzeugungseinrichtung. dem umwandlungsanfangswertsignal und einem Ausgangssignal der DSV-Detektoreinrichtung zum Begrenzen der DSV des Ausgangssignals der NRZI-Umwandlungseinrichtung.
7. Informationsübertragungssystem nach Anspruch 6V bei dem die Codeerzeugungseinrichtung ein erstes ROM aufweist. in dem die kodierten Daten und Identifizierungsdaten angeordnet sind und aus dem die kodierten Daten und die Identifizierungsdaten ausgegeben werden, wenn durch die Eingangsinformationsdaten, das Modussignal und das Kodierungssteuersignal eine Adresse bestimmt wird.
8. Informationsübertragungssystem nach Anspruch 6, bei dem die CDS-Erzeugungseinrichtung ein zweites ROM aufweist in dem das kodierte Wort und ein Code einer den Identifizierungsdaten entsprechenden CDS angeordnet sind und aus der der Code der CDS ausgeben wird, wenn durch die Eingangsinformationsdaten, das Modussignal und das Kodierungssteuersignal eine Adresse bestimmt wird.
9. Informationsübertragungssystem nach Anspruch 6, bei dem die DSV-Detektoreinrichtung eine Rechenschaltung enthält zum Addieren oder. Subtrahieren des Ausgangssignals der CDS-Erzeugungseinrichtung zu der bzw. von der unmittelbar vorhergehenden DSV in Abhängigkeit von dem Umwandlungsanfangswertsignal, sowie eine Speicherschaltung zur temporären Speicherung des Ausgangssignals der Rechenschaltung.
10. Informationsübertragungssystem nach Anspruch 6, bei dem alle Polaritäten der CDS und der DSV umgekehrt werden und nur das höchstwertige Bit des Ausgangssignals der Rechenschaltung der DSV-Detektoreinrichtung als DSV-Daten verwendet wird.
11. Informationsaufzeichnungsvorrichtung zur Umwandlung kodierter Daten in Form eines NRZL- Codes in einen NRZI-Code und zum Aufzeichnen des NRZI-Codes zusammen mit Identifizierungsdaten eines vorbestimmten Datenmusters, bestehend aus
einer NRZI-Umwandlungsschaltung (40; 306) zur NRZI-Umwandlung der kodierten Daten, wobei die genannten Identifizierungsdaten jedoch ohne NRZI-Umwandlung so ausgegeben werden, wie sie sind,
dadurch gekennzeichnet,
daß die NRZI-Umwandlungsschaltung (40) ferner aufweist:
eine Halteschaltung (410) zum Halten des letzten Bits (b18) der Identifizierungsdaten des Ausgangssignals der NRZI-Umwandlungsschaltung,
wobei das Ausgangssignal der NRZI-Umwandlungsschaltung auf einem Aufzeichnungsmedium aufgezeichnet wird.
12. Informationsaufzeichnungsvorrichtung nach Anspruch 11, bei dem die der NRZI-Umwandlungsschaltung zugeführten kodierten Daten einen parallelen m-Bit-Aufbau haben und die NRZI- Umwandlungsschaltung (40; 306) die kodierten Daten mit parallelem m-Bit-Aufbau im parallelen Status der NRZI-Umwandlung unterzieht.
13. Informationsaufzeichnungsvorrichtung nach Anspruch 12, bei dem die NRZI-Umwandlungsschaltung (306) ein ROM (306) aufweist, aus dem ein durch NRZI-Umwandlung der kodierten Daten gewonnenes Signal mit parallelem Aufbau ausgegeben wird, wenn aus den kodierten Daten und den Ausgangsdaten der Halteschaltung (410) eine Adresse bestimmt wird.
14. Informationsaufzeichnungsvorrichtung nach Anspruch 12, bei dem die NRZI-Umwandlungsschaltung eine der Bitzahl m der kodierten Daten entsprechende Zahl von Exklusiv-ODER-Schaltungen (401 bis 409) und ein D-Flipflop (410) aufweist, einem von zwei Eingängen jeder der Exklusiv-ODER-Schaltungen jeweils eine der Bitdaten der m Bits der im NRZL-Format kodierten Daten zugeführt wird, während dem jeweils anderen Eingang jeder Exklusiv-ODER-Schaltung das Ausgangssignal einer benachbarten Exklusiv-ODER-Schaltung zugeführt wird, der ein benachbartes niedrigerwertiges Exemplar der Bitdaten zugeführt wird, mit Ausnahme derjenigen Exklusiv- ODER-Schaltung (401), der die niedrigstwertigen Bitdaten zugeführt werden und deren anderem Eingang über das genannte D-Flipflop (410) das Ausgangssignal derjenigen Exklusiv-ODER-Schaltung (409) zugeführt wird, der die höchstwertigen Bitdaten zugeführt werden, so daß von den m Exklusiv-ODER-Schaltungen ein durch NRZI-Umwandlung der kodierten Daten gewonnenes paralleles Signal ausgegeben wird (Fig. 11).
15. Informationsaufzeichnungsvorrichtung nach Anspruch 12, bei dem die NRZI-Umwandlungsschaltung eine Parallel/Serien-Wandlerschaltung (308) aufweist zur Umwandlung der NRZI-gewandelten Daten mit parallelem Aufbau (DSNRZI) in Daten mit seriellem Aufbau.
16. Informationsaufzeichnungsvorrichtung nach einem der Ansprüche 11 bis 15, ferner mit einer Vorrichtung zum Korrigieren der von dem Aufzeichnungsmedium gewonnenen Wiedergabedaten zum Reproduzieren von auf dem Aufzeichnungsmedium aufgezeichneten Daten mit einer Innencode-Fehlerdetektor- und -korrektureinrichtung zum Detektieren einen Innencodefehlers der Übertragungsdaten, zum Korrigieren des so detektierten Innencodefehlers und zur Ausgabe von Innencodekorrekturdaten einer vorbestimmten Blockdateneinheit,
einer Speichereinrichtung zur Speicherung der Innencodekorrekturdaten,
einer Zähleinrichtung zum Zählen der Innencodekorrekturdaten für jeweils ein Exemplar der Blockdaten als Einheit,
einer Identifizierungsdaten-Detektoreinrichtung zum Detektieren von Identifizierungsdaten eines Exemplars der Blockdaten der Innencode-Korrekturdaten, die fehlerfrei sind oder korrigiert wurden, um einen Fehler zu eliminieren,
einer Offset-Detektoreinrichtung zum Detektieren eines Offsetgröße zwischen den Ausgangsdaten der Zähleinrichtung und den Ausgangsdaten der Identifizierungsdaten-Detektoreinrichtung,
einer Addiereinrichtung zum Addieren der Ausgangsdaten der Identifizierungsdaten-Detektoreinrichtung und der Ausgangsdaten der Offset-Detektoreinrichtung und zum Setzen der durch die Addition gewonnenen Daten als Voreinsteildaten für die Zähleinrichtung
einer Überwachungseinrichtung zur Überwachung der Kontinuität der Blockdaten nach Maßgabe der Ausgangsdaten der Zähleinrichtung und der Ausgangsdaten der Identifizierungsdaten-Detektoreinrichtung und eines von der Innencode-Fehlerdetektor- und -Korrektureinrichtung entwickelten Fehlerflags sowie für die in Abhängigkeit von dem Ergebnis der Überwachung erfolgende Beurteilung, ob die Blockdaten korrekte Blockdaten sind oder nicht,
einer Datenauswahleinrichtung zur Aufnahme der Ausgangsdaten der Zähleinrichtung und der Ausgangsdaten der Identifizierungsdaten-Detektoreinrichtung und zur Auswahl entweder der Ausgangsdaten der Zähleinrichtung oder der Ausgangsdaten der Identifizierungsdaten-Detektoreinrichtung als Ausgangssignal in Abhängigkeit von dem Ausgangssignal der Überwachungseinrichtung,
einer Adressenerzeugungseinrichtung zur Erzeugung von Adressendaten, mit denen die Innencode-Korrekturdaten in die genannten Speichereinrichtung einzuschreiben sind, in Abhängigkeit von den Ausgangsdaten der Auswahleinrichtung und
einer Außencode-Fehlerdetektor- und -korrektureinrichtung zum Auslesen von in der Speichereinrichtung gespeicherten Daten nach Maßgabe einer Serie von Außencodes unter Verwendung der von der Offset-Detektoreinrichtung ausgegebenen Offsetdaten zum Detektieren eines Außencodefehler der so ausgelesenen Daten und zum Korrigieren des so detektierten Außencodefehlers.
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