DE69031615T2

DE69031615T2 - Dekodierer

Info

Publication number: DE69031615T2
Application number: DE69031615T
Authority: DE
Inventors: Richard Matthew Forsyth
Original assignee: SGS Thomson Microelectronics Ltd
Current assignee: STMicroelectronics Ltd Great Britain
Priority date: 1990-02-14
Filing date: 1990-12-21
Publication date: 1998-06-04
Anticipated expiration: 2010-12-22
Also published as: JP2991788B2; US5148480A; GB9003322D0; EP0442220A2; EP0442220A3; EP0442220B1; JPH04227336A; DE69031615D1

Description

Die Erfindung bezieht sich auf einen Dekoder.
Es gibt verschiedene Umstände bei der digitalen Bearbeitung von Zahlen, bei der die Durchführung einer Addition zweier Binärzahlen und anschließender Dekodierung des Ergebnisses erforderlich ist. Der Ausdruck Dekodierung wird hierbei dazu verwendet, die Auswahl eines bestimmten vorgegebenen Ausgangswerts in Abhängigkeit von dem Ergebnis der Addition zu bezeichnen. Zum Beispiel schließt die digitale Abarbeitung einer langen Division einen Zyklus ein, bei dem von einem Rest REM ein Wert M subtrahiert wird, welcher ein ganzes Vielfaches des Divisors D ist. In Hardware-Begriffen ausgedrückt, wird die Subtraktion in einem Addierer durch Invertieren des Wertes M und Addieren des invertierten Werts -M zum Rest REM ausgeführt. Das Ergebnis X der Addition wird zu einer Nachschlagtabelle weitergeleitet, welche das Ergebnis durch Vergleich dessen mit jeder aus der Vielzahl von ganzen Zahlen (1-100) dekodiert, um eine "Übereinstimmung" festzustellen. per gegenüber dem übereinstimmenden Wert gespeicherte neue Wert M wird dann ausgegeben, um den nächsten Additionsschritt auszuführen. Das Ergebnis X wird der nächste Rest REM für den fortlaufenden Zyklus. Dieser Vorgang ist in dem Diagramm nach Figur 1 gezeigt.
Bei einem anderen Beispiel erfordert ein Computerprogramm häufig das Laden eines Befehls in ein bestimmtes Register, welches in Bezug auf ein Basisregister durch einen (x + r)- Typ-Befehl in dem Programm gekennzeichnet ist, wobei r der Ort des Basisregisters und x die Zahl ist, die dazu zu addieren ist, um den Ort des bestimmten Registers zu bestimmen. Zuerst muß die Addition (x + r) ausgeführt werden und dann muß das Ergebnis der Addition der Nachschlagtabelle zugeführt werden, um den dem Ergebnis der Addition zugeordneten Ausgangswert zu bestimmen.
Es wird auf die EP 191452 verwiesen, die sich auf ein Verfahren zum Prüfen der Summe oder der Differenz zweier Werte durch Vergleich mit einem dritten Wert bei einer binären Anordnung bezieht. Um die Notwendigkeit eines Vergleichs aller Bits der resultierenden Summe oder Differenz mit dem dritten Wert zu vermeiden, werden nur einige der Bits verglichen. Wenn diese Bits die gewünschte Gleichheit nicht erfüllen, wird kein weiterer Vergleich mehr durchgeführt. Somit können Vergleiche dieser Art beschleunigt werden. Dieses Dokument befaßt sich nicht mit dem Problem, daß bei der Abarbeitung einer Dekodieroperation auftritt.
Die Abarbeitung einer Addition gefolgt von einer Dekodieroperation ist zeitaufwendig. Ziel der vorliegenden Erfindung ist es, die Geschwindigkeit, mit der derartige Operationen abgearbeitet werden können, zu erhöhen und dabei den Wirkungsgrad des diese Schritte verwendenden Prozesses zu verbessern.
Gemäß der vorliegenden Erfindung wird bereitgestellt ein Dekoder zum Erzeugen eines eine Summe von zwei n-Bit-Binärzahlen repräsentierenden Ausgangssignals mit ersten und zweiten Eingangsanschlüssen zum Empfang erster bzw. zweiter binärer n-Bit-Zahlen, einer Vielzahl von Ausgangsanschlüssen, von denen jeder einen jeweiligen Wert R im Bereich von R&sub0; bis Rr repräsentiert, und eine Logikschaltungsanordnung zum Bereitstellen eines Ausgangssignals an einen der Ausgangsanschlüsse, um einen geeigneten Wert aus den Werten R auszuwählen, wobei die Logikschaltungsanordnung aufweist:
eine Vielzahl von Logikschaltungen, von denen jede mit einem Indexwert i mit i im Bereich von 1 bis n korrespondiert, von denen jede Logikschaltung zum Empfang der i-ten und (i-1)-ten Bits der ersten und zweiten n-Bit-Zahlen gekoppelt ist und von denen jede ausgelegt ist zum Bereitstellen eines auf den logischen Zuständen dieser Bits und den logischen Zuständen der i-ten und (i-1)-ten Bits jeweiliger Binärzahlen Q basierenden Ausgangssignals, welche das Einer- Komplement der Binärzahlen R sind, die jeden jeweiligen Ausgangswert des Dekoders gemäß folgendem Ausdruck repräsentieren:
Ri = Ai Bi Qi ((Ai-1.Bi-1) + Qi-1. (Ai-1 + Bi-1))
wobei eine Menge von Ausgangssignalen erzeugt wird, die jedem Ausgangswert des Dekoders zugeordnet ist, und
mit den Logikschaltungsanordnungen gekoppelte Logikmittel zum Identifizieren, wenn jener Ausdruck einen logischen Wert von EINS für alle Ausgangssignale in einer Menge hat, wobei der jener Menge zugeordnete Ausgangswert ausgewählt wird.
Vorzugsweise weisen die Logikmittel eine Vielzahl von AND- Gattern, die den Ausgängen des Dekoders jeweils zugeordnet sind und von denen jedes zum Empfangen der Menge von Ausgangssignalen der n+1 Logikschaltungsanordnungen für jeden Ausgangswert des Dekoders ausgelegt ist, auf.
Die Erfindung stellt auch ein Verfahren zum Implementieren einer kombinierten Addier/Dekodier-Operation bereit.
Bei einer Ausführungsform, die insbesondere einfach aufzubauen ist, ist jede Logikschaltung ausgelegt zum Erzeugen von vier Ausgaben für jede der vier möglichen alternativen Mengen von Qi und Qi-1 durch Implementieren der folgenden Ausdrücke,
bei denen Qi = 0, Qi-1 = 0 als Q(0,0) geschrieben wird
Q(0,0) Ai Bi (Ai-1.Bi-1)
Q(0,1) Ai Bi (Ai-1+Bi-1)
Q(1,0) NOT Ai Bi (Ai-1.Bi-1)
Q(1,1) NOT Ai Bi (Ai-1+Bi-1).
Die geeigneten Q-Werte werden in die mit jedem Ausgangswert in Abhängigkeit von dem Ausgangswert zugeordneten AND-Gatter eingespeist.
Bei dieser Ausführungsform kann jede Logikschaltung aufweisen: ein NAND-Gatter mit ersten und zweiten Eingängen zum Empfangen des (i-1)-ten Bits (Ai-1, Bi-1) einer jeden Zahl, ein NOR-Gatter mit ersten und zweiten Eingängen zum Empfangen des i-ten Bits (Ai, Bi) einer jeden Zahl, ein erstes Exklusiv-OR-Gatter mit einem mit dem Ausgang des NOR-Gatters gekoppelten ersten Eingang und einem mit dem Ausgang eines zweiten Exklusiv-OR-Gatters gekoppelten zweiten Eingang hat, dessen Eingaben die i-ten Bits (Ai, Bi) einer jeden Zahl sind, ein drittes Exklusiv-OR-Gatter, das einen mit dem Ausgang des NAND-Gatters gekoppelten ersten Eingang und einen mit dem Ausgang des zweiten Exklusiv-OR-Gatters gekoppelten zweiten Eingang hat, einen mit dem Ausgang des ersten Exklusiv-OR-Gatter gekoppelten ersten Inverter, einen mit dem Ausgang des dritten Exklusiv-OR-Gatters gekoppelten zweiten Inverter, wobei die Ausgänge des ersten und zweiten Inverters unmittelbar zwei der vier Ausgänge bereitstellen und die anderen beiden der vier Ausgänge durch Invertieren der unmittelbar bereitgestellten zwei Ausgänge bereitgestellt werden.
Diese Implementierung hat den signifikanten Vorteil, nur ein paar einfache Logiggatter zu verwenden und eine schnell auszuführende kombinierte Addier-Dekodier-Operation zu ermöglichen.
Es ist ersichtlich, daß die Erfindung in Fällen benutzt werden kann, wo mehr als zwei Binärzahlen zusammengezählt werden müssen, da Schaltungen verfügbar sind, die drei oder vier Einärzahlen annehmen und diese auf zwei Binärzahlen reduzieren können, welche, wenn addiert, die Summe der ursprünglichen drei oder vier Binärzahlen bilden. Derartige Schaltungen bilden nicht einen Bestandteil der vorliegenden Erfindung, werden aber zum Zwecke der Vollständigkeit erwähnt.
Zum besseren Verständnis der vorliegenden Erfindung und um zu zeigen, wie selbige verwirklicht werden kann, wird nun beispielsweise auf die Figuren 2 bis 4 der begleitenden Zeichnungen verwiesen, bei denen:
Figur 1 ein Blockdiagramm einer Schaltung zum Bearbeiten langer Divisionen nach dem Stande der Technik ist,
Figur 2 ein die Prinzipien der vorliegenden Erfindung erläuterndes Blockdiagramm ist,
Figur 3 ein Blockdiagramm einer Ausführungsform der vorliegenden Erfindung ist, und
Figur 4 das Schaltbild einer Ausführungsform der vorliegenden Erfindung ist.
Es sei angenommen, daß zwei Binärzahlen A und B (im Zweier- Komplement) mit jeweils n Bits addiert werden müssen und das Ergebnis dekodiert werden muß, um einen bestimmten Ausgangswert R auszuwählen. Die Erfindung stellt eine einzelne Schaltung 10 bereit, um dies, wie in dem Blockdiagramm nach Figur 2 gezeigt, zu bewirken. Das bedeutet, daß ein Dekoder zwei verschiedene Binärzahlen A und B empfängt und einen Ausgangswert aus seinen Ausgängen Ro-RN in Abhängigkeit von dem Ergebnis der Addition von A und B auswählt. Für den richtigen Ausgangswert des Dekoders Rx für zwei bestimmte Zahlen A, B
A plus B = Rx (1)
somit: A plus B minus Rx = 0 (2).
Die Ausgangswerte R von Ro bis RN sind so für jeden Fall mit Rx als fester Konstante voreingestellt. Ein normaler Dekoder
hat N = 2n Ausgänge für eine Binärzahl mit n-Bits. Der vorliegende Dekoder kann jede beliebige Zahl N ≤ 2n ansteigend von 0 bis N-1 bei jedem Ausgangswert Rx, der unterschiedlich ist, haben.
Es sei das Einer-Komplement Q von R betrachtet. Das bedeutet, daß Q eine mit R korrespondierende Binärzahl ist, jedoch mit sämtlichen Bits invertiert. In logischen Begriffen
Q = -(R plus 1) (3)
somit: A plus B plus Q -1 (4).
In Zweier-Komplement-Binär-Schreibweise wird -1 als 11111... geschrieben.
Es sei die Summe Si eines jeden Bits i von 0 bis n-1 der linken Seite von Gleichung (4) betrachtet. Dabei ist der Ausdruck + ein logisches OR, der Ausdruck . ein logisches AND und der Ausdruck ein logisches EXKLUSIV-OR.
Si = Ai Bi Qi (5).
Der Übertrag für jedes Bit ist
Ci = Ai . Bi + Qi. (Ai+Bi) (6).
Um das endgültige Ergebnis zu erhalten, ist eine weitere Addition erforderlich
S plus C *2 (7a)
wobei C*2 ein Schieben nach links bezeichnet, d.h., daß Si und Ci-1 die selbe Signifikanz haben.
Wenn die beiden Binärzahlen 5 und 2*C zusammengezählt werden, wird das Ergebnis, X gebildet aus
Xi = Si ci Yi-1i-(7b)
wobei Y der Übertrag von den betreffenden Stufen ist:
Yi = Si.Ci-1 + Yi-1.(Si + Ci-1) (8)
Angenommen, daß für Yi-1 = 0 und X&sub1; = 1, dann
Si Ci-1 = 1 (9)
Dies impliziert, daß entweder Si = 0 oder Ci-1 = 0, was bedeutet, daß
Si.Ci-1 = 0 (10)
und so Yi = 0. Es wird definiert Y-1 = 0, so daß durch Induktion: Yi = 0 für jeden Wert i. Dies zeigt, daß die Übertragswerte Yi allesamt Null sind und so muß nur Gleichung (10) berechnet werden mit Yi-1 = 0.
Einsetzen von Werten für Si und Ci-1 aus den Gleichungen (5) und (6) in Gleichung (10) ergibt:
Ai Bi Qi (Ai-1.Bi-1+Qi-1. (Ai-1+ Bi-1)) = 1.
Unter Bezugnahme auf Figur 3 kann diese Gleichung in Hardware implementiert werden durch Bereitstellen einer Vielzahl von Logikschaltungen L (es sind fünf für jeden von zwei Ausgängen in Figur 3 gezeigt -im allgemeinen gibt es n+1 für das Addieren zweier n-Bit-Binärzahlen) für jeden Ausgang Rx des Dekoders, von denen jeder die Eingaben Ai, Ei, Qi, Ai-1, Bi-1 und Qi-1 empfängt und danach ausgelegt ist, in der linken Seite von Gleichung (10) ausgedrückte, einfache logische Funktionen auszuführen. Die Ausgänge der Vielzahl der zu jedem Ausgang des Dekoders gehörenden Logikschaltungen werden in ein AND- Gatter G eingespeist. Wenn der Ausgang irgendeines bestimmten AND-Gatters gleich HIGH ist, bedeutet dies, daß die Gleichung (1) für diesen Ausgang wahr ist. In Figur 3 bezeichnet die Schreibweise Qxi das i-te Bit des Einer-Komplements Qx des Ausgangs Rx. Zum Beispiel ist Q11 das zweite Bit des Einer- Komplements des zweiten Ausgangs R&sub1;.
Wie aus Figur 3 zu ersehen ist, werden in jeder Spalte die gleichen logischen Werte in jede der N Logikschaltungen eingespeist und die selben logischen Bearbeitungen werden daraufhin ausgeführt. Die sich von Reihe zu Reihe eine gemeinsame Spalte hinab bewegende einzige Veränderung ist der logische Wert von Qxi.
Jedoch ist dies für jeden Dekoder normalerweise in nummenscher Progression voreingestellt, wie zum Beispiel (mit den Zahlen in Klammern als binäre Darstellungen) Ro = 0 (0000, Qo = 1111); R&sub1; = 1 (0001, Q&sub1; = 1110); R&sub2; = 2 (0011, Q2 = 1100) etc. bis zu RN 15 für eine 4-Bit-Zahl. Somit sind die Werte für Qxi vor dem Entwurf eines bestimmten Dekoders unter Verwendung von Gleichung (10) bekannt und können dazu verwendet werden, Logikschaltungen zum Bestimmen der linken Seite von Gleichung (10) in vier spezifischen Fällen von Qi, Qi-1 (wobei Qi=0, Qi-1=0 als Q(0,0) etc. geschrieben wird) zu erzeugen.
Q(0,0) Ai Bi (Ai-1.Bi-1)
Q(0,1) Ai Bi (Ai-1+Bi-1)
Q(1,0) NOT Ai Bi (Ai-1.Bi-1)
Q(1,1) NOT Ai Bi (Ai-1+Bi-1)
Die Implementierung dieser Schaltungsanordnung ist teilweise in Figur 4 gezeigt, wo acht Ausgänge zum Dekodieren der Summe zweier 4-Bit-Wörter gezeigt sind.
Die Schaltung nach Figur 4 zeigt eine Schaltungsanordnung zum Implementieren einer Dekodieroperation für N=2n Ausgänge, das bedeutet, daß die Anzahl der Bits in der binären Summe der Binärzahlen A+B n ist. Es gibt drei ähnliche Logikschaltungen für Eingänge A1, B1; A2, B2; und A3, B3 und eine vereinfachte Logikschaltung für Eingänge A0, B0. Die Logikschaltung für die Eingänge A2, B2; A3, B3 ist mit punktierter Linie umrissen in Figur 4 gezeigt. Die Logikschaltung umfaßt ein Exklusiv-OR-Gatter 2' zum Empfang von Eingaben A2, B2. Die Logikschaltung umfaßt auch ein NOR-Gatter 6 und ein NAND-Gatter 4 beide zum Empfang von Eingaben A1, B1. Ein Exklusiv-OR-Gatter 10 empfängt die Ausgabe des NAND-Gatters 4 und des Exklusiv- OR-Gatters 2', während ein Exklusiv-OR-Gatter 8 die Ausgabe des NOR-Gatters 6 und des Exklusiv-OR-Gatters 2' empfängt. Die Ausgaben dieser Exklusiv-OR-Gatter 8, 10 werden direkt und invertiert verwendet, um die Q-Terme Q(0,0), Q(0,1), Q(1,0), Q(1,1) für den Fall i=3, i-1=2 zu bilden. Diese werden dann in verschiedenen Kombinationen (gemäß dem geeigneten Ausgangswert) in die Ausgangs-AND-Gatter G eingespeist.

Claims

1. Dekoder zum Erzeugen eines eine Summe von zwei n-Bit-Binärzahlen repräsentierenden Ausgangssignals mit

ersten und zweiten Eingangsanschlüssen zum Empfang erster bzw. zweiter binärer n-Bit-Zahlen (A,B),

einer Vielzahl von Ausgangsanschlüssen, von denen jeder einen jeweiligen Wert R im Bereich von R&sub0; bis Rr repräsentiert, und

eine Logikschaltungsanordnung (2,4,6) zum Bereitstellen eines Ausgangssignals an einen der Ausgangsanschlüsse, um einen geeigneten Wert aus den Werten R auszuwählen, wobei die Logikschaltungsanordnung aufweist:

eine Vielzahl von Logikschaltungen (L), von denen jede mit einem Indexwert i mit i im Bereich von 1 bis n korrespondiert, von denen jede Logikschaltung zum Empfang der iten und (i-1)-ten Bits (Ai,Ai-1; Bi,Bi-1) der ersten und zweiten n-Bit-Zahlen gekoppelt ist und von denen jede ausgelegt ist zum Bereitstellen eines auf den logischen Zuständen dieser Bits und den logischen Zuständen der i-ten und (i-1)- ten Bits (Qi, Qi-1) jeweiliger Binärzahlen Q basierenden Ausgangssignals, welche das Einer-Komplement der Binärzahlen R sind, die jeden jeweiligen Ausgangswert des Dekoders gemäß folgendem Ausdruck repräsentieren:

Ri=Ai Bi Qi ((Ai-1.Bi-1) + Qi-1. (Ai-1 + Bi-1))

wobei eine Menge von Ausgangssignalen erzeugt wird, die jedem Ausgangswert des Dekoders zugeordnet ist, und

mit den Logikschaltungsanordnungen gekoppelte Logikmittel (G) zum Identifizieren, wenn jener Ausdruck einen logischen Wert von EINS für alle Ausgangssignale in einer Menge hat, wobei der jener Menge zugeordnete Ausgangswert ausgewählt wird.

2. Dekoder nach Anspruch 1, bei dem die Logikmittel eine Vielzahl von AND-Gattern, die den Ausgängen des Dekoders jeweils zugeordnet sind und von denen jedes zum Empfangen der Menge von Ausgangssignalen der Logikschaltungsanordnungen für jeden Ausgangswert des Dekoders ausgelegt ist, aufweisen.

3. Dekoder nach Anspruch 1 oder 2, bei dem jede Logikschaltung Logikgatter aufweist, die ausgelegt sind zum Erzeugen von vier Ausgaben für jede der vier möglichen alternativen Mengen von Qi und Qi-1 durch Implementieren der folgenden Ausdrücke, bei denen Qi = 0, Qi-1 = 0 als Q(0,0) geschrieben wird:

Q(0,0) Ai Bi (Ai-1.Bi-1)

Q(0,1) Ai Bi (Ai-1+Bi-1)

Q(1,0) NOT Ai Bi (Ai-1.Bi-1)

Q(1,1) NOT Ai Bi e (Ai-1+Bi-1).

4. Dekoder nach Anspruch 1, bei dem jede der Logikschaltungsanordnungen aufweist:

ein NAND-Gatter (4) mit ersten und zweiten Eingängen zum Empfangen des (i-1)-ten Bits (Ai-1,Bi-1) einer jeden der zwei Binärzahlen (A,B),

ein NOR-Gatter (6) mit ersten und zweiten Eingängen zum Empfangen des (i-1)-ten Bits (Ai-1,Bi-1) einer jeden Binärzahl,

erste und zweite Exklusiv-OR-Gatter (8,2'), wobei das erste Exklusiv-OR-Gatter (8) einen mit dem Ausgang des NOR- Gatters (6) gekoppelten ersten Eingang und einen mit dem Ausgang des zweiten Exklusiv-OR-Gatters (2') gekoppelten zweiten Eingang hat und die Eingaben in diese das i-te Bit (Ai,Bi) einer jeden der n-Bit-Binärzahlen einschließt, und

ein drittes Exklusiv-OR-Gatter (10), das einen mit dem Ausgang des NAND-Gatters (4) gekoppelten ersten Eingang und einen mit dem Ausgang des zweiten Exklusiv-OR-Gatters (2') gekoppelten zweiten Eingang hat, und einen mit dem Ausgang des ersten Exklusiv-OR-Gatters (8) gekoppelten ersten Inverter, einen mit dem Ausgang des dritten Bxklusiv-OR-Gatters (10) gekoppelten zweiten Inverter, wobei die Ausgänge des ersten und zweiten Inverters jeweils zwei Ausgangssignale der Logikschaltung bereitstellen und invertiert werden, um zwei invertierte Ausgangssignale der Logikschaltung bereitzustellen sowie eine Menge von jedem möglichen Ausgangswert des Dekoders zugeordneten Ausgangssignalen bereitzustellen, und bei dem die Logikmittel (2) eine Vielzahl AND-Gatter (G), die jeweils den Ausgängen des Dekoders zugeordnet sind und von denen jede zum Empfangen einer der jedem Ausgangswert des Dekoders zugeordneten Menge von Ausgangssignalen ausgelegt ist.

5. Dekodierverfahren zum Erzeugen eines eine Summe von zwei n-Bit-Binärzahlen repräsentierenden Ausgangssignals mit:

Versorgen eines Dekoders mit ersten und zweiten binären n-Bit-Zahlen (A, B);

Versorgen einer jeden aus der Vielzahl von Logikschaltungen mit den i-ten und (i-1)-ten Bits (Ai, Ai-1; Bi, Bi-1) der ersten und zweiten n-Bit-Zahlen;

bei jeder Logikschaltung Bereitstellen eines Ausgangssignals, das auf den logischen Zuständen der Bits und auf den logischen Zuständen der i-ten und (i-1)-ten Bits (Qi, Qi-1) der jeweiligen Binärzahlen Q, die das Einer-Komplement der Binärzahlen R sind, basiert, worin jede Binärzahl R einen jeweiligen Ausgangswert des Dekoders repräsentiert;

worin die Bereitstellung des Ausgangssignals gemäß dem folgenden Ausdruck bei jeder Logikschaltung ausgeführt wird:

Ri=Ai Bi Qi ((Ai-1.Bi-1) + Qi-1. (Ai-1 + Bi-1))

wobei eine Menge von Ausgangssignalen erzeugt wird in Verbindung mit jedem Ausgangswert des Dekoders; und Identifizieren, wenn jener Ausdruck einen logischen Wert von eins für alle Ausgangssignale in einer Menge hat, wobei der jener Menge zugeordnete Ausgangswert ausgewählt wird.