DE69020331T2 - Halbleiteranordnung, die auf einem Siliziumsubstrat oder auf einer Siliziumschicht gebildet wird, und Verfahren zu deren Herstellung. - Google Patents
Halbleiteranordnung, die auf einem Siliziumsubstrat oder auf einer Siliziumschicht gebildet wird, und Verfahren zu deren Herstellung.Info
- Publication number
- DE69020331T2 DE69020331T2 DE69020331T DE69020331T DE69020331T2 DE 69020331 T2 DE69020331 T2 DE 69020331T2 DE 69020331 T DE69020331 T DE 69020331T DE 69020331 T DE69020331 T DE 69020331T DE 69020331 T2 DE69020331 T2 DE 69020331T2
- Authority
- DE
- Germany
- Prior art keywords
- layer
- gaas
- substrate
- semiconductor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000758 substrate Substances 0.000 title claims description 68
- 239000004065 semiconductor Substances 0.000 title claims description 54
- 238000000034 method Methods 0.000 title claims description 13
- 229910052710 silicon Inorganic materials 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims 9
- 239000010703 silicon Substances 0.000 title claims 9
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 121
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 119
- 239000010409 thin film Substances 0.000 claims description 13
- 230000003287 optical effect Effects 0.000 claims description 8
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 6
- 229910052594 sapphire Inorganic materials 0.000 claims description 6
- 239000010980 sapphire Substances 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 3
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 2
- MDPILPRLPQYEEN-UHFFFAOYSA-N aluminium arsenide Chemical compound [As]#[Al] MDPILPRLPQYEEN-UHFFFAOYSA-N 0.000 claims 4
- 238000005229 chemical vapour deposition Methods 0.000 claims 2
- 125000002524 organometallic group Chemical group 0.000 claims 2
- 239000010410 layer Substances 0.000 description 106
- 239000013078 crystal Substances 0.000 description 29
- 230000007547 defect Effects 0.000 description 17
- 230000002159 abnormal effect Effects 0.000 description 13
- 230000035882 stress Effects 0.000 description 6
- 239000002245 particle Substances 0.000 description 5
- 125000004429 atom Chemical group 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 239000000428 dust Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000008646 thermal stress Effects 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
- H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02455—Group 13/15 materials
- H01L21/02463—Arsenides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/02502—Layer structure consisting of two layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/02543—Phosphides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/02546—Arsenides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/933—Germanium or silicon or Ge-Si on III-V
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Semiconductor Lasers (AREA)
Description
- Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und, insbesondere, eine Halbleitervorrichtung, die auf einem Si-Substrat oder einer Si-Schicht ausgebildet ist. Sie betrifft ebenfalls ein Verfahren zum Herstellen einer Halbleitervorrichtung.
- Figur 4 sind Schnittansichten, die die Hauptschritte zum Ausbilden einer Schicht GaAs (Galliumarsenid) auf einem Si-Substrat zeigen, die beispielsweise in Japanese Journal of Applied Physics Vol. 25 September, 1986, 1789-1791, "Effects of the Substrate Offset Angle on the Growth of GaAs on Si substrate" offenbart sind.
- In Figur 4 bezeichnet das Bezugszeichen 1 ein Si- Substrat mit einer Oberflächenorientierung, die einen Offset-Winkel von mehreren Grad von der (100)-Oberfläche zu der < 011> -Richtung besitzt, das Bezugszeichen 2 bezeichnet eine bei niedriger Temperatur (400ºC) aufgewachsene GaAs- Schicht und das Bezugszeichen 4 bezeichnet eine bei hoher Temperatur (700ºC) aufgewachsene GaAs-Schicht.
- Als nächstes wird ein Verfahren zum Herstellen jener Bauteile ausführlich beschrieben werden.
- Zuerst wird eine Oberfläche des Si-Substrates 1 in einer Wassserstoff-Atmospäre (H&sub2;) bei 900ºC oder mehr gereinigt (Figur 4(a)). Dann wird das Si-Substrat 1 abgekühlt und eine GaAs-Schicht wird darauf bei ungefähr 400ºC mittels eines MOCVD-Verfahrens aufgewachsen, bis ihre Dicke 10 nm (100 Å) beträgt (Figur 4(b)). Danach wird das Si- Substrat 1 auf 700ºC aufgeheizt und dann wird die GaAs- Schicht 4 auf der GaAs-Schicht 2, die bei niedriger Temperatur aufgewachsen wurde, mittels des MOCVD-Verfahrens aufgewachsen, bis ihre Dicke 2 Mikrometer beträgt (Figur 4(c)).
- Jedoch tritt, in einem Fall, wo ein Kristall auf verschiedenen Arten von Substraten aufgewachsen wird, typisch für einen Fall, wo die GaAs-Schicht auf dem Si-Substrat ausgebildet wird, wahrscheinlich dreidimensionales Wachstum des GaAs auf, da mechanische Fehlanpassungsspannung durch einen Unterschied in der Gitterkonstante von Si und GaAs oder Oberflächenorientierungsabhängigkeit erzeugt wird. Falls die GaAs-Schicht bei niedriger Temperatur ( 400ºC) aufgewachsen wird, ist eine Kristallqualität gering, aber es ist möglich, die Entwicklung eines dreidimensionalen Kristalls zu verhindern, was wahrscheinlich auftritt, da Oberflächenorientierungsabhängigkeit des Kristallwachstums oder mechanische Fehlanpassungsspannung durch einen Unterschied in der Gitterkonstante erzeugt wird. Genauer gesagt, bei niedriger Temperatur, wird ein Kristall unter chemischen Nichtgleichgewichtsbedingungen aufgewachsen, und eine Oberflächenorientierungsabhängigkeit oder ein dreidimensionaler Kristall wird wahrscheinlich nicht erzeugt, sodaß der ebene zweidimensionale GaAs-Kristall 2 leicht erhalten werden kann. Folglich ist es möglich, die GaAs-Schicht 4 mit hoher Qualität auszubilden, die einen guten Bedeckungsgrad aufweist, indem man zuerst die dünne GaAs-Schicht 2 bei niedriger Temperatur ausbildet, um die Oberfläche des Si-Substrates abzuflachen bzw. zu glätten, und dann die GaAs-Schicht bei hoher Temperatur ausbildet.
- Wie oben beschrieben werden, in dem konventionellen Verfahren zum Aufwachsen der GaAs-Schicht auf dem Si- Substrat, Mittel bereitgestellt, um die ebene GaAs-Schicht 4 auf dem Si-Substrat auszubilden. Jedoch wird anomales Wachstum des GaAs nicht effektiv verhindert, wie in Figur 5 gezeigt ist (auf die Bezugsphotographie wird verwiesen), in der anomales Wachstum von GaAs in der (100)-Oberfläche des GaAs-Kristalls gezeigt ist. In Figur 5 bezeichnet das Bezugszeichen 4a die (100)-Oberfläche der GaAs-Schicht 4 und das Bezugszeichen 13 bezeichnet eine Vertiefung, um die herum anomales Wachstum des GaAs auftritt.
- Wenn somit Staub oder andere Defekte (Vertiefungen) auf dem Si-Substrat 1 vorhanden sind, wird GaAs darum herum anomal aufgewachsen. Figur 6(a) ist eine Draufsicht, die ein anomales Wachstum von GaAs um einen Defekt auf der Oberfläche des Si-Substrates herum zeigt, gleich nachdem GaAs bei niedriger und hoher Temperatur nacheinander auf dem Si-Substrat 1 aufgewachsen wurden, und Figur 6(b) ist eine Schnittansicht, die entlang einer Linie VIb-VIb von Figur 6(a) genommen wurde. In Figur 6 bezeichnen dieselben Bezugszeichen wie in Figur 4 dieselben Teile. Das Bezugszeichen 4a bezeichnet eine (100)-Oberfläche der GaAs- Schicht 4, die bei hoher Temperatur aufgewachsen wurde, und das Bezugszeichen 4b bezeichnet eine (111)-Oberfläche der GaAs-Schicht 4, die bei hoher Temperatur aufgewachsen wurde, das Bezugszeichen 13 bezeichnet eine Vertiefung und das Bezugszeichen 1a bezeichnet eine exponierte Si-(100)- Oberfläche. Wie Figur 6 gezeigt, wurde die GaAs-Schicht 4a der (100)-Oberfläche auf dem Si-Substrat aufgewachsen, das einen Offset-Winkel von mehreren Grad von der (100)-Oberfläche zu der < 011> -Richtung besitzt. Falls jedoch ein Defekt auf der Si-Oberfläche vorkommt, wird GaAs wahrscheinlich nicht bei diesem Defektteil aufgewachsen werden, und die GaAs-(111)-Oberfläche 4b wird aktiv um diesen Defekt herum aufgewachsen, mit dem Ergebnis, daß ein Einschnitt 13 gebildet wird, der von der anomal aufgewachsenen GaAs-(111)-Oberfläche umgeben ist.
- Zusätzlich bleibt, wenn die GaAs-Schicht auf dem Si- Substrat ausgebildet wird, da ein thermischer Expansionskoeffizient von GaAs mehr als zweimal so groß wie jener von Si ist (Si; 2,4 x 10&supmin;&sup6; [K&supmin;¹]; GaAs; 5,7 x 10&supmin;&sup6; [K&supmin;¹]), eine thermische Spannung von ungefähr 1 x 10&sup8; 2 x 10&sup8; Pa [1 x 10&sup9; 2 x 10&sup9; dyn cm&supmin;²] in der GaAs-Schicht zurück, was bewirkt, daß das Substrat gebogen ist. Zusätzlich liegt die Intensität dieser Spannung sehr nahe bei der Anti- Bruchstärke der GaAs-Schicht 4, und wenn sich diese thermische Spannung um die durch das anomale Wachstum des GaAs erzeugte Wölbung herum konzentriert, wird wahrscheinlich in der GaAs-Schicht ein Riß erzeugt. Als eine Folge davon wird das Leistungsverhalten oder die Ausbeute der Halbleitervorrichtung beträchtlich erniedrigt. Figur 6(c) zeigt ein gebogenes Substrat, in dem ein Riß 14 in der Vertiefung 13 aufgrund des Unterschieds zwischen den thermischen Expansionskoeffizienten von Si und GaAs erzeugt worden ist. Zu dieser Zeit war die Temperatur von der in Figur 6(b) nach einer Weile abgefallen. Folglich ist es erforderlich, die Dicke der GaAs-Schicht 4 auf 3.0 um oder weniger einzustellen, um zu verhindern, daß sich die zurückbleibende thermische Spannung in der GaAs-Schicht bei der Vertiefung 13 auf der Oberfläche des GaAs-Substrates konzentriert und der Riß erzeugt wird.
- Figur 7(a) und 7(b), Photographien von Kristallen, zeigen die durch das anomale Wachstum des GaAs um den Oberflächendefekt des Si-Substrates herum erzeugte Wölbung und den bei diesem anomal gewachsenen Teil erzeugten Riß (auf die Bezugsphotographien wird verwiesen), wobei dieselben Bezugszeichen wie in Figur 6 dieselben Teile bezeichnen. Wie in Figur 7 gezeigt, findet man, daß der Riß 15 durch die Vertiefung 13 der GaAs-Schicht hindurch erzeugt wird.
- Verwiesen wird auf einen Artikel mit dem Titel "Material properties of high quality GaAs epitaxial layers grown on Si substrates" von R. Fischer et al., Journal of Applied Physics, Vol.60, No.5, Seiten 1640-1647 (1986) Sept., der das Aufwachsen von GaAs-Schichten über Si- Substraten offenbart mittels Ausbilden einer Vorschicht aus As oder Ga auf dem Si-Substrat; Ausbilden eines GaAs/AlASÜbergitters auf der Vorschicht; Ausbilden einer unter mechanischer Spannung stehenden GaAs/InGaAs-Übergitterschicht auf dem ersten Übergitter; und Ausbilden einer GaAs-Schicht (vgl. Abschnitte II und IIIB). Insbesondere dient das unter mechanischer Spannung stehende Übergitter dem Zweck, Versetzungen daran zu hindern, sich nach oben zu der GaAs-Schicht auszubreiten. Das Problem, daß Grübchenbildung (makroskopische Oberflächendefekte) als Folge von anomalem Wachstum auftreten kann, und daß sich Risse infolge von Konzentration mechanischer Spannung um solche Grübchenbildung herum ausbreiten können, ist weder angesprochen noch gelöst.
- Die vorliegende Erfindung ist als Lösung der zuvor angesprochenen Probleme gedacht, und es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung bereitzustellen, die eine auf einer Si-Oberfläche ausgebildete Halbleiterschicht aufweist, wobei keine Wölbung erzeugt wird, wenn eine Halbleiterschicht (z.B. GaAs) aufgewachsen wird, Oberflächendefekte verringert werden und kein Riß erzeugt wird, sogar wenn die Dicke der Halbleiterschicht 5 um übersteigt.
- Eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer Halbleitervorrichtung, jedes gemäß der vorliegenden Erfindung, sind in den beigefügten Ansprüchen 1 bzw. 8 definiert.
- Da dünne Schichten AlAs und GaAs (vorzugsweise mit einer Gesamtdicke von 70 nm (700 Å) oder weniger) zuerst auf dem Si-Substrat in der Halbleitervorrichtung ausgebildet werden bevor die Halbleiterschicht ausgebildet wird, gibt es kein anomales Wachstum der auf der Oberfläche erzeugten Halbleiterschicht und die Oberflächendefekte werden verringert. Als eine Folge davon wird das Leistungsverhalten und die Ausbeute der Halbleitervorrichtung verbessert, und die Erzeugung von Rissen wird verhindert.
- Figur 1 sind Schnittansichten, die ein Verfahren zum Ausbilden von Halbleiterschichten auf Si in einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigen;
- Figur 2 ist eine Ansicht einer Photographie, die eine Oberfläche eines auf einem Si-Kristall ausgebildeten GaAs- Kristalls in der Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
- Figur 3 sind Ansichten, die ein auf dem Si-Kristall ausgebildetes Element und ein auf einer Verbindungshalbleiterschicht ausgebildetes Element zeigen, die gemäß einer Ausführungsform der vorliegenden Erfindung monolithisch hergestellt wurden;
- Figur 4 sind Ansichten, die ein konventionelles Verfahren zum Ausbilden von Halbleiterschichten auf Si in einer Halbleitervorrichtung zeigen;
- Figur 5 ist eine Ansicht einer Photographie, die eine Oberfläche eines auf einem Si-Kristall ausgebildeten GaAs- Kristalls nach dem Stand der Technik zeigt;
- Figur 6 sind Ansichten, die beim Beschreiben der Probleme nach dem Stand der Technik verwendet werden; und
- Figur 7 sind Ansichten von Photographien von Kristallen, die eine durch anomales Wachstum der auf dem Si- Kristall ausgebildeten GaAs-Schicht erzeugte Wölbung und einen bei diesem anomal gewachsenen Teil erzeugten Riß zeigen.
- Eine Ausführungsform der vorliegenden Erfindung wird nachfolgend ausführlich unter Bezugnahme auf die Zeichnungen beschrieben werden.
- Figur 1 sind Schnittansichten, die jede eine Halbleitervorrichtung bei jedem Hauptherstellungsschritt gemäß einer Ausführungsform der vorliegenden Erfindung zeigen. In Figur 1 bezeichnet das Bezugszeichen 1 ein Si-Substrat mit einer Oberflächenorientierung, die einen Offset-Winkel von mehreren Grad von der (100)-Oberfläche zu der < 011> -Richtung besitzt, das Bezugszeichen 2 bezeichnet eine bei niedriger Temperatur aufgewachsene GaAs-Schicht, das Bezugszeichen 3 bezeichnet eine bei niedriger Temperatur aufgewachsene AlAs-Schicht und das Bezugszeichen 4 bezeichnet eine bei hoher Temperatur aufgewachsene GaAs-Schicht.
- Im folgenden wird dann ihre Arbeitsweise beschrieben werden.
- Zuerst wird eine Oberfläche des Si-Substrates 1 in einer Wassserstoff-Atmospäre (H&sub2;) bei 900ºC oder mehr gereinigt (Figur 1(a)) und dann wird das Substrat 1 abgekühlt und dann wird eine AlAs-Schicht 3 mit einer Dicke von 20 nm (200 Å) darauf bei ungefähr 400ºC mittels eines MOCVD- Verfahrens ausgebildet. Dann wird eine GaAs-Schicht 2 mit einer Dicke von 10 nm (100 Å) darauf unter denselben Bedingungen wie oben ausgebildet (Figur 1(b)).
- Danach wird das Substrat 1 auf 700ºC aufgeheizt und eine GaAs-Schicht 4 mit einer Dicke von 2 um mittels des MOCVD-Verfahrens ausgebildet (Figur 1(c)).
- Wie bei dem konventionellen Beispiel beschrieben, verhindert, in dem Fall, wo die GaAs-Schicht auf verschiedenen Arten von Substraten ausgebildet wird, typisch für den Fall, wo GaAs auf dem Si-Substrat ausgebildet wird, die bei niedriger Temperatur ( 400ºC) aufgewachsene GaAs-Schicht die Erzeugung der Oberflächenorientierungsabhängigkeit des Kristallwachstums und eines dreidimensionalen Kristalls, die auftritt, weil mechanische Fehlanpassungsspannung durch einen Unterschied in der Gitterkonstante erzeugt wird. Genauer gesagt, da der Kristall im Zustand chemischen Nichtgleichgewichts bei niedriger Temperatur aufgewachsen wird, wird eine Abhängigkeit von der Oberflächenorientierung oder ein dreidimensionaler Kristall wahrscheinlich nicht erzeugt, wodurch ein ebener Kristall leicht erhalten werden kann.
- Der Grund dafür, daß die AlAs-Schicht 3 zuerst auf dem Si-Substrat 1 aufgewachsen wird bevor die GaAs-Schicht 2 bei niedriger Temperatur aufgewachsen wird, ist der, daß die Bindungskraft zwischen AlAs und Si stärker ist als die zwischen GaAs und Si, d.h. die Bindungskraft zwischen einem Al-Atom und einem Si-Atom ist stärker als die zwischen einem Ga-Atom und dem Si-Atom. Folglich wird ein dreidimensionaler Kristall in einem Fall, wo der AlAs-Kristall auf dem Si-Substrat aufgewachsen wird, wahrscheinlich nicht aufgewachsen, verglichen mit einem Fall, wo der GaAs- Kristall aufgewachsen wird, und dann kann die Oberfläche des Si-Kristalls flacher bzw. ebenmäßiger bedeckt werden.
- Figur 2 ist eine Ansicht einer Photographie, die eine (100)-Oberfläche der GaAs-Schicht 4 auf dem Si-Substrat zeigt. Wie in Figur 2 gezeigt, gibt es eine kleine Vertiefung 13 in deren Zentrum, aber es gibt keine anomale Wölbung um die Vertiefung herum, wie sie in Figur 5 zu sehen ist.
- Wie oben beschrieben, kann, da die Adhäsion zwischen zwischen der AlAs-Schicht und dem Si-Substrat besser ist als die zwischen der GaAs-Schicht und dem Si-Substrat, die Schicht gut abgeflacht bzw. geglättet werden. Folglich können Oberflächendefekte bis zu einem gewissen Grad reduziert werden, indem man nur die mittels des konventionellen Verfahrens bei niedriger Temperatur aufgewachsene GaAs-Schicht gegen diese AlAS-Schicht austauscht, was später beschrieben werden wird. Wenn jedoch die GaAs-Schicht 4 auf der AlAs-Schicht aufgewachsen wird nachdem deren Temperatur auf eine hohe Temperatur ( 700ºC) erhöht worden ist, existiert eine leichte Gitterfehlanpassung ( 0,2%) zwischen der GaAs-Schicht und der AlAs-Schicht, mit dem Ergebnis, daß wahrscheinlich anomales Wachstum auftritt, da ein dreidimensionaler Kristall durch mechanische Fehlanpassungsspannung, die sich insbesondere um den Oberflächendefekt herum konzentriert, erzeugt wird. Somit ist es erforderlich, um die GaAs- Schicht 4 mit weniger Defekten auszustatten, homoepitaktisches Aufwachsen zu benützen, bei dem die AlAs- Schicht 3 und die GaAs-Schicht 2 beide bei niedriger Temperatur aufgewachsen werden bevor die GaAs-Schicht 4 bei hoher Temperatur aufgewachsen wird und dann die GaAs- Schicht 4 auf der GaAs-Schicht 2 aufgewachsen wird. Ein weiterer Grund für die GaAs-Schicht 2 ist, daß AlAs sehr empfindlich gegenüber Restsauerstoff im Reaktor ist und auch geeignet ist, Oberflächendefekte während des Hochtemperatur-Aufwachsens des GaAs zu bewirken. Ein Ergebnis ist, daß die Oberflächendefekte der GaAs-Schicht 4 durch dieses Verfahren durch die AlAs-Schicht 3, die bei niedriger Temperatur auf dem Si-Substrat aufgewachsen wurde, ziemlich reduziert werden können, verglichen mit dem Fall, wo die GaAs-Schicht 4 bei hoher Temperatur ausgebildet wird.
- Um einen Effekt der vorliegenden Erfindung verglichen mit dem bei dem konventionellen Verfahren zu beschreiben, wurde eine Halbleiterschicht auf dem Si-Substrat mittels den folgenden drei Arten von Verfahren aufgewachsen, und dann wurde die Anzahl der Vertiefungen innerhalb eines Waferbereiches von 8 cm (3 inches) auf der Oberfläche jeder Halbleiterschicht durch deren Partikelgröße klassifziert und gezählt. Die Ergebnisse sind in den folgenden Tabellen 1 bis 3 gezeigt. Tabelle 1 [konventionelles Beispiel] Im Falle der GaAs-Pufferschicht 2 (20 nm (200 Å)) + GaAs- Schicht 4 (2 um) Größe der Partikel (um²) Anzahl der Vertiefungen mehr als Gesamtzahl der Vertiefungen 1548 Tabelle 2 Im Falle der AlAs-Pufferschicht 3 (20 nm (200 Å)) + GaAs- Schicht 4 (2 um) Größe der Partikel (2 um) Anzahl der Vertiefungen mehr als Gesamtzahl der Vertiefungen 931 Tabelle 3 [die vorliegende Erfindung] Im Falle der AlAs-Pufferschicht 3 (20 nm (200 Å)) + GaAs- Pufferschicht 2 (10 nm (100 Å)) + GaAs-Schicht 4 (2 um) Größe der Partikel (2 um) Anzahl der Vertiefungen mehr als
- Wie man den Histogrammen der Vertiefungen in den obigen Tabellen 1 bis 3 entnimmt, gab es 1548 Vertiefungen innerhalb von 8 cm (3 inches) des Wafers nach dem Stand der Technik wie in Tabelle 1 gezeigt, während die Anzahl der Vertiefungen beträchtlich verringert wurde auf 571, weil die AlAs-Schicht eingeführt wurde. Diese Zahl ist ungefähr ein Drittel der obigen, und auch die Größe der Partikel war ziemlich reduziert.
- Zusätzlich betrug, wie in Tabelle 2 gezeigt, die Anzahl der Vertiefungen 931 in dem Fall, wo die GaAs-Schicht 4 auf dem Si-Substrat nur mittels der AlAs-Schicht 3 durch heteroepitaktisches Aufwachsen ausgebildet wurde, wobei diese Zahl bedeutend größer ist als die in dem Fall, wo die GaAs-Schicht 4 mittels der AlAs-Schicht 3 und der GaAs- Schicht 2 aufgewachsen wurde. Dies ist so, wie oben beschrieben, wegen der Fehlanpassung der Gitterkonstanten der GaAs-Schicht 4 und der AlAs-Schicht 3. Folglich findet man, daß es besser ist, die GaAs-Schicht 4 mittels homoepitaktischem Aufwachsen auszubilden.
- Wie oben beschrieben, da die AlAs-Schicht 3 und die GaAs-Schicht 2 bei niedriger Temperatur nacheinander aufgewachsen werden bis ihre Dicke 30 nm (300 Å) beträgt und dann die GaAs-Schicht 4 darauf bei hoher Temperatur ausgebildet wird, ist es möglich, durch Staub, einen Defekt oder ähnliches auf dem Si-Substrat 1 verursachtes anomales Wachstum der GaAs-Schicht 4 zu verhindern, mit dem Ergebnis, daß die Dicke der GaAs-Oberflächenschicht 4 5 um oder mehr beträgt und kein Riß erzeugt wird, wenn die als die Halbleiterschicht 4 fungierende GaAs-Schicht auf dem Si- Substrat aufgewachsen wird. Dies ist deshalb so, weil die Anzahl der Oberflächendefekte beträchtlich ver-ringert ist und ihre Größe ebenfalls verringert ist.
- Obwohl in der obigen Ausführungsform die AlAs-Schicht 3 20 nm (200 Å) dick und die GaAs-Schicht 2 10 nm (100 Å) dick ist, sind diese nicht auf diese Werte beschränkt und derselbe Effekt kann erhalten werden, falls nur jede von diesen 5 nm (50 Å) oder mehr dick ist und ihre Gesamtdicke 70 nm (700 Å) oder weniger beträgt.
- Zusätzlich, obwohl in der obigen Ausführungsform die GaAs-Schicht 4 aufgewachsen wird nachdem die Temperatur auf 700ºC erhöht wurde, ist das Material der Schicht nicht auf GaAs beschränkt, und es kann auch ein anderer Verbindungshalbleiter wie zum Beispiel AlGaAs, InP, InGaAs oder InGaAsP sein. Im Falle von InP oder ähnlichem, ist es auch möglich, bei niedriger Temperatur von ungefähr 400ºC zu beginnen es aufwachsen zu lassen, nachdem die Temperatur des Substrates 1 auf 700ºC erhöht und dann verringert wurde.
- In einer Ausführungsform wird ein auf dem Si-Kristall ausgebildeter LSI mit einer optischen Vorrichtung und der auf dem GaAs- oder InP-Kristall ausgebildeten Mikrowellenvorrichtung mittels einer Verdrahtung verbunden, und dann kann eine monolithische integrierte Schaltung implementiert werden. Zu dieser Zeit kann der Si-Kristall ein Si-Substrat sein oder eine dünne Si-Schicht auf einem isolierenden Substrat wie zum Beispiel Saphir. Figur 3(a) bis (c) zeigen mehrere Beispiele von Strukturen, in denen die monolithische integrierte Schaltung implementiert ist. In Figur 3 bezeichnet das Bezugszeichen 5 ein Si-Substrat, das Bezugszeichen 6 bezeichnet einen GaAs-Mikrowellen-IC oder eine InP-Optikvorrichtung, das Bezugszeichen 7 bezeichnet einen Si-LSI, das Bezugszeichen 8 bezeichnet eine dünne Schicht, das Bezugszeichen 9 bezeichnet eine Verdrahtung, um den IC 6 mit dem Si-LSI 7 zu verbinden, das Bezugszeichen 10 bezeichnet ein Saphirsubstrat, das Bezugszeichen 11 bezeichnet eine isolierende dünne Schicht und das Bezugszeichen 12 bezeichnet ein aus Saphir, Si oder ähnlichem gebildetes Substrat.
- In Figur 3(a) wurde der LSI 7 auf dem Si-Substrat 5 ausgebildet und der GaAs-Mikrowellen-IC oder die InP- Optikvorrichtung 6 wurde auf der auf dem Si-Substrat 5 ausgebildeten GaAs-Schicht ausgebildet und dann wurde der LSI 7 mit dem Mikrowellen-IC oder der optischen Vorrichtung 6 mittels der Verdrahtung 9 verbunden. In Figur 3(b) wurde die dünne Si-Schicht 8 auf dem Saphirsubstrat 10 anstatt dem Si-Substrat 5 ausgebildet. In Figur 3(c) wurde eine dreidimensionale Vorrichtung wie zum Beispiel Si - dünne Oxidschicht - Si auf solch eine Art und Weise ausgebildet, daß die dünne Si-Schicht auf dem aus Saphir, Si oder ähnlichem gebildeten Substrat 12 ausgebildet wurde, der LSI 7 auf der dünnen Si-Schicht ausgebildet wurde, der LSI 7 darauf durch die isolierende dünne Schicht ausgebildet wurde, wobei dieser Vorgang zweimal wiederholt wurde, die GaAs-Schicht auf der dünnen Si-Schicht 8 ausgebildet wurde, der GaAs-Mikrowellen-IC oder die InP-Optikvorrichtung 6 darin ausgebildet wurde und dann der SI-LSI 7 in jeder Schicht mit dem GaAs-Mikrowellen-IC oder der InP- Optikvorrichtung 6 mittels der in einem Durchgangsloch oder ähnlichem bereitgestellten Verdrahtung 9 verbunden wurde.
- Somit wird, wenn der auf dem Si-Substrat ausgebildete LSI und die in der Verbindungshalbleiterschicht auf dem Si- Substrat ausgebildete optische Vorrichtung, Mikrowellenvorrichtung oder ähnliches monolithisch hergestellt werden, kein Riß erzeugt, mit dem Ergebnis, daß die Halbleitervorrichtung mit hoher Genauigkeit hergestellt werden kann und ihre Ausbeute und ihr Leistungsvermögen ziemlich verbessert werden können.
- Da die dünnen Schichten AlAs und GaAs zwischen dem Si- Substrat und der Halbleiterschicht ausgebildet werden, wird durch Staub auf dem Si-Substrat oder ähnliches erzeugtes anomales Wachstum der Halbleiterschicht verhindert und die Anzahl der Oberflächendefekte wird beträchtlich verringert. Als eine Folge davon gibt es, sogar wenn eine Schichtdicke der Halbleiterschicht 5 um oder mehr beträgt, keinen darin erzeugten Riß, sodaß es möglich ist, eine verläßliche Halbleitervorrichtung mit hoher Ausbeute bereitzustellen.
Claims (9)
1. Eine Halbleitervorrichtung mit einer Halbleiterschicht
(4) oder einer Vielzahl von Halbleiterschichten, die aus
einem anderen Material als Si auf einem Si-Substrat (1)
oder einer Si-Schicht gebildet sind, mit:
einer dünnen Schicht (3) AlAs (Aluminiumarsenid) und
einer dünnen Schicht (2) GaAs (Galliumarsenid), die
zwischen dem Si-Substrat (1) oder der Si-Schicht und der
Halbleiterschicht (4) bereitgestellt sind, wobei die dünne
AlAs-Schicht (3) sich direkt auf der Oberfläche des Si-
Substrats (1) oder der Si-Schicht befindet.
2. Eine Halbleitervorrichtung nach Anspruch 1, worin die
AlAs-Schicht (3) und die GaAs-Schicht (2), die zwischen der
Si-Schicht oder dem Si-Substrat (1) und der
Halbleiterschicht (4) ausgebildet sind, jede 5 nm (50 Å)
oder mehr dick sind und ihre gesamte Dicke nicht mehr als
70 nm (700 Å) beträgt.
3. Eine Halbleitervorrichtung nach Anspruch 1, worin die
auf dem Si-Substrat (1) oder der Si-Schicht ausgebildete
Halbleiterschicht (4) eine GaAs-Schicht (4) ist und dünne
Schichten (3, 2) aus AlAs und GaAs zwischen dem Si-Substrat
(1) oder der Si-Schicht und der GaAs-Halbleiterschicht (4)
bereitgestellt sind.
4. Eine Halbleitervorrichtung nach sowohl Anspruch 2 als
auch 3, worin die AlAs-Schicht (3) 20 nm (200 Å) dick ist,
die GaAs-Schicht (2) 10 nm (100 Å) dick ist und die GaAs-
Halbleiterschicht (4) 2 um dick ist.
5. Eine Halbleitervorrichtung nach Anspruch 1, worin die
Halbleiterschicht (4) aus einem GaAs-, AlGaAs-, InP-,
InGaAs- oder InGaAsP-Verbindungshalbleiter gebildet ist.
6. Eine Halbleitervorrichtung nach Anspruch 1, worin die
Si-Schicht auf einem Saphirsubstrat ausgebildet ist.
7. Eine Halbleitervorrichtung wie in einem der vorigen
Ansprüche beansprucht, worin eine optische oder
Mikrowellenkomponente in der Halbleiterschicht (4)
definiert ist, und eine integrierte Schaltung, die mit
dieser Komponente verbunden ist, in dem Siliziumsubstrat
(1) oder der Siliziumschicht definiert ist.
8. Ein Verfahren zum Herstellen einer
Halbleitervorrichtung, worin eine Halbleiterschicht (4) aus
einem anderen Material als Silizium über einem
Siliziumsubstrat (1) oder einer Siliziumschicht
aufgewachsen ist, gekennzeichnet durch:
Aufwachsen, epitaktisch und bei einer relativ
niedrigen Temperatur, einer Dünnfilm-Schicht (3) von
Aluminiumarsenid direkt auf einer Oberfläche des
Siliziumsubstrats oder der Siliziumschicht;
Aufwachsen, epitaktisch und bei einer relativ
niedrigen Temperatur, einer Dünnfilm-Schicht (2) von
Galliumarsenid direkt auf der Oberfläche der Dünnfilm-
Schicht (3) von Aluminiumarsenid; und
Aufwachsen, epitaktisch und bei einer höheren
Temperatur, der Halbleiterschicht (4) direkt auf der
Oberfläche des dünnen Films (2) von Galliumarsenid.
9. Ein Verfahren wie in Anspruch 8 beansprucht, worin:
die Halbleiterschicht (4) aus Galliumarsenid besteht;
die dünnen Schichten (3, 2) aus Aluminiumarsenid und
Galliumarsenid jede durch organo-metallische chemische
Abscheidung aus der Gasphase (MOCVD) bei einer Temperatur
von 400ºC aufgewachsen werden; und
die Halbleiterschicht (4) durch organo-metallische
chemische Abscheidung aus der Gasphase (MOCVD) bei einer
Temperatur von 700ºC aufgewachsen wird.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2086715A JP2557546B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69020331D1 DE69020331D1 (de) | 1995-07-27 |
DE69020331T2 true DE69020331T2 (de) | 1996-03-07 |
Family
ID=13894594
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69020331T Expired - Fee Related DE69020331T2 (de) | 1990-03-30 | 1990-10-29 | Halbleiteranordnung, die auf einem Siliziumsubstrat oder auf einer Siliziumschicht gebildet wird, und Verfahren zu deren Herstellung. |
Country Status (4)
Country | Link |
---|---|
US (1) | US5136347A (de) |
EP (1) | EP0450228B1 (de) |
JP (1) | JP2557546B2 (de) |
DE (1) | DE69020331T2 (de) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5300788A (en) * | 1991-01-18 | 1994-04-05 | Kopin Corporation | Light emitting diode bars and arrays and method of making same |
JPH06232099A (ja) | 1992-09-10 | 1994-08-19 | Mitsubishi Electric Corp | 半導体装置の製造方法,半導体装置の製造装置,半導体レーザの製造方法,量子細線構造の製造方法,及び結晶成長方法 |
US5306386A (en) * | 1993-04-06 | 1994-04-26 | Hughes Aircraft Company | Arsenic passivation for epitaxial deposition of ternary chalcogenide semiconductor films onto silicon substrates |
FR2756972B1 (fr) * | 1996-12-10 | 1999-03-05 | France Telecom | Procede de relaxation de film contraint par fusion de couche interfaciale |
US8362460B2 (en) | 2006-08-11 | 2013-01-29 | Cyrium Technologies Incorporated | Method of fabricating semiconductor devices on a group IV substrate with controlled interface properties and diffusion tails |
US7872252B2 (en) * | 2006-08-11 | 2011-01-18 | Cyrium Technologies Incorporated | Method of fabricating semiconductor devices on a group IV substrate with controlled interface properties and diffusion tails |
US9299560B2 (en) * | 2012-01-13 | 2016-03-29 | Applied Materials, Inc. | Methods for depositing group III-V layers on substrates |
GB201213673D0 (en) | 2012-08-01 | 2012-09-12 | Ucl Business Plc | Semiconductor device and fabrication method |
RU2696352C2 (ru) * | 2014-12-23 | 2019-08-01 | Интигрейтед Соулар | Способ эпитаксиального выращивания границы раздела между материалами из iii-v групп и кремниевой пластиной, обеспечивающий нейтрализацию остаточных деформаций |
US9508550B2 (en) * | 2015-04-28 | 2016-11-29 | International Business Machines Corporation | Preparation of low defect density of III-V on Si for device fabrication |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6191098A (ja) * | 1984-10-09 | 1986-05-09 | Daido Steel Co Ltd | シリコン基板上における砒素化ガリウム成長結晶体とその結晶成長方法 |
GB2189345A (en) * | 1986-04-16 | 1987-10-21 | Philips Electronic Associated | High mobility p channel semi conductor devices |
JPH0766922B2 (ja) * | 1987-07-29 | 1995-07-19 | 株式会社村田製作所 | 半導体装置の製造方法 |
DE68923756T2 (de) * | 1988-10-28 | 1996-03-07 | Texas Instruments Inc., Dallas, Tex. | Abgedeckte Wärmebehandlung. |
JP2845464B2 (ja) * | 1988-12-20 | 1999-01-13 | 富士通株式会社 | 化合物半導体の成長方法 |
JPH03201425A (ja) * | 1989-12-28 | 1991-09-03 | Fujitsu Ltd | 半導体装置 |
-
1990
- 1990-03-30 JP JP2086715A patent/JP2557546B2/ja not_active Expired - Lifetime
- 1990-10-29 DE DE69020331T patent/DE69020331T2/de not_active Expired - Fee Related
- 1990-10-29 EP EP90311837A patent/EP0450228B1/de not_active Expired - Lifetime
- 1990-10-31 US US07/606,825 patent/US5136347A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0450228B1 (de) | 1995-06-21 |
EP0450228A2 (de) | 1991-10-09 |
JP2557546B2 (ja) | 1996-11-27 |
EP0450228A3 (en) | 1991-11-27 |
US5136347A (en) | 1992-08-04 |
DE69020331D1 (de) | 1995-07-27 |
JPH03284834A (ja) | 1991-12-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE68909270T2 (de) | Halbleiter-Dünnschicht und Herstellungsverfahren. | |
DE68918135T2 (de) | Methode zur Erzeugung einer halbleitenden Dünnschicht. | |
DE4040356C2 (de) | ||
DE60030279T2 (de) | Halbleiterbasis, ihre herstellungsmethode und halbleiterkristallherstellungsmethode | |
DE69827824T3 (de) | Kontrolle der verspannungsdichte durch verwendung von gradientenschichten und durch planarisierung | |
DE69120116T2 (de) | Heterostruktur-Halbleiteranordnung | |
DE69834232T2 (de) | Verfahren zum Verbinden von kristallinen Substraten mit unterschiedlichen Kristallgitter | |
DE2416550C2 (de) | Verfahren zum Herstellen eines Halbleiterbauelements mit versetzungsfreiem Übergitterstrukturkristall | |
DE69631662T2 (de) | GaAs-SUBSTRAT MIT GRADIERT ZUSAMMENGESETZTEM AeGaAsSb-PUFFER ZUR HERSTELLUNG VON FELDEFFEKTTRANSISTOREN MIT HOHEM INDIUM-GEHALT | |
DE4118593C2 (de) | Verfahren zur Herstellung integrierter Vorrichtungen in Silizium- und siliziumfreien Substraten mittels Waferbonding | |
DE2737686A1 (de) | Verfahren zur herstellung einer halbleiteranordnung | |
DE102005042587A1 (de) | Verfahren und Vorrichtung zur Herstellung eines auf Galliumnitrid basierenden Einzelkristallsubstrats | |
DE69204794T2 (de) | Verfahren zur Züchtung von heteroepitaktischen Schichten. | |
DE69020331T2 (de) | Halbleiteranordnung, die auf einem Siliziumsubstrat oder auf einer Siliziumschicht gebildet wird, und Verfahren zu deren Herstellung. | |
DE69118941T2 (de) | Zusammengesetztes Halbleitersubstrat und Verfahren zu seiner Herstellung | |
DE102008026784A1 (de) | Epitaxierte Siliciumscheibe mit <110>-Kristallorientierung und Verfahren zu ihrer Herstellung | |
DE112012003409T5 (de) | Epitaktischer Lift-Off mit hohem Durchsatz für flexible Elektronik | |
DE102018213437A1 (de) | Verfahren zur Herstellung von Galliumnitridsubstrat unter Verwendung von Hydriddampfphasenepitaxie | |
DE68918799T2 (de) | Verbindungshalbleitersubstrat. | |
DE112018002713T5 (de) | SiC-EPITAXIE-WAFER UND VERFAHREN ZU DESSEN HERSTELLUNG | |
DE68906433T2 (de) | Verfahren zur herstellung eines halbleitersubstrats mit einer schicht mit uebergitterstruktur mit spannungsschicht. | |
DE112021003487T5 (de) | Freistehendes Substrat für epitaktisches Kristallwachstum und funktionelles Bauelement | |
DE69106478T2 (de) | Verfahren zur heteroepitaktischen Züchtung von Schichten. | |
DE3932277C2 (de) | ||
DE112010002935B4 (de) | Epitaktischer Siliciumwafer und Verfahren zur Herstellung desselben |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8320 | Willingness to grant licences declared (paragraph 23) | ||
8339 | Ceased/non-payment of the annual fee |