DE68918799T2 - Verbindungshalbleitersubstrat. - Google Patents

Verbindungshalbleitersubstrat.

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Description

  • Die vorliegende Erfindung betrifft ein Verbindungshalbleiter-Substrat, das ein Substrat der Gruppe IV und eine darauf gebildete Schicht eines Verbindungshalbleiters der Gruppe III-V umfaßt. Das Substrat hat eine verminderte Restspannung und eine hohe Qualität.
    • HINTERGRUND DER ERFINDUNG
  • Techniken des Züchtens der dünnen Kristalle eines Verbindungshalbleiters sind weitgehend entwickelt. Sie werden auf die Herstellung von Halbleiter-Lasern, Solarzellen und mit ultrahoher Geschwindigkeit arbeitenden Vorrichtungen angewandt.
  • Diese Vorrichtungen verwenden ein aus einem Verbindungshalb leiter der Gruppe III-V hergestelltes Substrat. Das Substrat ist jedoch teuer und zerbrechlich. Außerdem ist es schwierig, infolge der Schwierigkeiten des Kristallzüchtens das Substrat in Form größerer Flächen herzustellen. Als verbessertes Verfahren wird vorgeschlagen, daß der Verbindungshalbleiter der Gruppe III-V auf einem Substrat eines Halbleiters der Gruppe IV gebildet wird, das billig ist und hohe Kristallinität besitzt. Insbesondere sind viele Untersuchungen über das Züchten dünner GaAs-Kristalle auf einem Si-Substrat durchgeführt worden.
  • Zum Züchten eines GaAs-Dünnfilms auf dem Si-Substrat wird eine zweistufige Arbeitsweise vorgeschlagen, bei der GaAs bei relativ niedriger Temperatur wachsen gelassen und dann bei relativ hoher Temperatur verdickt wird. In IEEE Electron Device Lett. EDL-2.169 (1981) wird auch vorgeschlagen, daß eine Ge-Zwischenschicht zwischen das Si-Substrat und die GaAs-Schicht eingeführt wird. Es wird weiter vorgeschlagen, daß die Zwischenschicht mit alternierenden Schichten aus einer GaAs- Schicht und einer Schicht einer anderen Verbindung der Gruppe III-V mit einer Gitter-Konstante nahe derjenigen der GaAs- Schicht wechseln kann. Es wird auch vorgeschlagen, daß eine Spannungs-Supergitter-Schicht, die aus einer InGaAs-Schicht und einer GaAs-Schicht aufgebaut ist, gebildet wird, um die GaAs- Schicht mit guter Qualität zu erhalten {siehe Appl. Phys. Lett. 48 (1986) 1223}.
  • Der Verbindungshalbleiter der Gruppe III-V umfaßt, neben GaAs, InP, das gute Eigenschaften in bezug auf die Peak-Geschwindigkeit der Elektronen und den Wärmeübergangs-Koeffizienten im Vergleich zu GaAs besitzt. Der InP-Verbindungshalbleiter wird zur Zeit eingehend im Hinblick auf die Möglichkeit untersucht, daß er vielleicht bei höheren Frequenzen arbeiten und ein Mikrowellen-Verstärkungselement erzeugen kann.
  • Im allgemeinen umfassen die Arbeitsweisen für das Züchten des Kristalls des Verbindungshalbleiters der Gruppe III-V eine Methode des Wachsenlassens aus der Dampfphase (z.B. MOCVD und Hydrid-VPE), eine Methode des Abscheidens aus der Dampfphase (z.B. MBE etc.), und eine Methode des Wachsenlassens aus der flüssigen Phase. Bei diesen Verfahrensweisen wird das Substrat auf eine höhere Temperatur von wenigstens 400 ºC erhitzt, und ein Rohmaterial wurde darauf bereitgestellt, um einen Kristall epitaxial wachsen zu lassen. Wenn das Substrat und das Rohmaterial jedoch unterschiedliche Koeffizienten der thermischen Ausdehnung haben, erleidet die erhaltene epitaxiale Schicht eine Spannungsbelastung aufgrund der Differenz der Koeffizienten der thermischen Ausdehnung nach dem Abkühlen. Die Spannung bewirkt eine Verschiebung eines photolumineszenz-peaks und die Wölbung des Wafers. Wenn die Spannung sehr groß ist, kann ein Reißen der epitaxialen Schicht stattfinden, was eine Beeinträchtigung der Qualität ergibt.
  • Zur Lösung der obigen Probleme schlugen die Erfinder der vorliegenden Erfindung in Jpn. Appl. Phys. 26 (1987) 11587 vor, eine Zwischenschicht aus GaAs zwischen einem Si-Substrat und einer InP-Schicht einzuführen. Bei dieser Konstruktion weist die epitaxiale InP-Schicht noch eine schwache Zugspannung von 8,4 10³ N/cm² (8,4 x 10&sup8; dyn/cm²) auf. So wird ihr Photolumineszenz-Peak bei 77 K um 1 bis 5 meV zur niedrigeren Seite verschoben und in zwei Peaks mit einem Unterschied von 5 bis 7 meV verändert. Sie hat auch eine Dichte kristlliner Defekte ("etching pit density"; EPD) von 1 bis 2 × 10&sup8; cm&supmin;², die für die Erzielung guter elektrischer Eigenschaften nicht ausreichend ist. Aus diesem Grunde ist es erforderlich, daß die epitaxiale Schicht eine stärker verbesserte Kristallinität und höhere Qualität besitzt.
    • KURZBESCHREIBUNG DER ERFINDUNG
  • Die vorliegende Erfindung macht ein Verbindungshalbleiter-Substrat verfügbar, das eine Schicht eines Verbindungshalbleiters der Gruppe III-V auf einem Substrat der Gruppe IV umfaßt und das im wesentlichen keine Restspannung und nur wenige Kristall-Defekte aufweist. Das Substrat der vorliegenden Erfindung umfaßt
  • (a) ein Substrat 1 der Gruppe IV aus Silicium,
  • (b) eine erste, auf dem Substrat gebildete Schicht 2 eines Verbindungshalbleiters der Gruppe III-V aus InP,
  • (c) eine auf der ersten Halbleiter-Schicht gebildete zweite Schicht 3 eines Verbindungshalbleiters aus InxGa1-xP (0 < x < 1) mit einer solchen Gitterkonstante, daß sie eine Spannung in einer Richtung erzeugt, die derjenigen der Spannung entgegengesetzt ist, die während der Zeit der Bildung der ersten Halbleiter-Schicht infolge einer Differenz zwischen den thermischen Ausdehnungskoeffizienten des Substrats und der ersten Halbleiter-Schicht auftritt, und
  • (d) eine auf der zweiten Halbleiter-Schicht gebildete dritte Schicht 4 eines Verbindungshalbleiters der Gruppe III-V aus InP.
    • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Das Substrat der Gruppe IV der vorliegenden Erfindung ist Si.
  • Der Verbindungshalbleiter der Gruppe III-V für die erste Schicht und die dritte Schicht der vorliegenden Erfindung ist InP.
  • Die Koeffizienten der thermischen Ausdehnung einiger Materialien sind in der folgenden Tabelle 1 aufgeführt. Tabelle 1 Koeffizient der thermischen Ausdehnung (x 10&supmin;&sup6; ºC&supmin;¹)
  • Wenn das Substrat der Gruppe IV Si ist, ist der Koeffizient der thermischen Ausdehnung des Verbindungshalbleiters der Gruppe III-V größer als derjenige des Si-Substrats. Dementsprechend weist die Schicht des Verbindungshalbleiters der Gruppe III-V nach ihrer Bildung eine darin herrschende Restspannung auf. In der vorliegenden Erfindung sollte die zweite Verbindungshalbleiter-Schicht eine solche Gitterkonstante haben, daß sie eine Spannung in einer Richtung erzeugt, die derjenigen der Spannung entgegengesetzt ist, die während der Zeit der Bildung der ersten Halbleiter-Schicht auftritt. Die zweite Schicht ist InxGa1-xP (0 < x < 1).
  • Gemäß der vorliegenden Erfindung ist die Gitterkonstante des Verbindungshalbleiters der Gruppe III-V 0,5868 nm für InP und 0,5449 bis 0,5868 nm für InGaP.
    • KURZE ERLÄUTERUNG DER ZEICHNUNGEN
  • Figur 1 zeigt schematisch eine Ausführungsform des Substrats der vorliegenden Erfindung.
  • Figur 2 zeigt schematisch ein Verbindungshalbleiter-Substrat der vorliegenden Erfindung.
  • Figur 3 zeigt schematisch eine andere Ausführungsform des Substrats der vorliegenden Erfindung, worin eine Zwischenschicht 9 aus GaAs zwischen das Si-Substrat und die InP-Schicht eingeführt wird.
  • Figur 4 zeigt schematisch eine andere Ausführungsform des Substrats der vorliegenden Erfindung, worin eine Supergitter- Schicht 10 aus (InP/InxGa1-xP)n (0 < x < 1 und n = 2 bis 40) an Stelle der zweiten Schicht 7 aus InxGa1-xP (0 < x < 1) eingesetzt wird.
    • BEVORZUGTES BEISPIEL DER ERFINDUNG
  • Das IV-Substrat ist Si, und der III-V-Verbindungshalbleiter ist InP.
  • Figur 2 zeigt schematisch ein Verbindungshalbleiter-Substrat der vorliegenden Erfindung. Eine InP-Schicht 6 wird auf dem Si-Substrat 5 gebildet, und dann wird eine Schicht 7 aus InxGa1-xP (0 < x < 1) auf der InP-Schicht 6 gebildet. Weiterhin wird eine andere InP-Schicht 8 auf der Schicht 7 aus InxGa1-xP (0 < x < 1) gebildet. Die Schicht 7 aus InxGa1-xP (0 < x < 1) hat eine kleinere Gitterkonstante und erzeugt eine Spannung, die der Spannung der InP-Schichten 6 und 8 entgegengesetzt ist.
  • Figur 3 zeigt schematisch eine andere Ausführungsform der vorliegenden Erfindung, worin eine Zwischenschicht 9 aus GaAs zwischen dem Si-Substrat und der InP-Schicht eingeführt wird. Die Zwischenschicht 9 erleichtert die Spannung und Gitter-Fehlanpassung.
  • Figur 4 zeigt schematisch eine andere Ausführungsform der vorliegenden Erfindung, worin eine Supergitter-Schicht 10 aus (Inp/InxGa1-xP)n (0 < x < 1 und n = 2 bis 40) an Stelle der zweiten Schicht 7 aus InxGa1-xP (0 < x < 1) eingesetzt wird. Die Schicht 10 hemmt die Übertragung der kristallinen Versetzung und bewirkt eine höhere Qualität der InP-Schicht.
  • Jede Schicht kann mittels eines Molekularstrahl-Epitaxie-Verfahrens {Molecular Beam Epitaxy (MBE) method}, eines Verfahrens der metallorganischen Dampfphasen-Epitaxie {Metal Organic Vapor Phase Epitaxy (MOVPE) method}, eines Verfahrens der Halogenid- Dampfphasen-Epitaxie {Halide-Vapor Phase Epitaxy (Halide-VPE) method} und dergleichen gebildet werden. Die MOVPE-Methode wird als ein Beispiel für die folgende Erläuterung der Figur 4 eingesetzt.
  • Die MOVPE wird unter Verwendung einer Niederdruck-MOVPE-Apparatur durchgeführt, deren Reaktionsrohr einen Niederdruck von 33,3 bis 133 hPa (25 bis 100 Torr) aufweist. Sie wird auch bei Atmosphärendruck durchgeführt.
  • Das Si-Substrat wird in einer HF-Lösung gereinigt und in einer Atmosphäre von AsH&sub3; + H&sub2; bei 1000 ºC 5 bis 10 min hitzebehandelt. Das Substrat wird auf 350 ºC bis 400 ºC gekühlt; bei dieser Temperatur wird eine GaAs-Schicht in einer Dicke von 10 bis 20 nm gebildet. Es wird dann auf 550 ºC bis 650 ºC erhitzt; bei dieser Temperatur wird darauf eine GaAs-Schicht in einer Dicke von 10 bis 200 nm gebildet, um eine Zwischenschicht 9 zu erhalten. Das resultierende Substrat wird auf 400 ºC abgekühlt; bei dieser Temperatur wird eine InP-Schicht in einer Dicke von 10 bis 20 nm gebildet; dann wird auf 550 ºC bis 650 ºC erhitzt; bei dieser Temperatur wird darauf noch eine InP-Schicht in einer Dicke von 10 bis 3 000 nm gebildet, um die InP-Schicht (die erste Halbleiter-Schicht) 6 zu erhalten. Auf dem erhaltenen Substrat werden alternierend eine Schicht aus InxGa1-xP (0 < x < 1) und eine InP-Schicht gebildet, die jeweils eine Dicke von 2,5 bis 1 000 nm haben, bis 2 bis 40 Schichten vorliegen, wobei die Temperatur auf 550 ºC bis 650 ºC gehalten wird, um die Schicht 10 aus (InP/InxGa1-xP) × n (die zweite Halbleiter-Schicht) zu erhalten. Dann wird darauf noch eine InP-Schicht in einer Dicke von 2 bis 5 um gebildet, um die Schicht 8 aus InP (die dritte Halbleiter-Schicht) zu erhalten.
  • Das Speise-Gas für die GaAs-Schicht ist Triethylgallium und Arsin (AsH&sub3;) ; das Speise-Gas für die InP-Schichten 6, 8 und 10 ist Trimethylindium und Phosphin, und das Speise-Gas für die InxGa1-xP-Schicht 7 ist Trimethylindium, Triethylgallium und Phosphin, Bei der Bildung der GaAs-Schicht wird Triethylgallium in einer Menge von 2,5 × 10&supmin;&sup5; Mol-% eingeleitet, und das Speise-Mengen-Verhältnis AsH&sub3; / Triethylgallium beträgt 100 bis 200. Bei der InP-Schicht wird Phosphin in einer Menge von 2,5 bis 5,6 × 10&supmin;&sup5; Mol-% eingeleitet, und das Speise-Mengen-Verhältnis Phosphin / Trimethylindium beträgt 200 bis 1 200. Bei der InxGa1-xP-Schicht werden, wenn x 5 ist, Triethylgallium und Trimethylindium jeweils in einer Menge von 5,6 × 10&supmin;&sup5; Mol-% eingeleitet, und das Speise-Mengen-Verhältnis Phosphin / Trimethylgallium + Trimethylindium beträgt 200. Die obigen Speise- Gase werden im allgemeinen mit H&sub2;-Gas verdünnt, und die gesamte Durchfluß-Menge in dem Reaktionsrohr wird auf 15 l/min eingestellt.
  • Das erhaltene Substrat hat eine glatte (spiegelnde) Oberfläche der InP-Schicht. Die InP-Schicht hat im wesentlichen keine Risse, was zeigt, daß wenig Restspannung in der InP-Schicht vorhanden ist. Gemäß einer Messung der Photolumineszenz bei 77 K beträgt die Peak-Verschiebung 1 bis 3 meV, und der Abstand der Aufspaltung ist kleiner als 3 meV, was um 3 meV kleiner als bei dem herkömmlichen Substrat ist, das die zweite Schicht 3, 7 und 10 nicht besitzt. Dies zeigt, daß die Restspannung in der epitaxialen InP-Schicht um 50 % reduziert wird, gemäß der Diskussion von J. Asai und K. Oe, J. Appl. Phys. 54 (1983) 2052, und von A. Yamamoto, N. Uchida und M, Yamaguchi, Optoelectronics Devices and Technologies 1 (1986) 41. Das erhaltene Substrat wird mit einer Lösung von HEr + H&sub3;PO&sub4; geätzt, jedoch die Dichte der Ätzgrübchen beträgt 1 bis 5 x 10&sup7; cm&supmin;², was kleiner als bei einem konventionellen Substrat ist, das die zweite Schicht 7 und 10 nicht besitzt. So wird gefunden, daß das Einfügen der zweiten Schichten 7 und 10 sehr wirksam in bezug auf die Erzeugung einer InP-Schicht ist, die eine hohe Qualität und im wesentlichen keinen Gitterfehler besitzt.
  • Als ein typisches Beispiel wurde ein Si-Substrat 5 [(100) 3º versetzt gegen < 110> ] mit einer Dicke von 525 um in einer PH&sub3; enthaltenden H&sub2;-Atmosphäre bei 0,02 hPa (0,015 Torr) bei 1000 ºC hitzebehandelt. Eine GaAs-Schicht mit 10 nm wurde darauf gebildet und dann auf 550 ºC erhitzt; bei dieser Temperatur wurde noch eine GaAs-Schicht in einer Dicke von 100 nm gebildet, um eine GaAs-Zwischenschicht 9 zu erhalten. Darauf wurde als nächstes bei 400 ºC eine InP-Schicht gebildet, die auf 625 ºC erhitzt wurde; bei diesem Temperatur wurde noch eine InP-Schicht mit einer Dicke von 4 um gebildet, um eine erste InP-Schicht 6 zu erhalten. Bei 625 ºC wurden alternierend eine Inp-Schicht von 10 nm und eine In0,5Ga0,5P-Schicht von 10 nm gebildet, um aus 7 Schichten eine Spannungs-Supergitter-Schicht 10 zu erhalten. Dann wurde eine InP-Schicht (die dritte Schicht) in einer Dicke von 1 um gebildet. Die erhaltene Inp- Schicht hatte einen Betrag der Peak-Verschiebung von 1 meV und einen Abstand der Aufspaltung von 3 meV. Sie hat auch einen Gitterfehler von 5 x 10&sup7; cm&supmin;².

Claims (3)

1. Verbindungshalbleiter-Substrat, umfassend
(a) ein Substrat (1) der Gruppe IV aus Silicium,
(b) eine erste, auf dem Substrat gebildete Schicht (2) eines Verbindungshalbleiters der Gruppe III-V aus InP,
(c) eine auf der ersten Halbleiter-Schicht gebildete zweite Schicht (3) eines Verbindungshalbleiters aus InxGa1-xP (0 < x < 1) mit einer solchen Gitterkonstante, daß sie eine Spannung in einer Richtung erzeugt, die derjenigen der Spannung entgegengesetzt ist, die während der Zeit der Bildung der ersten Halbleiter-Schicht infolge einer Differenz zwischen den thermischen Ausdehnungskoeffizienten des Substrats und der ersten Halbleiter-Schicht auftritt, und
(d) eine auf der zweiten Halbleiter-Schicht gebildete dritte Schicht (4) eines Verbindungshalbleiters der Gruppe III-V aus InP.
2. Verbindungshalbleiter-Substrat nach Anspruch 1, worin eine Zwischenschicht (9) aus GaAs zwischen dem Substrat aus Si und der ersten Halbleiter-Schicht aus InP eingeführt ist.
3. Verbindungshalbleiter-Substrat nach Anspruch 1, worin die zweite Halbleiter-Schicht aus InxGa1-xP (0 < x < 1) aus wenigstens zwei Schichten zusammengesetzt ist, von denen die eine eine Schicht aus InxGa1-xP (0 < x < 1) und die andere eine Schicht aus InP ist.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2655774A1 (fr) * 1989-12-08 1991-06-14 Thomson Csf Perfectionnement aux transistors de puissance en materiaux iii-v sur substrat silicium et procede de fabrication.
US5075744A (en) * 1990-12-03 1991-12-24 Motorola, Inc. GaAs heterostructure having a GaAsy P1-y stress-compensating layer
WO1994010707A1 (de) * 1992-11-05 1994-05-11 Siemens Aktiengesellschaft Hochabsorbierende solarzelle und verfahren zur herstellung
US5455440A (en) * 1992-12-09 1995-10-03 Texas Instruments Incorporated Method to reduce emitter-base leakage current in bipolar transistors
US5512375A (en) * 1993-10-14 1996-04-30 Intevac, Inc. Pseudomorphic substrates
US5912481A (en) * 1997-09-29 1999-06-15 National Scientific Corp. Heterojunction bipolar transistor having wide bandgap, low interdiffusion base-emitter junction
US6423990B1 (en) 1997-09-29 2002-07-23 National Scientific Corporation Vertical heterojunction bipolar transistor
DE19848298B4 (de) * 1998-10-12 2008-08-07 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Hochtemperaturstabile Halbleitersubstratscheibe großen Durchmessers und Verfahren zu ihrer Herstellung
JP2001127326A (ja) * 1999-08-13 2001-05-11 Oki Electric Ind Co Ltd 半導体基板及びその製造方法、並びに、この半導体基板を用いた太陽電池及びその製造方法
JP2002078514A (ja) * 2000-07-01 2002-03-19 Akio Ijima ボタン飾り
US20060048700A1 (en) * 2002-09-05 2006-03-09 Wanlass Mark W Method for achieving device-quality, lattice-mismatched, heteroepitaxial active layers
US7535089B2 (en) * 2005-11-01 2009-05-19 Massachusetts Institute Of Technology Monolithically integrated light emitting devices
US20140110777A1 (en) 2012-10-18 2014-04-24 United Microelectronics Corp. Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3676019D1 (de) * 1985-09-03 1991-01-17 Daido Steel Co Ltd Epitaktische gallium-arsenid-halbleiterscheibe und verfahren zu ihrer herstellung.
JPS62238618A (ja) * 1986-04-09 1987-10-19 Sharp Corp 半導体ウエハ
JPH0760790B2 (ja) * 1987-05-13 1995-06-28 シャープ株式会社 化合物半導体基板
US5011550A (en) * 1987-05-13 1991-04-30 Sharp Kabushiki Kaisha Laminated structure of compound semiconductors
CA1289843C (en) * 1987-05-15 1991-10-01 Joseph Albert Teijido Compact combine drive system

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EP0367292A2 (de) 1990-05-09
JPH0760791B2 (ja) 1995-06-28
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US5016065A (en) 1991-05-14
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DE68918799D1 (de) 1994-11-17

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