DE3587377T2 - Verfahren zur herstellung von halbleiteranordnungen unter verwendung von silizium-auf- isolator techniken. - Google Patents
Verfahren zur herstellung von halbleiteranordnungen unter verwendung von silizium-auf- isolator techniken.Info
- Publication number
- DE3587377T2 DE3587377T2 DE8585400604T DE3587377T DE3587377T2 DE 3587377 T2 DE3587377 T2 DE 3587377T2 DE 8585400604 T DE8585400604 T DE 8585400604T DE 3587377 T DE3587377 T DE 3587377T DE 3587377 T2 DE3587377 T2 DE 3587377T2
- Authority
- DE
- Germany
- Prior art keywords
- layer
- silicon
- crystal
- spinel
- amorphous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000012212 insulator Substances 0.000 title claims description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 72
- 229910052596 spinel Inorganic materials 0.000 claims description 38
- 239000011029 spinel Substances 0.000 claims description 38
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 36
- 239000013078 crystal Substances 0.000 claims description 28
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 27
- 239000007789 gas Substances 0.000 claims description 27
- 238000000137 annealing Methods 0.000 claims description 16
- 238000006243 chemical reaction Methods 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 229910052594 sapphire Inorganic materials 0.000 claims description 12
- 239000011261 inert gas Substances 0.000 claims description 11
- 239000010980 sapphire Substances 0.000 claims description 11
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 5
- VLAPMBHFAWRUQP-UHFFFAOYSA-L molybdic acid Chemical compound O[Mo](O)(=O)=O VLAPMBHFAWRUQP-UHFFFAOYSA-L 0.000 claims description 5
- 238000005516 engineering process Methods 0.000 claims description 2
- 238000000407 epitaxy Methods 0.000 claims 1
- 238000005496 tempering Methods 0.000 claims 1
- 230000007547 defect Effects 0.000 description 29
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 20
- CPLXHLVBOLITMK-UHFFFAOYSA-N Magnesium oxide Chemical compound [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 18
- 239000000758 substrate Substances 0.000 description 18
- 229910052739 hydrogen Inorganic materials 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 12
- 239000001257 hydrogen Substances 0.000 description 12
- 238000001000 micrograph Methods 0.000 description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 9
- 239000000395 magnesium oxide Substances 0.000 description 9
- 238000009413 insulation Methods 0.000 description 6
- MEFBJEMVZONFCJ-UHFFFAOYSA-N molybdate Chemical compound [O-][Mo]([O-])(=O)=O MEFBJEMVZONFCJ-UHFFFAOYSA-N 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 238000001953 recrystallisation Methods 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 229910052593 corundum Inorganic materials 0.000 description 3
- 238000001035 drying Methods 0.000 description 3
- 229910052734 helium Inorganic materials 0.000 description 3
- 238000001878 scanning electron micrograph Methods 0.000 description 3
- 229910001845 yogo sapphire Inorganic materials 0.000 description 3
- VXEGSRKPIUDPQT-UHFFFAOYSA-N 4-[4-(4-methoxyphenyl)piperazin-1-yl]aniline Chemical compound C1=CC(OC)=CC=C1N1CCN(C=2C=CC(N)=CC=2)CC1 VXEGSRKPIUDPQT-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 238000002524 electron diffraction data Methods 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 2
- 125000004430 oxygen atom Chemical group O* 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000005049 silicon tetrachloride Substances 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical group [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910003910 SiCl4 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 1
- 238000004020 luminiscence type Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/0245—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02488—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/017—Clean surfaces
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/025—Deposition multi-step
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/15—Silicon on sapphire SOS
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Recrystallisation Techniques (AREA)
Description
- Diese Erfindung betrifft ein Verfahren zur Herstellung von Halbleiterbauelementen. Insbesondere betrifft diese Erfindung ein Verfahren zur Herstellung von Halbleiterbauelementen, die eine einkristalline Schicht aus Silizium als aktive Schicht auf einer einkristallinen Schicht aus isolierenden Materialien, wie z. B. Magnesia-Spinell (MgO·Al&sub2;O&sub3;) und Saphir (α-Al&sub2;O&sub3;), enthalten.
- Eine solche aktive Siliziumschicht auf einem Isolator oder einer isolierenden Schicht wird im allgemeinen als SOI (silicon-on-insulator) bezeichnet und wird zur Herstellung von Bipolartransistoren, Metalloxid-Halbleiterbauelementen (MOS), bipolaren integrierten Schaltkreisen (IC's) für hohe Spannungen oder ähnlichen Schaltkreisen und Bauelementen verwendet.
- Viele Typen von SOI's sind vorgeschlagen und aufgrund der Vorteile, die sie bieten, bei der Herstellung von Halbleiterbauelementen verwendet worden. Erstens erfordern sie keine Isolierung in den Bauelementen, oder falls eine Isolierung notwendig ist, ist es leicht, eine Isolationsfläche zu bilden. Ferner weisen Halbleiterbauelemente mit SOI-Strukturen keine oder geringe parasitäre Kapazitäten auf. Diese bemerkenswerten Vorteile garantieren die Produktion von hochintegrierten Halbleiterbauelementen mit hoher Qualität.
- Ein typisches Beispiel der bekannten SOI-Struktur findet sich in den Fig. 1a und 1b. Wie in Fig. 1a gezeigt, enthält das SOI-Material ein (100)-Si-Substrat 1, auf dem eine SiO&sub2;-Schicht 2 und eine amorphe Si-Schicht 3 abgeschieden ist. Die amorphe Si-Schicht 3 wird im allgemeinen durch Anwendung der Gasphasenepitaxie (GPE) oder anderer Verfahren gebildet.
- Um amorphes Si in der Schicht 3 in einkristallines Si umzuwandeln, wird das Material bei einer Temperatur von etwa 600ºC bis 1100ºC getempert. Die Kristallisation des amorphen Si beginnt an einem frei liegenden Teil des Si-Substrats 1, wie in Fig. 1b gezeigt ist. Der freiliegende Teil des Substrats 1 wirkt nämlich als Keim für die Kristallisation. Die einkristalline Si-Fläche 4 dehnt sich fortschreitend über die Schicht 3 aus. Schließlich ist das ganze amorphe Si in der Schicht 3 in eine einkristalline Form von Silizium umgewandelt.
- Das Ergebnis ist in Fig. 2 gezeigt, die eine schematische Draufsicht auf die entstehende SOI-Struktur ist. Unerwarteterweise hat die einkristalline Si-Schicht 4 zusätzlich zu der (100)-Kristallstruktur teilweise ausgebildete (110)- und (111)-Kristallstrukturen. Dies bedeutet, daß die Schicht 4 nicht eine einkristalline Form, sondern eine polykristalline Form hat. Ein solches unerwünschtes Ergebnis kann häufig bei der Bildung der gezeigten SOI-Struktur auftreten.
- Heteroepitaxie ist ebenfalls bekannt und wird bei der Bildung von SOI-Strukturen häufig angewendet. Wie wir bereits berichtet haben, z. B. in M. Ihara et al., "Vapor phase epitaxial growth of MgO·Al&sub2;O&sub3;", J. Electrochem. Soc., Vol. 129, No. 11, pp. 2569-2573, Nov. 1982, and M. Ihara, "Epitaxial spinel growth for integrated circuits", Microelectronic Engineering, Vol. 1, pp. 161-177, 1983, haben SOI-Strukturen, die unter Verwendung der Heteroepitaxie oder des Verfahrens des heteroepitaxialen Aufwachsens hergestellt sind, viele Vorteile. Z.B. zeigen die entstandenen aktiven Si-Schichten auf Saphir oder Spinell hohe Qualität und Mobilität. Eine Hochspannungsisolation kann erreicht werden. Die großflächigen Si-Wafer können als das Substrat verwendet werden, und daher können Niedrigpreis-Bauelemente produziert werden.
- Dieses Verfahren hat allerdings den Nachteil, daß die aktiven Si-Schichten aufgrund ihres mit der darunterliegenden Saphir- oder Spinell-Schicht gebildeten Heteroübergangs unvermeidbare Stapelfehler haben. Dieser Fehler wird klarer ersichtlich werden aus Fig. 3, die eine typische Si-auf-Spinell (MgO·Al&sub2;O&sub3;)-auf-Si-Doppelheterostruktur zeigt.
- In Fig. 3 enthält die gezeigte SOI-Struktur ein (100)-einkristallines Si-Substrat 1, auf dem eine (100)-orientierte Spinell-Epitaxialschicht 5 und eine (100)-orientierte einkristalline Si-Schicht 6 aufgebracht ist. Die Si-Schicht 6 wird im allgemeinen durch Gasphasenepitaxie (GPE) aufgebracht. Während des GPE-Prozesses werden in die wachsende Si-Schicht 6 Stapelfehler (111) induziert. Wir fanden, daß die Bildung der Stapelfehler an begrenzten Teilen der Si-Spinell-Grenzfläche beginnt, wobei jeder Teil als ein Kern der Fehlerbildung beim Kristallwachstum wirkt. Solche Kernteile werden auf die etwa 0,8%-ige Gitter-Fehlanpassung zwischen Si und Spinell zurückgeführt.
- In einem anderen Dokument (US-A-4 147 584) zum Stand der Technik ist ein Verfahren zur Herstellung eines Wafers beschrieben, das eine SOI-Technik verwendet, bei der eine erste Schicht aus einkristallinem Silizium auf einer darunterliegenden Schicht von (1101)-einkristallinem Isolatormaterial (Saphir) gebildet wird, wobei die genannte Orientierung zu Stapelfehlern führen kann.
- Ein weiteres Dokument (US-A-4 046 618) zum Stand der Technik betrifft ein Verfahren zum Aufbringen von großflächigen dünnen einkristallinen Filmen mit dem Ziel, die Beschränkungen eines bei einem solchen Herstellungsverfahren verwendeten einkristallinen Substrats aufzuheben, und nicht mit dem Ziel, das Problem der Stapelfehler zu beheben.
- Die Stapelfehler führen zu auffallenden Geradlinigkeitsfehlern auf der Oberfläche der aktiven Si-Schicht, nachdem sie durch die Schicht hindurchgegangen sind. Dies bedeutet eine Verminderung der Fertigungsausbeute der SOI-Struktur und dem entsprechend der schließlich produzierten Bauelemente. Es ist daher wünschenswert, verbesserte Verfahren zum Bilden von SOI-Strukturen zu haben, die dünne oder dicke Schichten von einkristallinem Si mit hoher Qualität und ohne Stapelfehler auf einer Isolationsschicht aus Spinell, Saphir oder anderen Einkristallen haben.
- Gemäß der Erfindung wird ein Verfahren zur Herstellung von Halbleiterbauelementen unter Verwendung der SOI-Technik angegeben, das folgende Schritte umfaßt: Bilden einer ersten Schicht aus einkristallinem Silizium auf einer darunterliegenden (100)-Schicht aus einkristallinem Isolatormaterial aus Saphir oder Spinell, Bilden einer Schicht aus amorphem Silizium auf der genannten ersten Schicht aus Silizium bei einer Temperatur von 350ºC bis 650ºC und Tempern der genannten Schicht aus amorphem Silizium bei einer Temperatur von 650ºC bis 1350ºC in einer Atmosphäre von Wasserstoffgas, um die zweite Schicht aus einkristallinem Silizium zu bilden.
- Das hierbei verwendete einkristalline Isolatormaterial kann aus der Gruppe der üblicherweise verwendeten Isolatoren, wie z. B. Saphir, Magnesia-Spinell und dergleichen, frei gewählt werden, je nach der Art des gewünschten Bauelements. Zum Beispiel kann Saphir in Form eines Saphir- Substrats verwendet werden, und Magnesia-Spinell kann in der Form einer Spinell-Epitaxialschicht auf dem Si-Substrat verwendet werden. Epitaxiales Aufwachsen von Spinell auf Si-Substrat ist beispielsweise in den oben genannten Veröffentlichungen von M. Ihara beschrieben. Die Kristallorientierung dieser Materialien ist (100).
- Die erste Schicht aus einkristallinem Silizium kann man epitaxial auf der Oberfläche der darunterliegenden Isolationsschicht aufwachsen lassen. Epitaxiales Aufwachsen von Si wird vorzugsweise unter Verwendung von herkömmlichen GPE-Verfahren durchgeführt. Beispielsweise kann es bei einer Temperatur von 900ºC bis 1100ºC in einem Mischgas aus Monosilan (SiH&sub4;) und Wasserstoff durchgeführt werden. Die Dicke der ersten Si-Schicht liegt vorzugsweise im Bereich von 0,01 bis 10 um. Eine Schichtdicke von mehr als 10 um sollte vermieden werden, da sie zu einer Ausweitung der Größe der Stapelfehler führt, obwohl die Anzahl der Fehler verringert ist. Die erste Si-Schicht hat eine (100)-Kristallstruktur und wirkt als eine Grenzschicht zwischen der Isolationsschicht und der aktiven Si-Schicht.
- Nach der Bildung der ersten Si-Schicht wird auf der ersten Si-Schicht eine zweite Schicht aus einkristallinem Silizium, das eine (100)-Kristallstruktur hat und als eine Pufferschicht wirkt, gebildet. Die Si-Pufferschicht kann effektiv verhindern, daß die in der darunterliegenden ersten Si-Schicht verursachten Stapelfehler sich innerhalb der Pufferschicht verlängern und, falls auf der Pufferschicht eine aktive Si-Schicht gebildet wird, daß sich die Stapelfehler bis zur aktiven Si-Schicht ausdehnen.
- Wie oben beschrieben, umfaßt das Erzeugen der zweiten Si-Schicht eine Serie von zwei Schritten. Zunächst wird eine amorphe Siliziumschicht vorzugsweise auf der ersten Si-Schicht erzeugt, indem eine herkömmliche GPE-Technik bei einer Reaktionstemperatur von 350ºC bis 650ºC in einer Atmosphäre von Inertgas, wie z. B. N&sub2;, Ar oder He, oder auf Inertgas basierendem Mischgas, das einen überwiegenden Anteil von Inertgas und einen kleineren Anteil eines anderen Gases, wie z. B. H&sub2;, enthält, verwendet wird.
- Monosilan wird der Atmosphäre hinzugegeben. Die Erzeugung der amorphen Si-Schicht in diesem Schritt kann unter den obigen Reaktionsbedingungen leicht durchgeführt werden.
- Bei dem oben genannten ersten Schritt bewirkt der Wasserstoff in dem Mischgas, daß das Sauerstoffgas, das als Verunreinigungen in einem Inertgas enthalten ist, keinen Einfluß hat. Falls das unreine Inertgas kein Wasserstoffgas hat, bildet Sauerstoffgas Siliziumdioxid als Ergebnis der Reaktion mit Silizium. Die Menge von dem Inertgas zuzugebenden Wasserstoffgas ist nicht kritisch, jedoch ist sie vorzugsweise kleiner als 30% der Gesamtmenge des Mischgases.
- Ferner ist die Reaktionstemperatur von 350ºC bis 650ºC wichtig, um in dem oben genannten ersten Schritt die Bildung von amorphem Silizium sicherzustellen. Falls die Reaktionstemperatur unter 350ºC liegt, so beginnt die Zersetzung von Monosilan nicht. Dann wird nämlich die Reaktion
- SiH&sub4; → Si + 2H&sub2;
- nicht wesentlich induziert. Wenn andererseits die Reaktionstemperatur 650ºC überschreitet, wird zwischen ungefähr 650ºC und 850ºC polykristallines Silizium und bei ungefähr 850ºC oder mehr einkristallines Silizium gebildet.
- Als ein zweiter Schritt wird das epitaxial aufgewachsene amorphe Silizium auf der ersten Si-Schicht bei einer Temperatur von 650ºC bis 1350ºC in einer Wasserstoffgas-Atmosphäre mittels einer herkömmlichen SPE-Technik getempert, um es in einkristallines Silizium umzuwandeln. Der Umwandlungsprozeß wird auch als "Rekristallisierungs"- Prozeß bezeichnet. Die Temperungs-Temperatur von 650ºC bis 1350ºC bewirkt, daß die Zeit des Rekristallisierungs- Prozesses verkürzt wird und die zweite einkristalline Si-Schicht mit wenigen oder keinen Fehlern hergestellt wird.
- Beim Bilden der zweiten Si-Schicht liegt die Schichtdicke des bei dem ersten Schritt gebildeten amorphen Siliziums vorzugsweise in dem Bereich von 0,01 bis 5 um. Eine Schichtdicke von mehr als 5 um sollte vermieden werden, da sie häufig eine Polykristallisierung des amorphen Siliziums während des zweiten Schritts oder des darauffolgenden Temperungs-Schrittes zur Rekristallisierung verursacht.
- Gemäß einem Aspekt dieser Erfindung umfaßt das Herstellungsverfahren weiterhin den Schritt des Formens einer dritten Schicht von einkristallinem Silizium auf der zweiten Schicht von einkristallinem Silizium. Die dritte Si-Schicht wird auf diesem technischen Gebiet im allgemeinen als eine aktive Si-Schicht angesehen und hat eine (100)-Kristallstruktur, wie die darunterliegende erste und zweite Si-Schicht. Die dritte Si-Schicht kann auf herkömmliche Weise gebildet werden, beispielsweise durch GPE-Verfahren, die häufig bei der Bildung von einkristallinem Silizium verwendet werden. Zum Beispiel kann man sie auf der zweiten Si-Schicht in einem Mischgas aus SiH&sub4; oder SiCl&sub4; und H&sub2; und bei einer Wachstumstemperatur von 900ºC bis 1100ºC epitaxial aufwachsen lassen. Die Wachstumsraten von einkristallinem Si oder aktivem Si betragen etwa 0,2 bis 3 um/min. Die Schichtdicke des epitaxial aufgewachsenen Si variiert abhängig von den Erfordernissen der schließlich hergestellten Bauelemente.
- Gemäß einem anderen Aspekt dieser Erfindung wird eine Oberfläche der Schicht aus einkristallinem Isolatormaterial mit einer Lösung von 1 bis 0,001 g Molybdänsäure in 1 30%-igem Wasserstoffperoxid-Wasser vorbehandelt, bevor die erste Si-Schicht darauf abgeschieden wird. Durch die Vorbehandlung der Isolationsschicht wird die Dichte von in der ersten Si-Schicht verursachten Fehlern erheblich herabgesetzt und infolgedessen wird eine SOI-Struktur mit einer hohen Qualität hergestellt. Der Grund ist, daß das Einbringen von vielen Molybdän-Kernen in die Isolationsschicht zu vollständigerer Bildung der ersten Si-Schicht, d. h. der heteroepitaxial aufgewachsenen Si-Schicht, auf der Isolationsschicht führt.
- Gemäß einem anderen Aspekt dieser Erfindung können zweite,
- - zwei oder mehr - einkristalline Silizium-Schichten erzeugt werden, wodurch die Qualität der dritten Si- Schicht, die anschließend auf der zweiten Si-Schicht gebildet wird, erhöht wird. Mit anderen Worten: Die Schritte, die Schicht aus amorphem Silizium zu erzeugen und sie zu tempern, um die genannte einkristalline Siliziumschicht zu bilden, können zweimal oder mehr als zweimal wiederholt werden.
- Gemäß einem weiteren Aspekt dieser Erfindung kann das Herstellungsverfahren ferner den Schritt des Erzeugens einer zusätzlichen Schicht aus einkristallinem Silizium auf der zweiten Schicht aus Silizium umfassen, bevor die dritte Schicht aus Silizium auf der zweiten Schicht aus Silizium gebildet wird, wobei die zusätzliche Schicht mit einer geringeren Wachstumsrate als die dritte Schicht erzeugt wird. Die Erzeugung der langsam aufgewachsenen einkristallinen Siliziumschicht bewirkt insbesondere, daß Verunreinigungen auf der zweiten Si-Schicht entfernt werden, die dadurch induziert werden, daß die zweite Si-Schicht während des Verfahrensschritts des Temperns Wasserstoffgas ausgesetzt ist, und die Stapelfehler in der dritten Si-Schicht vergrößern, die auf der zweiten Si-Schicht aufgebracht werden soll. Verunreinigungen, die teilweise auf der zweiten Si-Schicht verteilt sind, sind Sauerstoffatome und dergleichen. Der zu ihrer Beseitigung dienende Verfahrensschritt kann im Vergleich mit dem herkömmlichen Reinigungsschritt, bei dem die zweite Si-Schicht bis zu einer für die Beseitigung der Verunreinigungen ausreichenden Tiefe geätzt wird, leicht durchgeführt werden.
- Die zusätzliche Schicht von langsam aufgewachsenem Silizium kann durch Anwendung herkömmlicher GPE-Verfahren, wie sie oben bei der Erzeugung der dritten Si-Schicht beschrieben sind, gebildet werden. Im Gegensatz zu den Wachstumsraten von einkristallinem Si für die dritte Si-Schicht, die, wie oben beschrieben, bei ungefähr 0,2 bis 3 um/min liegen, betragen die Wachstumsraten von einkristallinem Si für die zusätzliche Si-Schicht im allgemeinen etwa 0,01 bis 0,2 um/min. Die Dicke der zusätzlichen Si-Schicht von ungefähr 0,5 bis 2 um reicht aus, um die Verunreinigungen auf der zweiten Si-Schicht im wesentlichen zu entfernen.
- Wie aus der obigen Beschreibung ersichtlich ist, können gemäß dieser Erfindung Halbleiterbauelemente, die eine einkristalline Isolationsschicht, wie z. B. Spinell oder Saphir, enthalten auf der dünne oder dicke einkristalline Si-Schichten mit hoher Qualität und ohne Stapelfehler aufgebracht sind, mit hoher Ausbeute hergestellt werden.
- Die Fig. 1a und 1b zeigen schematische Querschnitte, die aufeinanderfolgend die Herstellung einer bekannten SOI- Struktur darstellen;
- Fig. 2 ist eine Draufsicht, die die Kristallorientierung der aktiven Si-Schicht der bekannten SOI-Struktur gemäß den Fig. 1a und 1b zeigt;
- Fig. 3 ist ein schematischer Querschnitt, der eine weitere bekannte SOI-Struktur zeigt;
- Fig. 4a und 4b sind schematische Querschnitte, die aufeinanderfolgend die Herstellung der SOI-Struktur gemäß einem Ausführungsbeispiel dieser Erfindung zeigen;
- Fig. 5 ist ein schematischer Querschnitt, der die SOI- Struktur gemäß einem anderen Ausführungsbeispiel dieser Erfindung zeigt;
- Fig. 6a und 6b sind Mikrofotografien (· 400) der einkristallinen Si-Schicht, die das Auftreten und die Verteilung von-in der Si-Schicht vorkommenden Fehlern zeigen;
- Fig. 7a und 7b sind Reflexions-Elektronen-Beugungsstrukturen (· 400) der Si-Schicht vor bzw. nach dem Tempern;
- Fig. 8a und 8b sind rasterelektronenmikroskopische Aufnahmen (· 20 000) der einkristallinen Si-Schichten mit bzw. ohne eine getemperte Si-Schicht;
- Fig. 9a und 9b sind Mikrofotografien (· 400) der einkristallinen Si-Schicht gemäß dieser Erfindung bzw. gemäß dem Stand der Technik;
- Fig. 10a und 10b sind Mikrofotografien (· 400) der mit Molybdat behandelten bzw. unbehandelten einkristallinen Si-Schichten gemäß dieser Erfindung;
- Fig. 11 ist ein schematischer Querschnitt der SOI-Struktur gemäß einem anderen Ausführungsbeispiel dieser Erfindung;
- Fig. 12 ist eine Kurve der Fehlerdichte als Funktion der Si-Dicke der Si-Spinell-Grenzfläche;
- Fig. 13a und 13b sind Mikrofotografien (· 400) der einkristallinen Si-Schichten mit zwei Si-Pufferschichten bzw. mit einer einzigen Si-Pufferschicht gemäß dieser Erfindung;
- Fig. 14 ist ein schematischer Querschnitt, der die SOI-Struktur gemäß einem weiteren Ausführungsbeispiel dieser Erfindung zeigt;
- Fig. 15a und 15b sind Mikrofotografien (· 100) der einkristallinen Si-Schichten mit bzw. ohne die langsam gewachsene Si-Schicht gemäß dieser Erfindung; und
- Fig. 16, 17 und 18 sind jeweils schematische Querschnitte der SOI-Struktur mit einem Si-Substrat mit geätzter Wanne gemäß bevorzugten Ausführungsbeispielen dieser Erfindung.
- Die Erfindung wird anhand der Fig. 4a bis 18 weiter beschrieben. Zunächst wird darauf hingewiesen, daß der bei der Anwendung der Erfindung verwendete Isolator nicht auf Magnesia-Spinell beschränkt ist, obwohl die Zeichnungen unter Bezugnahme auf den Spinell-Isolator erläutert werden.
- In den Fig. 4a und 4b ist ein bevorzugtes Ausführungsbeispiel dieser Erfindung gezeigt. Wie in Fig. 4a gezeigt ist, ist eine einkristalline Spinell-Schicht 5 mit einer Dicke von ungefähr 1 um epitaxial auf einem einkristallinen Si-Substrat 1 aufgewachsen. Auf der Spinell-Schicht 5 wird dann eine erste einkristalline Si-Schicht 7 mit einer Dicke von 0,5 um erzeugt. Das Erzeugen der ersten Si- Schicht 7 geschieht mittels herkömmlicher Verfahren, z. B. epitaxialem Aufwachsen bei einer Temperatur von 900ºC bis 950ºC und in einem Mischgas aus Monosilan und Wasserstoff. Während des Epitaxie-Prozesses werden einige Fehler in der entstehenden Si-Schicht induziert, da deren untere Oberfläche eine Hetero-Grenzfläche ist. Um die optimalen Wirkungen dieser Erfindung zu erreichen, ist es wünschenswert, der ersten Si-Schicht eine Dicke von 0,01 um bis 10 um zu geben.
- Nach der Erzeugung der ersten Si-Schicht 7 wird eine amorphe Si-Schicht 8 mit einer Dicke von ungefähr 0,5 um auf der Schicht 7 abgeschieden.
- Die amorphe Si-Schicht 8 kann nach Art der herkömmlichen GPE unter den folgenden Bedingungen abgeschieden werden: Mischgas aus Monosilan und Stickstoff; Reaktionstemperatur von ungefähr 540ºC; und Wachstumsraten von ungefähr 83 nm/min (830 Å/min). Nützliche Trägergase außer Stickstoffgas sind Helium oder andere Inertgase. Der nützliche Bereich der Reaktionstemperatur reicht von 350ºC bis 650ºC.
- Die abgeschiedene amorphe Si-Schicht 8 wird dann in Wasserstoffgas bei ungefähr 1100ºC etwa 10 Minuten lang getempert. Nach dem Tempern ist, wie in Fig. 4b gezeigt, amorphes Silizium in der Schicht 8 in einkristallines Silizium 9 umgewandelt. Während der Temperungsprozeß im Stand der Technik üblicherweise in einer Atmosphäre von Helium oder anderen Inertgasen durchgeführt wird, wird der Temperungsprozeß dieser Erfindung in Wasserstoffgas durchgeführt. Wir fanden, daß die Stapelfehler in der einkristallinen Si-Schicht, die auf der so umgewandelten einkristallinen Si-Schicht 9 abgeschieden werden soll, deutlich verringert werden, wenn das Tempern in Wasserstoffgas erfolgt. Im Gegensatz dazu führt ein Tempern in einem Inertgas zu einer Menge von Stapelfehlern in der einkristallinen Si-Schicht. Diese Unterschiede der Ergebnisse sind in Fig. 6a (Stand der Technik; Tempern in He) und Fig. 6b (diese Erfindung; Tempern in H&sub2;) gezeigt, wobei beide Figuren Mikrofotografien (· 400) der einkristallinen Si-Schicht sind, die das Auftreten und die Verteilung von Fehlern in dieser Schicht zeigen. Fig. 6a zeigt viele Fehler, wogegen Fig. 6b eine Verminderung von Fehlern zeigt.
- Fig. 7a und 7b zeigen Reflexions-Elektronen-Beugungsstrukturen (· 400) der Si-Schicht vor bzw. nach dem Tempern oder der Rekristallisierung. Fig. 7a (Mikrofotografie der ungetemperten Si-Schicht 8 in Fig. 4a) zeigt weder Flecken noch Ringe. Dies macht deutlich, daß die ungetemperte Si-Schicht 8 eine amorphe Gestalt hat. Fig. 7b, die eine Mikrofotografie der getemperten Si-Schicht 9 in Fig. 4b ist, zeigt etwas fleckenartiges Leuchten. Aus diesen leuchtenden Flecken ist feststellbar, daß das Silizium in der Schicht 9 in einkristalliner Form vorliegt. Wie zuvor beschrieben, sind die Temperungsbedingungen, aufgrund deren Wirkung die bemerkenswerten Effekte dieser Erfindung erreicht werden, eine Atmosphäre von Wasserstoffgas und ein Temperaturbereich von 650ºC bis 1350ºC.
- Ferner sind die Fig. 8a und 8b rasterelektronenmikroskopische Aufnahmen (· 20 000) der einkristallinen Si- Schichten der Fig. 4b mit bzw. ohne die Schicht 9. Fig. 8a zeigt das Auftreten und die Verteilung der Fehler in der getemperten Si-Schicht oder einkristallinen Schicht 9. Aus dieser Fotografie kann zahlenmäßig bestimmt werden, daß die Dichte von Fehlern in der Größenordnung von 5 · 10&sup4; bis 5 · 10&sup5; cm&supmin;² liegt. Im Gegensatz dazu zeigt Fig. 8b (Stand der Technik) auffallende Fehler mit einer Dichte in der Größenordnung von 10&sup8; bis 10&sup9; cm&supmin;². Fig. 8b ist eine rasterelektronenmikroskopische Aufnahme der 1,0 um dicken einkristallinen Si-Schicht 7 von Fig. 4b, die keine Schicht 9 hat. Es ist aus den Fig. 8a und 8b ersichtlich, daß Stapelfehler in den einkristallinen Si-Schichten beträchtlich abnehmen, wenn die zweite amorphe Si-Schicht 8 zuerst auf der ersten einkristallinen Schicht 7 geformt und dann gemäß der Erfindung (siehe Fig. 4a und 4b) zu der zweiten einkristallinen Si-Schicht 9 rekristallisiert wird.
- Fig. 5 zeigt ein weiteres bevorzugtes Ausführungsbeispiel dieser Erfindung. Wie in dieser Figur gezeigt, kann nach der Bildung der einkristallinen Si-Schicht 9 eine dritte einkristalline Si-Schicht 10 auf der Si 9 gebildet werden. Die Si-Schicht 10 kann man durch GPE in Wasserstoffgas bei etwa 950ºC und einer Wachstumsrate von 0,85 um/min aufwachsen lassen. Die Dicke der epitaxial aufgewachsenen Si-Schicht 10 ist ungefähr 40 um. Das Auftreten und die Verteilung der Fehler in der dritten Si-Schicht 10 sind in der dazugehörigen Zeichnung (Fig. 9a) gezeigt, die eine Mikrofotografie mit einer 400-fachen Vergrößerung ist. Aus dieser Fotografie wird die Fehlerdichte der Schicht 10 als in der Größenordnung von 10&sup4; bis 10&sup5; cm&supmin;² liegend ermittelt. Zu Vergleichszwecken machten wir eine Mikrofotografie (· 400) der direkt auf dem Magnesia-Spinell aufgewachsenen einkristallinen Si-Schicht (SOI-Struktur nach dem Stand der Technik). Die Fotografie von Fig. 9b zeigt, daß die Si-Schicht nach dem Stand der Technik viele Fehler hat und ihre Fehlerdichte in der Größenordnung von 10&sup4; bis 10&sup6; cm&supmin;² liegt. Aus diesen Fotografien ist es klar, daß diese Erfindung die Fehlerdichte der Si-Schichten auf dem Spinell deutlich verbessern kann.
- Gemäß einem weiteren bevorzugten Ausführungsbeispiel dieser Erfindung wird, um die Fehlerdichte weiter herabzusetzen und dadurch eine einkristalline Si-Schicht mit ausgezeichneter Qualität herzustellen, vorgeschlagen, zuvor eine Oberfläche der Magnesia-Spinell-Schicht mit einer Molybdat- Lösung zu behandeln. Die Vorbehandlung der Spinell-Schicht mit Molybdat kann beispielsweise wie folgt durchgeführt werden:
- Wie bei dem anhand der Fig. 4a, 4b und 5 beschriebenen Herstellungsprozeß, läßt man eine 1 um dicke einkristalline Spinell-Schicht epitaxial auf dem einkristallinen Si-Substrat aufwachsen. Das Si-Substrat mit der aufgewachsenen Spinell-Schicht wird darauf etwa 30 Sekunden lang in eine Lösung von ungefähr 0,1 g Molybdänsäure in 1 etwa 30%-igem Wasserstoffperoxid-Wasser getaucht. Nach dem Trocknen läßt man, wie in dem oben beschriebenen Herstellungsprozeß, eine 0,5 um dicke erste einkristalline Si-Schicht epitaxial durch Anwendung einer GPE-Technik unter den folgenden Bedingungen auf der getrockneten Spinell-Schicht aufwachsen: Atmosphäre von Mischgas aus Monosilan und Wasserstoff; Reaktionstemperatur ungefähr 950ºC; Wachstumsrate ungefähr 0,85 um/min. Dann läßt man durch Anwendung einer GPE-Technik eine 0,5 um dicke amorphe Si-Schicht epitaxial auf der ersten einkristallinen Si-Schicht aufwachsen. Das epitaxiale Aufwachsen kann in einem Mischgasaus Monosilan und Stickstoff bei einer Reaktionstemperatur von ungefähr 540ºC und mit einer Wachstumsrate von ungefähr 83 nm/min (830 Å/min) durchgeführt werden. Die epitaxial aufgewachsene amorphe Si-Schicht wird dann in Wasserstoffgas bei ungefähr 1100ºC etwa 10 Minuten lang getempert, um sie in die zweite einkristalline Si-Schicht umzuwandeln.
- Nachdem der Umwandlungsprozeß abgeschlossen ist, läßt man eine dritte einkristalline Si-Schicht auf der zweiten einkristallinen Si-Schicht epitaxial aufwachsen. Die dritte Si-Schicht kann unter Verwendung einer GPE-Technik unter den folgenden Bedingungen erzeugt werden: Atmosphäre von Mischgas aus Monosilan und Wasserstoff; Reaktionstemperatur ungefähr 950ºC; Wachstumsrate ungefähr 0,85 um/min. Die Dicke der dritten Si-Schicht beträgt etwa 40 um.
- Die so hergestellte SOI-Struktur hat nur wenige Stapelfehler. Fig. 10a ist eine Mikrofotografie (· 400) der dritten Si-Schicht der SOI-Struktur. Aus dieser Fotografie ist eine Fehlerdichte in der Größenordnung von 10³ bis 10&sup4; cm&supmin;² ermittelt. Im Gegensatz hierzu ist die Fehlerdichte der dritten Si-Schicht, die wie in den Fig. 4a, 4b und 5 hergestellt ist, aus Fig. 10b, die eine Mikrofotografie (· 400) der dritten Si-Schicht ist, als in der Größenordnung von 10&sup4; bis 10&sup5; cm&supmin;² liegend ermittelt.
- Gemäß einem weiteren bevorzugten Ausführungsbeispiel dieser Erfindung wird vorgeschlagen, zwei oder mehr Si-Puffer- Schichten oder zweite einkristalline Si-Schichten zwischen der ersten und der dritten einkristallinen Si-Schicht einzufügen. Überraschenderweise fanden wir, daß die Erzeugung von mehrfachen Si-Pufferschichten bewirkt, daß die Fehlerdichte der gemäß dem oben beschriebenen Ausführungsbeispiel dieser Erfindung hergestellten dritten Si-Schicht, nämlich die Größenordnung von 10³ bis 10&sup4; cm&supmin;², weiter abnimmt. Der Herstellungsprozeß dieses Ausführungsbeispiels wird nachstehend anhand der Fig. 11 und 12 beschrieben.
- Wie bei dem zuletzt beschriebenen Herstellungsprozeß, der eine Vorbehandlung der Spinell-Schicht mit Molybdat einschließt, wird auf dem einkristallinen Si-Substrat 1 eine 1 um dicke einkristalline Spinell-Schicht 5 erzeugt. Das Si-Substrat 1 mit der Spinell-Schicht 5 wird etwa 30 Sekunden lang in eine Lösung von etwa 0,1 g Molybdänsäure in 1 etwa 30%-igem Wasserstoffperoxid-Wasser getaucht und dann getrocknet. Nach dem Trocknen läßt man auf der Spinell-Schicht 5 in einem Mischgas aus Monosilan und Wasserstoff bei einer Temperatur von etwa 950ºC eine 0,5 um dicke erste einkristalline Si-Schicht 7 epitaxial aufwachsen. Danach läßt man auf die erste Si-Schicht 7 mit einer Wachstumsrate von ungefähr 0,85 um/min in einem Mischgas aus Monosilan und Stickstoff bei einer Temperatur von etwa 540ºC und eine 0,5 um dicke amorphe Si-Schicht (nicht gezeigt) mit einer Wachstumsrate von ungefähr 83 nm/min (830 Å/min) epitaxial aufwachsen. Die amorphe Si-Schicht wird dann in Wasserstoffgas bei etwa 1100ºC ungefähr 10 Minuten lang getempert. Durch die Umwandlung von amorphem Silizium in einkristallines Silizium entsteht eine zweite einkristalline Si-Schicht (erste Si-Pufferschicht) 9. Im weiteren wird die oben beschriebene Folge von Schritten des Erzeugens der amorphen Si-Schicht und des Umwandelns von amorphem Silizium in der Schicht in einkristallines Silizium wiederholt, um eine zusätzliche zweite einkristalline Si-Schicht (zweite Si-Pufferschicht) 19 zu erhalten. Schließlich läßt man eine dritte einkristalline Si-Schicht 10 auf der zweiten Si-Pufferschicht 19 in einem Mischgas aus Monosilan und Wasserstoff bei einer Temperatur von etwa 950ºC mit einer Wachstumsrate von ungefähr 0,85 um/min epitaxial aufwachsen. Die Dicke der abgeschiedenen dritten Si-Schicht 10 beträgt ungefähr 40 um.
- Die so hergestellte SOI-Struktur zeigt eine erheblich verringerte Fehlerdichte. Letztere liegt in der Größenordnung von 10² bis 10³ cm&supmin;² und ist aus Fig. 13a, nämlich der Mikrofotografie (400 ·) der dritten Si-Schicht der SOI-Struktur, ermittelt. Für Vergleichszwecke ist eine weitere Mikrofotografie (· 100) der dritten Si-Schicht der SOI-Struktur, die bis auf das Fehlen der zweiten Si-Pufferschicht 19 identisch mit der von Fig. 11 ist, in Fig. 13b gezeigt. Die Fehlerdichte der dritten Si-Schicht der letzteren SOI-Struktur liegt, wie oben beschrieben, in der Größenordnung von 10³ bis 10&sup4; cm&supmin;².
- Wirkungen der duplizierten Si-Pufferschichten 9 und 19 werden anhand von Fig. 12 nun weiter erklärt, einer Kurve, die eine Dichte von Stapelfehlern in Abhängigkeit von der Si-Dicke zeigt, wobei die Si-Dicke von der Grenzfläche zwischen der Spinell-Schicht 5 und der ersten Si-Schicht 7 aus gemessenen ist. Die durchgezogene Linie I entspricht Fig. 13a und die gestrichelte Linie II entspricht Fig. 13b, und Punkte A, B, C und D geben jeweils eine Grenzfläche zwischen zwei aneinandergrenzenden Schichten an. Im Gegensatz zu der einzigen Si-Pufferschicht (Linie II) zeigen die duplizierten Si-Pufferschichten (Schichten 9 und 19) (Linie I) eine deutlich herabgesetzte Fehlerdichte.
- Gemäß einem weiteren bevorzugten Ausführungsbeispiel dieser Erfindung wird vorgeschlagen, zwischen die zweite Si-Pufferschicht und die dritte Si-Schicht eine zusätzliche langsam gewachsene einkristalline Si-Schicht einzufügen. Dieser Prozeß bewirkt, daß die Fehlerdichte der dritten Si-Schicht der oben beschriebenen SOI-Struktur, die eine mit Molybdat vorbehandelte Spinell-Schicht enthält, nämlich die in der Größenordnung von 10³ bis 10&sup4; cm&supmin;² liegende Fehlerdichte, weiter herabgesetzt wird. Einzelheiten dieses Prozesses werden nachstehend anhand von Fig. 14 beschrieben.
- Wie bei der oben beschriebenen Herstellung der eine mit Molybdat vorbehandelte Spinell-Schicht enthaltenden SOI-Struktur wird auf einem einkristallinen Si-Substrat 1 eine 1 um dicke einkristalline Spinell-Schicht 5 erzeugt. Das Si-Substrat 1 mit der Spinell-Schicht 5 wird für etwa 30 Sekunden in eine Lösung von etwa 0,1 g Molybdänsäure in 1 30%-igem Wasserstoffperoxid-Wasser getaucht und dann getrocknet. Nach dem Trocknen läßt man auf der Spinell- Schicht 5 in einem Mischgas aus Monosilan und Wasserstoff bei einer Temperatur von etwa 950ºC eine 0,5 um dicke erste einkristalline Si-Schicht 7 mit einer Wachstumsrate von etwa 0,85 um/min epitaxial aufwachsen. Danach läßt man auf der ersten Si-Schicht 7 in einem Mischgas aus Monosilan und Stickstoff bei einer Temperatur von etwa 540ºC eine 0,5 um dicke amorphe Si-Schicht (nicht gezeigt) mit einer Wachstumsrate von ungefähr 83 um/min (830 Å/min) epitaxial aufwachsen. Die amorphe Si-Schicht wird dann etwa 10 Minuten lang in Wasserstoffgas bei ungefähr 1100ºC getempert. Durch die Umwandlung von amorphem Silizium in einkristallines Silizium entsteht eine zweite einkristalline Si-Schicht 9.
- Dann läßt man auf der zweiten Si-Schicht 9 in einem Mischgas aus Monosilan und Wasserstoff bei etwa 950ºC und mit einer langsamen Wachstumsrate von ungefähr 0,1 um/min eine zusätzliche 2 um dicke einkristalline Si-Schicht 11 epitaxial aufwachsen. Dadurch werden Verunreinigungen, z. B. Sauerstoffatome, die teilweise auf der Oberfläche der zweiten Si-Schicht 9 auftreten und die Qualität des auf der Schicht epitaxial aufgewachsenen Si-Kristalls ungünstig beeinflussen, entfernt. Schließlich läßt man auf der zusätzlichen Si-Schicht 11 in einem Mischgas aus Monosilan und Wasserstoff bei einer Temperatur von etwa 950ºC und mit einer Wachstumsrate von ungefähr 0,85 um/min eine dritte einkristalline Si-Schicht 10 epitaxial aufwachsen. Die Dicke der abgeschiedenen dritten Si-Schicht 10 beträgt ungefähr 40 um.
- Die so hergestellte SOI-Struktur zeigt eine erheblich herabgesetzte Fehlerdichte. Ihre Fehlerdichte liegt in der Größenordnung von 10² bis 10³ cm&supmin;² und ist aus Fig. 15a, nämlich der Mikrofotografie (· 400) der dritten Si-Schicht der SOI-Struktur, ermittelt. Für Vergleichszwecke ist eine weitere Mikrofotografie (· 100) der dritten Si-Schicht der SOI-Struktur, die bis auf das Weglassen der zusätzlichen Si-Schicht 11 identisch mit der nach Fig. 14 ist, in Fig. 15b gezeigt. Die Fehlerdichte der dritten Si- Schicht der letzteren SOI-Struktur liegt, wie oben beschrieben, in der Größenordnung von 10³ bis 10&sup4; cm&supmin;².
- Bei dem oben beschriebenen Herstellungsprozeß läßt man die zusätzliche Si-Schicht 11 in einem Mischgas aus Monosilan und Wasserstoff epitaxial aufwachsen. Jedoch ist es auch möglich, zusätzlich zu diesem Mischgas ein Mischgas aus Wasserstoff und Siliziumtetrachlorid oder Dichlorsilan oder ein Mischgas aus den genannten Mischgasen und Chlorwasserstoff zu verwenden. Wachstumstemperatur und Wachstumsrate betragen vorzugsweise 950ºC bis 1150ºC bzw. 0,01 bis 0,02 um/min.
- Ferner kann, wie oben beschrieben, die Erzeugung der dritten Si-Schicht 10 vorzugsweise in einem Mischgas aus Monosilan und Wasserstoff durchgeführt werden. In ähnlicher Weise können andere herkömmlicherweise in diesem Fachgebiet gebräuchliche Gase, z. B. Siliziumtetrachlorid und Dichlorsilan verwendet werden, um befriedigende Ergebnisse zu erzielen.
- Weiterhin wurde durch Experimente gefunden, daß das epitaxiale Aufwachsen von amorphem Silizium vorzugsweise bei einer Wachstumstemperatur von 350ºC bis 650ºC und mit einer Wachstumsrate von 2 bis 200 nm/min (20 bis 2000 Å/min) durchgeführt werden kann.
- Die Fig. 16, 17 und 18 sind schematische Querschnitte, die die SOI-Strukturen gemäß dieser Erfindung mit Si-Substraten, in die eine Wanne geätzt ist, zeigen. Da die Fig. 16, 17 und 18 den Fig. 5, 11 und 14 entsprechen, wird auf eine detaillierte Beschreibung dieser Zeichnungen verzichtet.
Claims (7)
1. Verfahren zur Herstellung von Halbleiterbauelementen
unter Verwendung der Silizium-auf-Isolator-Technik, das
folgende Schritte umfaßt:
Bilden einer ersten Schicht (7) aus einkristallinem
Silizium auf einer darunterliegenden (100)-Schicht (5) aus
einkristallinem Isolatormaterial aus Saphir oder Spinell;
Bilden einer Schicht (8) aus amorphem Silizium auf der
ersten Schicht aus Silizium bei einer Temperatur von
350ºC bis 650ºC und
Tempern der genannten Schicht aus amorphem Silizium bei
einer Temperatur von 650ºC bis 1350ºC in einer
Atmosphäre von Wasserstoffgas, um eine zweite Schicht (9)
von einkristallinem Silizium zu bilden.
2. Herstellungsverfahren nach Anspruch 1, das ferner den
Schritt der Bildung einer dritten Schicht (10) aus
einkristallinem Silizium auf der zweiten Schicht (9) aus
einkristallinem Silizium umfaßt.
3. Herstellungsverfahren nach Anspruch 1 oder 2, bei dem:
die erste Schicht (7) aus einkristallinem Silizium mit
einer Schichtdicke von 0,01 bis 10 um gebildet wird und
die Schicht (8) aus amorphem Silizium mit einer
Schichtdicke von 0,01 bis 5 um gebildet wird.
4. Herstellungsverfahren nach einem der Ansprüche 1 bis 3,
bei dem die Schicht (8) aus amorphem Silizium unter
Verwendung einer Gasphasenepitaxie-Technik bei einer
Reaktionstemperatur von 350ºC bis 650ºC in einer
Inertgas- oder auf Inertgas basierender Mischgasatmosphäre
gebildet wird.
5. Herstellungsverfahren nach einem der Ansprüche 1 bis 4,
bei dem die Oberfläche der Schicht (5) aus einkristallinem
Isolatormaterial, bevor die erste Schicht aus Silizium
darauf gebildet wird, mit einer Lösung von 1 bis 0,001 g
Molybdänsäure in 1 30%-igem Wasserstoffperoxid-Wasser
behandelt wird.
6. Herstellungsverfahren nach einem der Ansprüche 1 bis 5,
bei dem die Schritte der Bildung der Schicht (8) aus
amorphem Silizium und des Temperns derselben zur Bildung
der zweiten einkristallinen Schicht (9) zwei- oder dreimal
wiederholt werden.
7. Herstellungsverfahren nach einem der Ansprüche 2 bis 5,
das ferner den Schritt umfaßt, vor dem auf der zweiten
Schicht aus Silizium erfolgenden Bilden der dritten Schicht
(10) aus Silizium eine zusätzliche Schicht (19) aus
einkristallinem Silizium auf der zweiten Schicht (9) aus
Silizium zu bilden, wobei die zusätzliche Schicht mit einer
Wachstumsrate von 0,01 bis 0,2 um/min gebildet wird.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59060403A JPS60202952A (ja) | 1984-03-28 | 1984-03-28 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3587377D1 DE3587377D1 (de) | 1993-07-08 |
DE3587377T2 true DE3587377T2 (de) | 1993-09-23 |
Family
ID=13141166
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE8585400604T Expired - Lifetime DE3587377T2 (de) | 1984-03-28 | 1985-03-28 | Verfahren zur herstellung von halbleiteranordnungen unter verwendung von silizium-auf- isolator techniken. |
Country Status (5)
Country | Link |
---|---|
US (1) | US5037774A (de) |
EP (1) | EP0159252B1 (de) |
JP (1) | JPS60202952A (de) |
KR (1) | KR900000203B1 (de) |
DE (1) | DE3587377T2 (de) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4752590A (en) * | 1986-08-20 | 1988-06-21 | Bell Telephone Laboratories, Incorporated | Method of producing SOI devices |
JPH01244608A (ja) * | 1988-03-26 | 1989-09-29 | Fujitsu Ltd | 半導体結晶の成長方法 |
JPH01289108A (ja) * | 1988-05-17 | 1989-11-21 | Fujitsu Ltd | ヘテロエピタキシャル成長方法 |
US5310696A (en) * | 1989-06-16 | 1994-05-10 | Massachusetts Institute Of Technology | Chemical method for the modification of a substrate surface to accomplish heteroepitaxial crystal growth |
US5444302A (en) * | 1992-12-25 | 1995-08-22 | Hitachi, Ltd. | Semiconductor device including multi-layer conductive thin film of polycrystalline material |
JP3497198B2 (ja) * | 1993-02-03 | 2004-02-16 | 株式会社半導体エネルギー研究所 | 半導体装置および薄膜トランジスタの作製方法 |
US5843225A (en) * | 1993-02-03 | 1998-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Process for fabricating semiconductor and process for fabricating semiconductor device |
KR0171923B1 (ko) * | 1993-02-15 | 1999-02-01 | 순페이 야마자끼 | 반도체장치 제작방법 |
US6997985B1 (en) | 1993-02-15 | 2006-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor, semiconductor device, and method for fabricating the same |
JPH0794420A (ja) * | 1993-09-20 | 1995-04-07 | Fujitsu Ltd | 化合物半導体結晶基板の製造方法 |
US5402749A (en) * | 1994-05-03 | 1995-04-04 | The United States Of America As Represented By The Secretary Of The Navy | Ultra-high vacuum/chemical vapor deposition of epitaxial silicon-on-sapphire |
US5915174A (en) | 1994-09-30 | 1999-06-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for producing the same |
US5893948A (en) * | 1996-04-05 | 1999-04-13 | Xerox Corporation | Method for forming single silicon crystals using nucleation sites |
US5733641A (en) * | 1996-05-31 | 1998-03-31 | Xerox Corporation | Buffered substrate for semiconductor devices |
US6501094B1 (en) * | 1997-06-11 | 2002-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a bottom gate type thin film transistor |
US6037199A (en) * | 1999-08-16 | 2000-03-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | SOI device for DRAM cells beyond gigabit generation and method for making the same |
DE10025871A1 (de) * | 2000-05-25 | 2001-12-06 | Wacker Siltronic Halbleitermat | Epitaxierte Halbleiterscheibe und Verfahren zu ihrer Herstellung |
US6933566B2 (en) * | 2001-07-05 | 2005-08-23 | International Business Machines Corporation | Method of forming lattice-matched structure on silicon and structure formed thereby |
US6852575B2 (en) * | 2001-07-05 | 2005-02-08 | International Business Machines Corporation | Method of forming lattice-matched structure on silicon and structure formed thereby |
US6787433B2 (en) * | 2001-09-19 | 2004-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
US7452757B2 (en) * | 2002-05-07 | 2008-11-18 | Asm America, Inc. | Silicon-on-insulator structures and methods |
JP2004165351A (ja) * | 2002-11-12 | 2004-06-10 | Fujitsu Ltd | 半導体装置の製造方法 |
DE102005009725A1 (de) * | 2005-03-03 | 2006-09-07 | Atmel Germany Gmbh | Verfahren zur Integration von zwei Bipolartransistoren in einen Halbleiterkörper, Halbleiteranordnung in einem Halbleiterkörper und Kaskodenschaltung |
EP2206808B1 (de) * | 2008-12-23 | 2017-07-12 | Imec | Verfahren zur Herstellung eines monokristallinen Halbleiters auf einem Substrat |
US8592294B2 (en) * | 2010-02-22 | 2013-11-26 | Asm International N.V. | High temperature atomic layer deposition of dielectric oxides |
US10002780B2 (en) * | 2016-05-17 | 2018-06-19 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of manufacturing a semiconductor structure |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR1597033A (de) * | 1968-06-19 | 1970-06-22 | ||
US3862859A (en) * | 1972-01-10 | 1975-01-28 | Rca Corp | Method of making a semiconductor device |
US4177321A (en) * | 1972-07-25 | 1979-12-04 | Semiconductor Research Foundation | Single crystal of semiconductive material on crystal of insulating material |
US4046618A (en) * | 1972-12-29 | 1977-09-06 | International Business Machines Corporation | Method for preparing large single crystal thin films |
US4147584A (en) * | 1977-12-27 | 1979-04-03 | Burroughs Corporation | Method for providing low cost wafers for use as substrates for integrated circuits |
JPS5541709A (en) * | 1978-09-16 | 1980-03-24 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Sos semiconductor base |
US4381201A (en) * | 1980-03-11 | 1983-04-26 | Fujitsu Limited | Method for production of semiconductor devices |
US4279688A (en) * | 1980-03-17 | 1981-07-21 | Rca Corporation | Method of improving silicon crystal perfection in silicon on sapphire devices |
US4358326A (en) * | 1980-11-03 | 1982-11-09 | International Business Machines Corporation | Epitaxially extended polycrystalline structures utilizing a predeposit of amorphous silicon with subsequent annealing |
US4448632A (en) * | 1981-05-25 | 1984-05-15 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor devices |
-
1984
- 1984-03-28 JP JP59060403A patent/JPS60202952A/ja active Granted
-
1985
- 1985-03-28 EP EP85400604A patent/EP0159252B1/de not_active Expired - Lifetime
- 1985-03-28 KR KR1019850002066A patent/KR900000203B1/ko not_active IP Right Cessation
- 1985-03-28 DE DE8585400604T patent/DE3587377T2/de not_active Expired - Lifetime
-
1987
- 1987-07-15 US US07/073,839 patent/US5037774A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0542824B2 (de) | 1993-06-29 |
EP0159252A3 (en) | 1988-09-28 |
JPS60202952A (ja) | 1985-10-14 |
EP0159252B1 (de) | 1993-06-02 |
KR850006646A (ko) | 1985-10-14 |
DE3587377D1 (de) | 1993-07-08 |
EP0159252A2 (de) | 1985-10-23 |
KR900000203B1 (ko) | 1990-01-23 |
US5037774A (en) | 1991-08-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3587377T2 (de) | Verfahren zur herstellung von halbleiteranordnungen unter verwendung von silizium-auf- isolator techniken. | |
DE69231348T2 (de) | Verfahren zur Herstellung eines Halbleiterkörpers | |
DE68918135T2 (de) | Methode zur Erzeugung einer halbleitenden Dünnschicht. | |
EP0475378B1 (de) | Verfahren zur Herstellung von Substraten für elektronische, elektrooptische und optische Bauelemente | |
DE68917021T2 (de) | Herstellung eines Halbleiterplättchens, das eine III-V-Gruppen-Halbleiterverbindungsschicht auf einem Siliziumsubstrat aufweist. | |
DE69431385T2 (de) | Verfahren zur Herstellung von Silizium-Halbleiterplättchen | |
DE69225650T2 (de) | Verfahren zur Herstellung eines Halbleitersubstrates | |
DE69030822T2 (de) | Halbleitervorrichtung und Verfahren zu ihrer Herstellung | |
DE69331816T2 (de) | Verfahren zur Herstellung eines Halbleitersubstrats | |
DE69331815T2 (de) | Verfahren zur Herstellung eines Halbleitersubstrates | |
DE69120116T2 (de) | Heterostruktur-Halbleiteranordnung | |
DE69232347T2 (de) | Verfahren zur Behandlung eines Substrats aus Silizium | |
DE4138121C2 (de) | Verfahren zur Herstellung einer Solarzelle | |
DE69319762T2 (de) | Verfahren, um die Rauhigkeit von Einkristallen zu steuern | |
DE69019274T2 (de) | Herstellung von aus polykristallinem Silizium bestehenden Dünnschichten und damit hergestellte Transistoren. | |
DE3786148T2 (de) | Verfahren zur hetero-epitaktischen zuechtung. | |
DE3335189A1 (de) | Verfahren zum herstellen einer heterostruktur | |
DE112015003559B4 (de) | Epitaxialer Wafer | |
DE2036621A1 (de) | Zusammengesetzter Korper | |
DE1769298C3 (de) | Verfahren zum epitaktischen Aufwachsen von Silicium oder Germanium auf einer Unterlage aus einkristallinem Saphir | |
DE10393440T5 (de) | Verfahren zum Behandeln von Halbleitermaterial | |
DE69032340T2 (de) | Verfahren zur Herstellung einer Halbleiterdünnschicht | |
DE2153862A1 (de) | Verfahren zur Herstellung einer monokristallinen Halbleiter-Auf-Isolator (SOI)-Anordnung | |
DE4313042A1 (de) | Diamantschichten mit hitzebeständigen Ohmschen Elektroden und Herstellungsverfahren dafür | |
DE3300716C2 (de) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition |