DE68917658T2 - Feldeffekteinrichtungen mit flachen Übergängen. - Google Patents

Feldeffekteinrichtungen mit flachen Übergängen.

Info

Publication number
DE68917658T2
DE68917658T2 DE68917658T DE68917658T DE68917658T2 DE 68917658 T2 DE68917658 T2 DE 68917658T2 DE 68917658 T DE68917658 T DE 68917658T DE 68917658 T DE68917658 T DE 68917658T DE 68917658 T2 DE68917658 T2 DE 68917658T2
Authority
DE
Germany
Prior art keywords
silicide
dopant
junction
region
well
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE68917658T
Other languages
English (en)
Other versions
DE68917658D1 (de
Inventor
Steven James Hillenius
Joseph Lebowitz
Ruichen Liu
William Thomas Lynch
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
AT&T Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AT&T Corp filed Critical AT&T Corp
Application granted granted Critical
Publication of DE68917658D1 publication Critical patent/DE68917658D1/de
Publication of DE68917658T2 publication Critical patent/DE68917658T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

    Hintergrund der Erfindung 1. Gebiet der Erfindung
  • Die Erfindung betrifft die Herstellung integrierter Schaltungen (Integrated Circuits, Ics) und im speziellen die Herstellung von ICs, die komplementäre Metalloxide auf Silicium- (CMOS-) Anordnungen umfassen.
    • 2. Hintergrund des Standes der Technik
  • Eine weithin eingesetzte IC-Anordnung umfaßt CMOS- Technologie. In dieser Anordnung werden, wie in 18 und 19 der Fig. 1 dargestellt, N- und P-Wannen ausgebildet. Die N- und P-Wannen haben jeweils Elektronen und Löcher als Majoritäts-Ladungsträger. Das Gate-Halbleitermaterial 20 und 21 ist im allgemeinen vom n-Typ. Die Kanalbereiche 40 und 42 der Einrichtung sind generell vom gleichen Ladungsträgertyp wie ihre jeweiligen Wannen (obwohl nicht nötigerweise), wenn diese jedoch während des Betriebs invertiert sind, leiten sie Majoritätsladungsträger durch, die der zugehörigen Wanne entgegengesetzt sind. Material mit den entgegengesetzten Majoritätsträgern in Bezug auf ihre darunter liegenden Wannen werden als Source- und Drain-Bereiche 30 und 31 verwendet. Die Tiefe 50 in Fig. 1 der Source- und DrainÜbergänge ist stark durch die Konstruktionsregeln beeinflußt, d.h. durch die Größe der kleinsten fuhr den Einrichtungsbetrieb kritischen Struktur, wie z.B. die Breite 60 des Gates in Fig. 1. (Die Übergangstiefe ist definiert als die mittlere gemessene Tiefe in einer Normalen-Richtung zur Ebene des Siliciumsubstrats (unmittelbar vor der ersten Stufe der Source- und Drain-Ausbildung) und von dieser Ebene zu einem Punkt, an welchem sich das Material vom n- zum p- Typ ändert.) Mit strikter werdenden Konstruktionsregeln, z.B. enger werdenden Gates, muß die Tiefe der Übergänge flacher werden, um akzeptable Bauteilbetriebseigenschaften aufrechtzuerhalten. Die Übergangstiefe sollte beispielsweise nicht größer als ungefähr 0,25 um bei einer Konstruktionsvorgabe von 0,75 um oder kleiner sein.
  • Zusätzlich wird bei strengerer Konstruktion die Abnahme der Bauteilabmessungen zu einer starke Neigung zu den beiden parasitären Bipolartransistoren, die in Fig. 2 dargestellt sind, führen, um einen katastrophalen Stromfluß (Latch Up, Einrasten oder Aufhängen genannt) in Antwort auf eine transiente Veränderung der Betriebsspannung zu erzeugen. Somit sollten die diese parasitären Transistoren ausbildenden Bereiche vorteilhaft konstruiert sein, um diese Neigung ohne unakzeptables Verschlechtern anderer elektrischer Eigenschaften, wie z.B. Leckströme, zu mindern. Jedoch fügen im allgemeinen vorgeschlagene Lösungen zum Senken der Latch-Up-Neigung Verarbeitungskomplexität (beispielsweise Isolationsbereiche zur Isolation) hinzu, erhöhen in inakzeptabler Weise den Leckstrom oder erhöhen den Abstand zwischen Bauteilen. Zusätzlich ist lediglich das Beheben der Latch-Up-Eigenschaft nicht genug. Um einen relativ niedrigen Übergangsbereich zu erhalten, während ein relativ flaches Source und Drain verwendet wird, ist ein Metallsilicid, 64, z.B. Wolframsilicid oder Titansilicid, das über den Übergangsdotierungsbereichen 62 und 63 liegt, erwünscht. Dieser Bereich dient als Kurzschluß für den Strom mit niedrigem Widerstand zwischen dem flachen Übergangsdotierungsbereich und seinem jeweiligen elektrischen Kontakt. Eine Vielzahl von Lösungsversuchen wurde unternommen, um relativ flache, mit Silicid versehene Source- und Drain-Übergänge zu schaffen, während ein gewisser Grad an Latch-Up-Immunität erreicht wird und ein akzeptabler Leckstrom, z.B. ein Strom niedriger als 10&supmin;¹² A/um² bei typischen CMOS-Anwendungen, aufrecht erhalten wird. Bei einem durch Lai et al. (IEEE Transaction on Electron Devices, ED-33 (9), 1308 (1986)) beschriebenen Verfahren wird ein Vorläufer des Metallsilicids im Ubergangsbereich ausgebildet. Wenn beispielsweise Titansilicid erwünscht ist, wird Titan auf dem Siliciumsubstrat im Übergangsbereich abgeschieden. Der Vorläuferbereich wird mit einem geeigneten Dotierstoff implantiert, Arsen und/oder Phosphor für die n-Kanal- Bauteile in der P-Wanne und Bor-Stoffe für P-Kanal-Bauteile in der N-Wanne. Der Wafer wird dann erhitzt, um das Metallsilicid auszubilden und um einen Anteil des Dotierstoffs von dem Silicid in den darunter liegenden Bereich zu treiben, um die Übergangs-Dotierstoffbereiche 62 und 63 zu bilden. Obwohl dieser Übergang, so wird berichtet, relativ gute Latch-Up-Immunität zeigt, ist die Tiefe des sich ergebenden Übergangs deutlich tiefer als bei strengen Konstruktionsregeln erwünscht.
  • Horiuchi und Yamaguchi (IEEE Transactions on Electron Devices, ED-33, 260-269 (1986)) verwenden ein ähnliches Verfahren wie vorstehend beschrieben, um eine 50 nm dicke dotierte Schicht unter einer Silicidschicht zu erzeugen. Der Vorschlag besteht darin, die Struktur als Kontaktschicht zu einer leicht dotierten Source oder Drain zu verwenden.
  • Ein weiterer vorgeschlagener Lösungsversuch für die Herstellung flacher Übergänge wird beschrieben durch Kobayashi et al. in einer Veröffentlichung mit dem Titel "Comparison of TiSi&sub2; und WSi&sub2; Silicide Shallow Junctions for Sub-Micron CMOSs", Abstract of Papers, 1986, Symposium on VLSI Technology, San Diego, CA. In diesem Verfahren wird der Vorläuferbereich erzeugt und erhitzt, um das Silicid zu bilden. Das Silicid wird dann implantiert und erhitzt, um partielle Diffusion der implantierten Dotierstoffe von dem Silicidbereich in das darunter liegende Silicium zu induzieren, um den Übergangsdotierstoffbereich zu bilden. Übergangstiefen von 0,28 und 0,23 um werden für Wolfram- und Titansilicid jeweils erreicht.
  • Der Wolframsilicidübergang, der von Kobayashi erhalten wird, ist somit zu tief für strenge Konstruktionsvorschriften. Der Titansilicidbereich ist relativ flach. Das Dotierungsprofil im Übergang (wie in Fig. 1 der Zusammenfassung von Kobayashi dargestellt) steigt für wenigstens 70 nm (700 Å) von der Silicid/Silicium- Grenzfläche in das darunter liegende Silicium an. Falls der gesamte implantierte Dotierstoff anfänglich im Silicidbereich eingeschlossen wurde, würde die Dotierstoffkonzentration monoton im Silicium von der tatsächlich erhaltene Profil an, daß ein beachtlicher Pegel von Dotierstaffen unter das Silicid implantiert wurde. Tatsächlich beschreibt Kobayashi die Erwünschtheit des Implantierens zusätzlichen Arsens in das darunter liegende Silicium, um die Datierstoffkonzentration zu erhöhen, und vermutlich, um den Übergangswiderstand zu senken. Dieses Implantationsverfahren ist jedoch unerwünscht, da die sich ergebenden Implantationsschäden durch Annealen bei hoher Temperatur entfernt werden müssen, um akzeptable Leckströme sicherzustellen. Als Folge des Annealens werden die Ubergänge deutlich unter den für 0,75 um oder kleinere Konstruktionsvorschriften erwünschten Bereich vertieft werden.
    • Zusammenfassung der Erfindung
  • Flache Übergänge werden durch die Verwendung einer speziellen Bauteilanordnung erreichbar, während die relative Immunität gegenüber dem Latch-up und akzeptable Leckströme erhalten werden. Die Anordnung setzt p-Kanal-Source- und/oder Drain-Übergangsdotierstoffbereiche in der N-Wanne ein, die
  • (1) flacher als 120 nm sind,
  • (2) die eine Dotierstoffkonzentration haben, die einen Leckstrom in Sperrichtung mit einer Aktivierungsenergie niedriger als 0,85 eV haben, und
  • (3) die ein Dotierstoffkonzentrationsprofil haben, das an der Silicidgrenzfläche am höchsten ist.
  • In einer Ausführungsform zum Erzeugen dieser Anordnung wird
  • (1) der Silicid-Vorläuferbereich vor der Implantation in das Silicid umgewandelt,
  • (2) das Silicid und nicht das darunter liegende Silicium mit einer Dosis eines p-Typ-Dotierstoffs, wie z.B. einem Bor- Dotierstoff, B oder BF&sub2;, die Beispiele eines Bor-Stoffes im erfindungsgemäßen Sinne darstellen, typischerweise im Bereich von 1 x 10¹&sup5; bis 1 x 10¹&sup6; cm&supmin;² dotiert und (3) wird der implantierte Bereich auf eine Temperatur im Bereich von 700 bis 925ºC für eine Zeitdauer erhitzt, die typischerweise im Bereich von 30 bis 180 Minuten bei konventionellem Ofenheizen liegt, oder auf Temperaturen im Bereich von 800 bis 1000ºC bei den kürzeren, durch schnelles thermisches Annealen benötigten Zeitdauer. Durch Steuern der p-Kanal-Source- und/oder -Drain-Übergangsdotierstoffe hat die erfindungsgemäße Einrichtung verbesserte Latch-Up- Haltespannungen, z.B. 4 V, einen Leckstrom, der 10&supmin;¹&sup5; A/um² betragen kann, und ein Rc, das einen geringen Prozentsatz des Kanalwiderstands der Einrichtung darstellt. Ein relativ kleiner Übergangsbeitrag zum Bauteil- bzw. Einrichtungswiderstand tritt auf, da die Dotierstoffkonzentration lediglich der p-Kanal-Einrichtung gezwungen ist, die erwünschten Latch-Up- und Leckstrom- Eigenschaften zu haben. Da die p-Kanal-Einrichtung im Vergleich zur n-Kanal-Einrichtung einen relativ hohen Widerstand hat, bleibt der größere p-Kanal- Übergangswiderstand vernachlässigbar.
    • Figurenbeschreibung
  • Fig. 1 und 2 sind Beispiele der in den erfindungsgemäßen Einrichtungen verwendeten Anordnungen und
  • Fig. 3 bis 7 sind Beispiele erreichbarer Eigenschaften.
    • Detaillierte Beschreibung
  • Wie beschrieben, umfaßt die Erfindung eine Einrichtung mit einem flachen Übergang, einem Übergang, der flacher als 250 nm (2500 Å) ist, der relativ immun gegenüber Latch-Up ist, der einen akzeptablen Leckstrom hat und einen relativ niedrigen Beitrag zum Bauteilwiderstand aus dem Übergangsbereich hat. (Im Zusammenhang mit dieser Erfindung ist eine verbesserte Immunität gegenüber dem Latch-Up ein 10%iger Anstieg der Haltespannung relativ zu einer Einrichtung, in welcher der Dotierstoff in einen Nicht- Silicid-Bereich, beispielsweise Silicium, oder einen Silicid-Vorläufer dotiert ist. Es ist jedoch noch erwünschter, Verbesserungen von 50 % oder höher zu erhalten.) Die erwünschten elektrischen Eigenschaften werden durch Einstellen der Tiefe und der Dotierstoffkonzentration des Übergangsdotierstoffbereichs erhalten. Diese Konzentration sollte ausreichend niedrig sein, so daß die Aktivierungsenergie des Leckstroms über den Übergang in Sperrichtung niedriger als die Bandlückenenergie des Siliciums, d.h. 1,12 Elektronenvolt, ist. (Rekombination-Generations-Zentren, die durch Defekte oder durch Dotierstoffe, wie z.B. Gold, gebildet werden, senken die Aktivierungsenergie, erhöhen jedoch den Leckstrom wesentlich. Obwohl deren Anwesenheit nicht ausgeschlossen wird, ist dies nicht erwünscht aufgrund der Wirkung auf den Leckstrom. Die Aktivierungsenergie des Stroms in Sperrichtung über den Übergang wird durch Messung der in Sperrichtung vorgespannten Leckströme des Übergangs als Funktion der Temperatur bestimmt, wie von C. Barrett et al. in "The Principles of Engineering Materials", Prentice-Hall, Englewood Cliffs, New Jersey, 1973, Seiten 148 und 149, beschrieben; s. ebenfalls S. M. Sze, "Physics of Semiconductor Devices", 2. Ausgabe, J. Wiley & Sons, New York, 1981, Seiten 88 und 89, bezüglich einer Beschreibung der Aktivierungsenergie des Sperrstroms.
  • In bedeutender Weise wird die einzelne Dotierstoffkonzentration und -tiefe mit einer Aktivierungsenergie von weniger als 1,12 Elektronenvolt lediglich für die p-Kanal-Einrichtungen benötigt. In diesen Einrichtungen bzw. Bauteilen ist der Kanalwiderstand generell zwei- oder viermal höher als derjenige der n-Kanal- Einrichtungen bzw. -Bauteile. Als Ergebnis ist der Beitrag zum Bauteilwiderstand von der niedrigeren Dotierstoffkonzentration im speziellen nicht beachtlich im Verhältnis zum höheren Kanalwiderstand der p-Kanal- Einrichtungen. Auf diese Weise werden die Betriebseigenschaften der Einrichtung nicht in unakzeptabler Weise geändert, während die relative Latch-Up-Immunität und akzeptable Leckströme erhalten werden.
  • Ein geeignetes Hilfsmittel zum Erhalten der erfindungsgemäßen Einrichtungen umfaßt die Ausbildung eines Silicidübergangsbereichs, gefolgt von Implantation eines Dotierstoffs in diesem Bereich, und Diffusion eines Anteils dieses Dotierstoffs in das darunter liegende Silicium, um den Übergangsdotierstoffbereich auszubilden. (Ein die Silicidbildung, gefolgt von einer Implantation und Diffusion umfassendes Verfahren ist beschrieben in EP-A-0 319 213).
  • Dieses Verfahren umfaßt in einer Ausführungsform grundlegend das Abscheiden eines Metalls auf ein Siliciumsubstrat in den Source- und Drain-Ubergangsbereichen. Um die Übergänge niedriger als 0,25 um zu halten, sollte das abgeschiedene Material eine Dicke generell im Bereich von 0,01 bis 0,05 um haben. Dicken von weniger als 0,01 um ergeben ungeeignete Silicidausbildung, während Dicken von mehr als 0,5 um zu übermäßiger Übergangstiefe führen.
  • Die Ausbildung des Silicids wird durch Erhitzen des Substrats auf eine Temperatur generell im Bereich von 400º bis 900ºC erreicht. Die exakte eingesetzte Temperatur hängt von dem speziellen verwendeten Material ab. Ein geeignetes Temperaturprotokoll für Cobalt besteht generell aus einer ersten Behandlung im Bereich von 400º bis 500ºC, um den Vorläufer in das Monosilicid zu wandeln, gefolgt von einer Behandlung im Bereich von 700º bis 800ºC zum Umwandeln in das Di-Silicid, während Temperaturen im Bereich von 600 bis 900ºC typischerweise für Titan eingesetzt werden. Die Dauer des Erhitzens sollte ausreichend kurz sein, so daß erzeugte Dotierstoffprofile während der Diffusion über das gesamte Bauteil nicht wesentlich geändert werden. Für konventionelles Heizen werden typische Zeiten im Bereich von 15 Minuten bis 2 Stunden und für schnelles thermisches Annealen Zeiten von 1 Sekunde bis 2 Stunden eingesetzt. Eine Kontrollprobe wird in einfacher Weise eingesetzt, um eine erwünschte Temperatur und Behandlungszeit für eine erwünschte Einrichtungsanordnung und Silicidzusammensetzung zu bestimmen.
  • Das Silicid wird dann mit einem Dotierstoff, der zur Aufbildung des Dotierstoffübergangsbereichs geeignet ist, implantiert. Für einen n-Typ-Übergangsbereich wird eine Arsen- und/oder Phosphor-Implantation verwendet, während für einen p-Typ-Übergangsbereich eine Borstoff-, beispielsweise B oder BF&sub2;, -Implantation eingesetzt wird. Die Beschleunigungsspannung der Implantationsvorrichtung sollte so gesteuert sein, daß die Spitzenkonzentration der implantierten Ionen innerhalb des Silicids liegt und vorzugsweise mit einem Abstand von wenigstens 0,10, am bevorzugtesten einem Drittel der mittleren Siliciddicke von der Silicid/Silicium-Grenzfläche in das Silicid entfernt liegt. (Die Siliciddicke an einem beliebigen Punkt wird in einer Normalenrichtung zur Substratfläche gemessen.)
  • Die implantierte Dotierstoffkonzentration beschränkt den Pegel an Dotierstoff, der nach der Diffusion in den Dotierstoffbereich eingebracht wird. In typischer Weise werden Dosen im Bereich von 1 x 10¹&sup5; bis 1 x 10¹&sup6; cm&supmin;² eingesetzt. Die Diffusionstemperatur und Behandlungszeitdauer wird so gesteuert, daß eine Dotierstoffkonzentration im Übergangsdotierstoffbereich erzeuge wird, die eine Aktivierungsenergie des Leckstroms in Sperrichtung von weniger als 1,12 Elektronenvolt ergibt. Die exakte Kombination der Zeit und Temperatur für das Erreichen dieses Ergebnisses ändert sich mit dem Silicidmaterial, der Dicke des Silicids, des implantierten Dotierstoffs und der Konzentration des Dotierstoffs. Im allgemeinen werden Diffusionstemperaturen im Bereich von 750 bis 925ºC im Zusammenhang mit Diffusionszeiten im Bereich von 15 bis 180 Minuten eingesetzt. Eine Kontrollprobe wird auf einfache Weise eingesetzt, um die exakten, für eine vorgegebene Kombination an Bauteilparametern nötigen Umstände festzulegen. Die Tabelle zeigt beispielsweise den Leckstrom, die Haltespannung und die Aktivierungsenergie für eine Vielfalt von Diffusionszeiten und Temperaturen.
  • Die Diffusionszeit und Temperatur sollte ebenfalls so gesteuert werden, daß die mittlere Tiefe des Übergangs-Dotierstoffsbereichs niedriger als 120 nm (1200 Å) ist. (Die Tiefe des Übergangs-Dotierstoffbereichs an einem beliebigen Punkt der Grenzfläche zwischen dem Silicid und dem Übergangs-Dotierstoffbereich ist der Abstand, gemessen von diesem Punkt, in einer Richtung normal zur Ebene vor der Bearbeitung des Siliciumsubstrats und nach unten zum Punkt des Wechsels des Majoritätsladungsträgertyps.) Die vorstehend beschriebenen Diffusionstemperaturen und Zeiten ergeben im allgemeinen einen geeigneten, flachen Dotierstoff-Übergangsbereich
  • Die nachfolgende Beschreibung ist beispielhaft für die zur Erzeugung der erfindungsgemäßen Einrichtungen geeigneten Bedingungen.
    • Beispiel
  • Das Herstellungsverfahren, beschrieben in und unter Bezugnahme auf die Fig. 9 bis 17 der EP-A-0 319 213, wurde durchgeführt mit der Ausnahme, daß die Implantationsdosis, Diffusionstemperatur und Diffusionszeit, die in nachfolgender Tabelle dargestellt sind, eingesetzt wurden. Diffusionstemperatur und -dauer Dosis I² (cm&supmin;²) Tiefe unter dem Silicid in Å Außenseitiges Silicid Leckstrom (A/um²) Aktivierungsenergie (eV) Haltespannung bei 4 um n&spplus; zu p&spplus; Abstand (V) kein Silicid * bestimmt durch SIMS-Messungen ** bestimmt durch Computersimulation
  • Einige weitere Eigenschaften einer repräsentativen Probe der sich ergebenden Einrichtungen sind in den Fig. 3 bis 7 dargestellt, wobei
  • Fig. 3 Transistoreigenschaften zeigt,
  • Fig. 4 Leckströme und Latch-Up-Eigenschaften zeigt,
  • Fig. 5 Dotierstoffprofile zeigt,
  • Fig. 6 Haltespannungen zeigt (sowie die Haltespannung einer Probe, die durch das gleiche Verfahren, jedoch mit einer 1 x 10¹&sup5; cm&supmin;² Implantationsdosis hergestellt wurde) und Fig. 7 Aktivierungsenergien zeigt.

Claims (5)

1. Halbleitereinrichtung mit einem Substrat, wobei das Substrat Silicium enthält und eine N-Wanne (18) und eine P- Wanne (19) enthält, die einander benachbart sind, mit entsprechenden p-Kanal -MOS- und n-Kanal-MOS-Einrichtungen, wobei die p-Kanal-MOS- und n-Kanal-MOS-Einrichtungen Source- und Drain-Bereiche enthalten, die jeder einen Übergang jeweils zu der N-Wanne und P-Wanne bilden, wobei die Source- und Drain-Bereiche der p-Kanal-MOS-Einrichtung jeder einen Metallsilicidbereich (64) enthalten, der über einen Übergangsdotierungsbereich (62) vom p-Typ liegt, dadurch gekennzeichnet, daß die mittlere Dicke (50) des Dotierstoffbereichs 120 nm oder dünner ist, die Dotierstoffkonzentration in den Dotierstoffbereich an der Silicid/Dotierstoff-Grenzfläche am höchsten ist und die Aktivierungsenergie der Leckströme in Sperrichtung bei dem Übergangsbereich zwischen dem Dotierstoffbereich und der N-Wanne niedriger als 0,85 eV ist.
2. Einrichtung nach Anspruch 1, in welcher das Silicid Titansilicid enthält.
3. Einrichtung nach Anspruch 1, in welcher das Silicid ein Cobaltsilicid enthält.
4. Einrichtung nach einem der vorstehenden Ansprüche, in welcher der Dotierstoff einen Bor-Stoff umfaßt.
5. Einrichtung nach einem der vorstehenden Ansprüche, in welcher die Aktivierungsenergie der Leckströme in Sperrichtung höher als 0,65 eV ist.
DE68917658T 1988-06-20 1989-06-09 Feldeffekteinrichtungen mit flachen Übergängen. Expired - Lifetime DE68917658T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US20914988A 1988-06-20 1988-06-20

Publications (2)

Publication Number Publication Date
DE68917658D1 DE68917658D1 (de) 1994-09-29
DE68917658T2 true DE68917658T2 (de) 1994-12-22

Family

ID=22777552

Family Applications (1)

Application Number Title Priority Date Filing Date
DE68917658T Expired - Lifetime DE68917658T2 (de) 1988-06-20 1989-06-09 Feldeffekteinrichtungen mit flachen Übergängen.

Country Status (5)

Country Link
EP (1) EP0352890B1 (de)
JP (1) JP3071792B2 (de)
KR (1) KR950001954B1 (de)
CA (1) CA1311862C (de)
DE (1) DE68917658T2 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5395787A (en) * 1993-12-01 1995-03-07 At&T Corp. Method of manufacturing shallow junction field effect transistor

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5935465A (ja) * 1982-08-24 1984-02-27 Nippon Telegr & Teleph Corp <Ntt> Ｃｍｏｓ素子構造
JPS60120568A (ja) * 1983-12-02 1985-06-28 Hitachi Ltd 半導体装置及びその製造方法
JPS6254470A (ja) * 1985-09-03 1987-03-10 Seiko Epson Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
EP0352890A3 (en) 1990-05-30
KR900001041A (ko) 1990-01-30
JP3071792B2 (ja) 2000-07-31
KR950001954B1 (ko) 1995-03-07
EP0352890A2 (de) 1990-01-31
JPH0244760A (ja) 1990-02-14
EP0352890B1 (de) 1994-08-24
DE68917658D1 (de) 1994-09-29
CA1311862C (en) 1992-12-22

Similar Documents

Publication Publication Date Title
DE69528961T2 (de) Verfahren zur Herstellung von intergrierten Schaltungen mit Hochspannungs- und Niederspannungs-lateralen-DMOS-Leistungsbauelementen und nichtflüchtigen Speicherzellen
DE69025806T2 (de) Doppel-diffundiertes Drain-CMOS-Verfahren mit einer Gegendotierungstechnik
DE3886074T2 (de) Herstellung einer Halbleiterstruktur.
DE69111929T2 (de) Halbleiteranordnung auf einem dielektrischen isolierten Substrat.
DE69128568T2 (de) Kontaktstrukturen für Halbleiteranordnungen und Verfahren zu ihrer Herstellung
DE2837028C2 (de)
DE69032917T2 (de) Verfahren zur Herstellung einer Hochspannungs-MIS-integrierten Schaltung
EP0118709B1 (de) Verfahren zum Herstellen von MOS-Transistoren mit flachen Source/Drain-Gebieten, kurzen Kanallängen und einer selbstjustierten, aus einem Metallsilizid bestehenden Kontaktierungsebene
DE69018744T2 (de) MOSFET aus Silizium mit einer durch eine Germanium-Dotierung verlängerten Lebensdauer.
EP0482232B1 (de) Verfahren zur Herstellung einer dotierten Polyzidschicht auf einem Halbleitersubstrat
DE3888393T2 (de) BICMOS-Verfahren zur Herstellung selbstausrichtender NPN-Emitter und -Basen sowie MOSFET-Sources und -Drains.
DE3789350T2 (de) Herstellungsverfahren zur Ausbildung eines MOS-Transistors durch Selbstausrichtung der Source/Drain-Gebiete.
EP0248988A1 (de) Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen
DE69032446T2 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE69020160T2 (de) Misfet-anordnung mit abmessungen im submikrometerbereich und beseitigung der heissen ladungsträger.
DE69010034T2 (de) Halbleiteranordnung mit einer Schutzschaltung.
DE69119463T2 (de) Kontaktierung und deren Herstellungsverfahren für Halbleiterbauelemente
DE69109890T2 (de) Lateraler Heterogrenzflächen-Bipolartransistor.
DE68928396T2 (de) CMOS-integrierte Schaltung mit modifizierter Isolation
DE69530441T2 (de) Eine Methode zur Herstellung von BiCMOS-Halbleiterteilen
DE19611959A1 (de) Komplementär-MOS-Feldeffekttransistor und Herstellungsverfahren für denselben
DE3886062T2 (de) Verfahren zum Herstellen integrierter Strukturen aus bipolaren und CMOS-Transistoren.
DE69132468T2 (de) Selbst ausrichtende Kollektor-Implantation für bipolare Transistoren
DE3329224C2 (de) Verfahren zur Herstellung einer Bi-CMOS-Halbleiterschaltung
DE10036891A1 (de) Verfahren zum Herstellen einer Schottky-Diode und einer verwandten Struktur

Legal Events

Date Code Title Description
8328 Change in the person/name/address of the agent

Free format text: BLUMBACH, KRAMER & PARTNER, 65193 WIESBADEN

8364 No opposition during term of opposition