DE60307050T2 - Schaltung und verfahren für logische operationen - Google Patents

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DE60307050T2
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ferroelectric capacitor
logical operation
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Michitaka Kameyama
Takahiro Hanyu
4-1-12 Hiromitsu T-Bldg. 2-1 KIMURA
ROHM CO. Yoshikazu FUJIMORI
ROHM CO. Takashi NAKAMURA
ROHM CO. Hidemi TAKASU
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Rohm Co Ltd
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Description

  • Technischer Bereich
  • Die vorliegende Erfindung bezieht sich auf eine Schaltung zur logischen Operation und ein Verfahren zur logischen Operation, und speziell auf eine Schaltung zur logischen Operation, eine Vorrichtung zur logischen Operation und ein Verfahren zur logischen Operation, wobei ein nichtflüchtiges Speicherelement benutzt wird, wie z.B. ein ferroelektrischer Kondensator.
  • Hintergrund des Standes der Technik
  • Ein nichtflüchtiger Speicher ist als eine Schaltung bekannt, bei welcher ein ferroelektrischer Kondensator benutzt wird. Es ist möglich, einen wieder beschreibbaren, nichtflüchtigen Speicher zu realisieren, welcher bei einer niedrigen Spannung arbeiten kann, indem ein ferroelektrischer Kondensator benutzt wird.
  • Jedoch kann eine derartige herkömmliche Schaltung nicht eine logische Operation an Daten durchführen, sogar wenn sie Daten speichern kann.
  • In der US-A-5 930 161 wird eine Schaltung zur logischen Operation, wie sie in der Präambel des Anspruchs 1 aufgezeigt wird, beschrieben.
  • Zusammenfassung der Erfindung
  • Eine Aufgabe dieser Erfindung ist es, das Problem einer derartigen herkömmlichen Schaltung zu lösen, bei welcher ein ferroelektrischer Kondensator benutzt wird, und eine Schaltung zur logischen Operation, eine Vorrichtung zur logischen Operation und ein Verfahren zur logischen Operation zu liefern, welche eine logische Operation an Daten durchführen können, indem ein nichtflüchtiges Speicherelement, wie z.B. ein ferroelektrischer Kondensator, benutzt wird.
  • Die Schaltung zur logischen Operation entsprechend dieser Erfindung ist im Anspruch 1 definiert und liefert erste und zweite Operationszieldaten (bzw. Daten, die einer Operation unterworfen werden) für das nichtflüchtige Speicherelement, gibt das Ergebnis einer logischen Operation, welche an den ersten und zweiten Operationszieldaten entsprechend dem logischen Operator durchgeführt wurden, aus und ist mit einem ersten Anschluss des nichtflüchtigen Speicherelements verbunden.
  • Ein Verfahren zur logischen Operation entsprechend dieser Erfindung ist im Anspruch 14 definiert.
  • Obwohl die Merkmale dieser Erfindung in einem weiten Sinne wie oben ausgedrückt werden können, werden der Aufbau und der Inhalt dieser Erfindung ebenso wie die Aufgabe und die Merkmale derselben mit Bezug auf die folgende Veröffentlichung offensichtlich, welche in Verbindung mit den beigefügten Zeichnungen gegeben wird.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist ein Schaltbild, welches eine Schaltung 1 zur logischen Operation entsprechend einer Ausführungsform dieser Erfindung darstellt;
  • 2 ist ein Zeitablaufdiagramm, welches die Operation der Schaltung 1 zur logischen Operation darstellt;
  • 3A ist eine Ansicht, welche den Zustand der Schaltung 1 zur logischen Operation während eines Reset- bzw. Rücksetzprozesses darstellt;
  • 3B ist ein Graph, welcher den Polarisationszustand des ferroelektrischen Kondensators CF1 während des Reset-Prozesses darstellt;
  • 4A ist eine Ansicht, welche den Zustand der Schaltung 1 zur logischen Operation während einer Operation und eines Speicherprozesses darstellt;
  • 4B ist ein Graph, welcher den Polarisationszustand des ferroelektrischen Kondensators CF1 während der Operation und des Speicherprozesses darstellt;
  • 5A ist eine Ansicht, welche den Zustand der Schaltung 1 zu logischen Operation während eines Sperrprozesses darstellt;
  • 5B ist ein Graph, welcher den Polarisationszustand des ferroelektrischen Kondensators CF1 während des Sperrprozesses darstellt;
  • 6A ist eine Ansicht, welche den Zustand der Schaltung 1 zur logischen Operation während eines Leseprozesses darstellt;
  • 6B ist ein Graph, welcher den Polarisationszustand des ferroelektrischen Kondensators CF1 während des Leseprozesses darstellt;
  • 7A ist eine Tabelle, welche die Beziehung zwischen den ersten und zweiten Operationszieldaten y1 und y2 und den Wert einer Ausgangsleitung ML darstellt, wenn die Schaltung 1 zur logischen Operation veranlasst wird, eine logische Operation "ML = y1 NAND /y2" auszuführen;
  • 7B ist eine Tabelle, welche die Beziehung zwischen den ersten und zweiten Operationszieldaten y1 und y2 und dem Wert der Ausgangsleitung ML zeigt, wenn die Schaltung 1 zur logischen Operation veranlasst wird, eine logische Operation "ML = y1 NOR /y2" durchzuführen;
  • 8A ist ein Blockschaltbild, welches die Schaltung 1 zur logischen Operation darstellt;
  • 8B ist ein Blockschaltbild, welches ein serielles Addierglied 21 darstellt, indem die Schaltung 1 zur logischen Operation benutzt wird;
  • 9 ist ein Schaltbild des seriellen Addiergliedes 21, welches in 8B gezeigt wird, welches realisiert ist, indem die Schaltungen 1 zur logischen Operation benutzt werden;
  • 10 ist ein Zeitablaufdiagramm, welches Steuersignale darstellt, welche in Schaltungen zur logischen Operation, welche einen ersten Block BK1 darstellen, und Schaltungen zur logischen Operation, welche einen zweiten Block BK2 darstellen, gegeben werden;
  • 11 ist ein Blockschaltbild, welches ein Beispiel des Aufbaus eines seriellen-parallelen Pipeline-Multiplizierglieds darstellt, bei welchem die Schaltungen 1 zur logischen Operation, welche in 1 gezeigt werden, benutzt werden;
  • 12 ist eine Ansicht, welche benutzt wird, um die Operation eines Pipeline-Multiplizierglieds 141 zu erklären;
  • 13 ist ein Blockschaltbild, welches den Aufbau des Operationsabschnitts 141b mit zweitem Level bzw. Ebene des Pipeline-Multiplizierglieds 141 darstellt;
  • 14 ist ein logisches Schaltbild, welches den Aufbau des Operationsabschnitts 141b mit zweitem Level darstellt;
  • 15A ist ein Grundriss, welcher schematisch einen Teil einer Schaltung zur logischen Operation darstellt, welcher ein TMR-Element 151 als ein nichtflüchtiges Speicherelement benutzt;
  • 15B und 15C sind Querschnittsansichten, welche jeweils entlang der Linien b-b und c-c in 15A gegeben werden;
  • 16A bis 16D sind Ansichten, welche benutzt werden, um die Beziehung zwischen den Stromrichtungen IC1 und IC2 zu erklären, welche durch die Eingangsleitungen 167 und 169 bei einem Schreibprozess und den Veränderungen in der Magnetisierungsrichtung der ferromagnetischen Schicht 163 jeweils durchgelassen werden; und
  • 17A und 17B sind Ansichten, welche benutzt werden, um ein Verfahren zum Steuern des Transistors MP basierend auf in das TMR-Element 151 geschriebenen Daten zu erklären, d.h. ein Verfahren zum Ausführen eines Leseprozesses.
  • Beste Art und Weise, die Erfindung auszuführen
  • 1 ist ein Schaltbild, welches eine Schaltung 1 zur logischen Operation entsprechend einer Ausführungsform dieser Erfindung darstellt. Die Schaltung 1 zur logischen Operation besitzt einen ersten ferroelektrischen Kondensator CF1, einen zweiten ferroelektrischen Kondensator CF2 als Ladeelement, einen Transistor MP als Ausgangstransistor und Transistoren M1, M2, M3 und M4. Der zweite ferroelektrische Kondensator CF2 und der Transistor MP stellen einen Abschnitt zur Ausgabe eines Operationsergebnisses dar. Die Transistoren MP, M1, M2, M3 und M4 sind N-Kanal-MOSFETs (Metalloxidhalbleiter-Feldeffekttransistoren).
  • Der ferroelektrische Kondensator CF1 besitzt einen ersten Anschluss 3, welcher an eine erste Signalleitung 7 angeschlossen ist, und einen zweiten Anschluss 5, welcher an eine zweite Signalleitung 9 angeschlossen ist. Die erste Signalleitung 7 ist mit einem Gate-Anschluss als Steueranschluss des Transistors MP verbunden.
  • Der ferroelektrische Kondensator CF2 besitzt einen dritten Anschluss 11, welcher mit der ersten Signalleitung 7 verbunden ist, und einen vierten Anschluss 13, welcher mit einem Erdpotenzial GND als erstes Referenzpotenzial verbunden ist.
  • Die erste Signalleitung 7 ist an eine erste Bitleitung BY1 über den Transistor M1 und mit dem Erdpotenzial GND über den Transistor M3 angeschlossen. Die zweite Signalleitung 9 ist an eine zweite Bitleitung BY2 über den Transistor M2 und an ein Quellenpotenzial Vdd als zweites Referenzpotenzial über den Transistor M4 angeschlossen.
  • Die Transistoren M1 und M2 besitzen Gate-Anschlüsse, welche an eine invertierte Taktleitung /CLK angeschlossen sind. Die Transistoren M3 und M4 besitzen Gate-Terminals, welche jeweils an eine Reset-Leitung RS und eine Taktleitung CLK angeschlossen sind. Die Invertierung (das Inversionssignal) einer binären Zahl (eines binären Signals) "A" wird hier als "/A" dargestellt, wenn dies nicht anders festgelegt ist.
  • Der Transistor MP besitzt einen Eingangsanschluss, welcher mit dem Erdpotenzial GND über einen Transistor M5 verbunden ist, und einen Ausgangsanschluss, welcher mit einer Ausgangsleitung ML verbunden ist. Die Ausgangsleitung ML ist mit dem Quellenpotenzial Vdd über einen Transistor M6 verbunden. Die Transistoren M5 und M6 besitzen Gate-Terminals, welche an eine voreingestellte Leitung bzw. Voreinstellungsleitung PRE angeschlossen sind. Der Transistor M5 ist ein N-Kanal-MOSFET, und der Transistor M6 ist ein P-Kanal-MOSFET.
  • Es wird eine Beschreibung der Operation der Schaltung 1 zur logischen Operation gegeben, welche in 1 gezeigt wird. 2 ist ein Zeitablaufdiagramm, welches die Operation der Schaltung 1 zur logischen Operation darstellt.
  • In einem Reset-Prozess wird ein "H"-Potenzial (nämlich das Quellenpotenzial Vdd) sowohl an die Taktleitung CLK als auch die Reset-Leitung RS gegeben. Es wird ein "L"-Potenzial (nämlich das Erdpotenzial GND) sowohl an die Bitleitungen BY1 als auch BY2 gegeben.
  • 3A ist eine Ansicht, welche den Zustand der Schaltung 1 zur logischen Operation während des Reset-Prozesses darstellt, und 3B ist ein Graph, welcher den Polarisationszustand des ferroelektrischen Kondensators CF1 während des Reset-Prozesses darstellt. Wie in 3A gezeigt wird, sind beide Transistoren M1 und M2 ausgeschaltet, und die Transistoren M3 und M4 sind beide eingeschaltet. Demnach wird "L" und "H" jeweils an den ersten Anschluss 3 und den zweiten Anschluss 5 des ferroelektrischen Kondensators CF1 angelegt.
  • Zu dieser Zeit wird der Polarisationszustand des ferroelektrischen Kondensators CF1 von P1 oder P2 auf P3 verschoben, wie dies in 3B gezeigt wird. wenn das Anlegen der Spannungen an den ersten Anschluss 3 und den zweiten Anschluss 5 gestoppt wird, wird der Polarisationszustand des ferroelektrischen Kondensators 1 von P3 auf einen Restpolarisationszustand P1 verschoben. Der Restpolarisationszustand P1 entspricht einem logischen Operator NAND (negatives AND bzw. UND), wie später beschrieben wird. Wie oben beschrieben, kann ein logischer Operator der Schaltung 1 zur logischen Operation durch einen Reset-Prozess eingestellt werden.
  • Obwohl einer der Eingangs-/Ausgangsanschlüsse des Transistors M3 mit dem Erdpotenzial GND verbunden ist und einer der Eingangs-/Ausgangsanschlüsse des Transistors M4 in 3A mit dem Quellenpotenzial Vdd verbunden ist, ist diese Erfindung nicht darauf begrenzt.
  • Beispielsweise, im Gegensatz zu dem Fall, wie in 3A gezeigt wird, kann einer der Eingangs-/Ausgangsanschlüsse des Transistors M3 mit dem Quellenpotenzial Vdd verbunden sein, und einer der Eingangs-/Ausgangsanschlüsse des Transistors M4 kann mit dem Erdpotenzial GND verbunden sein. In diesem Fall wird der Polarisationszustand des ferroelektrischen Kondensators CF1 nach P4 durch den Reset-Prozess verschoben, im Gegensatz zu dem Fall, wie er in 3A gezeigt wird. Dann wird, wenn ein Anlegen von Spannungen an dem ersten Anschluss 3 und dem zweiten Anschluss 5 gestoppt wird, der Polarisationszustand des ferroelektrischen Kondensators CF1 von P4 auf einen Restpolarisationszustand P2 verschoben. Der Restpolarisationszustand P2 entspricht einem logischen Operator NOR (negativer OR bzw. negatives ODER), wie später beschrieben wird.
  • Entweder das Erdpotenzial GND oder das Quellenpotenzial Vdd kann an einen der Eingangsanschluss des Transistors M3 angelegt werden, und der andere kann an einen der Eingangs- /Ausgangsanschlüsse des Transistors M4 angelegt werden. Ein gewünschter logischer Operator kann damit durch den Reset-Prozess ausgewählt werden.
  • Die Restpolarisationszustände P1 und P2 können jeweils als "erster Restpolarisationszustand" (s = 0) und "zweiter Restpolarisationszustand" (s = 1) bezeichnet werden.
  • In diesem Prozess, da ein "L" an die voreingestellte Leitung PRE gegeben wird, wie in 3A gezeigt wird, sind die Transistoren M5 und M6 jeweils aus- und eingeschaltet. Demnach besitzt die Ausgangsleitung ML ein "H".
  • Wie in 2 gezeigt wird, folgt auf den Reset-Prozess ein Operations- und Speicherprozess (O/W). In einem Operations- und Speicherprozess wird ein "L"-Potenzial sowohl an die Taktleitung CLK als auch die Reset-Leitung RS gegeben. Die ersten und zweiten Operationszieldaten y1 und y2 werden jeweils an die Bitleitungen BY1 und BY2 gegeben.
  • In dieser Ausführungsform wird ein "H" an die Bitleitung BY1 gegeben, wenn y1 = 1, und ein "L" wird an die Bitleitung BY1 gegeben, wenn y1 = 0. Die Beziehung zwischen y2 und der Bitleitung BY2 ist die gleiche wie zwischen y1 und der Bitleitung BY1. Demnach werden in dem Operations- und Speicherprozess, welcher in 2 gezeigt wird, jeweils y1 = 1 und y2 = 0 als die ersten und zweiten Operationszieldaten gegeben.
  • 4A ist eine Ansicht, welche den Zustand der Schaltung 1 zur logischen Operation während des Operations- und Speicherprozesses zeigt, und 4B ist ein Graph, welcher den Polarisationszustand des ferroelektrischen Kondensators CF1 während des Operations- und Speicherprozesses zeigt. Wie in 4A gezeigt wird, sind die Transistoren sowohl in M1 als auch M2 und die Transistoren sowohl M3 als auch M4 ausgeschaltet. Demnach sind "H" und "L" an dem ersten Anschluss 3 und dem zweiten Anschluss 5 des ferroelektrischen Kondensators CF1 jeweils angelegt.
  • Zu dieser Zeit wird der Polarisationszustand des ferroelektrischen Kondensators CF1 von P1 nach P4 verschoben, wie dies in 4B gezeigt wird. Wenn y1 = 0 und y2 = 1 jeweils als erste und zweite Operationszieldaten gegeben sind, wird der Polarisationszustand des ferroelektrischen Kondensators CF1 von P1 nach P3 verschoben. Wenn y1 = 0 und y2 = 0 gegeben sind und wenn y1 = 1 und y2 = 1 gegeben sind, wird der Polarisationszustand des ferroelektrischen Kondensators CF1 bei P1 beibehalten.
  • In dem Operations- und Speicherprozess wird eine logische Operation an den ersten und zweiten Zieldaten y1 und y2 entsprechend dem logischen Operator durchgeführt, welcher durch den Reset-Prozess eingestellt ist, und es wird ein Polarisationszustand entsprechend dem Ergebnis der logischen Operation in dem ferroelektrischen Kondensator CF1 erzeugt.
  • Auch in diesem Prozess sind, da ein "L" an die voreingestellte Leitung PRE gegeben ist, wie in 4A gezeigt wird, die Transistoren M5 und M6 jeweils aus- und eingeschaltet. Demnach besitzt die Ausgangsleitung ML ein "H".
  • Wie in 2 gezeigt wird, folgt auf den Operations- und Speicherprozess ein Sperrprozess (Ret.). In einem Sperrprozess werden "L" und "H" jeweils an die Taktleitung CLK und die Reset-Leitung RS gegeben, und ein "L" wird sowohl an die Bitleitungen BY1 und BY2 gegeben.
  • 5A ist eine Ansicht, welche den Zustand der Schaltung 1 zur logischen Operation während des Sperrzustands zeigt, und 5B ist ein Graph, welcher den Polarisationszustand des ferroelektrischen Kondensators während des Sperrzustandes zeigt. Wie in 5A gezeigt wird, sind die Transistoren M1, M2 und M3 alle eingeschaltet, und der Transistor M4 ist ausgeschaltet. Demnach ist "L" sowohl an den ersten Anschluss 3 als auch den zweiten Anschluss 5 des ferroelektrischen Kondensators CF1 angelegt.
  • Zu dieser Zeit wird der Polarisationszustand des ferroelektrischen Kondensators CF1 von P4 nach P2 verschoben, wie dies in 5B gezeigt wird. Wenn der Polarisationszustand des ferroelektrischen Kondensators CF1 durch den Operations- und Speicherprozess P3 geworden ist, wird er von P3 nach P1 verschoben. Wenn der Polarisationszustand des ferroelektrischen Kondensators CF1 durch den Operations- und Speicherprozess P1 geworden ist, wird er beibehalten, wie er ist.
  • Auch in diesem Prozess sind, da ein "L" an die Voreinstellungsleitung PRE gegeben ist, wie in 5A gezeigt wird, die Transistoren M5 und M6 jeweils aus- und eingeschaltet. Demnach besitzt die Ausgangsleitung ML ein "H".
  • Wie in 2 gezeigt wird, folgt auf den Sperrprozess ein Leseprozess (Read bzw. Lesen). In einem Leseprozess sind "H" und "L" an die Taktleitung CLK bzw. die Reset-Leitung RS gegeben, und ein "L" ist an beide Bitleitungen BY1 und BY2 gegeben.
  • 6A ist eine Ansicht, welche den Zustand der Schaltung 1 zur logischen Operation während des Leseprozesses darstellt, und 6B ist ein Graph, welcher den Polarisationszustand des ferroelektrischen Kondensators CF1 während des Leseprozesses darstellt. Wie in 6A gezeigt wird, sind die Transistoren M1, M2 und M3 alle ausgeschaltet, und der Transistor M4 ist eingeschaltet. Demnach ist "H" an den zweiten Anschluss des ferroelektrischen Kondensators CF1 angelegt.
  • Entsprechend einer graphischen Analyse, wenn der Polarisationszustand des ferroelektrischen Kondensators CF1 durch den obigen Sperrprozess zu P2 wurde, d.h., wenn y1 = 1 und y2 = 0 als die ersten und zweiten Operationszieldaten jeweils gegeben wurden, wird der Polarisationszustand des ferroelektrischen Kondensators CF1 durch den Leseprozess von P2 nach P6 verschoben, wie dies in 6B gezeigt wird.
  • Zu dieser Zeit wird der Polarisationszustand des ferroelektrischen Kondensators CF2 von P12 nach P6 verschoben. D.h., das Potenzial Va an dem Gate-Anschluss des Transistors MP wird von dem Potenzial P12 (Erdpotenzial) auf das Potenzial von P6 verschoben.
  • Wenn der Polarisationszustand des ferroelektrischen Kondensators CF1 durch den obigen Sperrprozess zu P1 wurde, d.h., wenn y1 = 0 und y2 = jeweils 0 als die ersten und zweiten Operationszieldaten gegeben wurden, wenn y1 = 1 und y2 = 1 jeweils als die ersten und zweiten Operationszieldaten gegeben wurden oder wenn y1 = 0 und y2 = 1 jeweils als die ersten und zweiten Operationszieldaten gegeben wurden, wird der Polarisationszustand des ferroelektrischen Kondensators CF1P1 nach P5 verschoben. Zu dieser Zeit wird der Polarisationszustand des ferroelektrischen Kondensators CF2 von P13 nach P5 verschoben. D.h., das Potenzial Va an dem Gate-Terminal des Transistors MP wird von dem Potenzial P13 (Erdpotenzial GND) auf das Potenzial von P5 verschoben.
  • Der Unterschied zwischen der Schwellwertspannung Vth des Transistors MP und des Erdpotenzials GND wird so eingestellt, dass er einen Absolutwert Vath besitzt (welcher gleich Vth in dieser Ausführungsform ist), welcher kleiner als der Potenzialunterschied zwischen P12 und P6 und größer als der Potenzialunterschied zwischen P13 und P5 ist.
  • Demnach, wenn der Polarisationszustand des ferroelektrischen Kondensators CF1 durch den Sperrprozess P2 wurde (d.h., wenn s = 1), wird der Transistor MP eingeschaltet, und wenn der Polarisationszustand des ferroelektrischen Kondensators CF1 durch den Sperrprozess P1 wurde (d.h., wenn s = 0), wird der Transistor MP ausgeschaltet.
  • Da ein "H" an die Voreinstellungsleitung PRE in dem Leseprozess gegeben ist, wie in 6A gezeigt wird, sind der Transistor M5 und M6 jeweils ein- und ausgeschaltet. Demnach unterscheidet sich der Wert der Ausgangsleitung ML abhängig davon, ob der Transistor MP ein- oder ausgeschaltet ist.
  • Demnach ist zu sagen, dass der Wert der Ausgangsleitung ML zu "L" oder "H" wird, abhängig davon, ob der Transistor MP ein- oder ausgeschaltet ist (siehe 6A). wenn die Werte "L" und "H" der Ausgangsleitung ML jeweils dem logischen Wert "0" und "12 zugeordnet sind, ist die Beziehung zwischen den ersten und zweiten Operationszieldaten y1 und y2 und dem Wert der Ausgangsleitung ML (das Ergebnis der logischen Operation) so, wie in 7A gezeigt wird.
  • Wie aus 7A verstanden werden kann, führt die Schaltung 1 zur logischen Operation eine logische Operation "ML = y1 NAND /y2 (negatives AND von y1 und /y2)" durch.
  • Wie in 2 gezeigt wird, kann eine logische Operation durch das Wiederholen eines Zyklus, welcher aus dem Reset-Prozess bis zum Leseprozess aufgebaut ist, an ersten und zweiten Operationszieldaten verschiedener Arten durchgeführt werden.
  • In dieser Ausführungsform ist der logische Operator auf ein NAND (negatives AND) durch Einstellen des Polarisationszustands des ferroelektrischen Kondensators CF1 auf P1 (d.h. S = 0) durch den Reset-Prozess eingestellt. Jedoch kann der logische Operator auf NOR (negatives OR) durch Einstellen des Polarisationszustands des ferroelektrischen Kondensators CF1 auf P2 (d.h. S = 1) durch den Reset-Prozess eingestellt werden.
  • 7B ist eine Tabelle, welche die Beziehung zwischen den ersten und zweiten Operationszieldaten y1 und y2 und dem Wert der Ausgangsleitung ML (das Ergebnis der logischen Operation) zeigt, wenn der logische Operator auf NOR eingestellt ist. Es kann aus 7B verstanden werden, dass die Schaltung zur logischen Operation in diesem Falle eine logische Operation "ML = y1 NOR /y2 (negatives OR von y1 und /y2)" durchführt.
  • 8A ist ein Blockschaltbild der Schaltung 1 zur logischen Operation, welche in 1 gezeigt wird. In 8A wird der ferroelektrische Kondensator CF1 als ein Speicherfunktionsblock 15 dargestellt, und die ferroelektrischen Kondensatoren CF1 und CF2 und der Transistor MP sind als logischer Operationsfunktionsblock 17 dargestellt.
  • D.h., die Schaltung 1 zur logischen Operation, welche in 1 gezeigt wird, kann als eine Schaltung betrachtet werden, welche einen Speicherfunktionsblock 15 zum Speichern eines spezifizierten logischen Operators, einen logischen Operationsfunktionsblock 17 zum Ausführen einer logischen Operation an den ersten und zweiten Operationszieldaten y1 und y2 entsprechend dem logischen Operator und einen Transistor MP besitzt, welcher entsprechend dem Ergebnis der logischen Operation ein- oder ausgeschaltet wird.
  • 8B ist ein Blockschaltbild, welches ein serielles Addierglied 2 darstellt, wobei die Schaltung 1 zur logischen Operation benutzt wird, welche in 1 gezeigt wird. Das serielle Addierglied 21 besitzt ein volles Addierglied 23 und einen Registerfunktionsabschnitt 25. Das volle Addierglied 23 empfängt zwei 1-Bit-binäre Zahlen "a" und "b" und ein Carry bzw. Übertragbit-"c" von einem niedrigeren Bit und führt eine Addition durch, um die Summe und das Übertragen der binären Zahlen "a" und "b" und des Carry "c" von einem niedrigeren Bit herzustellen. Der Registerfunktionsabschnitt 25 gibt das Carry als ein Übertragbit "c" als Zusatz des nächsten Digits bzw. Codeelements unter der Steuerung der Taktleitung CLK ein.
  • Um zwei Multibit-Nummern A und B zu addieren, wobei das serielle Addierglied 21 benutzt wird, wird der obere Addierprozess an dem am wenigstens signifikanten Bit bis zu dem am meisten signifikanten Bit durchgeführt.
  • 9 ist ein Schaltbild des seriellen Addierglieds 21, welches in 8b gezeigt wird, welches realisiert ist, indem die Schaltungen 1 zur logischen Operation benutzt werden. Wie in 9 gezeigt wird, besitzt das serielle Addierglied 21 einen ersten Block BK1 und einen zweiten Block BK2.
  • Der erste Block BK1 besitzt drei Schaltungen 31, 41 und 61 zur logischen Operation, wobei jede davon den gleichen Aufbau besitzt wie die Schaltung 1 zur logischen Operation, welche in 1 gezeigt wird. Die Schaltungen 31, 41 und 61 zur logischen Operation besitzen eine Taktleitung CLK, eine Umkehrtaktleitung /CLK und eine Reset-Leitung RS, welche ähnlich zu denen der Schaltung 1 zur logischen Operation sind, welche in 1 gezeigt wird, und Steuersignale, welche ähnlich zu denen in der Schaltung 1 zur logischen Operation sind, werden an die Steuersignalleitungen gegeben. Die Schaltungen 31, 41 und 61 zur logischen Operation besitzen eine Umkehr-Reset-Leitung /RS als eine Steuerleitung entsprechend der Voreinstellungsleitung PRE der Schaltung 1 zur logischen Operation. Ein Umkehrsignal der Reset-Leitung RS wird an die Umkehr-Reset-Leitung /ES gegeben.
  • Der zweite Block BK2 besitzt Schaltungen 32, 42, 52 und 62 zur logischen Operation, wovon jede den gleichen Aufbau wie die Schaltung 1 zur logischen Operation besitzt, welche in 1 gezeigt wird. In den Schaltungen 32, 42, 52 und 62 zur logischen Operation sind die Steuersignalleitungen in der gleichen Weise angeschlossen, wie in den Schaltungen 31, 41 und 61 zur logischen Operation, welche den ersten Block BK1 darstellen, außer dass die Verbindung der Taktleitung CLK und der Umkehrtaktleitung /CLK umgekehrt zu der in dem ersten Block BK1 ist.
  • 10 ist ein Zeitablaufdiagramm, welches die Steuersignale darstellt, welche an die Schaltungen 31, 41 und 61 zur logischen Operation, welche den ersten Block BK1 darstellen, und die Schaltungen 32, 42, 52 und 62 zur logischen Operation, welche den zweiten Block BK2 darstellen, gegeben werden. Es kann verstanden werden, dass in den Schaltungen zur logischen Operation, welche den ersten Block BK1 darstellen, und den Schaltungen zur logischen Operation, welche den zweiten Block BK2 darstellen, ein Satz von Prozessen während einer Periode des Steuersignals, welches auf die Taktleitung CLK gegeben ist, durchgeführt wird, und die Prozesse dieser Schaltungen werden zueinander um eine halbe Periode des Steuersignals verschoben.
  • Wie in 9 gezeigt wird, besitzt die Schaltung 31 zur logischen Operation des ersten Blocks BK1 einen Speicherfunktionsblock 33, in welchem ein logischer Operator gespeichert wurde, wie in dem Fall mit der Schaltung 1 zur logischen Operation (siehe 8A) und einen Funktionsblock 35 zur logischen Operation zum Ausführen einer Operation an "b" und einem Carry- bzw. Übertragbit "c" von einem niedrigeren Bit als den ersten und zweiten Zieldaten entsprechend dem logischen Operator.
  • Das Ein- und Ausschalten eines Transistors 37 wird entsprechend dem Ergebnis der Operation gesteuert. Demnach gibt der Transistor 37 "b NAND /c" aus. Wenn die logischen Operatoren AND und OR als " " bzw. "+" dargestellt sind, wird das Ausgangssignal des Transistors 37 als "/(b /c)" dargestellt.
  • In ähnlicher Weise besitzt die Schaltung 41 zur logischen Operation einen Transistor 47, welcher "/(c /b)" ausgibt.
  • Ein fest verdrahtetes OR 51 berechnet das negative logische OR (nämlich das positive logische AND) des Ausgangs von dem Transistor 37 der Schaltung 31 zur logischen Operation und dem Ausgang von dem Transistor 47 der Schaltung 41 zur logischen Operation. Demnach wird der Wert der Ausgangsleitung ML11 des fest verdrahteten OR 51 "/((b /c) + (c /b))". Ein Umkehrglied 53, welches in 9 gezeigt wird, gibt deshalb "(b /c) + (c /b))", nämlich "b EXOR c" (das exklusive OR von "b" und "c") aus.
  • Der Wert der Ausgangsleitung ML12, welche an dem Ausgangsanschluss eines Transistors 67 der Schaltung 61 zur logischen Operation angeschlossen ist, wird zu "/(b c)". Demnach gibt ein Umkehrglied 53, welches in 9 gezeigt wird, (b c) aus.
  • In ähnlicher Weise ist in dem zweiten Block BK2 die Summe, welche das Ausgangssignal eines Umkehrgliedes 54 ist, nämlich das Ausgangssignal von dem seriellen Addierglied 21, "a EXOR b EXOR c". Das Ausgangssignal von einem Umkehrglied 56, nämlich das Übertragbit des seriellen Addierglieds 21, ist "b c + a (b EXOR cx)".
  • Wie oben beschrieben, kann das serielle Addierglied 21 leicht durch Benutzen der Schaltungen 1 zur logischen Operation, welche in 1 gezeigt werden, aufgebaut werden.
  • 11 ist ein Blockschaltbild, welches ein Beispiel des Aufbaus eines Serien-parallelen Pipeline-Multiplizierglieds darstellt, bei welchem die Schaltungen 1 zur logischen Operation benutzt werden, welche in 1 gezeigt werden. Ein Pipeline-Multiplizierglied 141 ist so aufgebaut, dass es die Multiplikation eines 4-Bit-Multiplikanten "s" und eines 4-Bit-Multipliziergliedes "b" in die gleiche Anzahl von Levels bzw. Ebenen wie die Anzahl von Bits des Multipliziergliedes "b" aufteilt, nämlich in vier Ebenen, und die Operation in Folge ausführt. wie in 11 gezeigt wird, führen die Operationsabschnitte 141a bis 141d der ersten bis vierten Ebene Operationen der ersten bis vierten Ebene jeweils durch.
  • Beispielsweise besitzt der Operationsabschnitt 141b der zweiten Ebene einen UND-Schaltkreis 142 als ein Element eines teilweisen Produkterzeugungsabschnitts, und ein serielles Pipeline-Volladdierglied 143 als ein Element der Operationsvorrichtung. In der Zeichnung ist jedes "st" mit einem Quadrat um es herum ein Symbol, welches einen Speicherabschnitt wiedergibt, und jedes "+" mit einem Kreis um es herum ist ein Symbol, welches ein Volladdierglied wiedergibt. Die Operationsabschnitte 141c und 141d der zweiten und dritten Ebene besitzen den gleichen Aufbau. Der Operationsabschnitt 141a der ersten Ebene besitzt kein Volladdierglied.
  • 12 ist eine Ansicht, welche benutzt wird, um die Operation des Pipeline-Multiplizierglieds 141 zu erklären. In der Zeichnung werden die Operationen der ersten bis vierten Ebene von links nach rechts gezeigt. In der Operation bzw. dem Arbeitsablauf jeder Ebene gehen die Schritte (die Zeit) von oben nach unten. In der Zeichnung ist jedes "V" mit einem Kreis um es herum ein Symbol, welches die AND- bzw. UND-Schaltung 142 darstellt. In der Zeichnung stellt jede gestrichelte Linie mit einem nach unten gerichteten Pfeil, welcher benachbarte Symbole verbindet, welche Volladdierglieder innerhalb der gleichen Ebene in der zweiten bis vierten Ebene repräsentieren, ein Fliessen eines Carry- bzw. Übertragbits dar.
  • Beispielsweise wird die Operation des Operationsabschnitts 141b der zweiten Ebene des Pipeline-Multiplizierglieds 141, nämlich die Operation der zweiten Ebene, in der zweiten Spalte von links in 12 gezeigt. Demnach wird die Operation in dem dritten Schritt (dritter Kreis) des Operationsabschnitts 141b der zweiten Ebene, z.B. in der dritten Reihe von oben in der zweiten Spalte von links gezeigt, welches in dem Bereich "Q" in der Zeichnung ist. Die Operation in dem dritten Schritt des Operationsabschnitts 141b der zweiten Ebene des Pipeline-Multiplizierglieds 141 wird beschrieben.
  • Zuerst berechnet die AND-Schaltung 142 das AND eines Operationsziel-Multiplikandenbits s1 als ein Objekt der Operation der zweiten Ebene der vier Bits, welche den Multiplikanden "s" darstellen, und ein Bit b1, entsprechend der zweiten Ebene der vier Bits, welche das Multiplizierglied "b" darstellen. Dann berechnet das Pipeline-Volladdierglied 143 die Summe von drei binären Zahlen: des AND, berechnet wie oben, des Teilprodukts, welches in der vorherigen Ebene produziert wurde, nämlich der ersten Ebene, und des Carry bzw. Übertragbits eines Bits s0, welches das Bit vor dem Operationsziel-Multiplikandenbit s1 in der zweiten Ebene ist.
  • Das Ergebnis der Berechnung in dem Pipeline-Volladdierglied 143 wird als ein Teilprodukt des Operationsziel-Multiplikandenbits s1 in der zweiten Ebene an die dritte Ebene als die nächste Ebene gesandt. Das durch die Addition erzeugte Übertragbit wird als ein Übertragbit des Operationsziel-Multiplikandenbits s1 in der zweiten Ebene gespeichert.
  • Die Operationsabschnitte 141c und 141d der dritten und vierten Ebene führen die Operationen in der gleichen Weise durch. Der Operationsabschnitt 141a der ersten Ebene berechnet ein AND als ein Element eines teilweisen Produkts, führt aber keine Addition durch.
  • 13 ist ein Blockschaltbild, welches den Aufbau des Operationsabschnitts 141b der zweiten Ebene des Pipeline-Multiplizierglieds 141 zeigt. 14 ist ein logisches Schaltbild, welches den Aufbau des Operationsabschnitts 141b der zweiten Ebene zeigt. Jedes der schmalen und breiten Rechtecke in 14 stellt einen Speicherabschnitt dar. Der Operationsabschnitt 141b der zweiten Ebene ist so aufgebaut, dass er die Operation der zweiten Ebene in vier Stufen aufteilt und sie in Folge ausführt.
  • Wie in 13 gezeigt wird, besitzt der Operationsabschnitt 141b der zweiten Ebene Operationsabschnitte 145a bis 145d der ersten bis vierten Stufe zum Ausführen der Operationen der jeweils ersten bis vierten Stufe. In der Zeichnung stellt jedes "FP" mit einem Quadrat um es herum die Schaltung 1 zur logischen Operation (funktionales Durchlauf-Gate) dar, welche in 1 gezeigt wird.
  • Der erste Operationsabschnitt 145a der ersten Stufe holt ein Bit als das aktuelle Operationsziel der Bits, welche den Multiplikanden "s" darstellen, und speichert es als ein Operationsziel-Multiplikandenbit sj.
  • Der Operationsabschnitt 145b der zweiten Stufe berechnet und speichert das AND des Operationsziel-Multiplikandenbits sj, welches in der vorhergehenden Stufe gespeichert wurde, und ein Bit b1 entsprechend der zweiten Ebene der Bits, welche das Multiplizierglied "b" als ein Element eines teilweisen Produkts des Operationsziel-Multiplikandenbits sj in der zweiten Ebene darstellt, wobei die AND-Schaltung 142 benutzt wird, und holt und speichert das Operationsziel-Multiplikandenbit sj, welches in der ersten Stufe gespeichert wurde.
  • Die Operationsabschnitte 145c und 145d der dritten und vierten Stufe berechnen die Summe von drei Binärzahlen: ein Teilprodukt in der zweiten Ebene, welches in der vorausgehenden Stufe berechnet wurde, ein Teilprodukt Pj in der ersten Ebene und ein Übertragbit C1 des Bits vor dem Operationsziel-Multiplikandenbit sj in der zweiten Ebene, und speichert es als ein Teilprodukt Pj + 1 des Operationsziel-Multiplikandenbits sj in der zweiten Ebene und speichert ein neues Übertragbit, welches durch die Addition eines Übertragbits des Operationsziel-Multiplikandenbits sj in der zweiten Ebene erzeugt wurde, wobei das Pipeline-Volladdierglied 143 benutzt wird.
  • Die Operationsabschnitte 145c und 145d der dritten und vierten Stufe holen auch das Operationsziel-Multiplikandenbit sj, welches in der zweiten Stufe gespeichert wurde und speichern es als ein Operationsziel-Multiplikandenbit sj + 1 für die dritte Ebene als der nächsten Ebene.
  • Die Operationsabschnitte 141c und 141d der dritten und vierten Ebene besitzen den gleichen Aufbau wie der Operationsabschnitt b der zweiten Ebene. Der Operationsabschnitt 141a der ersten Ebene jedoch besitzt keine logische Operationsschaltung zum Durchführen einer Volladdition.
  • Das Pipeline-Volladdierglied 143, welches in 13 gezeigt wird, kann als eine logische Operationsvorrichtung zum Ausführen von Operationen der ersten und zweiten Additionsstufen betrachtet werden, welche den dritten bzw. vierten Stufen entsprechen. In diesem Fall besitzt das Pipelinie-Volladdierglied 143 Operationsabschnitte der ersten und zweiten Additionsstufe zum jeweiligen Durchführen der Operationen der ersten und zweiten Additionsstufe.
  • Die Operationsabschnitte der ersten und zweiten Additionsstufe, welche das Pipeline-Volladdierglied 143 darstellen, sind Schaltungen, welche durch Entfernen von den Operationsabschnitten 145c und 145d der dritten und vierten Ebene der Schaltungen 1 zur logischen Operation (funktionelle Durchlauf-Gates) auf dem rechten Seitenende der 13 erhalten werden.
  • D.h., der Operationsabschnitt der ersten Additionsstufe berechnet und speichert eine binäre Zahl entsprechend dem exklusiven OR von Binärzahlen, welche einem Augend bzw. ersten Summanden und einem Addend bzw. zweiten Summanden als ein erstes Additionsergebnis entsprechen, wobei ein Paar von logischen Operationsschaltungen 1, welche parallel miteinander verbunden sind, benutzt werden, und speichert ein Übertragbit, welches in der unmittelbar vorher durchgeführten zweiten Additionsstufe ausgegeben wurde.
  • Der Operationsabschnitt der zweiten Additionsstufe berechnet und speichert eine Binärzahl entsprechend dem exklusiven OR des ersten Additionsergebnisses, welches in der ersten Additionsstufe berechnet wurde, und eine Binärzahl, welche dem Übertragbit entspricht, welches in der ersten Additionsstufe gespeichert wurde, als ein zweites Additionsergebnis und gibt das Ergebnis der zweiten Additionen als das Additionsergebnis des Pipeline-Volladdierglieds 143 aus, wobei ein anderes Paar von logischen Operationsschaltungen 1 benutzt wird, welche parallel miteinander verbunden sind, und berechnet und speichert das Übertragbit der Addition, wobei eine Vielzahl von logischen Operationsschaltungen 1 benutzt wird.
  • Obwohl ein ferroelektrischer Kondensator als ein Lastbauelement in den obigen Ausführungen benutzt wird, ist die Erfindung nicht darauf beschränkt. Beispielsweise kann ein para-elektrischer Kondensator als Lastbauelement benutzt werden. Wenn ein para-elektrischer Kondensator als das Lastbauelement benutzt wird, kann ein Kondensator, welcher für diesen Zweck vorgesehen ist, gebildet werden, oder die parasitäre Kapazität zwischen dem ersten Referenzpotenzial und der ersten Signalleitung kann als das Lastbauelement benutzt werden. Die Gate-Kapazität des Ausgangstransistors kann auch als das Lastbauelement benutzt werden.
  • Das Lastbauelement ist nicht auf einen Kondensator beschränkt. Ein Widerstand kann als das Lastbauelement benutzt werden. Wenn ein Widerstand als das Lastbauelement benutzt wird, dienen beide Enden des Widerstandes jeweils als der dritte und vierte Anschluss.
  • Es kann ein Transistor als das Lastbauelement benutzt werden. Wenn ein FET (Feldeffekttransistor) beispielsweise als das Lastbauelement benutzt wird, dienen ein Paar von Eingangs-/Ausgangsanschlüssen (ein Drain-Anschluss und ein Quellen-Anschluss) des FET als der dritte bzw. vierte Anschluss. In diesem Fall ist es vorzuziehen, eine geeignete Vorspannung, wie z.B. das Quellenpotenzial Vdd, an dem Gate-Anschluss des FET anzulegen.
  • Als das Lastbauelement können ein Kondensator, ein Widerstand und ein Transistor in jeglicher Kombination benutzt werden.
  • Obwohl der Ausgangstransistor ein N-Kanal-MOSFET in den obigen Ausführungsformen ist, ist die Erfindung nicht auf diesen beschränkt. Beispielsweise ist diese Erfindung anwendbar, wenn der Transistor MP beispielsweise ein P-Kanal-MOSFET ist. Diese Erfindung ist auch anwendbar, wenn der Ausgangstransistor ein Transistor anders als ein MOSFET ist oder wenn der Ausgangsabschnitt des Operationsergebnisses keinen Ausgangstransistor besitzt.
  • Obwohl ein ferroelektrischer Kondensator als ein nichtflüchtiges Speicherelement in den obigen Ausführungsformen benutzt wird, ist das nichtflüchtige Speicherelement in dieser Erfindung nicht auf einen ferroelektrischen Kondensator begrenzt. Im Allgemeinen kann ein Element, welches eine Hysterese-Charakteristik besitzt, als ein nichtflüchtiges Speicherelement benutzt werden.
  • 15A bis 17B sind Ansichten, welche benutzt werden, um ein Beispiel einer Schaltung zur logischen Operation zu erklären, wobei ein TMR (Tunnel-Magnet-Widerstand)- Bauelement (Tunnel-Magnet-resistives Bauelement) als ein nichtflüchtiges Speicherbauelement benutzt wird. 15A ist ein Grundriss, welcher schematisch einen Teil einer Schaltung zur logischen Operation zeigt, wobei ein TMR-Bauelement 151 als ein nichtflüchtiges Speicherbauelement benutzt wird. 15B und 15C sind Querschnittsansichten, welche jeweils entlang der Linien b-b und c-c in 15A gegeben sind.
  • Wie in 15A bis 15C gezeigt wird, weist das TMR-Bauelement 151 eine nicht-magnetische Schicht 165, ähnlich einem dünnen Film, aus dielektrischem Material und ein Paar von ferromagnetischen Schichten 161 und 163 eines ferromagnetischen Materials auf. Die ferromagnetischen Schichten 161 und 163 sind schichtweise, mit der nicht-magnetischen Schicht 165 dazwischen angeordnet, aufgebaut. Das TMR-Bauelement 151 liegt zwischen einem Paar von Eingangsleitungen 167 und 169. Die Eingangsleitungen 167 und 169 sind jeweils berührend mit den ferromagnetischen Schichten 161 und 163 angeordnet.
  • Die Eingangsleitungen 167 und 169 entsprechen jeweils den ersten und zweiten Signalleitungen. Die Bereiche der ferromagnetischen Schichten 161 und 163, welche in Berührung mit den Eingangsleitungen 167 und 169 sind, entsprechen jeweils den ersten bzw. zweiten Anschlüssen 161a und 163a des nichtflüchtigen Speicherelements.
  • Es kann ein Strom in einer gewünschten Richtung durch die Eingangsleitungen 167 und 169 laufen gelassen werden. Die ferromagnetische Schicht 163 wird als eine freie Schicht bezeichnet. Die Magnetisierungsrichtung der ferromagnetischen Schicht 163 wird abhängig von der Kombination von Strömen geändert, welche durch die Eingangsleitungen 167 und 169 fließen. Die ferromagnetische Schicht 161 wird auch als eine feste Schicht bezeichnet. Die Magnetisierungsrichtung der ferromagnetischen Schicht 161 wird nicht durch die Ströme verändert, welche durch die Eingangsleitungen 167 und 169 fließen. In diesem Beispiel ist die Magnetisierungsrichtung der ferromagnetischen Schicht 161 in rechtsgerichteter Richtung (erste Magnetisierungsrichtung) in der Zeichnung festgelegt.
  • 16A bis 16D sind Ansichten, welche benutzt werden, um die Beziehung zwischen den Stromrichtungen IC1 und IC2, welche jeweils durch die Eingangsleitungen 167 und 169 in einem Schreibeprozess laufen gelassen werden, und den Änderungen in den Magnetisierungsrichtungen der ferromagnetischen Schicht 163 zu erklären. In 16A bis 16D stellt IC1 = 0 den Strom IC1 dar, welcher in einer Richtung senkrecht zu der Ebene der Zeichnung und in Richtung des Betrachters fließt, und IC1 = 1 stellt den Strom IC1 dar, welcher in eine Richtung senkrecht zu der Ebene der Zeichnung und vom Betrachter weg fließt. IC2 = 0 repräsentiert auch, dass der Strom IC2 in eine Richtung senkrecht zu der Ebene der Zeichnung und in Richtung des Betrachters fließt, und IC2 = 1 repräsentiert, dass der Strom IC2 in eine Richtung senkrecht zu der Ebene der Zeichnung und weg vom Betrachter fließt. Die Richtungen der Magnetfelder, welcher um die Eingangsleitungen 167 und 169 erzeugt werden, werden durch gebogene Pfeile gezeigt.
  • Wenn die Ströme IC1 und IC2 in gleicher Richtung fließen, wie in 16A und 16D gezeigt wird, da die Magnetfelder, welche um die Eingangsleitungen 167 und 169 erzeugt werden, sich gegenseitig in einer Fläche in der Nähe des TMR-Bauelements 151 aufheben, wird die Magnetisierungsrichtung der ferromagnetischen Schicht 163 nicht verändert. D.h., der Inhalt, der in der ferromagnetischen Schicht 163 gespeichert ist, wird nicht gegenüber dem vor einem Schreibprozess verändert.
  • Auf der anderen Seite, wenn der Strom IC1 und der Strom IC2 in entgegengesetzte Richtungen fließen, wie in 16B und 16C gezeigt wird, da die Magnetfelder, welche um die Eingangsleitungen 167 und 169 erzeugt werden, sich gegenseitig in einer Fläche in der Nähe des TMR-Bauelements 151 verstärken, wird die Magnetisierungsrichtung der ferromagnetischen Schicht 163 in rechtswärtiger Richtung (erste Magnetisierungsrichtung) oder in linkswärtiger Richtung (zweite Magnetisierungsrichtung) in den Zeichnungen verändert. D.h., der Inhalt, welcher in der ferromagnetischen Schicht 163 gespeichert ist, wird abhängig von den Richtungen der Ströme IC1 und IC2 durch einen Schreibprozess erneuert.
  • Wie oben beschrieben, können durch Steuern der Ströme IC1 und IC2 Daten in das TMR-Bauelement 151 geschrieben werden.
  • 17A und 17B sind Ansichten, welche benutzt werden, um ein Verfahren zum Steuern des Transistors MP, basierend auf Daten, welche in das TMR-Bauelement 151 eingeschrieben sind, zu steuern, d.h. ein Verfahren zum Ausführen eines Leseprozesses. Der Gate-Anschluss des Transistors MP ist mit dem Anschluss 161a des TMR-Bauelements 151 über die Eingangsleitung 167 verbunden. Der Anschluss 163a des TMR-Bauelements 151 ist mit einer Stromquelle 153 über die Eingangsleitung 169 verbunden.
  • Der elektrische widerstand des TMR-Bauelements 151 wird vermindert, wenn die Magnetisierungsrichtungen der ferromagnetischen Schichten 161 und 163 die gleichen sind, und wird erhöht, wenn die Magnetisierungsrichtungen der ferromagnetischen Schichten 161 und 163 durch einen Tunnelmagnetoresistiven Effekt unterschiedlich sind. Demnach, wie in 17A und 17B gezeigt, wenn die Spannung der Stromquelle 153 konstant ist (z.B. die Quellenspannung Vdd), ist der Strom, welcher durch das TMR-Bauelement 151 fließt, wenn die Magnetisierungsrichtung der ferromagnetischen Schicht 163 nach rechts gerichtet ist, größer als der Strom, welcher fließt, wenn die Magnetisierungsrichtung der ferromagnetischen Schicht 163 nach links gerichtet ist. Indem dieses benutzt wird, wird der Transistor MP basierend auf den Daten gesteuert, welche in das TMR-Bauelement 151 geschrieben sind.
  • Wenn der Zustand, in welchem die Magnetisierungsrichtung der ferromagnetischen Schicht 163 vor einem Schreibprozess nach rechts gerichtet ist, und der Zustand, in dem die Magnetisierungsrichtung der ferromagnetischen Schicht 163 vor einem Schreibprozess nach links gerichtet ist, jeweils zu Zustandsdaten (d.h. nichtflüchtigen Zuständen, welche einem spezifischen logischen Operator entsprechen) s = 1 und s = 0 gehören, wenn die Richtungen IC1 = 0 und IC1 = 1 des Stromes IC1, welcher durch die Eingangsleitung 167 in einem Schreibprozess laufen gelassen wird, jeweils zu ersten Operationszieldaten y1 = 0 und y1 = 1 gehören, wenn die Richtungen IC2 = 0 und IC2 = 1 des Stromes IC2, welcher durch die Eingangsleitung 169 in einem Schreibprozess laufen gelassen wird, jeweils zu zweiten Operationszieldaten y2 = 0 und y2 = 1 gehören, und wenn der Fall, bei welchem der Transistor MP eingeschaltet wird, wenn das Quellenpotenzial Vdd an die Eingangsleitung 169 in einem Leseprozess gegeben wird, und der Fall, in welchem der Transistor MP ausgeschaltet wird, wenn das Quellenpotenzial Vdd an die Eingangsleitung 169 in einem Leseprozess gegeben wird, jeweils zu Operationsergebnisdaten z = 0 und z = 1 gehören, erfüllt die Schaltung zur logischen Operation dieser Ausführungsform die folgende Beziehung, wie in dem Fall mit dem zuvor erwähnten Schaltkreis zur logischen Operation, bei welchem ein ferroelektrischer Kondensator als ein nichtflüchtiges Speicherbauelement benutzt wird: z = /s AND y1 NAND /y2 OR s AND (y1 NOR /y2).
  • Eine Schaltung zur logischen Operation entsprechend dieser Erfindung weist auf: einen ersten ferroelektrischen Kondensator, erste und zweite Signalleitungen und einen Ausgangsabschnitt für ein Operationsergebnis. Der erste ferroelektrische Kondensator kann einen Polarisationszustand aufrechterhalten, welcher einem spezifizierten logischen Operator entspricht, und besitzt erste und zweite Anschlüsse. Die ersten und zweiten Signalleitungen können erste und zweite Operationszieldaten jeweils an den ersten und zweiten Anschluss des ferroelektrischen Kondensators liefern, wobei der Polarisationszustand, welcher dem logischen Operator entspricht, beibehalten wird, und sind mit den ersten und zweiten Anschlüssen jeweils verbunden. Der Ausgangsabschnitt des Operationsergebnisses kann das Ergebnis einer logischen Operation ausgeben, welche an den ersten und zweiten Operationszieldaten entsprechend dem logischen Operator durchgeführt wird, basierend auf einem Polarisationszustand des ferroelektrischen Kondensators, welcher durch Liefern der zwei Operationszieldaten an den ferroelektrischen Kondensator erzeugt wurde, und ist mit der ersten Signalleitung verbunden.
  • Ein logisches Operationsverfahren entsprechend dieser Erfindung weist die Schritte auf: Veranlassen eines ferroelektrischen Kondensators, welcher erste und zweite Anschlüsse besitzt, um einen Polarisationszustand entsprechend einem spezifizierten logischen Operator aufrechtzuerhalten; Liefern erster und zweiter Operationszieldaten an den jeweiligen ersten und zweiten Anschluss des ferroelektrischen Kondensators, wobei der Polarisationszustand entsprechend dem logischen Operator aufrechterhalten wird; und Erhalten des Ergebnisses einer logischen Operation, welche an den ersten und zweiten Operationszieldaten entsprechend dem logischen Operator durchgeführt wurde, basierend auf dem Polarisationszustand des ferroelektrischen Kondensators, welcher durch Liefern der zweiten Operationszieldaten an den ferroelektrischen Kondensator erzeugt wurde.
  • Entsprechend zu der obigen Schaltung zur logischen Operation oder dem Verfahren zur logischen Operation ist es möglich, wenn ein Polarisationszustand des ersten ferroelektrischen Kondensators und das Ergebnis einer logischen Operation einander zugehören, basierend auf einem neuen Polarisationszustand des ersten ferroelektrischen Kondensators, welcher durch Liefern der ersten und zweiten Operationszieldaten an den ersten ferroelektrischen Kondensator erzeugt wurde, wobei ein Polarisationszustand entsprechend dem spezifizierten logischen Operator beibehalten wird, das Ergebnis der logischen Operation zu erhalten, welche an den ersten und zweiten Operationszieldaten entsprechend dem logischen Operator durchgeführt wurde. D.h., eine logische Operation kann an den Daten durchgeführt werden, wobei ein ferroelektrischer Kondensator benutzt wird.
  • In der Schaltung zur logischen Operation entsprechend dieser Erfindung sind die ersten und zweiten Signalleitungen jeweils an ein erstes und zweites Referenzpotenzial und die anderen ersten und zweiten Referenzpotenziale angeschlossen, um den Polarisationszustand entsprechend dem logischen Operator in dem ersten ferroelektrischen Kondensator zu erzeugen, bevor die ersten und zweiten Operationszieldaten geliefert werden.
  • Demnach kann ein gewünschter logischer Operator in dem ferroelektrischen Kondensator über die erste und zweite Signalleitung gespeichert werden. Deshalb können der logische Operator, ebenso wie die ersten und zweiten Operationszieldaten überschrieben werden, wenn dies notwendig ist. D.h., eine logische Operation kann an irgendwelchen zwei Daten durchgeführt werden.
  • In der Schaltung zur logischen Operation entsprechend dieser Erfindung besitzt der Ausgangsabschnitt des Operationsergebnisses ein Lastbauelement, welches einen dritten Anschluss besitzt, welcher mit der ersten Signalleitung verbunden ist, und einen vierten Anschluss, welcher mit dem ersten Referenzpotenzial verbunden ist, und, wenn das Ergebnis der logischen Operation ausgegeben wird, verbindet es die erste Signalleitung mit dem ersten Referenzpotenzial und löst die Verbindung aus, dann verbindet es die zweite Signalleitung mit dem zweiten Referenzpotenzial, welches unterschiedlich von dem ersten Referenzpotenzial ist, und gibt das logische Operationsergebnis basierend auf dem Potenzial aus, welches in der ersten Signalleitung erzeugt ist, wenn die zweite Signalleitung an das zweite Referenzpotenzial angeschlossen ist.
  • Demnach kann durch richtiges Setzen der Charakteristika des ersten ferroelektrischen Kondensators und des Lastbauelements das Ergebnis der logischen Operation zuverlässig basierend auf einer geteilten Spannung erhalten werden, welche in dem Lastelement erzeugt ist.
  • In der Schaltung zur logischen Operation entsprechend dieser Erfindung besitzt der Ausgangsabschnitt des Operationsergebnisses einen Ausgangstransistor, welcher einen Steueranschluss besitzt, welcher mit der ersten Signalleitung verbunden ist, und einen Ausgangsanschluss zum Ausgeben eines Ausgangssignals, entsprechend einem Steuersignal, welches in den Steueranschluss eingegeben wird. Der Ausgangstransistor wird ausgeschaltet, wenn ein Potenzial auf der Seite des ersten Referenzpotenzials von seiner Schwellwertspannung als das Steuersignal gegeben ist, und wird eingeschaltet, wenn ein Potenzial auf der Seite des zweiten Referenzpotenzials von seiner Schwellwertspannung als das Steuersignal gegeben ist. Das Ergebnis der logischen Operation wird als ein Ausgangssignal von dem Ausgangstransistor erhalten.
  • Der Ausgangstransistor wird ausgeschaltet, wenn das Potenzial, welches in der ersten Signalleitung erzeugt ist, basierend auf einem neuen Polarisationszustand des ersten ferroelektrischen Kondensators, welcher durch Liefern der ersten und zweiten Operationszieldaten an den ersten ferroelektrischen Kondensator erzeugt ist, welcher einen Polarisationszustand entsprechend dem logischen Operator beibehält, auf der ersten Referenzpotenzialseite von der Schwellwertspannung ist, und wird eingeschaltet, wenn das Potenzial auf der zweiten Referenzpotenzialseite von der Schwellwertspannung ist. Demnach kann durch geeignetes Einstellen der Schwellwertspannung des Ausgangstransistors das Ergebnis der logischen Operation als ein Ausgangssignal von dem Ausgangstransistor erhalten werden.
  • Eine Schaltung zur logischen Operation entsprechend dieser Erfindung weist auf: einen ersten ferroelektrischen Kondensator, welcher erste und zweite Anschlüsse besitzt; erste und zweite Signalleitungen, welche an die ersten und zweiten Anschlüsse jeweils angeschlossen sind; einen zweiten ferroelektrischen Kondensator, welcher einen dritten Anschluss besitzt, welcher an die erste Signalleitung angeschlossen ist, und einen vierten Anschluss, welcher an ein erstes Referenzpotenzial angeschlossen ist; und einen Ausgangstransistor. Der Ausgangstransistor besitzt einen Steueranschluss, welcher mit der ersten Signalleitung verbunden ist, und einen Ausgangsanschluss zum Ausgeben eines Ausgangssignals entsprechend zu einem Steuersignal, welches in den Steueranschluss eingegeben ist, und wird ausgeschaltet, wenn ein Potenzial auf der ersten Referenzpotenzialseite von seiner Schwellwertspannung als das Steuersignal gegeben ist, und wird eingeschaltet, wenn ein Potenzial auf einer zweiten Referenzpotenzialseite von seiner Schwellwertspannung aus als das Steuersignal gegeben ist. In der Schaltung zur logischen Operation wird die folgende Operation durchgeführt: Die erste und zweite Signalleitung sind jeweils mit einem der ersten und zweiten Referenzpotenzial und dem anderen der ersten und zweiten Referenzpotenzial verbunden, um einen Polarisationszustand entsprechend einem spezifizierten logischen Operator in dem ersten ferroelektrischen Kondensator zu erzeugen. Dann werden die ersten und zweiten Operationszieldaten jeweils an die ersten und zweiten Signalleitungen geliefert, um den Polarisationszustand des ersten ferroelektrischen Kondensators zu einem derartigen zu verschieben, welcher der Kombination des logischen Operators und den ersten und zweiten Operationszieldaten entspricht. Die ersten und zweiten Signalleitungen werden beide an das erste Referenzpotenzial angeschlossen, um die erste Signalleitung auf das erste Referenzpotenzial ohne Verändern des Restpolarisationszustands des ersten ferroelektrischen Kondensators voraufzuladen. Danach wird das Anlegen der Spannung an der ersten Signalleitung gestoppt, und die zweite Signalleitung wird mit dem zweiten Referenzpotenzial verbunden. Dann kann ein Ausgangssignal, welches an dem Ausgangsanschluss des Ausgangstransistors in Antwort auf ein Potenzial erzeugt wird, welches in der ersten Signalleitung erzeugt ist, wenn die zweite Signalleitung mit dem zweiten Referenzpotenzial verbunden ist, als das Ergebnis einer logischen Operation erhalten werden, welche an den ersten und zweiten Operationszieldaten entsprechend dem logischen Operator durchgeführt wurden.
  • Demnach kann durch geeignetes Einstellen der Schwellwertspannung des Ausgangstransistors das Ergebnis der logischen Operation als ein Ausgangssignal von dem Ausgangstransistor erhalten werden. D.h., eine logische Operation kann an den Daten durchgeführt werden, wobei ein ferroelektrischer Kondensator verwendet wird.
  • In der Schaltung zur logischen Operation entsprechend dieser Erfindung ist der Restpolarisationszustand des ersten ferroelektrischen Kondensators, welcher durch die Kombination des logischen Operators und der ersten und zweiten Operationszieldaten bestimmt ist, entweder ein erster Restpolarisationszustand oder ein zweiter Restpolarisationszustand, welcher eine Polarisationsrichtung umgekehrt zu der des ersten Restpolarisationszustands besitzt. Auch besitzt der Ausgangstransistor eine Schwellwertspannung zwischen zwei Potenzialen, welche in der ersten Signalleitung während einer logischen Operation in Antwort auf den jeweiligen ersten bzw. zweiten Restpolarisationszustand des ersten ferroelektrischen Kondensators erzeugt werden können.
  • Demnach kann das Ergebnis der logischen Operation, welche als ein erster oder zweiter Restpolarisationszustand des ersten ferroelektrischen Kondensators beibehalten wird, leicht direkt in der Form des Ein- oder Aus-Zustandes des Ausgangstransistors repräsentiert werden.
  • In der Schaltung zur logischen Operation entsprechend dieser Erfindung ist das Lastbauelement ein zweiter ferroelektrischer Kondensator. Demnach, da der erste ferroelektrische Kondensator und das Lastbauelement durch den gleichen Prozess hergestellt werden können, können die Fehler, welche von den Unterschieden in den Herstellungsprozessen herrühren, reduziert werden. Es ist deshalb möglich, eine Schaltung zur logischen Operation mit hoher Zuverlässigkeit zu erhalten.
  • Eine Schaltung zur logischen Operation entsprechend dieser Erfindung weist auf: ein nichtflüchtiges Speicherelement, welches einen nichtflüchtigen Zustand entsprechend einem spezifizierten logischen Operator aufrechterhalten kann und welches erste und zweiten Anschlüsse besitzt; und einen Ausgabebereich eines Operationsergebnisses, welcher basierend auf einem Zustand des nichtflüchtigen Speicherelements, welcher durch Liefern erster und zweiter Operationsziel-Binärdaten y1 und y2 an die ersten bzw. zweiten Anschlüsse des nichtflüchtigen Speicherelements erzeugt wurde, das Ergebnis einer logischen Operation ausgibt, welche an den ersten und zweiten Operationszieldaten y1 und y2 entsprechend dem logischen Operator als Operationsergebnis der binären Daten "z" durchgeführt wurde. Wenn der nichtflüchtige Zustand entsprechend dem spezifizierten Operator durch den Zustand der Binärdaten "s" repräsentiert wird, genügen die Operationsergebnisdaten "z" im wesentlichen der folgenden Beziehung: z = /s AND y1 NAND /y2 OR s AND (y1 NOR /y2).
  • Demnach, wenn ein nichtflüchtiger Zustand des nichtflüchtigen Speicherelementes und die Operationsergebnisdaten "z" miteinander verbunden sind bzw. zueinander gehören, ist es möglich, basierend auf einem neuen nichtflüchtigen Zustand des nichtflüchtigen Bauelements, welcher erzeugt werden kann, indem die ersten und zweiten Operationszieldaten y1 und y2 an das nichtflüchtige Speicherelement, welches einen nichtflüchtigen Zustand "s" entsprechend einem spezifizierten logischen Operator beibehält, geliefert werden, das Ergebnis "z" einer logischen Operation zu erhalten, welche an den ersten und zweiten Operationszieldaten y1 und y2 entsprechend dem logischen Operator durchgeführt wurden. D.h., eine logische Operation kann an den Daten durchgeführt werden, wobei ein nichtflüchtiges Speicherelement verwendet wird. Auch durch Steuern des nichtflüchtigen Zustands "s" des nichtflüchtigen Speicherelements vor dem Liefern der ersten und zweiten Operationszieldaten y1 und y2, kann eine gewünschte logische Operation durchgeführt werden.
  • In der Schaltung zur logischen Operation entsprechend dieser Erfindung beinhaltet das nichtflüchtige Speicherelement einen ferroelektrischen Kondensator, und der nichtflüchtige Zustand ist ein Restpolarisationszustand des ferroelektrischen Kondensators. Demnach, da ein ferroelektrischer Kondensator als das nichtflüchtige Speicherelement benutzt wird, kann ein Schreibprozess bei einer niedrigen Spannung mit hoher Geschwindigkeit durchgeführt werden.
  • Eine Schaltung zur logischen Operation entsprechend dieser Erfindung weist auf: ein nichtflüchtiges Speicherelement zum Beibehalten eines nichtflüchtigen Zustands entsprechend einem spezifizierten logischen Operator; und einen Ausgabeabschnitt eines Operationsergebnisses, welcher, basierend auf einem Zustand des nichtflüchtigen Speicherelements, welcher durch Liefern erster und zweiter Operationszieldaten an das nichtflüchtige Speicherelement erzeugt ist, das Ergebnis einer logischen Operation ausgibt, welche an den ersten und zweiten Operationszieldaten entsprechend dem logischen Operator durchgeführt wird, und welcher an einen ersten Anschluss des nichtflüchtigen Speicherelements angeschlossen ist.
  • Demnach, wenn ein nichtflüchtiger Zustand des nichtflüchtigen Speicherelements und das Ergebnis einer logischen Operation miteinander verbunden sind, ist es möglich, basierend auf einem neuen nichtflüchtigen Zustand des nichtflüchtigen Bauelements, welcher durch Liefern der ersten und zweiten Operationszieldaten an das nichtflüchtige Speicherelement erzeugt wird, wobei ein nichtflüchtiger Zustand entsprechend einem spezifizierten logischen Operator aufrechterhalten wird, das Ergebnis einer logischen Operation zu erhalten, welche an den ersten und zweiten Operationszieldaten entsprechend dem logischen Operator durchgeführt werden. D.h., eine logische Operation kann an den Daten durchgeführt werden, wobei ein nichtflüchtiges Speicherelement verwendet wird.
  • Eine Vorrichtung zur logischen Operation entsprechend dieser Erfindung weist eine Vielzahl von Schaltungen zur logischen Operation irgendeines der obigen Typen auf, welche in Reihe und/oder parallel angeordnet sind, um eine gewünschte logische Operation durchzuführen.
  • Da eine Vielzahl von Schaltungen zur logischen Operation, von denen jede als ein Abschnitt zur logischen Operation und ein Speicherabschnitt dienen kann, kombiniert wird, um eine gewünschte logische Operation durchzuführen, ist es möglich, eine Vorrichtung zur logischen Operation zu erhalten, welche eine kleinere Schaltungsfläche, welche die Fläche zum Verdrahten beinhaltet, als eine herkömmliche Vorrichtung zur logischen Operation besitzt, welche einen getrennten Speicherabschnitt besitzt. Demnach kann der Grad an Integration in der Vorrichtung stark erhöht werden, und der Leistungsverbrauch der Vorrichtung kann reduziert werden. Auch, da das Speichern nichtflüchtig ist, ist keine Leistung zum Aufrechterhalten des Speichers notwendig. Demnach kann der Leistungsverbrauch während der Operation reduziert werden, und eine geringe Leistung wird während des Standby verbraucht.
  • Auch gibt es keine Notwendigkeit für eine Backup-Leistungsquelle für das Abschalten der Leistung. Zusätzlich, wenn ein Bauelement, welches einen ferroelektrischen Kondensator beinhaltet, als ein nichtflüchtiges Speicherelement benutzt wird, kann ein Schreibprozess mit hoher Geschwindigkeit durchgeführt werden.
  • Eine Vorrichtung zur logischen Operation entsprechend dieser Erfindung weist eine Vielzahl von Schaltungen zur logischen Operation irgendeines der obigen Typen auf, welche in Reihe und/oder parallel angeordnet sind, um eine Addition von wenigstens zwei Binärzahlen durchzuführen.
  • Da ein Addierglied aus einer Vielzahl von Schaltungen zur logischen Operation aufgebaut ist, von denen jedes als ein Abschnitt zur logischen Operation und ein Speicherabschnitt dienen kann, kann die Schaltungsfläche des Addiergliedes, welche die Fläche zum Verdrahten beinhaltet, viel kleiner als die eines herkömmlichen Addiergliedes sein. Damit kann der Grad an Integration in der Vorrichtung stark erhöht werden, und der Leistungsverbrauch der Vorrichtung kann reduziert werden. Auch ist, da die Speicherung nichtflüchtig ist, keine Leistung erforderlich, um das Speichern aufrechtzuerhalten. Demnach kann der Leistungsverbrauch während der Additionsoperation reduziert werden, und es wird wenig Leistung während des Standby verbraucht. Auch besteht keine Notwendigkeit für eine Backup-Leistungsquelle für das Abschalten der Leistung. Zusätzlich, wenn ein Bauelement, welches einen ferroelektrischen Kondensator beinhaltet, als ein nichtflüchtiges Speicherelement verwendet wird, kann ein Schreibprozess mit hoher Geschwindigkeit durchgeführt werden.
  • In der Vorrichtung zur logischen Operation entsprechend dieser Erfindung sind wenigstens zwei Binärzahlen drei Binärzahlen: ein Augend bzw. erster Summand, ein zweiter Summand und ein Carry bzw. Übertragbit von einem niedrigeren Bit. Die Vorrichtung zur logischen Operation weist ferner auf: einen Berechnungsabschnitt eines Additionsergebnisses zum Berechnen des Ergebnisses einer Addition der drei Binärzahlen; und einen Übertragbit-Berechnungsabschnitt zum Berechnen des Übertragbits der Addition der drei Binärzahlen. Der Berechnungsabschnitt des Additionsergebnisses berechnet eine Binärzahl entsprechend der exklusiven OR von Binärzahlen entsprechend zu zwei der drei Binärzahlen als ein erstes Additionsergebnis, wobei ein Paar von Schaltungen zur logischen Operation, welche parallel verbunden sind, verwendet wird, berechnet eine Binärzahl entsprechend dem exklusiven OR des ersten Additionsergebnisses und eine Binärzahl entsprechend der anderen der drei Binärzahlen als ein zweites Additionsergebnis, wobei ein anderes Paar der Schaltungen zur logischen Operation, welche parallel angeschlossen sind, verwendet wird, und liefert das zweite Additionsergebnis als ein Ausgangssignal. Der Carry-Berechnungsab-schnitt berechnet das Übertragbit der Addition der drei Binärzahlen, basierend auf den drei Binärzahlen, wobei eine Vielzahl der Schaltungen zur logischen Operation verwendet wird, und liefert das berechnete Übertragbit als sein Ausgangssignal.
  • Demnach kann ein Volladdierglied aus zwei Paaren von Schaltungen zur logischen Operation, zum Berechnen und Speichern des Ergebnisses einer Addition, und einer Vielzahl von Schaltungen zur logischen Operation zum Berechnen und Speichern eines Übertragbits aufgebaut sein. Es deshalb möglich, ein hochintegriertes Volladdierglied mit niedrigem Leistungsverbrauch leicht zu realisieren.
  • Eine Vorrichtung zur logischen Operation entsprechend dieser Erfindung weist eine Vielzahl von Schaltungen zur logischen Operation eines der obigen Typen auf, welche in Reihe und/oder parallel angeordnet sind, um eine logische Operation durch zuführen, wobei die logische Operation in eine Vielzahl von Stufen aufgeteilt ist, welche in Folge ausgeführt werden.
  • Da jede der Stufen aus einer Vielzahl von Schaltungen zur logischen Operation aufgebaut ist, von denen jede als ein Abschnitt zur logischen Operation und ein Speicherabschnitt dient, ist es möglich, eine Vorrichtung zur logischen Operation in Pipeline-Form zu erhalten, welche eine kleinere Schaltungsfläche besitzt, wobei die Fläche zum Verdrahten beinhaltet ist, als eine Vorrichtung zur logischen Operation der herkömmlichen Pipeline-Art. Damit kann der Integrationsgrad in der Vorrichtung sehr erhöht werden, und der Leistungsverbrauch der Vorrichtung kann reduziert werden. Auch ist, da der Speicher nichtflüchtig ist, keine Leistung erforderlich, um den Speicher aufrechtzuerhalten. Demnach kann der Leistungsverbrauch während der Operation reduziert werden, und es wird wenig Leistung während des Standby verbraucht. Auch gibt es keine Notwendigkeit für eine Backup-Leistungsquelle zum Abschalten der Leistung. Zusätzlich, wenn ein Bauelement, welches einen ferroelektrischen Kondensator beinhaltet, als ein nichtflüchtiges Speicherbauelement verwendet wird, kann ein Schreibprozess mit hoher Geschwindigkeit durchgeführt werden.
  • In der Vorrichtung zur logischen Operation entsprechend dieser Erfindung beinhaltet die logische Operation eine Addition von drei Binärzahlen: einen Augend bzw. ersten Summanden, einen Adder bzw. zweiten Summanden und einen Carry von einem niedrigeren Bit. Die Vorrichtung zur logischen Operation weist ferner auf: einen Operationsabschnitt einer ersten Additionsstufe zum Ausführen einer Operation der ersten Additionsstufe, wobei ein Prozess des Berechnens und Speicherns einer Binärzahl beinhaltet ist, entsprechend dem exklusiven OR der Binärzahl entsprechend zu zwei oder drei Binärzahlen als ein erstes Additionsergebnis, wobei ein Paar von Schaltungen zur logischen Operation verwendet wird, welche parallel angeschlossen sind; und einen zweiten Additionsstufen-Operationsabschnitt zum Durchführen, nachfolgend zu der ersten Additionsstufenoperation, einer zweiten Additionsstufenoperation, wobei ein Prozess des Berechnens und Speicherns einer Binärzahl, entsprechend dem exklusiven OR des ersten Additionsergebnisses, und einer Binärzahl, entsprechend der anderen der drei Binärzahlen, als ein zweites Additionsergebnis, und das Ausgeben des zweiten Additionsergebnisses als das Ergebnis der Addition der Vorrichtung zur logischen Operation, wobei ein anderes Paar an Schaltungen zur logischen Operation verwendet wird, welches parallel angeschlossen ist, und ein Prozess des Ausgebens des Übertragungsbits der Addition der drei Binärzahlen, basierend auf den drei Binärzahlen, beinhaltet sind, wobei eine Vielzahl der Schaltungen zur logischen Operation verwendet wird.
  • Demnach kann ein Volladdierglied der Pipeline-Art aus zwei Paaren von Schaltungen zur logischen Operation zum Berechnen eines Additionsergebnisses und einer Vielzahl von Schaltungen zur logischen Operation für das Berechnen eines Carry aufgebaut sein, welche getrennt in zwei Abschnitten zur Stufenoperation angeordnet sind. Es ist deshalb möglich, leicht ein Volladdierglied der Pipeline-Art aufzubauen, welches hochintegriert ist und einen niedrigen Leistungsverbrauch besitzt.
  • Eine Vorrichtung zur logischen Operation entsprechend dieser Erfindung ist eine Schaltung zur logischen Operation zum Aufteilen einer Multiplikation von zwei Binärzahlen in eine Vielzahl von Ebenen und Ausführen dieser in Folge bzw. nacheinander und weist auf: einen Erzeugungsabschnitt für ein partielles Produkt zum Erzeugen eines partiellen Produkts eines Multiplikanden und eines Multiplizierglieds; und einen Additionsabschnitt, welcher eine Vielzahl von Vorrichtungen zur logischen Operation als Bauelement-Operationsvorrichtungen enthält, welche in einer Vielzahl von Stufen entsprechend der Vielzahl von Ebenen angeordnet sind und welche das partielle Produkt und/oder das Additionsergebnis in der vorherigen Stufe erhalten und die Additionen in Folge durchführen, um ein Operationsergebnis zu erhalten.
  • Demnach kann ein Multiplizierglied der Pipeline-Art aufgebaut werden, wenn die obigen Volladdierglieder in Pipeline-Art als Bauelement-Operationsvorrichtungen in einer Vielzahl von Stufen, entsprechend den Ebenen der Multiplikation, angeordnet sind. Es ist deshalb möglich, ein hochintegriertes Multiplizierglied in Pipeline-Art mit niedrigem Leistungsverbrauch leicht herzustellen.
  • In der Vorrichtung zur logischen Operation entsprechend dieser Erfindung ist die Anzahl der Ebenen die gleiche wie die Bitanzahl des Multipliziergliedes oder größer, der partielle Produkterzeugungsabschnitt ist aus partiellen Bauelement-Produkterzeugungsabschnitten aufgebaut, welche in Ebenen- bzw. Level-Operationsabschnitten platziert sind, wobei jeder eine Operation jeder Ebene ausführt, und der Additionsabschnitt ist aus Bauelement-Operationsvorrichtungen aufgebaut, welche in Ebenen-Operationsabschnitten platziert sind, um die Operationen von wenigstens der zweiten Ebene und späteren durchzuführen. Jede der Ebenen-Operationsabschnitte zum Ausführen der Operationen von wenigstens der zweiten Ebene und später besitzt einen ersten Stufenoperationsabschnitt zum Ausführen einer ersten Stufenoperation, wobei ein Prozess zum Speichern eines Bits der Bits, welche den Multiplikanden darstellen, beinhaltet ist, welcher das Ziel der aktuellen Operation als ein Operationsziel-Multiplikandenbit ist; ein zweiter Stufenoperationsabschnitt zum Durchführen, nachfolgend auf die erste Stufenoperation, einer zweiten Stufenoperation, wobei ein Prozess des Berechnens und Speicherns des AND des Operationsziel-Multiplikandenbits und eines Bits entsprechend der relevanten Ebene der Bits beinhaltet ist, welche das Multiplizierglied als ein Element des Partialprodukts des Operationsziel-Multiplikandenbits in der relevanten Ebene darstellt, wobei der elementpartielle Produkterzeugungsabschnitt verwendet wird, und dritte und vierte Stufenoperationsabschnitte zum Durchführen, nachfolgend auf die zweite Operationsstufe, von jeweils dritten und vierten Stufenoperationen, wobei ein Prozess des Berechnens der Summe der drei Binärnummern beinhaltet ist: ein partielles Produktelement in der relevanten Ebene, ein partielles Produkt in der vorausgehenden Ebene und ein Carry des Bits vor dem Operationsziel-Multiplikandenbit in der relevanten Ebene und Speichern desselben als ein partielles Produkt des Operationsziel-Multiplikandenbits in der relevanten Ebene und Speichern des Carry, welches durch die Addition eines Übertragbits des Operationsziel-Multiplikandenbits in der relevanten Ebene erzeugt wird.
  • Demnach kann ein serielles-paralleles Multiplizierglied der Pipeline-Art aufgebaut sein, indem ein entsprechender Bitwert an jede der Ebenen-Operationsabschnitte gegeben wird, entsprechend in der Zahl zu der Bitzahl des Multipliziergliedes, wobei die Bitwerte des Multiplikanden an den ersten Ebenen-Operationsabschnitt in Folge gegeben werden, und wobei die Bitwerte des Multiplikanden an jede der Ebenen-Operationsabschnitte der dazwischen liegenden Ebenen von einem vorherigen Ebenen-Operationsabschnitt in Folge mit einer spezifizierten Verzögerung gegeben werden. Es ist deshalb möglich, ein hochintegriertes, serielles-paralleles Multiplizierglied der Pipeline-Art mit niedrigem Leistungsverbrauch leicht aufzubauen.
  • Während diese Erfindung in ihren bevorzugten Ausführungsformen beschrieben wurde, ist davon auszugehen, dass die hier angewendete Terminologie dem Zwecke der Beschreibung dient und nicht zur Eingrenzung, und dass Änderungen und Variationen durchgeführt werden können, ohne vom Umfang der angehängten Ansprüche abzuweichen.

Claims (15)

  1. Schaltung (1) zur logischen Operation mit: einem ersten ferroelektrischen Kondensator (CF1), welcher einen Polarisationszustand halten kann, der einem bestimmten logischen Operator entspricht, und welcher einen ersten und einen zweiten Anschluss (3, 5) aufweist; ersten und zweiten Signalleitungen (7, 9), welche an den ersten und zweiten Anschlüssen (3, 5) des ferroelektrischen Kondensators (CF1), der seinen dem logischen Operator entsprechenden Polarisationszustand aufrechterhält, jeweils erste und zweite Operationszieldaten (y1, y2) bereitstellen können, und welche jeweils mit dem ersten und dem zweiten Anschluss (3, 5) verbunden sind; und einem Operationsergebnis-Ausgabeabschnitt (MP, M5), welcher das Ergebnis (z) einer logischen Operation ausgibt, der die ersten und zweiten Operationszieldaten (y1, y2) nach dem logischen Operator unterzogen werden, und zwar basierend auf einem Polarisationszustand des ferroelektrischen Kondensators (CF1), der erzeugt wird, indem die beiden Operationszieldaten (y1, y2) dem ferroelektrischen Kondensator (CF1) zugeführt werden, und welcher mit der ersten Signalleitung (7) verbunden ist, wobei der Operationsergebnis-Ausgabeabschnitt einen Ausgabetransistor (MP) aufweist, dessen Gate mit der ersten Signalleitung (7) verbunden ist; dadurch gekennzeichnet, dass der bestimmte logische Operator als erster logischer Operator oder als zweiter logischer Operator realisiert wird, abhängig davon, ob der gehaltene Polarisationszustand der positive (P1) oder der negative (P2) Restpolarisationszustand ist, und dass die Schwellspannung (Vth) des Ausgabetransistors (MP) so eingestellt ist, dass nach Anlegen einer Lesespannung an den zweiten Anschluss (5), die Schwellspannung (Vth) zwischen der Gate-Spannung Va(S = 1), die am Gate des Ausgabetransistors (MP) erscheint wenn der ferroelektrische Kondensator sich im positiven Restpolarisationszustand (P1) befindet und der Gate-Spannung Va(S = 0), die am Gate des Ausgabetransistors (MP) erscheint wenn der ferroelektrische Kondensator sich im negativen Restpolarisationszustand (P2) befindet, liegt.
  2. Schaltung (1) zur logischen Operation nach Anspruch 1, wobei der erste logische Operator ein NAND-Operator und der zweite logische Operator ein NOR-Operator ist.
  3. Schaltung (1) zur logischen Operation nach Anspruch 1 oder 2, wobei die erste und die zweite Signalleitung (7, 9) jeweils mit einem ersten bzw. einem zweiten Referenzpotential (GND, Vdd) verbunden sind, um im ersten ferroelektrischen Kondensator (CF1) den Polarisationszustand (P1, P2), der dem logischen Operator entspricht, bevor die ersten und zweiten Operationszieldaten (y1, y2) bereitgestellt werden, zu erzeugen.
  4. Schaltung (1) zur logischen Operation nach einem der Ansprüche 1 bis 3, wobei der Operationsergebnis-Ausgabeabschnitt ein Lastelement aufweist mit einem dritten Anschluss (11), der mit der ersten Signalleitung (7) verbunden ist, und einem vierten Anschluss (13), der mit dem ersten Referenzpotential (GND) verbunden ist, und bei der Ausgabe des Ergebnisses (z) der logischen Operation die erste Signalleitung (7) mit dem ersten Referenzpotential (GND) verbindet und diese Verbindung freigibt, und danach die zweite Signalleitung (9) mit dem zweiten Referenzpotential (Vdd) verbindet, und das logische Operationsergebnis (z) basierend auf einem Potential, welches auf der ersten Signalleitung (7) erzeugt wird, wenn die zweite Signalleitung (9) mit dem zweiten Referenzpotential (Vdd) verbunden wird, ausgibt.
  5. Schaltung (1) zur logischen Operation nach Anspruch 1 oder 2, weiterhin aufweisend einen zweiten ferroelektrischen Kondensator (CF2) mit einem dritten Anschluss (11), der mit der ersten Signalleitung (7) verbunden ist, und einem vierten Anschluss (13), der mit einem ersten Referenzpotential (GND) verbunden ist, wobei die ersten und zweiten Signalleitungen (7, 9) respektive mit dem ersten und dem zweiten Referenzpotentiale (GND, Vdd) verbunden sind, um einen Polarisationszustand (P1, P2) zu erzeugen, der mit der dem bestimmten logischen Operator im ersten ferroelektrischen Kondensator (CF1) entspricht, die ersten und zweiten Operationszieldaten (y1, y2) jeweils an der ersten und der zweiten Signalleitung (7, 9) bereitgestellt werden, um den Polarisationszustand des ersten ferroelektrischen Kondensators (CF1) in einen Zustand zu verändern, der der Kombination des logischen Operators mit den ersten und zweiten Operationszieldaten (y1, y2) entspricht, die ersten und zweiten Signalleitungen (7, 9) beide mit dem ersten Referenzpotential (GND) verbunden sind, um die erste Signalleitung (7) auf das erste Referenzpotential (GND) vorzuladen, ohne den Restpolarisationszustand des ersten ferroelektrischen Kondensators (CF1) zu verändern, und das Anlegen der Spannung an die erste Signalleitung (7) beendet wird, und die zweite Signalleitung (9) mit dem zweiten Referenzpotential (Vdd) verbunden wird, und ein Ausgabesignal, welches erzeugt wird an einem Ausgabeanschluss des Ausgabetransistors (MP) in Antwort auf ein Potential, dass auf der ersten Signalleitung (7) erzeugt wird wenn die zweite Signalleitung (9) mit dem zweiten Referenzpotential (Vdd) verbunden wird, als Ergebnis (z) einer logischen Operation, der die ersten und zweiten Operationszieldaten (y1, y2) nach dem logischen Operator unterworfen werden, erhalten wird.
  6. Schaltung (1) zur logischen Operation nach Anspruch 4, wobei das Lastelement ein zweiter ferroelektrischer Kondensator (CF2) ist.
  7. Vorrichtung (21, 141, 143) zur logischen Operation mit einer Mehrzahl von Schaltungen (1) zur logischen Operation nach einem der Ansprüche 1 bis 6, welche in Serie und/oder parallel angeordnet sind, um eine gewünschte logische Operation auszuführen.
  8. Vorrichtung (21, 143) zur logischen Operation mit einer Mehrzahl von Schaltungen (1) zur logischen Operation nach einem der Ansprüche 1 bis 6, welche in Serie und/oder parallel angeordnet sind, um eine Addition von mindestens zwei binären Zahlen auszuführen.
  9. Vorrichtung (21) zur logischen Operation nach Anspruch 8, wobei die mindestens zwei binären Zahlen drei binäre Zahlen sind: ein Augend, ein Addend sowie ein Carry von einem niedrigeren Bit, wobei die Vorrichtung (21) zur logischen Operation ferner einen Additionsergebnis-Berechnungsabschnitt zur Berechnung des Ergebnisses einer Addition der drei binären Zahlen sowie einen Carry-Berechnungsabschnitt zur Berechnung des Carrys der Addition der drei binären Zahlen aufweist, wobei der Additionsergebnis-Berechnungsabschnitt eine binäre Zahl berechnet, die dem Exklusiv-Oder von binären Zahlen entspricht, die zwei der drei binären Zahlen als erstes Additionsergebnis unter Verwendung eines Paars der Schaltungen (1) zur logischen Operationen, die parallel miteinander verbunden sind, entsprechen, eine binäre Zahl berechnet, die dem Exklusiv-Oder des ersten Additionsergebnisses und einer binären Zahl entspricht, die der anderen der drei binären Zahlen als zweites Additionsergebnis unter Verwendung eines anderen Paars von den Schaltungen (1) zur logischen Operation, die parallel miteinander verbunden sind, entspricht, und das zweite Additionsergebnis als Ausgabe bereitstellt, und wobei der Carry-Berechnungsabschnitt den Carry der Addition der drei binären Zahlen berechnet, und zwar auf Basis der drei binären Zahlen unter Verwendung einer Mehrzahl von Schaltungen (1) zur logischen Operation, und den berechneten Carry als Ausgabe bereitstellt.
  10. Vorrichtung (141) zur logischen Operation mit einer Mehrzahl von Schaltungen (1) zur logischen Operation nach einem der Ansprüche 1 bis 6, die in Serie und/oder parallel angeordnet sind, um eine logische Operation auszuführen, wobei die logische Operation in eine Mehrzahl von Stufen unterteilt ist, die sequentiell ausgeführt werden.
  11. Vorrichtung (143) zur logischen Operation nach Anspruch 8, wobei die logische Operation eine Addition von drei binären Zahlen umfasst: eines Augenden, eines Addenden und eines Carrys von einem niedrigeren Bit, wobei die Vorrichtung (143) zur logischen Operation ferner aufweist: einen ersten Additionsstufenoperationsabschnitt zum Durchführen einer ersten Additionsstufenoperation mit einem Prozess zum Berechnen und Abspeichern einer binären Zahl, die dem Exklusiv-Oder von binären Zahlen entspricht, die zwei der drei binären Zahlen als erstes Additionsergebnis unter Verwendung eines Paars der Schaltungen (1) zur logischen Operation, die parallel miteinander verbunden sind, entsprechen; und einen zweiten Additionsstufenoperationsabschnitt zum Durchführen, im Anschluss an die erste Additionsstufenoperation, einer zweiten Additionsstufenoperation mit einem Prozess zum Berechnen und Abspeichern einer binären Zahl, die dem Exklusiv-Oder des ersten Additionsergebnisses mit einer binären Zahl entspricht, die der anderen der drei binären Zahlen als zweites Additionsergebnis entspricht, sowie Ausgabe des zweiten Additionsergebnisses als Ergebnis der Addition der Vorrichtung zur logischen Operation unter Verwendung eines anderen Paars von Schaltungen (1) zur logischen Operation, die parallel miteinander verbunden sind, sowie einem Prozess zur Ausgabe des Carrys der Addition der drei binären Zahlen und zwar auf Basis der drei binären Zahlen unter Verwendung einer Mehrzahl der Schaltungen (1) zur logischen Operation.
  12. Vorrichtung (141) zur logischen Operation, welche eine Multiplikation von zwei binären Zahlen in eine Mehrzahl von Leveln aufteilt und diese sequentiell abarbeitet, umfassend: einen partiellen Produkterzeugungsabschnitt zum Erzeugen eines partiellen Produktes eines Multiplikanden (s) und eines Multiplizierers (b); und einen Additionsabschnitt mit einer Mehrzahl von Vorrichtungen zur logischen Operation nach Anspruch 11, als elementare Operationsvorrichtungen (143), welche in einer Mehrzahl von Stufen angeordnet sind, welche der Mehrzahl von Leveln entsprechen und welche das partielle Produkt und/oder das Additionsergebnis in der vorhergehenden Stufe empfangen und sequentiell Additionen durchführen, um ein Operationsergebnis zu erhalten.
  13. Vorrichtung (141) zur logischen Operation nach Anspruch 12, wobei die Anzahl von Leveln die selbe ist, wie die Bitanzahl des Multiplizierers (b) oder größer, wobei der partielle Produkterzeugungsabschnitt aus elementaren partiellen Produkterzeugungsabschnitten (142) besteht, welche in Leveloperationsabschnitten (141a–141d) zum Durchführen einer Operation von jedem Level angeordnet sind, und wobei der Additionsabschnitt aus den elementaren Operationsvorrichtungen (143) besteht, welche in Leveloperationsabschnitten (141b–141d) zum Durchführen der Operationen von mindestens den zweiten und darauffolgenden Leveln angeordnet sind, wobei jeder der Leveloperationsabschnitte (141b–141d) zum Durchführen der Operationen von mindestens den zweiten und darauffolgenden Leveln aufweist: einen ersten Operationsabschnitt (145a) zum Durchführen einer ersten Operationsstufe umfassend einen Prozess des Abspeicherns eines der Bits, aus denen der Multiplikand (s) besteht, welche der gegenwärtigen Operation unterworfen wird, als Operationsziel-Multiplikanden-Bits, einen zweiten Operationsabschnitt (145b) zum Durchführen, nach der ersten Operation, einer zweiten Operation umfassend einen Prozess zum Berechnen und Abspeichern des UND-Produktes des Operationsziel-Multiplikanden-Bits und eines Bits, dass dem relevanten Level der Bits entspricht, aus denen der Multiplizier (b) besteht, als ein elementares, partielles Produkt des Operationsziel-Multiplikanden-Bits im relevanten Level, unter Verwendung des elementaren, partiellen Produkterzeugungsabschnitts (142), und dritte und vierte Operationsabschnitte (145c–145d) zum Durchführen, nach der zweiten Operation, von jeweils dritten und vierten Operationen, umfassend einen Prozess zum Berechnen der Summe von drei binären Zahlen: einem elementaren, partiellen Produkt im relevanten Level, einem partiellen Produkt im vorhergehenden Level und einem Carry des Bits vor dem Operationsziel-Multiplikanden-Bit im relevanten Level und Abspeichern derselben als partielles Produkt des Operationsziel-Multiplikanden-Bits im relevanten Level, sowie Abspeichern des durch die Addition erzeugten Carrys als Carry des Operationsziel-Multiplikanden-Bits im relevanten Level.
  14. Verfahren zur logischen Operation mit den folgenden Schritten: einen ferroelektrischen Kondensator (CF1) mit ersten und zweiten Anschlüssen (3, 5) einen einem bestimmten logischen Operator entsprechenden Polarisationszustand halten lassen; Bereitstellen von ersten und zweiten Operationszieldaten (y1, y2) jeweils an ersten und zweiten Anschlüssen (3, 5) des ferroelektrischen Kondensators (CF1), der seinen Polarisationszustand entsprechend dem logischen Operator hält; und Erhalten des Ergebnisses (z) einer logischen Operation, der die ersten und zweiten Operationszieldaten (y1, y2) nach dem logischen Operator unterzogen werden, und zwar auf Basis des Polarisationszustandes des ferroelektrischen Kondensators, der erzeugt wird, in dem die beiden Operationszieldaten (y1, y2) dem ferroelektrischen Kondensator (CF1) zugeführt werden, wobei das Verfahren zur logischen Operation ausgeführt wird, unter Verwendung einer Schaltung (1) zur logischen Operation aufweisend: den ersten ferroelektrischen Kondensator (CF1), welcher einen Polarisationszustand halten kann, der dem bestimmten logischen Operator entspricht, und welcher den ersten und den zweiten Anschluss (3, 5) aufweist; erste und zweite Signalleitungen (7, 9), welche an den ersten und zweiten Anschlüssen (3, 5) des ferroelektrischen Kondensators (CF1), der seinen den logischen Operator entsprechenden Polarisationszustands aufrechterhält, jeweils erste und zweite Operationszieldaten (y1, y2) bereitstellt, und welche jeweils mit dem ersten und dem zweiten Anschluss (3, 5) verbunden sind; und einen Operationsergebnis-Ausgabeabschnitt (MP, M5), welcher das Ergebnis (z) einer logischen Operation, der die ersten und zweiten Operationszieldaten (y1, y2) nach dem logischen Operator unterzogen werden, und zwar basierend auf einem Polarisationszustand des ferroelektrischen Kondensators (CF1), der erzeugt wird, indem die beiden Operationszieldaten (y1, y2) dem ferroelektrischen Kondensator (CF1) zugeführt werden, und welcher mit der ersten Signalleitung (7) verbunden ist, wobei der Operationsergebnis-Ausgabeabschnitt einen Ausgabetransistor (MP) aufweist, dessen Gate mit der ersten Signalleitung (7) verbunden ist; dadurch gekennzeichnet, dass der bestimmte logische Operator als erster logischer Operator oder als zweiter logischer Operator realisiert wird, abhängig davon, ob der gehaltene Polarisationszustand der positive (P1) oder der negative (P2) Restpolarisationszustand ist, und dass die Schwellspannung (Vth) des Ausgabetransistors (MP) so eingestellt ist, dass nach Anlegen einer Lesespannung an den zweiten Anschluss (5), die Schwellspannung (Vth) zwischen der Gate-Spannung Va(S = 1), die am Gate des Ausgabetransistors (MP) erscheint wenn der ferroelektrische Kondensator sich im positiven Restpolarisationszustand (P1) befindet und der Gate-Spannung Va(S = 0), die am Gate des Ausgabetransistors (MP) erscheint wenn der ferroelektrische Kondensator sich im negativen Restpolarisationszustand (P2) befindet, liegt.
  15. Verfahren zur logischen Operation nach Anspruch 14, wobei der erste logische Operator ein NAND-Operator ist und der zweite logische Operator ein NOR-Operator ist.
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