JPWO2003065583A1 - 論理演算回路および論理演算方法 - Google Patents
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Abstract
Description
日本国特許出願2002年第18662号(2002年1月28日出願)の明細書、請求の範囲、図面および要約を含む全開示内容は、これら全開示内容を参照することによって本出願に合体される。
技術分野
この発明は論理演算回路および論理演算方法に関し、とくに、強誘電体コンデンサなどの不揮発性記憶素子を用いた論理演算回路、論理演算装置および論理演算方法に関する。
背景技術
強誘電体コンデンサを用いた回路として不揮発性メモリが知られている。強誘電体コンデンサを用いることで、低電圧にて書き換え可能な不揮発性メモリを実現することができる。
しかしながら、従来のこのような回路では、データを記憶することはできてもデータの論理演算を行うことはできなかった。
発明の開示
この発明は、このような従来の強誘電体コンデンサを用いた回路の問題点を解消し、強誘電体コンデンサなどの不揮発性記憶素子を用いてデータの論理演算を行うことができる論理演算回路、論理演算装置および論理演算方法を提供することを目的とする。
この発明による論理演算回路は、第1の強誘電体コンデンサと、第1および第2の信号線と、演算結果出力部とを備えている。第1の強誘電体コンデンサは、所定の論理演算子に対応する分極状態を保持することができ、第1および第2の端子を有する。第1および第2の信号線は、論理演算子に対応する分極状態を保持した第1の強誘電体コンデンサの第1および第2の端子に第1および第2の被演算データをそれぞれ付与することができ、第1および第2の端子にそれぞれ接続されている。演算結果出力部は、2つの被演算データの付与により得られる第1の強誘電体コンデンサの分極状態に基づいて、論理演算子についての第1および第2の被演算データの論理演算結果を出力することができ、第1の信号線に接続される。
この発明による論理演算回路は、第1および第2の端子を有する第1の強誘電体コンデンサと、第1および第2の端子にそれぞれ接続された第1および第2の信号線と、第1の信号線に接続された第3の端子と第1の基準電位に接続された第4の端子とを有する第2の強誘電体コンデンサと、出力用トランジスタとを備えている。当該出力用トランジスタは、第1の信号線に接続された制御端子と、制御端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有し、制御信号として当該出力用トランジスタのしきい値電圧よりも第1の基準電位よりの電位が与えられるとOFFとなり、当該しきい値電圧よりも第2の基準電位よりの電位が与えられるとONとなる。また、当該論理演算回路は、以下の動作を行うよう構成されている。すなわち、当該論理演算回路は、第1および第2の信号線を、第1の基準電位および第2の基準電位のうち一方の電位ならびに第1および第2の基準電位のうち他方の電位にそれぞれ接続することにより、所定の論理演算子に対応する分極状態を前記第1の強誘電体コンデンサに生じさせる。当該論理演算回路は、その後、第1および第2の信号線に第1および第2の被演算データをそれぞれ付与することにより、第1の強誘電体コンデンサの分極状態を、論理演算子、第1および第2の被演算データ、の3つの要素の組み合わせに対応した分極状態とする。当該論理演算回路は、その後、第1および第2の信号線を、いずれも第1の基準電位に接続することにより、第1の強誘電体コンデンサの残留分極状態に変化を生じさせることなく、第1の信号線を第1の基準電位にプリチャージする。当該論理演算回路は、その後、第1の信号線への電圧の印加を解除するとともに第2の信号線を第2の基準電位に接続し、このとき第1の信号線に発生する電位に対応して出力用トランジスタの出力端子にあらわれる出力信号を、論理演算子についての第1および第2の被演算データの論理演算結果として得る。
この発明による論理演算回路は、所定の論理演算子に対応する不揮発的状態を保持する不揮発性記憶素子であって、第1および第2の端子を有する不揮発性記憶素子と、不揮発性記憶素子の第1および第2の端子に2値データである第1および第2の被演算データy1およびy2をそれぞれ付与することにより得られる不揮発性記憶素子の状態に基づいて、論理演算子についての第1および第2の被演算データy1およびy2の論理演算結果を2値データである演算結果データzとして出力する演算結果出力部と、を備えた論理演算回路であって、所定の論理演算子に対応する不揮発的状態を2値データである状態データsで表現するとき、演算結果データzは、実質的に次式、
を満足するよう構成されたことを特徴とする。
この発明による論理演算回路は、所定の論理演算子に対応する不揮発的状態を保持する不揮発性記憶素子と、不揮発性記憶素子に第1および第2の被演算データをそれぞれ付与することにより得られる不揮発性記憶素子の状態に基づいて、論理演算子についての第1および第2の被演算データの論理演算結果を出力する演算結果出力部であって、不揮発性記憶素子の第1の端子に接続される演算結果出力部と、を備えたことを特徴とする。
この発明による論理演算方法は、第1および第2の端子を有する第1の強誘電体コンデンサに、所定の論理演算子に対応する分極状態を保持させるステップと、論理演算子に対応する分極状態を保持させた第1の強誘電体コンデンサの第1および第2の端子に、第1および第2の被演算データをそれぞれ付与するステップと、2つの被演算データの付与により得られた第1の強誘電体コンデンサの分極状態に基づいて、論理演算子による第1および第2の被演算データの論理演算結果を得るステップと、を備えている。
本発明の特徴は、上記のように広く示すことができるが、その構成や内容は、目的および特徴とともに、図面を考慮に入れた上で、以下の開示によりさらに明らかになるであろう。
発明を実施するための最良の形態
図1は、この発明の一実施形態による論理演算回路1を示す回路図である。論理演算回路1は、第1の強誘電体コンデンサCF1、負荷素子である第2の強誘電体コンデンサCF2、出力用トランジスタであるトランジスタMP、トランジスタM1、M2、M3、M4を備えている。第2の強誘電体コンデンサCF2およびトランジスタMPは、演算結果出力部を構成している。トランジスタMP、M1、M2、M3、M4は、いずれも、NチャネルMOSFET(金属・酸化物・半導体型電界効果トランジスタ)である。
強誘電体コンデンサCF1の第1の端子3は、第1の信号線7に接続されており、第2の端子5は、第2の信号線9に接続されている。第1の信号線7は、トランジスタMPの制御端子であるゲート端子に接続されている。
強誘電体コンデンサCF2の第3の端子11は、第1の信号線7に接続されており、第4の端子13は、第1の基準電位である接地電位GNDに接続されている。
第1の信号線7は、トランジスタM1を介して第1のビットラインBY1に接続されるとともに、トランジスタM3を介して接地電位GNDに接続されている。第2の信号線9は、トランジスタM2を介して第2のビットラインBY2に接続されるとともに、トランジスタM4を介して第2の基準電位である電源電位Vddに接続されている。
トランジスタM1、M2のゲート端子は、ともに反転クロックライン/CLKに接続されている。トランジスタM3、M4のゲート端子は、それぞれ、リセットラインRS、クロックラインCLKに接続されている。なお、特にことわらない限り、2進数(2値信号)「A」の否定(反転信号)を「/A」で表すものとする。
トランジスタMPの入力端子は、トランジスタM5を介して接地電位GNDに接続されている。トランジスタMPの出力端子は、出力ラインMLに接続されている。出力ラインMLは、トランジスタM6を介して、電源電位Vddに接続されている。トランジスタM5、M6のゲート端子は、ともにプリセットラインPREに接続されている。トランジスタM5は、NチャネルMOSFETであり、トランジスタM6は、PチャネルMOSFETである。
つぎに、図1に示す論理演算回路1の動作について説明する。図2は、論理演算回路1の動作を示すタイミングチャートである。
リセット動作(Reset)においては、クロックラインCLK、リセットラインRSには、ともに“H”電位(すなわち、電源電位Vdd)が与えられる。なお、ビットラインBY1,BY2には、ともに、“L”電位(すなわち、接地電位GND)が与えられている。
図3A、図3Bは、それぞれ、リセット動作時における論理演算回路1の状態および強誘電体コンデンサCF1の分極状態を示す図面である。図3Aに示すように、トランジスタM1,M2は、ともに、OFFとなっており、トランジスタM3,M4は、ともに、ONとなっている。したがって、強誘電体コンデンサCF1の第1の端子3および第2の端子5には、それぞれ、“L”,“H”が印加されている。
図3Bに示すように、このとき、強誘電体コンデンサCF1の分極状態は、P1またはP2の状態から、P3へと移行する。なお、第1の端子3および第2の端子5への電圧の印加が解除されると、強誘電体コンデンサCF1の分極状態は、P3から残留分極状態P1へと移行する。この残留分極状態P1が、後述するように、論理演算子であるNAND(論理積の否定)に対応している。このように、リセット動作により、論理演算回路1の論理演算子を設定することができる。
なお、図3Aにおいては、トランジスタM3の一方の入出力端子を接地電位GNDに接続するとともに、トランジスタM4の一方の入出力端子を電源電位Vddに接続するよう構成しているが、この発明はこれに限定されるものではない。
たとえば、図3Aの場合とは逆に、トランジスタM3の一方の入出力端子を電源電位Vddに接続するとともに、トランジスタM4の一方の入出力端子を接地電位GNDに接続するよう構成することもできる。
このように構成すると、リセット動作時において、図3Aの場合とは逆に、強誘電体コンデンサCF1の分極状態は、P4に移行する。この後、第1の端子3および第2の端子5への電圧の印加が解除されると、強誘電体コンデンサCF1の分極状態は、P4から残留分極状態P2へと移行する。この残留分極状態P2は、後述するように、論理演算子であるNOR(論理和の否定)に対応する。
また、トランジスタM3の一方の入力端子に、接地電位GNDまたは電源電位Vddのうち任意の一方の電位を印加するとともに、トランジスタM4の一方の入出力端子に、接地電位GNDまたは電源電位Vddのうち他方の電位を印加するよう構成することもできる。このように構成すれば、リセット動作において、所望の論理演算子を選択することが可能となる。
なお、残留分極状態P1、P2を、それぞれ、第1の残留分極状態(s=0)、第2の残留分極状態(s=1)と表現することがある。
なお、図3Aに示すように、この動作において、プリセットラインPREには“L”が与えられているため、トランジスタM5、M6は、それぞれ、OFF、ONとなっている。このため、出力ラインMLは“H”となっている。
さて、図2に示すように、リセット動作に続いて演算・記憶動作(O/W)が行われる。演算・記憶動作においては、クロックラインCLK、リセットラインRSには、ともに“L”電位が与えられる。また、ビットラインBY1、BY2には、それぞれ、第1の被演算データであるy1、第2の被演算データであるy2が与えられる。
この実施形態においては、y1=1のとき、ビットラインBY1には、“H”が与えられ、y1=0のとき、ビットラインBY1には、“L”が与えられるよう構成されている。y2とビットラインBY2との関係も、これと同様である。したがって、図2に示す演算・記憶動作においては、第1および第2の被演算データとして、それぞれ、y1=1、y2=0が与えられたことになる。
図4A、図4Bは、それぞれ、演算・記憶動作時における論理演算回路1の状態および強誘電体コンデンサCF1の分極状態を示す図面である。図4Aに示すように、トランジスタM1,M2は、ともに、ONとなっており、トランジスタM3,M4は、ともに、OFFとなっている。したがって、強誘電体コンデンサCF1の第1の端子3および第2の端子5には、それぞれ,“H”、“L”が印加されている。
図4Bに示すように、このとき、強誘電体コンデンサCF1の分極状態は、P1からP4へと移行する。なお、第1および第2の被演算データとして、それぞれy1=0、y2=1が与えられた場合には、強誘電体コンデンサCF1の分極状態は、P1からP3へと移行する。また、y1=0、y2=0が与えられた場合、y1=1、y2=1が与えられた場合には、いずれも、強誘電体コンデンサCF1の分極状態はP1のままである。
この演算・記憶動作において、リセット動作によって設定された論理演算子についての第1および第2の被演算データy1,y2の論理演算が行われ、当該論理演算の結果に対応する分極状態が強誘電体コンデンサCF1に生ずることとなる。
なお、図4Aに示すように、この動作においても、プリセットラインPREには“L”が与えられているため、トランジスタM5、M6は、それぞれ、OFF、ONとなっている。このため、出力ラインMLは“H”となっている。
つぎに、図2に示すように、演算・記憶動作に続いて記憶保持動作(Ret.)が行われる。記憶保持動作においては、クロックラインCLK、リセットラインRSには、それぞれ、“L”、“H”が与えられる。また、ビットラインBY1、BY2には、ともに“L”が与えられる。
図5A、図5Bは、それぞれ、記憶保持動作時における論理演算回路1の状態および強誘電体コンデンサCF1の分極状態を示す図面である。図5Aに示すように、トランジスタM1,M2、M3は、すべて、ONとなっており、トランジスタM4は、OFFとなっている。したがって、強誘電体コンデンサCF1の第1の端子3および第2の端子5には、ともに、“L”が印加されている。
図5Bに示すように、このとき、強誘電体コンデンサCF1の分極状態は、P4からP2へと移行する。なお、演算・記憶動作において強誘電体コンデンサCF1の分極状態がP3であった場合には、強誘電体コンデンサCF1の分極状態は、P3からP1へと移行する。また、演算・記憶動作において強誘電体コンデンサCF1の分極状態がP1であった場合には、強誘電体コンデンサCF1の分極状態は、そのまま保持される。
なお、図5Aに示すように、この動作においても、プリセットラインPREには“L”が与えられているため、トランジスタM5、M6は、それぞれ、OFF、ONとなっている。このため、出力ラインMLは“H”となっている。
つぎに、図2に示すように、記憶保持動作に続いて読み出し動作(Read)が行われる。読み出し動作においては、クロックラインCLK、リセットラインRSには、それぞれ、“H”、“L”が与えられる。また、ビットラインBY1、BY2には、ともに、“L”が与えられる。
図6A、図6Bは、それぞれ、読み出し動作時における論理演算回路1の状態および強誘電体コンデンサCF1の分極状態を示す図面である。図6Aに示すように、トランジスタM1,M2、M3は、すべて、OFFとなっており、トランジスタM4は、ONとなっている。したがって、強誘電体コンデンサCF1の第2の端子5には、“H”が印加されている。
図6Bに示すように、図解法によれば、上述の記憶保持動作において強誘電体コンデンサCF1の分極状態がP2となっていた場合、すなわち、第1および第2の被演算データとして、それぞれy1=1、y2=0が与えられていた場合、この読み出し動作によって、第1の強誘電体コンデンサCF1の分極状態は、P2からP6に移行する。
このとき、第2の強誘電体コンデンサCF2の分極状態は、P12からP6に移行する。すなわち、トランジスタMPのゲート端子の電位Vaは、P12の電位(接地電位GND)から、P6の電位へと変化する。
なお、上述の記憶保持動作において強誘電体コンデンサCF1の分極状態がP1となっていた場合、すなわち、第1および第2の被演算データとして、それぞれy1=0、y2=0が与えられた場合、それぞれy1=1、y2=1が与えられた場合、それぞれy1=0、y2=1が与えられた場合には、強誘電体コンデンサCF1の分極状態は、いずれも、P1からP5へと移行する。
また、このとき、第2の強誘電体コンデンサCF2の分極状態は、P13からP5に移行する。すなわち、トランジスタMPのゲート端子の電位Vaは、P13の電位(接地電位GND)から、P5の電位へと変化する。
さて、ここで、トランジスタMPのしきい値電圧Vthと接地電位GNDとの差の絶対値Vath(この実施形態においてはVthに等しい)は、P12とP6の電位差よりも小さく、かつ、P13とP5の電位差よりも大きくなるように設定されている。
このため、記憶保持動作において強誘電体コンデンサCF1の分極状態がP2となっていた場合(すなわち、s=1の場合)には、トランジスタMPはONとなり、分極状態がP1となっていた場合(すなわち、s=0の場合)には、トランジスタMPはOFFとなる。
図6Aに示すように、読み出し動作時においては、プリセットラインPREには“H”が与えられるため、トランジスタM5、M6は、それぞれ、ON、OFFとなっている。このため、出力ラインMLの値は、トランジスタMPのON、OFFによって異なる。
すなわち、トランジスタMPのON、OFFに対応して、出力ラインMLの値は“L”,“H”となる(図6A参照)。出力ラインMLの値“L”,“H”を、それぞれ、論理“0”,“1”と対応づければ、第1および第2の被演算データy1,y2、出力ラインMLの値(論理演算結果)の関係は、図7Aのようになる。
図7Aから、この論理演算回路1は、ML=y1 NAND/y2(y1と/y2の論理積の否定)なる論理演算を行うことが分かる。
図2に示すように、リセット動作〜読み出し動作を1サイクルとして、これを繰り返すことで、種々の内容の第1および第2の被演算データの論理演算を行うことができる。
なお、この実施形態においては、リセット動作において、強誘電体コンデンサCF1の残留分極状態がP1となるようにする(すなわち、s=0とする)ことで、論理演算子をNAND(論理積の否定)に設定したが、上述のように、リセット動作において、強誘電体コンデンサCF1の残留分極状態がP2となるようにする(すなわち、s=1とする)ことで、論理演算子をNOR(論理和の否定)に設定することもできる。
図7Bは、論理演算子をNORに設定した場合における、第1および第2の被演算データy1,y2、出力ラインMLの値(論理演算結果)の関係を示す表である。図7Bから、この場合、論理演算回路は、ML=y1 NOR/y2(y1と/y2の論理和の否定)なる論理演算を行うことが分かる。
さて、図1に示す論理演算回路1をブロック図で表すと図8Aのようになる。図8Aにおいては、強誘電体コンデンサCF1を記憶機能ブロック15で表し、強誘電体コンデンサCF1,CF2およびトランジスタMPを論理演算機能ブロック17で表している。
すなわち、図1に示す論理演算回路1は、記憶機能ブロック15に所定の論理演算子を記憶させ、論理演算機能ブロック17において、当該論理演算子についての第1および第2の被演算データy1,y2の論理演算を行わせ、当該演算結果にしたがってトランジスタMPのON、OFFを制御する回路と考えることができる。
図8Bは、図1に示す論理演算回路1を利用した直列加算器21を示すブロック図である。直列加算器21は、全加算器23,レジスタ機能部25を備えている。全加算器23は、2つの1ビットの2進数a、bおよび下位ビットからの桁上げcを入力として加算を行い、当該2進数a、bおよび下位ビットからの桁上げcの和sumならびに桁上げcarryを算出する。レジスタ機能部25は、クロックラインCLKの制御のもとに、桁上げcarryを、次の桁の加算の際に桁上げcとして入力する。
直列加算器21を用いて、複数ビットの2つの数値A、Bの加算を行うには、最下位ビットから最上位ビットに至るまで、上述の加算動作を繰り返せばよい。
図9は、図8Bに示す直列加算器21を、論理演算回路1を用いて実現した場合の回路図である。図9に示すように、直列加算器21は、第1ブロックBK1および第2ブロックBK2を備えている。
第1ブロックBK1は、図1に示す論理演算回路1と同様の3つの論理演算回路31,41,61を備えている。論理演算回路31,41,61は、図1に示す論理演算回路1と同様のクロックラインCLK、反転クロックライン/CLK、リセットラインRSを備えており、これらの制御信号線には、論理演算回路1と同様の制御信号が与えられる。ただし、論理演算回路31,41,61は、論理演算回路1のプリセットラインPREに相当する制御信号線として、反転リセットライン/RSを備えている。反転リセットライン/RSには、リセットラインRSの反転信号が与えられる。
第2ブロックBK2は、図1に示す論理演算回路1と同様の4つの論理演算回路32,42,52,62を備えている。論理演算回路32,42,52,62においても、制御信号ラインの接続は、第1ブロックBK1を構成する論理演算回路31,41,61の場合とほぼ同じである。ただし、第1ブロックBK1と第2ブロックBK2とでは、クロックラインCLKおよび反転クロックライン/CLKの接続が逆になっている。
図10は、第1ブロックBK1を構成する論理演算回路31,41,61、および第2ブロックBK2を構成する論理演算回路32,42,52,62、それぞれに付与される制御信号を示すタイミングチャートである。第1ブロックBK1を構成する論理演算回路と第2ブロックBK2を構成する論理演算回路とは、ともに、クロックラインCLKに与えられる制御信号の1周期で1動作を行うよう構成されているが、両者の動作は、当該制御信号の1/2周期分ずれていることがわかる。
図9に戻って、第1ブロックBK1を構成する論理演算回路31においては、論理演算回路1(図8A参照)の場合と同様に、記憶機能ブロック33に論理演算子を記憶させておく。論理演算機能ブロック35においては、当該論理演算子について、第1および第2の被演算データであるbおよび下位ビットからの桁上げcの演算を行う。
この演算結果にしたがってトランジスタ37のON、OFFを制御する。したがって、トランジスタ37の出力は「b NAND/c」となる。ここで、論理積(AND)および論理和(OR)を、それぞれ「・」および「+」で表現することとすれば、トランジスタ37の出力は「/(b・/c)」となる。
同様に、論理演算回路41のトランジスタ47の出力は「/(c・/b)」となる。
ワイヤードOR51において、論理演算回路31のトランジスタ37の出力と論理演算回路41のトランジスタ47の出力との負論理の論理和(すなわち正論理の論理積)が計算される。したがって、ワイヤードOR51の出力ラインML11の値は「/((b・/c)+(c・/b))」となる。したがって、図9に示すインバータ53の出力は「(b・/c)+(c・/b)」すなわち「bEXORc」(bとcの排他的論理和)となる。
一方、論理演算回路61のトランジスタ67の出力端子に接続されている出力ラインML12の値は「/(b・c)」となる。したがって、図9に示すインバータ53の出力は、「b・c」となる。
同様に、第2ブロックBK2においては、インバータ54の出力、すなわち直列加算器21の出力である和sumは、「a EXOR b EXOR c」となる。また、インバータ56の出力、すなわち直列加算器21の桁上げcarryは、「b・c+a・(b EXOR c)」となる。
このように、図1に示す論理演算回路1を用いることで、直列加算器21を容易に構成することができる。
図11は、図1に示す論理演算回路1を利用した直並列型のパイプライン乗算器の構成の一例を示すブロック図である。このパイプライン乗算器141は、4ビットの被乗数sと4ビットの乗数bとの乗算を、乗数bのビット数すなわち4つのレベルに分割して順次連続的に実行するよう構成されている。図11に示すように、第1〜第4レベル演算部141a〜141dが、第1〜第4レベルの演算を行う。
たとえば、第2レベル演算部141bは、要素部分積生成部である論理積回路142と、要素演算装置である直列型のパイプライン全加算器143とを備えている。なお、図中、四角で囲んだstは記憶部を示すシンボルであり、円で囲んだ+は全加算器を示すシンボルである。第2および第3レベル演算部141cおよび141dも同様の構成である。ただし、第1レベル演算部141aは、全加算器を備えていない。
図12は、パイプライン乗算器141の動作を説明するための図面である。図中左から右へと順に第1〜第4レベルの動作を表す。また、各レベルの動作について、図中、上から下へとステップの進行(時間の経過)を示す。図中、円で囲まれたVは論理積回路142を示すシンボルである。また、図中、第2〜第4レベルにおいて、同一レベル内で隣接する全加算器を示すシンボルを上から下へと結ぶ矢印付きの破線は、桁上げの流れを示す。
たとえば、パイプライン乗算器141の第2レベル演算部141bにおける動作すなわち第2レベルの動作は、図12の左から2列目で表される。したがって、第2レベル演算部141bのたとえば第3ステップ(第3サイクル)の動作は、図12の左から2列目の上から3つ目の動作、すなわち図中Qで表される。パイプライン乗算器141の第2レベル演算部141bの第3ステップにおける動作を説明する。
まず、論理積回路142において、被乗数sを構成する4つのビットのうち第2レベルにおいて現在の演算対象となっている演算対象被乗数ビットs1と、乗数bを構成する4つのビットのうち第2レベルに対応するビットb1との論理積が算出され、つぎに、算出された上記論理積、前のレベルである第1レベルにおける部分積、および演算対象被乗数ビットs1の前のビットs0についての第2レベルにおける桁上げ、の3つの2進数の和が、パイプライン全加算器143を用いて算出される。
パイプライン全加算器143において算出された結果が、演算対象被乗数ビットs1の第2レベルにおける部分積として、次レベルである第3レベルに送られる。また、この加算の際に生じた桁上げが演算対象被乗数ビットs1の第2レベルにおける桁上げとして記憶される。
第3および第4レベル演算部141cおよび141dの動作も同様である。ただし、第1レベル演算部141aは、要素部分積である論理積を算出するが、加算は行わない。
図13は、パイプライン乗算器141の第2レベル演算部141bの構成を示すブロック図である。図14は、第2レベル演算部141bの構成を示す論理回路図である。図14において、多数の小さい横長の長方形は、それぞれ、記憶部を表す。第2レベル演算部141bは、第2レベルの論理演算を4つのステージに分割して順次連続的に実行するよう構成されている。
図13に示すように、第2レベル演算部141bの第1〜第4ステージ演算部145a〜145dが、第1〜第4ステージの演算を行う。図中、四角で囲まれたFPは、それぞれ、図1に示す論理演算回路1(Functional Pass Gate)を表す。
第1ステージ演算部145aは、被乗数sを構成する各ビットのうち現在の演算対象となっている1つのビットを取り込んで、演算対象被乗数ビットsjとして記憶する動作を行う。
第2ステージ演算部145bは、前ステージにおいて記憶されていた演算対象被乗数ビットsjと、乗数bを構成する各ビットのうち第2レベルに対応するビットb1との論理積を、論理積回路142を用いて、演算対象被乗数ビットsjの第2レベルにおける要素部分積として算出して記憶するとともに、第1ステージにおいて記憶されていた演算対象被乗数ビットsjを取り込んで記憶する動作を行う。
第3および第4ステージ演算部145cおよび145dは、前ステージにおいて算出された第2レベルにおける要素部分積、第1レベルにおける部分積Pj、および演算対象被乗数ビットsjの前のビットについての第2レベルにおける桁上げC1、の3つの2進数の和を算出して演算対象被乗数ビットsjの第2レベルにおける部分積Pj+1として記憶するとともに、この加算の際に生じた新たな桁上げを演算対象被乗数ビットsjについての第2レベルにおける桁上げとして記憶する動作を、パイプライン全加算器143を用いて行う。
第3および第4ステージ演算部145cおよび145dは、さらに、第2ステージにおいて記憶されていた演算対象被乗数ビットsjを取り込んで、次レベルである第3レベルのための演算対象被乗数ビットsj+1として記憶する動作を行う。
第3および第4レベル演算部141cおよび141dの構成も、上述の第2レベル演算部bの構成と同様である。ただし、上述のように、第1レベル演算部141aは、全加算のための論理演算回路を備えていない。
なお、図13に示すパイプライン全加算器143は、上述の第3および第4ステージに対応する第1および第2加算ステージの演算を行う論理演算装置と考えることもできる。この場合、パイプライン全加算器143は、第1および第2加算ステージの演算を行うための、第1および第2加算ステージ演算部を備えていることになる。
パイプライン全加算器143を構成する第1および第2加算ステージ演算部は、図13に示す第3および第4レベル演算部145cおよび145dから、図の右端にある論理演算回路1(Functional Pass Gate)をそれぞれ除いた回路である。
すなわち、第1加算ステージ演算部は、被加算数および加算数に対応する2進数の排他的論理和に対応する2進数を、並列に接続された一対の論理演算回路1を用いて、第1の加算結果として算出して記憶する動作を行うとともに、直前に実行された第2加算ステージにおいて出力された桁上げを記憶する動作を行う。
第2加算ステージ演算部は、第1加算ステージにおいて算出された第1の加算結果と第1加算ステージにおいて記憶されていた桁上げに対応する2進数との排他的論理和に対応する2進数に対応する2進数を、並列に接続された他の一対の論理演算回路1を用いて、第2の加算結果として算出して記憶するとともに当該第2の加算結果を当該パイプライン全加算器143の加算結果として出力する動作を行うとともに、複数の論理演算回路1を用いてこの加算における桁上げを算出して記憶する動作を行う。
なお、上述の各実施形態においては、負荷素子として強誘電体コンデンサを用いたが、この発明はこれに限定されるものではない。たとえば、負荷素子として、常誘電体コンデンサを用いることもできる。常誘電体コンデンサを負荷素子として用いる場合、専用のコンデンサを形成してもよいし、たとえば第1の基準電位と第1の信号線との間の寄生容量を負荷素子として利用するようにしてもよい。また、出力用トランジスタのゲート容量を負荷素子として利用することもできる。
また、負荷素子はコンデンサに限定されるものではない。負荷素子として、たとえば、抵抗を用いることもできる。負荷素子として抵抗を用いる場合、当該抵抗の両端が前記第3および第4の端子となる。
また、負荷素子としてトランジスタを用いることもできる。負荷素子として、たとえば、FET(電界効果トランジスタ)を用いる場合、当該FETの一対の入出力端子(ドレイン端子およびソース端子)が前記第3および第4の端子となる。この場合、当該FETのゲート端子には、適当なバイアス電圧、たとえば、電源電位Vddを与えておくとよい。
さらに、負荷素子として、上記コンデンサ、抵抗およびトランジスタを適当に組み合わせたものを用いることもできる。
また、上述の各実施形態においては、出力用トランジスタがNチャネルMOSFETである場合を例に説明したが、この発明はこれに限定されるものではない。たとえば、トランジスタMPがPチャネルMOSFETである場合にも、この発明を適用することができる。また、出力用トランジスタがMOSFET以外のトランジスタである場合や、演算結果出力部が出力用トランジスタを備えない場合にも、この発明を適用することができる。
また、上述の各実施形態においては、不揮発性記憶素子として強誘電体コンデンサを例に説明したが、この発明における不揮発性記憶素子は強誘電体コンデンサに限定されるものではない。一般的には、不揮発性記憶素子としてヒステリシス特性を有する素子が考えられる。
図15A〜図17Bは、不揮発性記憶素子として、TMR(Tunnel Magnetoresistance)素子(トンネル磁気抵抗素子)を用いた論理演算回路の例を説明するための図面である。図15Aは、不揮発性記憶素子としてTMR素子151を用いた場合における論理演算回路の一部を模式的に表した平面図である。図15B、Cは、それぞれ、図15Aにおける断面b−b、断面c−cを表す図面である。
図15A〜図15Cに示すように、TMR素子151は、誘電体により構成された薄膜状の非磁性層165と、強磁性体により構成された一対の強磁性層161、163とを備えている。強磁性層161、163は、非磁性層165を挟むように積層されている。TMR素子151を挟むように一対の入力ライン167,169が配置されている。入力ライン167,169は、それぞれ、強磁性層161,163に接するよう配置されている。
入力ライン167,169が、それぞれ第1および第2の信号線に対応する。強磁性層161,163の入力ライン167,169に接している部分が、それぞれ、不揮発性素子の第1および第2の端子161a,163aに対応する。
入力ライン167,169には、それぞれ、所望方向の電流を流すことができる。強磁性層163は自由層とも呼ばれ、入力ライン167,169に流れる電流の組合せによって磁化方向が変化するよう構成されている。一方、強磁性層161は固着層とも呼ばれ、入力ライン167,169に流れる電流によって磁化方向が変化しないよう構成されている。この例では、強磁性層161の磁化方向は、図面上で右方向(第1の磁化方向)に固定されている。
図16A〜図16Dは、書き込み動作において入力ライン167,169に流す電流IC1,IC2の方向と、強磁性層163の磁化方向の変化との関係を説明するための図面である。図16A〜図16Dにおいて、電流IC1が紙面に直交する方向であって紙面から手前方向に流れる場合をIC1=0とし、電流IC1が紙面に直交する方向であって紙面から奥方向に流れる場合をIC1=1としている。電流IC2の場合も同様とする。このとき入力ライン167,169周りに発生する磁界の向きを円弧状の矢印で示している。
図16A、図16Dに示すように、電流IC1,IC2が同方向の場合、TMR素子151近傍では、入力ライン167,169周りに発生する磁界が相互にうち消し合うため、強磁性層163の磁化方向は変化しない。すなわち、強磁性層163の記憶内容は書き込み動作前の記憶内容と同じである。
一方、図16B,図16Cに示すように、電流IC1,IC2が反対方向の場合、TMR素子151近傍では、入力ライン167,169周りに発生する磁界が相互に強調し合うため、強磁性層163の磁化方向は、それぞれ、図面上で右方向(第1の磁化方向)または左方向(第2の磁化方向)になる。すなわち、強磁性層163の記憶内容は書き込み動作によって、電流IC1,IC2の向きに応じた内容に更新される。
このように、電流IC1,IC2を制御することにより、TMR素子151にデータを書き込むことができる。
図17A,Bは、TMR素子151に書き込まれたデータに基づいてトランジスタMPを制御する方法、すなわち読み出し動作の方法を説明するための図面である。トランジスタMPのゲート端子は、入力ライン167を介してTMR素子151の端子161aに接続されている。TMR素子151の端子163aは、入力ライン169を介して電源153に接続されている。
TMR素子151の電気抵抗は、トンネル磁気抵抗効果により、強磁性層161,163の磁化方向が同一の場合には小さくなり、磁化方向が異なる場合には大きくなる。したがって、図17A,Bに示すように、電源153の電圧値を一定(例えば電源電位Vdd)とすると、強磁性層163の磁化方向が右向きの場合に流れる電流は、強磁性層163の磁化方向が左向きの場合に流れる電流に比べて大きくなる。これを利用して、TMR素子151に書き込まれたデータに基づいてトランジスタMPを制御するのである。
この場合、書き込み動作前における強磁性層163の磁化方向が右向きである状態、左向きである状態を、それぞれ、状態データ(すなわち所定の論理演算子に対応する不揮発的状態)s=1,s=0に対応させ、書き込み動作に際し入力ライン167に流す電流IC1の方向IC1=0,IC1=1を、それぞれ、第1の被演算データy1=0,y1=1に対応させ、書き込み動作に際し入力ライン169に流す電流IC2の方向IC2=0,IC2=1を第2の被演算データy2=0,y2=1に対応させ、読み出し動作時に入力ライン169に電源電位Vddを与えたときトランジスタMPがONとなる場合、OFFとなる場合を、それぞれ、演算結果データz=0,z=1に対応させると、この実施形態における論理演算回路は、不揮発性記憶素子として強誘電体コンデンサを用いた前述の論理演算回路の場合と同様に、次式を満足することがわかる。
この発明による論理演算回路は、第1の強誘電体コンデンサと、第1および第2の信号線と、演算結果出力部とを備えている。第1の強誘電体コンデンサは、所定の論理演算子に対応する分極状態を保持することができ、第1および第2の端子を有する。第1および第2の信号線は、論理演算子に対応する分極状態を保持した第1の強誘電体コンデンサの第1および第2の端子に第1および第2の被演算データをそれぞれ付与することができ、第1および第2の端子にそれぞれ接続されている。演算結果出力部は、2つの被演算データの付与により得られる第1の強誘電体コンデンサの分極状態に基づいて、論理演算子についての第1および第2の被演算データの論理演算結果を出力することができ、第1の信号線に接続される。
また、この発明による論理演算方法は、第1および第2の端子を有する第1の強誘電体コンデンサに、所定の論理演算子に対応する分極状態を保持させるステップと、論理演算子に対応する分極状態を保持させた第1の強誘電体コンデンサの第1および第2の端子に、第1および第2の被演算データをそれぞれ付与するステップと、2つの被演算データの付与により得られた第1の強誘電体コンデンサの分極状態に基づいて、論理演算子による第1および第2の被演算データの論理演算結果を得るステップと、を備えている。
したがって、上記論理演算回路または論理演算方法によれば、第1の強誘電体コンデンサの分極状態と論理演算結果とを対応させておくことで、所定の論理演算子に対応する分極状態を保持させた第1の強誘電体コンデンサに第1および第2の被演算データを付与することにより得られる第1の強誘電体コンデンサの新たな分極状態に基づいて、当該論理演算子についての第1および第2の被演算データの論理演算結果を得ることができる。すなわち、強誘電体コンデンサを用いてデータの論理演算を行うことができる。
また、この発明による論理演算回路においては、第1および第2の信号線は、第1および第2の被演算データがそれぞれ付与される前に、論理演算子に対応する分極状態を第1の強誘電体コンデンサに生じさせるために、第1の基準電位および当該第1の基準電位と異なる第2の基準電位のうち一方の電位ならびに第1および第2の基準電位のうち他方の電位にそれぞれ接続される。
したがって、第1および第2の信号線を介して、所望の論理演算子を強誘電体コンデンサに記憶させることができる。このため、第1および第2の被演算データのみならず、論理演算子も、随時、書き換えることができる。すなわち、任意の2つのデータについて所望の論理演算を行うことが可能となる。
また、この発明による論理演算回路においては、演算結果出力部は、第1の信号線に接続される第3の端子と、第1の基準電位に接続される第4の端子と、を有する負荷素子を備え、論理演算結果の出力に際し、第1の信号線を第1の基準電位に接続したあとその接続を解除し、その後、第2の信号線を第1の基準電位と異なる第2の基準電位に接続し、このとき第1の信号線に発生する電位に基づいて、論理演算結果を出力する。
したがって、第1の強誘電体コンデンサおよび負荷素子の特性を適当に設定することにより、負荷素子に発生する分圧に基づいて、確実に論理演算結果を知ることができる。
また、この発明による論理演算回路においては、演算結果出力部は、第1の信号線に接続される制御端子と、制御端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有する出力用トランジスタを備えている。この出力用トランジスタは、制御信号として当該出力用トランジスタのしきい値電圧よりも第1の基準電位よりの電位が与えられるとOFFとなり、当該しきい値電圧よりも第2の基準電位よりの電位が与えられるとONとなる。また、論理演算結果は、当該出力用トランジスタの出力信号として得られる。
したがって、論理演算子に対応する分極状態を保持させた第1の強誘電体コンデンサに第1および第2の被演算データを付与することにより得られる第1の強誘電体コンデンサの新たな分極状態に基づいて発生する第1の信号線の電位が、しきい値電圧よりも第1の基準電位よりであれば出力用トランジスタはOFFとなり、しきい値電圧よりも第2の基準電位よりであれば出力用トランジスタはONとなる。このため、出力用トランジスタのしきい値電圧を適当に設定しておくことにより、論理演算結果を、当該出力用トランジスタの出力信号として得ることができる。
また、この発明による論理演算回路は、第1および第2の端子を有する第1の強誘電体コンデンサと、第1および第2の端子にそれぞれ接続された第1および第2の信号線と、第1の信号線に接続された第3の端子と第1の基準電位に接続された第4の端子とを有する第2の強誘電体コンデンサと、出力用トランジスタとを備えている。当該出力用トランジスタは、第1の信号線に接続された制御端子と、制御端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有し、制御信号として当該出力用トランジスタのしきい値電圧よりも第1の基準電位よりの電位が与えられるとOFFとなり、当該しきい値電圧よりも第2の基準電位よりの電位が与えられるとONとなる。また、当該論理演算回路は、以下の動作を行うよう構成されている。すなわち、当該論理演算回路は、第1および第2の信号線を、第1の基準電位および第2の基準電位のうち一方の電位ならびに第1および第2の基準電位のうち他方の電位にそれぞれ接続することにより、所定の論理演算子に対応する分極状態を第1の強誘電体コンデンサに生じさせる。当該論理演算回路は、その後、第1および第2の信号線に第1および第2の被演算データをそれぞれ付与することにより、第1の強誘電体コンデンサの分極状態を、論理演算子、第1および第2の被演算データ、の3つの要素の組み合わせに対応した分極状態とする。当該論理演算回路は、その後、第1および第2の信号線を、いずれも第1の基準電位に接続することにより、第1の強誘電体コンデンサの残留分極状態に変化を生じさせることなく、第1の信号線を第1の基準電位にプリチャージする。当該論理演算回路は、その後、第1の信号線への電圧の印加を解除するとともに第2の信号線を第2の基準電位に接続し、このとき第1の信号線に発生する電位に対応して出力用トランジスタの出力端子にあらわれる出力信号を、論理演算子についての第1および第2の被演算データの論理演算結果として得る。
したがって、出力用トランジスタのしきい値電圧を適当に設定しておくことにより、論理演算結果を、当該出力用トランジスタの出力信号として得ることができる。すなわち、強誘電体コンデンサを用いてデータの論理演算を行うことができる。
また、この発明による論理演算回路においては、論理演算子、第1および第2の被演算データの3つの要素の組み合わせに対応して決定される第1の強誘電体コンデンサの残留分極状態が、第1の残留分極状態および当該第1の残留分極状態と逆の分極方向の第2の残留分極状態のいずれかである。また、出力用トランジスタのしきい値電圧は、第1の強誘電体コンデンサにおける第1および第2の残留分極状態に対応して論理演算の際に第1の信号線に生ずる2つの電位の間の電圧である。
したがって、第1の強誘電体コンデンサの第1または第2の残留分極状態として保持されていた論理演算結果を、当該出力用トランジスタのONまたはOFFの形で容易に表現することができる。
また、この発明による論理演算回路は、負荷素子が第2の強誘電体コンデンサであることを特徴とする。したがって、第1の強誘電体コンデンサと負荷素子とを同一工程にて作り込めるため、工程のばらつきによる誤差を吸収することができる。このため、より信頼性の高い論理演算回路を得ることができる。
また、この発明による論理演算回路は、所定の論理演算子に対応する不揮発的状態を保持する不揮発性記憶素子であって、第1および第2の端子を有する不揮発性記憶素子と、不揮発性記憶素子の第1および第2の端子に2値データである第1および第2の被演算データy1およびy2をそれぞれ付与することにより得られる不揮発性記憶素子の状態に基づいて、論理演算子についての第1および第2の被演算データy1およびy2の論理演算結果を2値データである演算結果データzとして出力する演算結果出力部と、を備えた論理演算回路であって、所定の論理演算子に対応する不揮発的状態を2値データである状態データsで表現するとき、演算結果データzは、実質的に次式、
を満足するよう構成されたことを特徴とする。
したがって、不揮発性記憶素子の不揮発的状態と演算結果データzとを対応させておくことで、所定の論理演算子に対応する不揮発的状態sを保持させた不揮発性記憶素子に第1および第2の被演算データy1およびy2を付与することにより得られる不揮発性記憶素子の新たな不揮発的状態に基づいて、当該論理演算子についての第1および第2の被演算データy1およびy2の論理演算結果zを得ることができる。すなわち、不揮発性記憶素子を用いてデータの論理演算を行うことができる。また、第1および第2の被演算データy1およびy2を付与する前に不揮発性記憶素子の不揮発的状態sをコントロールすることで、所望の論理演算を行うことができる。
また、この発明による論理演算回路においては、不揮発性記憶素子は、強誘電体コンデンサを含み、不揮発的状態は、当該強誘電体コンデンサの残留分極状態に対応することを特徴とする。したがって、不揮発性記憶素子として強誘電体コンデンサを用いることで、高速かつ低電圧での書き込みが可能となる。
また、この発明による論理演算回路は、所定の論理演算子に対応する不揮発的状態を保持する不揮発性記憶素子と、不揮発性記憶素子に第1および第2の被演算データをそれぞれ付与することにより得られる不揮発性記憶素子の状態に基づいて、論理演算子についての第1および第2の被演算データの論理演算結果を出力する演算結果出力部であって、不揮発性記憶素子の第1の端子に接続される演算結果出力部と、を備えたことを特徴とする。
したがって、不揮発性記憶素子の不揮発的状態と論理演算結果とを対応させておくことで、所定の論理演算子に対応する不揮発的状態を保持させた不揮発性記憶素子に第1および第2の被演算データを付与することにより得られる不揮発性記憶素子の新たな不揮発的状態に基づいて、当該論理演算子についての第1および第2の被演算データの論理演算結果を得ることができる。すなわち、不揮発性記憶素子を用いてデータの論理演算を行うことができる。
また、この発明による論理演算装置は、上述のいずれかの論理演算回路を直列および/または並列に配置することにより所望の論理演算を行わせるよう構成したことを特徴とする。
したがって、論理演算部と記憶部とを1つの回路で兼用する上述の論理演算回路を多数組み合わせて所望の論理演算を行わせることで、記憶部を別に設ける従来の論理演算装置に比べ、配線に要する面積を含め、回路面積をかなり小さくすることができる。このため、装置の集積度を大幅に上げることができるとともに消費電力を抑えることが可能となる。また、記憶は不揮発的であるため、記憶を保持しておくための電力は不要となる。このため、動作時の電力消費量を低く抑えることができるとともに、待機時にはほとんど電力を消費しない。また、電源遮断に備えたバックアップ電源も不要となる。さらに、不揮発性記憶素子として強誘電体コンデンサを含む素子を用いた場合には、書き込み動作の高速化を図ることができる。
また、この発明によるの論理演算装置は、2個以上の2進数の加算を行う論理演算装置であって、上述のいずれかの論理演算回路を直列および/または並列に配置して加算を行うよう構成したことを特徴とする。
したがって、論理演算部と記憶部とを1つの回路で兼用する上述の論理演算回路を多数組み合わせて加算器を構成することで、従来の加算器に比べ、配線に要する面積を含め、回路面積をかなり小さくすることができる。このため、装置の集積度を大幅に上げることができるとともに消費電力を抑えることが可能となる。また、記憶は不揮発的であるため、記憶を保持しておくための電力は不要となる。このため、加算動作時の電力消費量を低く抑えることができるとともに、待機時にはほとんど電力を消費しない。また、電源遮断に備えたバックアップ電源も不要となる。さらに、不揮発性記憶素子として強誘電体コンデンサを含む素子を用いた場合には、書き込み動作の高速化を図ることができる。
また、この発明による論理演算装置においては、2個以上の2進数は、被加算数、加算数および下位ビットからの桁上げ、の3個の2進数であり、論理演算装置は、3個の2進数の加算結果を算出する加算結果算出部と、3個の2進数の加算における桁上げを算出する桁上げ算出部と、を備えている。加算結果算出部は、並列に接続された一対の論理演算回路を用いて3個の2進数のうち2個の2進数に対応する2進数の排他的論理和に対応する2進数を第1の加算結果として算出するとともに、並列に接続された他の一対の論理演算回路を用いて第1の加算結果と3個の2進数のうち残りの1つの2進数に対応する2進数との排他的論理和に対応する2進数を第2の加算結果として算出し、算出された第2の加算結果を当該加算結果算出部の出力とするよう構成されている。桁上げ算出部は、複数の論理演算回路を用いて3個の2進数に基づいて3個の2進数の加算における桁上げを算出し、算出された桁上げを当該桁上げ算出部の出力とするよう構成されている。
したがって、加算結果を算出して記憶するための2対の論理演算回路および桁上げを算出して記憶するための複数の論理演算回路を用いて全加算器を構成することができる。このため、高集積度、低消費電力の全加算器を、容易に構成することができる。
また、この発明による論理演算装置は、論理演算を複数のステージに分割して順次連続的に実行する論理演算装置であって、上述のいずれかの論理演算回路を直列および/または並列に配置して論理演算を行うよう構成したことを特徴とする。
したがって、論理演算部と記憶部とを1つの回路で兼用する上述の論理演算回路を多数組み合わせて各ステージを構成することで、従来のパイプライン論理演算装置に比べ、配線に要する面積を含め、回路面積をかなり小さくすることができる。このため、装置の集積度を大幅に上げることができるとともに消費電力を抑えることが可能となる。また、記憶は不揮発的であるため、記憶を保持しておくための電力は不要となる。このため、動作時の電力消費量を低く抑えることができるとともに、待機時にはほとんど電力を消費しない。また、電源遮断に備えたバックアップ電源も不要となる。さらに、不揮発性記憶素子として強誘電体コンデンサを含む素子を用いた場合には、書き込み動作の高速化を図ることができる。
また、この発明による論理演算装置においては、論理演算は、被加算数、加算数および下位ビットからの桁上げ、の3個の2進数の加算を含み、当該論理演算装置は、並列に接続された一対の論理演算回路を用いて3個の2進数のうち2個の2進数に対応する2進数の排他的論理和に対応する2進数を第1の加算結果として算出して記憶する動作を含む第1加算ステージの演算を行う第1加算ステージ演算部と、並列に接続された他の一対の論理演算回路を用いて第1の加算結果と3個の2進数のうち残りの1つの2進数に対応する2進数との排他的論理和に対応する2進数に対応する2進数を第2の加算結果として算出して記憶するとともに当該第2の加算結果を当該論理演算装置の加算結果として出力する動作と、複数の論理演算回路を用いて3個の2進数に基づいて3個の2進数の加算における桁上げを出力する動作と、を含む第2加算ステージの演算を、第1加算ステージの演算に続いて行う第2加算ステージ演算部と、を備えたことを特徴とする。
したがって、加算結果を算出するための2対の論理演算回路および桁上げを算出するための複数の論理演算回路を2つのステージ演算部に分割して配置することで、パイプライン全加算器(Pipelined Full Adder)を構成することができる。このため、高集積度、低消費電力のパイプライン全加算器を、容易に構成することができる。
また、この発明による論理演算装置は、2個の2進数の乗算を複数のレベルに分割して順次連続的に実行する論理演算装置であって、被乗数と乗数との部分積を生成する部分積生成部と、論理演算装置を要素演算装置として複数個用意し、当該要素演算装置を各レベルに対応させて複数段に配置し、部分積および/または前段の加算結果を入力として順次各段の加算を実行することで演算結果を得る加算部と、を備えたことを特徴とする。
したがって、上述のパイプライン全加算器を要素演算装置として乗算の各レベルに対応させて複数段に配置することで、パイプライン乗算器(Pipelined Multiplier)を構成することができる。このため、高集積度、低消費電力のパイプライン乗算器を、容易に構成することができる。
また、この発明による論理演算装置においては、複数のレベルは、少なくとも乗数のビット数に相当する数のレベルであり、部分積生成部は、各レベルの演算を行う各レベル演算部にそれぞれ配置された要素部分積生成部により構成され、加算部は、少なくとも第2レベル以後の演算を行う各レベル演算部にそれぞれ配置された要素演算装置により構成されている。また、少なくとも第2レベル以後の演算を行う各レベル演算部は、被乗数を構成する各ビットのうち現在の演算対象となっている1つのビットを演算対象被乗数ビットとして記憶する動作を含む第1ステージの演算を行う第1ステージ演算部と、要素部分積生成部を用いて、演算対象被乗数ビットと、乗数を構成する各ビットのうち当該レベルに対応するビットとの論理積を、当該演算対象被乗数ビットの当該レベルにおける要素部分積として算出して記憶する動作を含む第2ステージの演算を、第1ステージの演算に続いて行う第2ステージ演算部と、要素演算装置を用いて、当該レベルにおける要素部分積、前レベルにおける部分積、および当該演算対象被乗数ビットの前のビットについての当該レベルにおける桁上げ、の3つの2進数の和を算出して当該演算対象被乗数ビットの当該レベルにおける部分積として記憶するとともに、この加算の際に生じた桁上げを当該演算対象被乗数ビットの当該レベルにおける桁上げとして記憶する動作と、を含む第3および第4ステージの演算を、第2ステージの演算に続いて行う第3および第4ステージ演算部とを備えている。
したがって、乗数のビット数に相当する数のレベル演算部にそれぞれ対応するビット値を与えておくとともに、被乗数の各ビット値を第1レベル演算部に順次付与してゆき、中間レベル演算部には、所定の遅延をもって前のレベル演算部から被乗数の各ビット値を順次付与してゆくことによって直並列型のパイプライン乗算器を構成することができる。このため、高集積度、低消費電力の直並列型のパイプライン乗算器を、容易に構成することができる。
上記においては、本発明を好ましい実施形態として説明したが、各用語は、限定のために用いたのではなく、説明のために用いたものであって、本発明の範囲および精神を逸脱することなく、添付のクレームの範囲において、変更することができるものである。
【図面の簡単な説明】
図1は、この発明の一実施形態による論理演算回路1を示す回路図である。
図2は、論理演算回路1の動作を示すタイミングチャートである。
図3A、図3Bは、それぞれ、リセット動作時における論理演算回路1の状態および強誘電体コンデンサCF1の分極状態を示す図面である。
図4A、図4Bは、それぞれ、演算・記憶動作時における論理演算回路1の状態および強誘電体コンデンサCF1の分極状態を示す図面である。
図5A、図5Bは、それぞれ、記憶保持動作時における論理演算回路1の状態および強誘電体コンデンサCF1の分極状態を示す図面である。
図6A、図6Bは、それぞれ、読み出し動作時における論理演算回路1の状態および強誘電体コンデンサCF1の分極状態を示す図面である。
図7Aは、論理演算回路1にML=y1 NAND/y2なる論理演算を行わせる場合における第1の被演算データy1、第2の被演算データy2、出力ラインMLの値の関係を示す表である。図7Bは、ML=y1 NOR/y2なる論理演算を行わせる場合における第1の被演算データy1、第2の被演算データy2、出力ラインMLの値の関係を示す表である。
図8Aは、論理演算回路1をブロック図で表現した図面である。図8Bは、論理演算回路1を利用した直列加算器21を示すブロック図である。
図9は、図8Bに示す直列加算器21を、論理演算回路1を用いて実現した場合の回路図である。
図10は、第1ブロックBK1を構成する論理演算回路および第2ブロックBK2を構成する論理演算回路それぞれに付与される制御信号を示すタイミングチャートである。
図11は、図1に示す論理演算回路1を利用した直並列型のパイプライン乗算器の構成の一例を示すブロック図である。
図12は、パイプライン乗算器141の動作を説明するための図面である。
図13は、パイプライン乗算器141の第2レベル演算部141bの構成を示すブロック図である。
図14は、第2レベル演算部141bの構成を示す論理回路図である。
図15Aは、不揮発性記憶素子としてTMR素子151を用いた場合における論理演算回路の一部を模式的に表した平面図である。図15B、図15Cは、それぞれ、図15Aにおける断面b−b、断面c−cを表す図面である。
図16A〜図16Dは、書き込み動作において入力ライン167,169に流す電流IC1,IC2の方向と、強磁性層163の磁化方向の変化との関係を説明するための図面である。
図17A,図17Bは、TMR素子151に記憶されたデータに基づいてトランジスタMPを制御する方法(読み出し動作の方法)を説明するための図面である。
Claims (18)
- 所定の論理演算子に対応する分極状態を保持することのできる第1の強誘電体コンデンサであって、第1および第2の端子を有する第1の強誘電体コンデンサと、
前記論理演算子に対応する分極状態を保持した前記第1の強誘電体コンデンサの前記第1および第2の端子に第1および第2の被演算データをそれぞれ付与することのできる第1および第2の信号線であって、前記第1および第2の端子にそれぞれ接続された第1および第2の信号線と、
前記2つの被演算データの付与により得られる前記第1の強誘電体コンデンサの分極状態に基づいて前記論理演算子についての前記第1および第2の被演算データの論理演算結果を出力する演算結果出力部であって、前記第1の信号線に接続される演算結果出力部と、
を備えた論理演算回路。 - 前記第1および第2の信号線は、前記第1および第2の被演算データがそれぞれ付与される前に、前記論理演算子に対応する分極状態を前記第1の強誘電体コンデンサに生じさせるために、第1の基準電位および第2の基準電位のうち一方の電位ならびに前記第1および第2の基準電位のうち他方の電位にそれぞれ接続される、
請求項1に記載の論理演算回路。 - 前記演算結果出力部は、
前記第1の信号線に接続される第3の端子と、第1の基準電位に接続される第4の端子と、を有する負荷素子を備え、
前記論理演算結果の出力に際し、前記第1の信号線を前記第1の基準電位に接続したあとその接続を解除し、その後、前記第2の信号線を第2の基準電位に接続し、このとき第1の信号線に発生する電位に基づいて、論理演算結果を出力する、
請求項1ないし2のいずれかに記載の論理演算回路。 - 前記演算結果出力部は、前記第1の信号線に接続される制御端子と、前記制御端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有する出力用トランジスタであって、前記制御信号として当該出力用トランジスタのしきい値電圧よりも第1の基準電位よりの電位が与えられるとOFFとなり、当該しきい値電圧よりも第2の基準電位よりの電位が与えられるとONとなる出力用トランジスタ、を備え、
前記論理演算結果は、当該出力用トランジスタの前記出力信号として得られる、
請求項1ないし3のいずれかに記載の論理演算回路。 - 第1および第2の端子を有する第1の強誘電体コンデンサと、
前記第1および第2の端子にそれぞれ接続された第1および第2の信号線と、
前記第1の信号線に接続された第3の端子と、第1の基準電位に接続された第4の端子と、を有する第2の強誘電体コンデンサと、
前記第1の信号線に接続された制御端子と、前記制御端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有する出力用トランジスタであって、前記制御信号として当該出力用トランジスタのしきい値電圧よりも第1の基準電位よりの電位が与えられるとOFFとなり、当該しきい値電圧よりも第2の基準電位よりの電位が与えられるとONとなる出力用トランジスタと、
を備えた論理演算回路であって、
前記第1および第2の信号線を、前記第1の基準電位および第2の基準電位のうち一方の電位ならびに前記第1および第2の基準電位のうち他方の電位にそれぞれ接続することにより、所定の論理演算子に対応する分極状態を前記第1の強誘電体コンデンサに生じさせ、
その後、前記第1および第2の信号線に第1および第2の被演算データをそれぞれ付与することにより、前記第1の強誘電体コンデンサの分極状態を、前記論理演算子、第1および第2の被演算データの3つの要素の組み合わせに対応した分極状態とし、
その後、前記第1および第2の信号線を、いずれも前記第1の基準電位に接続することにより、前記第1の強誘電体コンデンサの残留分極状態に変化を生じさせることなく、前記第1の信号線を前記第1の基準電位にプリチャージし、
その後、前記第1の信号線への電圧の印加を解除するとともに第2の信号線を前記第2の基準電位に接続し、このとき前記第1の信号線に発生する電位に対応して前記出力用トランジスタの前記出力端子にあらわれる出力信号を、前記論理演算子についての前記第1および第2の被演算データの論理演算結果として得る、
よう構成された論理演算回路。 - 前記論理演算子、第1および第2の被演算データの3つの要素の組み合わせに対応して決定される前記第1の強誘電体コンデンサの残留分極状態が、第1の残留分極状態および当該第1の残留分極状態と逆の分極方向の第2の残留分極状態のいずれかであり、
前記出力用トランジスタのしきい値電圧は、前記第1の強誘電体コンデンサにおける前記第1および第2の残留分極状態に対応して論理演算の際に第1の信号線に生ずる2つの電位の間の電圧である、
請求項4ないし5のいずれかに記載の論理演算回路。 - 前記負荷素子が第2の強誘電体コンデンサである、
請求項3に記載の論理演算回路。 - 所定の論理演算子に対応する不揮発的状態を保持する不揮発性記憶素子であって、第1および第2の端子を有する不揮発性記憶素子と、
前記不揮発性記憶素子の第1および第2の端子に2値データである第1および第2の被演算データy1およびy2をそれぞれ付与することにより得られる前記不揮発性記憶素子の状態に基づいて、前記論理演算子についての前記第1および第2の被演算データy1およびy2の論理演算結果を2値データである演算結果データzとして出力する演算結果出力部と、
を備えた論理演算回路であって、
前記所定の論理演算子に対応する不揮発的状態を2値データである状態データsで表現するとき、前記演算結果データzは、実質的に次式、
を満足するよう構成された、論理演算回路。 - 前記不揮発性記憶素子は、強誘電体コンデンサを含み、
前記不揮発的状態は、当該強誘電体コンデンサの残留分極状態である、
請求項8に記載の論理演算回路。 - 所定の論理演算子に対応する不揮発的状態を保持する不揮発性記憶素子と、
前記不揮発性記憶素子に第1および第2の被演算データをそれぞれ付与することにより得られる前記不揮発性記憶素子の状態に基づいて、前記論理演算子についての前記第1および第2の被演算データの論理演算結果を出力する演算結果出力部であって、前記不揮発性記憶素子の第1の端子に接続される演算結果出力部と、
を備えた論理演算回路。 - 請求項1ないし10のいずれかの論理演算回路を直列および/または並列に配置することにより所望の論理演算を行わせるよう構成した論理演算装置。
- 2個以上の2進数の加算を行う論理演算装置であって、請求項1ないし10のいずれかの論理演算回路を直列および/または並列に配置して前記加算を行うよう構成した論理演算装置。
- 前記2個以上の2進数は、被加算数、加算数および下位ビットからの桁上げ、の3個の2進数であり、
前記論理演算装置は、前記3個の2進数の加算結果を算出する加算結果算出部と、前記3個の2進数の加算における桁上げを算出する桁上げ算出部と、を備え、
前記加算結果算出部は、並列に接続された一対の前記論理演算回路を用いて前記3個の2進数のうち2個の2進数に対応する2進数の排他的論理和に対応する2進数を第1の加算結果として算出するとともに、並列に接続された他の一対の前記論理演算回路を用いて前記第1の加算結果と前記3個の2進数のうち残りの1つの2進数に対応する2進数との排他的論理和に対応する2進数を第2の加算結果として算出し、算出された前記第2の加算結果を当該加算結果算出部の出力とするよう構成され、
前記桁上げ算出部は、複数の前記論理演算回路を用いて前記3個の2進数に基づいて前記3個の2進数の加算における桁上げを算出し、算出された前記桁上げを当該桁上げ算出部の出力とするよう構成された、
請求項12に記載の論理演算装置。 - 論理演算を複数のステージに分割して順次連続的に実行する論理演算装置であって、請求項1ないし10のいずれかの論理演算回路を直列および/または並列に配置して前記論理演算を行うよう構成した論理演算装置。
- 前記論理演算は、被加算数、加算数および下位ビットからの桁上げ、の3個の2進数の加算を含み、
前記論理演算装置は、
並列に接続された一対の前記論理演算回路を用いて前記3個の2進数のうち2個の2進数に対応する2進数の排他的論理和に対応する2進数を第1の加算結果として算出して記憶する動作を含む第1加算ステージの演算を行う第1加算ステージ演算部と、
並列に接続された他の一対の前記論理演算回路を用いて前記第1の加算結果と前記3個の2進数のうち残りの1つの2進数に対応する2進数との排他的論理和に対応する2進数に対応する2進数を第2の加算結果として算出して記憶するとともに当該第2の加算結果を当該論理演算装置の加算結果として出力する動作と、複数の前記論理演算回路を用いて前記3個の2進数に基づいて前記3個の2進数の加算における桁上げを出力する動作と、を含む第2加算ステージの演算を、前記第1加算ステージの演算に続いて行う第2加算ステージ演算部と、
を備えた、
請求項12に記載の論理演算装置。 - 2個の2進数の乗算を複数のレベルに分割して順次連続的に実行する論理演算装置であって、
被乗数と乗数との部分積を生成する部分積生成部と、
請求項15の論理演算装置を要素演算装置として複数個用意し、当該要素演算装置を前記各レベルに対応させて複数段に配置し、前記部分積および/または前段の加算結果を入力として順次各段の加算を実行することで演算結果を得る加算部と、
を備えた論理演算装置。 - 前記複数のレベルは、少なくとも乗数のビット数に相当する数のレベルであり、
前記部分積生成部は、各レベルの演算を行う各レベル演算部にそれぞれ配置された要素部分積生成部により構成され、
前記加算部は、少なくとも第2レベル以後の演算を行う各レベル演算部にそれぞれ配置された前記要素演算装置により構成され、
少なくとも第2レベル以後の演算を行う各レベル演算部は、
被乗数を構成する各ビットのうち現在の演算対象となっている1つのビットを演算対象被乗数ビットとして記憶する動作を含む第1ステージの演算を行う第1ステージ演算部と、
前記要素部分積生成部を用いて、前記演算対象被乗数ビットと、乗数を構成する各ビットのうち当該レベルに対応するビットとの論理積を、当該演算対象被乗数ビットの当該レベルにおける要素部分積として算出して記憶する動作を含む第2ステージの演算を、前記第1ステージの演算に続いて行う第2ステージ演算部と、
前記要素演算装置を用いて、当該レベルにおける要素部分積、前レベルにおける部分積、および当該演算対象被乗数ビットの前のビットについての当該レベルにおける桁上げ、の3つの2進数の和を算出して当該演算対象被乗数ビットの当該レベルにおける部分積として記憶するとともに、この加算の際に生じた桁上げを当該演算対象被乗数ビットの当該レベルにおける桁上げとして記憶する動作と、を含む第3および第4ステージの演算を、前記第2ステージの演算に続いて行う第3および第4ステージ演算部と、
を備えた、
請求項16に記載の論理演算装置。 - 第1および第2の端子を有する第1の強誘電体コンデンサに、所定の論理演算子に対応する分極状態を保持させるステップと、
前記論理演算子に対応する分極状態を保持させた前記第1の強誘電体コンデンサの前記第1および第2の端子に、第1および第2の被演算データをそれぞれ付与するステップと、
前記2つの被演算データの付与により得られた前記第1の強誘電体コンデンサの分極状態に基づいて、前記論理演算子による前記第1および第2の被演算データの論理演算結果を得るステップと、
を備えた論理演算方法。
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