1226061 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） 【明戶斤屬冷員 發明領域 此發明係有關於邏輯運算電路及邏輯運算方法，特別 5 是有關於使用強介電體電容器等非依電性記憶元件之邏輯 運算電路、邏輯運算裝置及邏輯運算方法。
t ^tr JH 參照相關申請案 本發明係參照日本國發明申請案20〇2年第18662號 10 (2002年1月28日3申請)之說明書、申請專利範圍、圖式 及發明摘要之全部揭示內容而作成。 技術背景 使用強介電體電容器之電路可得知有非依電性記憶體 。因使用強介電體電容器而能以低壓來實現可改寫之非依 15 電性記憶體。 然而，習知之此一電路即使是能記憶資料亦不能進行 資料的邏輯運算。 【發明内容】 發明揭示 20 此發明之目的在於解決使用上述習知強介電體電容器 之電路的問題點，而提供使用強介電體電容器等非依電性 記憶元件而能進行資料的邏輯運算的邏輯運算電路、邏輯 運算裝置及邏輯運算方法。 依據此發明所構成之邏輯運算電路，具有第1強介電 1226061 玖、發明說明 體電容器、第1及第2信號線、運算結果輸出部。第1強 介電體電容器能保持對應預定之邏輯運算子的分極狀態’ 具有第1及第2端子。第1及第2信號線能將第1及第2 被運算資料賦予該保持對應邏輯運算子之分極狀態之強介 5 電體電容器的第1及第2端子，並連接於第1及第2端子 。運算結果輸出部依據所賦予之二個被運算資料而獲得之 第1強介電體電容器的分極狀態，而能輸出對於邏輯運算 子之第1及第2被運算資料之邏輯運算結果，並連接於第 1信號線。 10 依據此發明所構成之邏輯運算電路，具備有，具有第 1及第2端子的第1強介電體電容器、分別連接於第1及 第2端子的第1及第2信號線、具有連接於第1信號線之 第3端子與連接於第1基準電位之第4端子的第2強介電 體電容器、以及輸出用電晶體。該輸出用電晶體係具有連 15 接於第1信號線的控制端子、可輸出對應能輸入控制端子 之控制信號之輸出信號的輸出端子，且控制信號係比較於 該輸出用電晶體之門檻値電壓而賦予（施加）更接近第1基 準電位之電位時呈OFF情形，比較於該輸出用電晶體之門 檻値電壓而賦予更接近第2基準電位之電位時呈ON情形 20 。又，該邏輯運算電路構成可進行下述的動作。即，該邏 輯運算電藉著將第1及第2信號線分別連接於第1基準電 位及第2基準電位之中一方的電位、以及第1及第2基準 電位之中另一方的電位，而使於第1強介電體電容器產生 對應邏預定之邏輯運子的分極狀態。之後，藉著對第1及 1226061 玖、發明說明 第2信號線賦予第1及第2被運算資料，而將第1強介電 體電容器之分極狀態設成對應邏輯運算子、第1及第2被 運算資料之三個要素之組合的分極狀態。之後，藉著將第 1及第2信號線均連接於第1基準電位而不會產生變化爲 5 第1強介電體電容器之殘餘分極狀態，而會將第1信號線 預充電至第1基準電位預。之後，該邏輯運算電路解除對 第1信號線施加電壓，同時將第2信號線連接於第2基準 電位，此時對應發生於第1信號線的電位而獲得出現於輸 出用電晶體之輸出端子的輸出信號，並將此輸出信號作爲 10 對於邏輯運算子之第1及第2被運算資料的邏輯運算結果 〇 依據此發明所構成之邏輯運算電路，其特徵在於具有 :保持對應預定之邏輯運算子之非依電狀態，且具有第1 及第2端子的非依電性記憶元件；及依據於非依電性記憶 15 元件之第1及第2端子賦予二進位資料之第1及第2被運 算資料yi及yi而獲得之該非依電性記憶元件狀態，而將 對於邏輯運算子之第1及第2被運算資料yl及y2之邏輯 運算結果作爲二進位資料之運算結果資料Z並加以輸出的 運算結果輸出部，且將對應預定之邏輯運算子之非依電狀 20 態以二進位資料之狀態資料s表現時，運算結果資料z實 質上滿足下列式子： z= /s AND yl AND/y2 OR s AND (yl NOR/y2) 〇 依據此發明所構成之邏輯運算電路，其特徵在於具有 :保持對應預定之邏輯運算子之非依電狀態的非依電性記 1226061 玖、發明說明 ’ 憶元件；及依據於非依電性記憶元件分別賦予第1及第2 被運算資料而獲得之該非依電性記憶元件狀態，而輸出對 於邏輯運算子之第1及第2被運算資料之邏輯運算結果， · 並連接於非依電性記憶元件之第1端子的運算結果輸出部 . % 5 ° 依據此發明所構成之邏輯運算方法，其特徵在於具有 :使具有第1及第2端子之第1強介電體電容器保持對應 預定之邏輯運算子之分極狀態的步驟；將經保持對應邏輯 · 運算子之分極狀態之第1強介電體電容器的第1及第2端 10 子分別賦予第1及第2被運算資料的步驟；及依據賦予二 個被運算資料所獲得之第1強介電體電容器的分極狀態， 以獲得依據邏輯運算子所構成之第1及第2被運算資料之 邏輯運算結果的步驟。 本發明之特徵可如上述那般廣義表示，而其構成及內 15 容在考量目的及特徵，以及將圖式納入考量的情形下，乃 以以下所揭示之內容而更淸楚明瞭。 · I：實施方式】 較佳實施例之詳細說明 " 第1圖表示依據此發明之一實施樣態所構成之邏輯運 二 20 算電路1的電路圖。邏輯運算電路1具有第1強介電體電 容器CF1、當作負荷元件之第2強介電體電容器CF2、當 作輸出用電晶體之電晶體MP、電晶體Ml、M2、M3、M4 。第2強介電體電容器CF2及電晶體MP構成運算結果輸 出部。電晶體MP、Ml、M2、M3、M4均爲N通道 9 1226061 玖、發明說明 MOSFET(金屬·氧化物·半導體型電場效果電晶體）。 強介電體電容器CF1之第1端子3連接於第1信號線 7，第2端子5連2接於第2信號線9。第1信號線7連接 於作爲電晶體MP之控制端子的閘端子。 5 第2強介電體電容器CF2之第3端子11連接於第1 信號線7，第4端子13連接於作爲第1基準電位的接地電 位 GND。 第1信號線7藉由電晶體Ml而連接於第1位元線 BY1，同時藉由電晶體M3而連接於接地電位GND。第2 10 信號線9藉由電晶體M2而連接於第2位元線BY2，同時 藉由電晶體M4而連接於作爲第2基準電位的電源電位 Vdd。 電晶體Ml、M2之閘端子均連接於反轉時鐘線/CLK 。電晶體M3、M4之閘端子均連接於重設線RS、反轉時 15 鐘線/CLK。又，除非特別限定，否則設成以「/A」表 示二進位數(二進位信號）「A」的否定(反轉信號）。 電晶體MP之輸入端子藉由電晶體M5而連接於接地 電位GND。電晶體MP之輸出端子連接於輸出線ML。輸 出線ML藉由電晶體M6而連接於電源電位Vdd。電晶體 20 M5、M6之閘端子均連接於預設線PRE。電晶體M5爲N 通道MOSFET，電晶體M6爲P通道MOSFET。 其次說明第1圖所示之邏輯運算電路1的動作。第2 圖表示邏輯運算電路之動作的時序圖。 於重設動作（Reset)中，均賦予時鐘線CLK、重設線 10 1226061 玖、發明說明 RS “H”電位（即，電源電位Vdd)。又，均賦予位元線 BY1、BY2 “L”電位(良口，接地電位GND)。 第3A、3B圖分別表示於重設動作時之邏輯運算電路1 的狀態及強介電體電容器CF1的分極狀態。如第3A圖所 5 示，電晶體Ml、M2均呈OFF，電晶體M3、M4均呈ON 。因此，可對強介電體電容器CF1之第1端子3及第2端 子5分別施加“L” 、“H” 。 如第3B圖所示，此時強介電體電容器CF1之分極狀 態從P1或P2狀態轉移至P3。又，一旦解除對第1端子3 10 及第2端子5之施加電壓，則強介電體電容器CF1之分極 狀態從P3轉移至殘留分極狀態P1。此殘留分極狀態P1如 將於後述那般對應作爲邏輯運算子之NAND(邏輯積之否定 )。如此一來，乃能藉重設動作而設定邏輯運算電路1之邏 輯運算子。 15 又，於第3A圖，係構成將電晶體M3之一側的輸入出 端子連接於接地電位GND，同時將電晶體M4之一側的輸 入出端子連接於電源電位Vdd，惟此發明並不限定於此。 例如亦可與第3A圖之情形相反地，構成將電晶體M3 之一側的輸入出端子連接於電源電位Vdd，同時將電晶體 2〇 M4之一側的輸入出端子連接於接地電位GND。 如此構成而於重設動作時，與第3A圖之情形相反地 ，強介電體電容器CF1之分極狀態會轉移至P4。之後一旦 解除對第1端子3及第2端子5之施加電壓，則強介電體 電容器CF1之分極狀態會從P4轉移至殘留分極狀態P2。 11 1226061 玖、發明說明 此殘留分極狀態P2如將於後述對應邏輯運算子之NOR(邏 輯和之否定）。 又，亦可構成對電晶體M3之一側的輸入端施加接地 : 電位GND或電源電位Vdd之中任意一方的電位，同時對 \ 5 電晶體M4之一側的輸入端施加接地電位GND或電源電位 Vdd之中另一方的電位。如此構成的話，於重設動作中能 選擇所希望的邏輯運算子。 又，可將殘留分極狀態PI、P2分別表現爲第1殘留 # 分極狀態(s=0)、第2殘留分極狀態(s=l)的情形。 1〇 又，如第3A圖所示，於此動作中，預設線PRE被賦 予著“L” ，因此電晶體M5、M6分別呈OFF、ON。爰此 ，輸出線ML呈“H”。 如第2圖所示，接著重設動作而進行運算·記憶動作 (0/W)。於運算·記憶動作中對於時鐘線CLK、重設線RS 15均賦予“L”電位。又，對於位元線BY1、BY2分別賦予 第1被運算資料yl、第2被運算資料y2。 鲁 此實施樣態係構成於yl二1時對位元線BY1賦予“H ”，於yl = 0時對位元線BY1賦予“l” 。y2與位元線 · BY2的關係亦與此相同。 : 20 因此，於第2圖所示之運算·記憶動作中，第丨及第 2被運算資料係分別賦予yl二1、yl = 〇。 第4A、4B圖分別表示於運算·記憶動作時之邏輯運 算電路1的狀態及強介電體電容器CF1的分極狀態。如第 4A圖所示，電晶體Ml、M2均呈〇N，電晶體M3、M4均 12 1226061 玖、發明說明 呈OFF。因此，可於強介電體電容器CF1之第1端子3及 第2端子5分別施加“H” 、“L”。 如第4B圖所示，此時強介電體電容器CF1之分極狀 態從P1轉移至P4。又，第1及第2被運算資料分別賦予 5 yl = 0、y2二1的情形下，強介電體電容器CF1之分極狀態 從P1轉移至P3。又，賦予yl==0、y2=〇的情形下’強介 電體電容器CF1之分極狀態均爲P1 ° 於此運算·記憶動作中，進行對於藉重設動作而設定 之邏輯運算子之第1及第2被運算資料y1、y2的邏輯運算 10 ，而對應該邏輯運算結果之分極狀態產生於強介電體電容 器 CF1 〇 又，如第4A圖所示，此動作亦因於預設線PRE賦予 著“L” ，因此電晶體M5、M6分別呈OFF、ON。爰此， 輸出線ML呈“H” ° 15 其次如第2圖所示’接續著計算·記憶動作而進行保 持記憶動作(Ret·)。於保持記憶動作對於時鐘線CLK、重 設線RS分別賦予“L”、“H”。又，對於位元線BY1、 BY2均賦予“L” 。 第5A、5B圖分別表示於保持記憶動作時之邏輯運算 20電路1的狀態及強介電體電容器CF1的分極狀態。如第 5A圖所示，電晶體Ml、M2、M3均呈ON，電晶體M4呈 〇FF。因此，對於強介電體電容器CF1之第1端子3及第 2端子5均施加“L”。 如第5B圖所示，此時強介電體電容器CF1之分極狀 1226061 玖、發明說明 態從P4轉移至P2。又，於運算·記憶動作時之強介電體 電容器CF1之分極狀態爲P3的情形下，強介電體電容器 CF1之分極狀態從P3轉移至P1。又，於運算·記憶動作 時之強介電體電容器CF1之分極狀態爲P1的情形下’強 5 介電體電容器CF1之分極狀態保持原狀。 又，如第5A圖所示，於此動作亦因對預設線PRE賦 予“L” ，故電晶體M5、M6分別呈OFF、ON。爰此，輸 出線ML呈“H”。 其次如第2圖所示，接續著保持記憶動作而進行讀出 10 動作(Read.)。於讀出動作對於時鐘線CLK、重設線RS分 別賦予“H”、“L”。又，對於位元線BY1、BY2均賦予 “L，，。 第6A、6B圖分別表示於讀出動作時之邏輯運算電路1 的狀態及強介電體電容器CF1的分極狀態。如第6A圖所 15 示，電晶體Ml、M2、M3均呈OFF，電晶體M4呈ON。 因此，對於強介電體電容器CF1之第1端子3及第2端子 5均施加“H” 。 如第6B圖所示，依圖解法的話，於上述保持記憶動 作時，強介電體電容器CF1之分極狀態呈P2的情形下。 20 即，賦予y=l、y=〇作爲第1及第2被運算資料的情形下 ，藉此讀出動作而使第1強介電體電容器CF1之分極狀態 從P2轉移至P6。 此時，第2強介電體電容器CF2之分極狀態從P12轉 移至P6。即，電晶體MP之閘端子的電位從P12的電位( 1226061 玖、發明說明 接地電位GND)變爲P6電位。 又，於上述保持記憶動作中，強介電體電容器CF1之 分極狀態呈P1的情形下，即，第1及第2被運算資料被分 別賦予yi = 〇、y2 = 0的情形下、被分別賦予yi=i、y2二 5 1的情形下、分別賦予yl = 0、y2=l的情形下，強介電體 電容器CF1之分極狀態均從P1轉移至P5。 又，此時第2強介電體電容器CF2之分極狀態從P1 轉移至P5。即，電晶體MP之閘端子電位Va從P13電位( 接地電位)變更至P5電位。 10 在此說明電晶體MP之門檻値電壓Vth與接地電位 GND之差的絕對値Vath設定成(此實施樣態相等於Vth)比 P12及P6小，且比13及P5之電位差大。 因此，於保持記憶動作時，強介電體電容器CF1之分 極狀態呈P2的情形下(即，s=l的情形），電晶體MP呈 15 ON，分極狀態呈P1的情形下(即，s=〇的情形），電晶體 MP 呈 OFF。 如第6A圖所示，於讀出動作時，由於預設線PRE被 賦予“H” ，因此電晶體M5、M6分別呈ON、OFF。爰此 ，輸出線ML之値因電晶體MP之ON、OFF而不同。 2〇 即，對應電晶體MP之ON、OFF而使輸出線ML之値 呈“L” 、“H”（參照第6A圖）。使輸出線ML之値“L” 、“H”分別對應邏輯“0” 、“Γ的話，第1及第2被 運算資料yl、y2、輸出線ML之値(邏輯運算結果)的關係 如第7A圖所示。 1226061 玖、發明說明 由第7A圖可得知此邏輯運算電路進行ML二yl NAND /y2 (yl與y2之邏輯積的否定)的邏輯運算。 如第2圖所示，將重設動作〜讀出動作設成1循環而 以反覆此情形的狀態乃能進行各種內容之第1及第2被運 5 算資料的邏輯運算。 又，於此實施樣態中’在重設動作中以將強介電體電 容器CF1之殘留分極狀態設成P1的狀態(即’設成s==0) 的狀態而將邏輯運算子設成NAND(邏輯積之否定），如上 所述，亦可於重設動作中，以將強介電體電容器CF1之殘 10留分極狀態設成P2的狀態(即，設成s= 1)的狀態而將邏輯 運算子設成NOR(邏輯和之否定）。 第7B圖表示將邏輯運算子設定成NOR的情形下’第 1被運算資料yl及第2被運算資料y2、輸出線ML値（邏輯 運算結果）的關係表。 15 此情形下，可得知邏輯運算電路進行ML = yl NOR/ y2(yl/y2之邏輯和的否定)之邏輯運算。 又，以方塊圖表示第1圖所示之邏輯運算電路1時’ 則如第8A圖所示。第8A圖以記憶機能方塊表示強介電體 電容器CF1，以邏輯運算機能方塊17表示強介電體電容器 20 CF1、CF2及電晶體MP。 即，可瞭解第1圖所示之邏輯運算電路1係使記憶機 能方塊15記憶預定的邏輯運算子’於邏輯運算機能方塊 17進行對該邏輯運算子之第1及第2被運算資料yl、y2 之邏輯運算，依據邏輯運算結果而控制電晶體MP之〇N、 1226061 玖、發明說明 OFF的電路。 第8B圖表示利用邏輯運算電路1之串聯加法器21的 方塊圖。串聯加法器21具有全加法器23、暫存機能部25 : 。全加法器23以從二個1位兀之二進位數a、b及下位位 - 5 元來的進位c作爲輸入而進行加法，而算出從該二進位數 a、b及下位位元來之進位c之和sum以及進位carry。暫 存機能部25在時鐘線CLK之控制的基礎上，將進位carry 作爲其次之位數之加法時作爲進位c而輸入。 鲁 使用串列加法器21進行多數位元之二個數値A、B的 10 加法上，從最下位元至最上位元爲止，反覆上述加法動作 即可。 第9圖係使用邏輯運算電路1來實現第8圖所示之串 聯加法器21情形下的電路圖。如第9圖所示，串聯加法器 21具有第1方塊BK1及第2方塊BK2。 15 第1方塊BL1與第1圖所示之邏輯運算電路1同樣具 有Η個邏輯運算電路31、41、61。邏輯運算電路31、41、 · 61與第1圖所示之邏輯運算電路1具有同樣的時鐘CLK、 反轉時鐘線/CLK、重設線RS，對於此等控制信號線賦予 · 與邏輯運算電路1同樣的的控制信號。但是，邏輯運算電 · 20 路31、41、61具有反轉重設線/RS作爲相當於邏輯運算 電路1之預設線PRE的控制信號線。對於反轉重設線/RS 賦予重設線RS之反轉信號。 第2方塊ΒΚ2具有與第1圖所示之邏輯運算電路1同 樣的四個邏輯運算電路32、42、52、62。於邏輯運算電路 17 1226061 玖、發明說明 32、42、52、62之控制信號線的連接約與構成第1方塊 βΚΐ之邏輯運算電路31、41、46的情形相同。但是，在 第1方塊ΒΚ1與第2方塊ΒΚ2，時鐘線CLK及反轉時鐘 線/CLK之連接呈相反。 5 第10圖表示分別賦予構成第1方塊ΒΚ1之邏輯運算 電路31、41、41及構成第2方塊ΒΚ2之邏輯運算電路32 、42、52、62之控制信號的時序圖。構成第1方塊ΒΚ1 之邏輯運算電路及構成第2方塊ΒΚ2之邏輯運算電路均係 構成賦予時鐘線CLK之控制信號之一周期而進行一動作， 10 惟可得知兩者之動作錯開該控制信號之1/2周期。 回到第9圖，構成第1方塊ΒΚ1之邏輯運算電路31 與邏輯運算電路1(參照第8Α圖)的情形相同，使記憶機能 方塊33先記憶邏輯運算子。而於邏輯運算機能方塊35對 於該邏輯運算子進行從第1及第2被運算資料之b及下位 15 位元來的進位c的運算。 依此運算結果而控制電晶體37的ON、OFF。因此， 電晶體37的輸出呈「b NAND /c」。在此說明將邏輯積 (AND)及邏輯和(〇R)設成分別以「·」及「+」表現的話 ，則電晶體37之輸出呈「/ (b · /c〇」。 2〇 同樣地，邏輯運算電路41之電晶體47之輸出呈「/ (c · /b)」。 於連線(wired)OR51，進行邏輯運算電路31之電晶體 37的輸出與邏輯運算電路41之電晶體47之輸出的負邏輯 的邏輯運和(即正邏輯之邏輯和)的加算。因此，連線OR51 18 1226061 玖、發明說明 之輸出線ML11之値呈「/(1)./(〇 + (〇./1〇」。爰 此，第9圖所示之變流器53之輸出呈「（b · /c) + (c · /b)」，即呈「b EXORc」（b與cl之排他邏輯和）。 另一方面，連接於邏輯運算電路61之電晶體67之輸 5 出端子之輸出線ML12之値呈「/(b · c)」。因此，第9圖 所示之變流器53的輸出呈「b · c」。 同樣地，於第2方塊BK2，變流器54之輸出，即串聯 加法器21之輸出的和SUm呈「a EXOR b EXOR c」。又， 變流器56之輸出，即，串聯加法器21之進位carry呈「b 10 · c+a · ( b EXOR c)」。 如上所述。以使用第1圖所示之邏輯運算電路1的狀 態而能容易構成串聯加法器21。 第11圖表示利用第1圖所示之邏輯運算電路1之串聯 並聯型之管線乘法器之構成一例的方塊圖。此管線乘法器 15 141係構成將4位元之被乘數s與4位元之乘數b之乘算 分割成乘數b之位元數，即分割成4個階而依序連續地進 行者。如第11圖所示，第1〜第4運算部141a〜141d進 行第1〜第4階的運算。 例如，第2階運算部141b具有作爲要素部分積生成部 20之邏輯積電路I42、及作爲要素運算裝置之串聯型管線全 加法器143。又，圖中，以四角形圍住之st係表示記憶部 之符號，以圓形圍住之+係表示全加法部之符號。第2及 第3階運算部Mlc及141d亦係同樣的構成。然而，第1 蓮算部Mia不具有全加法器。 1226061 玖、發明說明 第12圖係用以說明管線乘法器141之動作的圖式。圖 中從左至右順序地表示第1〜第4階的動作。又，就各階 之動作，圖中從上至右下表示步驟的進行（時間的經過）。 圖中以圓形圍住之V表示邏輯積電路142之符號。又，於 5 圖中第2〜第4階表示在相同階內鄰接之全加法器之符號 從上向下連結之附有箭頭的虛線表示進位的走向。 例如管線乘法器141之第2階運算部141b之動作，即 第2階的動作從第12圖左以第2列表示。因此，第2階運 算部141bl之例如第3步驟(第3循環)的動作表示從第I2 1〇 圖左第2列且從上第3個的動作，即圖中以Q表示者。說 明管線乘法器141之第2階運算部141b之第3步驟中的動 作。 首先於邏輯積電路I42 ’算出於構成被乘數s之4個 位元之中第2階呈現在之運算對象的運算對象被乘數位元 15 si與對應構成乘數b之4個位元之中第2階之位元bl的 邏輯積，接著使用管線全加法器143來算出經算出之上述 邏輯積、之前階之第1階中的部分積、以及對於運算對象 被乘數位元Si之前之前階SO之第2階中的進位等三個2 進位數之和。 20 於管線全加法器143算出之結果作爲運算對象被乘數 位元si之第2階中的部分積而送至下一個階的第3階。又 ，於此計算時所產生之進位作爲運算對象被乘數位元sl之 第2階中的進位而被記憶。 第3及第4階運算部141c及141d的動作亦同樣。雖 20 1226061 玖、發明說明 然第1階運算部141a算出要素部分積的邏輯積，但是不進 行加算。 第13圖表示管線乘法器141之第2階運算部141b之 構成的方塊圖。第14圖表示第2階運算部141b之構成的 5 邏輯電路圖。於第14圖中，多數小橫長的長方形分別表示 記憶部。第2階運算部141b將第2階邏輯運算分割成四個 階段而構成順序連續地進行。 如第13圖所示，第2階運算部141b之第1〜第4階 段運算部145a〜145d進行第1〜第4階段的運算。圖中以 10 四角形圍住的FP分別表示第1圖所示之邏輯運算電路 1 (Functional Pass Gate) 〇 第1階段運算部145a接受構成被乘數s之各位元之中 成爲現在運算對象之一個位元而當作運算對象被乘數位元 sj並進行記憶的動作。 15 第2階段運算部145b使用邏輯積電路142而將在前階 段記憶之運算對象被乘數位元sj與對應構成乘數b之各位 元之中第2階的位元bl的邏輯積，作爲運算對象被乘數位 元sj之第2階中的要素部分積而算出並加以記憶，且接受 在於1階段記憶之運算對象被乘數位元sj而進行記憶的動 20 作。 第3及第4階段運算部145c及145d算出在前階段所 算出之第2階中的要素部分積、第1階中的部分積Pj、以 及對於運算對象被乘數位元sj之前之位元的第2階中的進 位C1等三個二進位的和，而當作運算對象被乘數位元sj 21 1226061 玖、發明說明 之第2階中的部分積Pj+l並加以記憶，且使用管線全加法 器143而進行將在此加算時產生之新的進位作爲對於運算 對象被乘數位元sj之第2階中的進位並加以記憶的動作。 第3及第4階段運算部145c及145進一步接受在第2 5 階段記憶之運算對象被乘數位元sj ’而作爲其次之第3階 之運算對象被乘數位元sj + Ι並進行記憶動作。 第3及第4階運算部141c及Mid的構成亦與上述第 2階運算部b的構成相同。但是，如上所述，第1階運算 部141a不具有用以進行全運算之邏輯運算電路。 10 又，第13圖所示之管線全加法器143，亦可得知爲進 行對應上述第3及第4之第1及第2加算階段之運算的邏 輯運算電路。此情形下，管線全加法器143形成具有用以 進行第1及第2加算階段之運算的第1及第2加算階段運 算部的構成。 15 構成管線全加法器143之第1及第2加算階段運算部 係從第13圖所示之第3及第4階段運算部145c及145d分 別去除在圖之右端之邏輯運算電路l(Functional Pass Gate) 的電路。 即，第1加算階段運算部使用並聯連接之一對邏輯運 2〇 算電路1而將對應於其對應被加算數及加算數之二進位數 的排他性邏輯和的二進位數，作爲第1加算結果而算出並 進行記憶的動作，且進行記憶在之前進行之第2加算階段 所輸出之進位的動作。 第2加算階段運算部使用並聯連接之一對邏輯運算電 1226061 玖、發明說明 路1而將對應於在第1加算階段算出之第1加算結果與對 應在第1加算階段記憶之進位的二進位數的排他性邏輯和 的二進位數，而作爲第2加算結果算出並加以記憶，且進 行將該第2加算結果作爲該管線全加法器143之加算結果 5 而加以輸出的動作，同時使用多數的邏輯運算電路1而算 出此加算中的進位並進行記憶的動作。 又，於上述各實施樣態中，使用強介電體電容器作爲 負荷元件，然而本發明並不限定於此。例如亦可使用仲電 體電容器作爲負荷元件。使用仲電體電容器作爲負荷元件 10 的情形下，亦可形成專用的電容器，亦可例如利用第1基 準電位與第1信號線之間的寄生電容作爲負荷元件。又， 負荷元件並不限定爲電晶體。例如亦可使用電阻作爲負荷 元件。使用電阻作爲負荷元件的情形下，該電阻之兩端成 爲前述第3及第4端子。 15 又，亦可使用電晶體作爲負荷元件。例如使用FET(電 場效果電晶體)作爲負荷元件的情形下，該FET之一對的 輸入出端子(汲端子及源端子)成爲前述第3及第4端子此 情形下，可先對該FET之閘端子施予適當的偏壓電壓，例 如施加電源電位Vdd。 20 而且，亦可使用適當地組合上述電容器、電阻及電晶 體而作爲負荷兀件。 又，於上述各實施樣態以例子說明了輸出用電晶體爲 N通道MOSFET的情形，惟此發明並不限定於此。例如電 晶體MP爲P通道MOSFET的情形下亦適用於本發明。又 23 1226061 玖、發明說明 ，輸出用電晶體爲MOSFET以外之電晶體的情形下，或是 運算結果輸出部不具有輸出用電晶體的情形下亦適用於本 發明。 又，上述各實施樣態係以強介電體電容器爲例說明非 5 依電性記憶元件的例子，然而本發明之非依電性記憶元件 並非僅限於強介電體電容器。一般而言，可得知非依電性 記憶元件可爲具有磁滯特性的元件。 第15A〜17B圖係用以說明使用TMR(Tunnel
Magnetores istance)元件(通道磁性電阻兀件）作爲非依電性 10 記憶元件情形下之邏輯運算電路之例的圖式。第15A圖係 模式地表示使用TMR元件151作爲非依電性記憶元件情形 下之邏輯運算電路之一部分的平面圖。第15B、15C圖分 別表示於第15A圖之斷面b-b、斷面c—c的圖式。 如第15A〜15C圖所示，TMR元件151具有以介電體 15所構成之薄膜狀的非磁性層165、以及以強磁性體所構成 之一對強磁性層161、163。強磁性層161、163係以夾持 非磁性層165的狀態而積層。並配置一對輸入線167、169 用以夾持TMR元件151。輸入線167、169配置成分別連 接強磁性層161、163。 20 輸入線167、169分別對應第1及第2信號線。連接強 磁性層161、163之輸入線167、169的部分，分別對應非 依電性元件之第1及第2端子161a、163a。 可分別對於輸入線167、169流通所希望的電流。強磁 性層163亦稱爲自由層，構成藉組合流通於輸入線167、 24 1226061 玖、發明說明 169之電流而改變磁化方向。另一方面，強磁性層161亦 稱爲固著層，構成藉組合流通於輸入線167、169之電流不 改變磁化方向。此例子之強磁性層161之磁化方向係固定 ’· 於圖式上的右方向(第1磁化方向）。 ； 5 第16A〜16D圖係用以說明於寫入動作中，流通於輸 入線167、169之電流IC1、IC2的方向與強磁性層163之 磁化方向之變化關係的圖式。於第16A〜16D圖中，在電 流IC1從正交於紙面的方向即從紙面流向正前方的情形下 ® ，設成IC1 = 0，在電流IC1從正交於紙面的方向即從紙面 10 流向裡面的情形下，設成IC1二1。電流IC2的情形亦相同 。此時以圓弧狀的箭頭表示輸入線167、169之周圍所發生 之磁場方向。 如第16A、16D圖所示，電流IC1、IC2爲同方向的情 形下，在TMR元件151近旁，輸入線167、169周圍發生 15 的磁場會相互抵消’因此不會改變強磁化層163的磁化方 向。即，強磁化層163之記憶內容與寫入動作前之記憶內 · 容相同。 此外，如第16B、16C圖所示’電流IC1、IC2爲相反 _ 方向的情形下，在TMR元件151近旁，輸入線167、169 ^ 20 周圍發生的磁場會相互加強合倂’因此強磁化層163的磁 化方向會分別形成圖式上右方向(第1磁化方向)或左方向（ 第2磁化方向）。即’強磁化層163之記憶內容藉著寫入動 作而更新爲對應電流IC1、IC2方向的內容。 如上所述，藉控制電流IC1、IC2而能將資料寫入 25 1226061 玖、發明說明 TMR 元件 151。 第17A、17B圖係用以說明依據記憶於TMR元件151 之資料而控制電晶體MP之方法，即說明讀出動作之方法 的圖式。電晶體MP之閘端子藉由輸入線167而連接於 5 TMR元件151之端子161a。TMR元件151之端子163a藉 由輸入線169而連接於電源153。 TMR元件151之電阻藉通道磁阻效果而在強磁化層 161、163之磁化方向相同的情形下變小，而在磁化方向不 同的情形下變大。因此，如第17A、17B圖所示，一旦將 10 電源153之電壓値設爲一定(例如電源電位Vdd)的話，強 磁化層163之磁化方向朝右時所流通之電流大於強磁化層 163之磁化方向朝左時所流通之電流。利用此一情形並依 據已寫入TMR元件151之資料而控制電晶體MP。 此情形下，使寫入動作前之強磁化層163之磁化方向 15 朝右的狀態、強磁化層163之磁化方向朝左的狀態分別對 應狀態資料(即，對應預定之邏輯運算子的非依電狀態)s = 1、s二0 ’並使寫入動作之際流向輸入線167的電流IC1之 方向ICl = 〇、分別對應第i被運算資料yi = 〇、yi =1 ’而使於寫入動作之際流向輸入線169之電流IC2方向 20 IC2=0、IC2=1分g[J對應第2被運算資料y2 = 0、y2=l， 而於讀出動作時將電源電位Vdd賦予輸入線169時，電晶 體MP呈OFF的情形分別對應運算結果資料z=0、z= 1的 話’可得知此實施樣態之邏輯運算電路乃與使用強介電體 電容器作爲非依電性記憶元件之前述邏輯運算電路的情形 1226061 玖、發明說明 相同，而滿足以下的式子。 Z= /s AND yl NAND/y2 OR s AND (yl NOR/y2) 本發明所構成之邏輯運算電路具有第1強介電體電容 器、第1信號線、第2信號線、運算結果輸出部。第1強 5 介電體電容器能保持對應預定之邏輯運算子的分極狀態而 具有第1及第2端子。第1及第2信號線連能將第1及第 2被運算資料分別賦予保持對應邏輯運算子之分極狀態之 第1強介電體電容器的第1及第2端子，而分別接於第1 及第2端子。運算結果輸出部能依據被賦予二個被運算資 10 料所獲得之第1強介電體電容器的分極狀態而輸出對於邏 輯運算子之第1及第2被運算資料的邏輯運算結果，並連 接於第1信號線。 又，依據本發明之邏輯運算方法，具備有使具有第1 及第2端子之第1強介電體電容器保持對應預定之邏輯運 15 算子之分極狀態的步驟；將第1及第2被運算資料分別賦 予使保持對應邏輯運算子之分極狀態之第1強介電體電容 器之第1端子的步驟；以及依據被賦予二個被運算資料所 獲得之第1強介電體電容器的分極狀態而獲得以邏輯運算 子所形成之第1及第2被運算資料的邏輯運算結果的步驟 20 〇 爰此，依據上述邏輯運算電路或邏輯運算方法的話， 以對應第1強介電體電容器之分極狀態與邏輯運算結果的 狀態，而依據對於保持對應一定之邏輯運算子之分極狀態 之第1強介電體電容器，賦予第1及第2被運算資料所獲 27 1226061 玖、發明說明 得之第1強介電體電容器之新的分極狀態，而能獲得對於 該邏輯運算子之第1及第2被運算資料之邏輯運算結果。 即，使用強介電體電容器而能進行資料的邏輯運算。 . 又，於本發明所構成之邏輯運算電路中，爲了第1及 ： 5 第2信號線在分別被賦予第1及第2被運算資料之前，使 第1強介電體電容器產生對應邏輯運算子之分極狀態，乃 分別連接於第1基準電位及與該第1基準電位不同之第2 基準電位之其中一方的電位，以及第1及第2基準電位之 ® 中另一方的電位。 10 因此，藉由第1及第2信號線而能使強介電體電容器 記憶所希望的邏輯運算子。如此一來，不僅第1及第2被 運算資料，即使是邏輯運算子亦可隨時改寫。即，可對任 意的兩個資料進行所希望的邏輯運算。 又，本發明所構成之邏輯運算電路，運算結果輸出部 15 具備有，具有連接於第1信號線的第3端子、及連接於第 1基準電位的第4端子的負荷元件，於輸出邏輯運算結果 Φ 之際，將第1信號線連接於第1基準電位之後解除該連接 ，之後將第2信號線連接於與第1基準電位不同的第2基 ^ 準電位，此時依據發生於第1信號線的電位而輸出邏輯運 ' 20 算結果。 又，本發明所構成之邏輯運算電路’運算結果輸出部 具備有，具有連接於第1信號線的控制端子、及輸出對應 輸入控制端子之控制信號之輸出信號的輸出端子的輸出用 電晶體。該輸出用電晶體係於控制信號以比較於該輸出用 28 1226061 玖、發明說明 電晶體之門檻値電壓而賦予更接近於第1基準電位之電位 時呈OFF情形，比較於該門檻値電壓而賦予更接近於第2 基準電位之電位時呈ON情形。又，邏輯運算結果可獲得 作爲該輸出用電晶體之輸出信號。 5 因此，依據對於保持其對應邏輯運算子之分極狀態之 第1強介電體電容器賦予第1及第2被運算資料而獲得之 第1強介電體電容器之新的分極狀態而發生之第i信號線 的電位，比較於門檻値電壓而更接近於第1基準電位的話 ，則輸出用電晶體呈OFF，比較於門檻値電壓而更接近於 10 第2基準電位的話，則輸出用電晶體呈ON。因此，藉著 先適當地設定輸出用電晶體之門檻値電壓而能獲得作爲該 輸出用電晶體之輸出信號的邏輯運算結果。 又，本發明所構成之邏輯運算電路具備有：具有第1 及第2端子之第1強介電體電容器、分別連接於第丨及第 15 2端子之第1及第2信號線、具有連接於第1信號線之第3 端子與連接於第1基準電位之第4端子的第2強介電體電 容器、輸出用電晶體。該輸出用電晶體係具有連接於第1 信號線的控制端子、輸出對應其輸入控制端子之控制信號 之輸出信號的輸出端子，且作爲控制信號上，比較於該輸 20 出用電晶體之門檻値而賦予更接近於第1基準電位的電位 時呈OFF，比較於該門檻値而賦予更接近於第2基準電位 的電位時呈ON。又，該邏輯運算電路構成可進行以下的 動作。即，該邏輯運算電路藉著將第1及第2信號線分別 連接於第1基準電位及第2基準電位之中一方的電位、以 29 1226061 玖、發明說明 及第1及第2基準電位之中另一方的電位，而使於第丨強 介電體電容器產生對應預定之邏輯運算子的分極狀態。之 後，該邏輯運算電路藉著將第1及第2信號線均連接於第 · 2基準電位而不會產生變化爲強介電體電容器之殘餘分極 ： 5 狀態’而會將第1信號線預充電至第2基準電位。之後， 該邏輯運算電路藉著將第1及第2被運算資料分別賦予第 1及第2信號線，而將第1強介電體電容器之分極狀態設 成對應邏輯運算子、第1及第2被運算資料之三個要素之 · 組合的分極狀態。之後，該邏輯運算電路藉著將第1及第 1〇 2信號線均連接於第1基準電位而使其不產生第〗強介電 體電容器之殘留分極狀態，並將第1信號線預充電至第1 基準電位。其後，該邏輯運算電路解除對第1信號線施加 電壓，同時將第2信號線連接於第2基準電位，此時對應 發生於第1信號線的電位而獲得出現於輸出用電晶體之輸 15 出端子的輸出信號，並將此輸出信號作爲第1及第2被運 算資料的邏輯運算結果。 · 因此，藉著先適當地設定輸出用電晶體之門檻値電壓 而能獲得作爲該輸出用電晶體之輸出信號的邏輯運算結果 ^ 。即，能使用強介電體電容器而進行資料的邏輯運算。 · 20 又，本發明所構成之邏輯運算電路，對應邏輯運算子 、第1及第2被運算資料之三個要素之組合而決定之第1 強介電體電容器的殘留分極狀態係第1殘留分極狀態及與 該第1殘留分極狀態相反之分極方向的第2殘留分極狀態 之其中任何之一者。又，輸出用電晶體之門檻値電壓係對 30 1226061 玖、發明說明 應第1強介電體電容器之第1及第2殘留分極狀態而於邏 輯運算之際產生於第1信號線的兩個電位之間的電壓。 爰此，能以該輸出用電晶體之ON或OFF的形態而容 易地表現以第1強介電體電容器之第1或第2殘留分極狀 5 態而保持的邏輯運算結果。 又，此發明所構成之邏輯運算電路之特徵在於：負荷 元件爲第2強介電體電容器。因此，在同一步驟作好第i 強介電體電容器與負荷元件，而能吸收工程之不均所造成 的誤差。如此一來，可獲得可靠度更高的邏輯運算電路。 10 又，此發明所構成之邏輯運算電路具備有：保持對應 預定之邏輯運算子之非依電狀態的非依電性記憶元件，且 係具有第1及第2端子的非依電性記憶元件；依據對非依 電性記憶元件之第1及第2端子分別賦予二進位資料之第 1及第2被運算資料yl及y2所獲得之該非依電性記憶元 15 件的狀態，而將對於邏輯運算子之第1及第2被運算資料 yl及y2之邏輯運算結果作爲二進位資料之運算結果資料z 並輸出的運算結果輸出部，其特徵在於：以二進位資料之 狀態資料s表現對應預定之邏輯運算子之非依電性狀態時 ，運算結果資料z實質上滿足以下式子： 20 z= /s AND yl NAND/y2 OR s AND (yl NOR/y2) 因此，以先將非依電性記憶元件之非依電性狀態對應 運算結果資料z的狀態，並依據其對於保持對應預定之邏 輯運算子之非依電性狀態之非依電性記憶元件賦予第1及 第2被運算資料yl及y2所獲得之非依電性記憶元件之新 31 1226061 玖、發明說明 的非依電性狀態，而能獲得對於該邏輯運算子之第1及第 2被運算資料yl及y2之邏輯運算結果Z。即，能使用非依 電性記憶元件而進行資料的邏輯運算。又，以控制賦予第 1及第2被運算資料yl及y2之前將非依電性記憶元件之 5 非依電性狀態s的狀態而能進行所希望之邏輯運算。 又，此發明所構成之邏輯運算電路之特徵在於：非依 電性記憶元件包含強介電體電容器，而非依電性狀態爲對 應該強介電體電容器之殘餘分極狀態。因此，以使用強介 電體電容器作爲非依電性記憶元件的狀態，能以高速且低 10 電壓進行寫入。 又，此發明所構成之邏輯運算電路之特徵在於具有： 保持對應預定之邏輯運算子之非依電性狀態的非依電性記 憶元件；依據對非依電性記憶元件分別賦予第1及第2被 運算資料所獲得之非依電性記憶元件的狀態，而輸出對於 15 邏輯運算子之第1及第2被運算資料之邏輯運算結果的運 算結果輸出部，且爲連接非依電性記憶元件之第1端子的 運算結果輸出部。 爰此，以先將非依電性記憶元件之非依電性狀態對應 邏輯運算結果的狀態，並依據其對於保持對應預定之邏輯 20 運算子之非依電性狀態之非依電性記憶元件賦予第1及第 2被運算資料所獲得之非依電性記憶元件之新的非依電性 狀態，而能獲得對於該邏輯運算子之第1及第2被運算資 料之邏輯運算結果。即，能使用非依電性記憶元件而進行 資料的邏輯運算。 32 1226061 玖、發明說明 又，此發明所構成之邏輯運算裝置之特徵在於具有： 藉著將上述任何邏輯運算電路配置成串聯及/或並聯而進 行所希望的邏輯運算。 因此，以組合多數個以一個電路兼具邏輯運算部與記 5憶部之上述邏輯運算電路而進行所希望之邏輯運算的狀態 ，比較於要另外設置記憶部之習知邏輯運算裝置’乃能將 包含配線所需要之面積的電路面積弄得非常小。因此’在 能大幅地提昇裝置之積體度之同時亦能抑制（減低）消耗電 力。又，由於記憶係非依電性，因此能不必要用以保持記 1〇 憶的電力。又，由於可將動作時之電力消耗量抑制得低， 待機時幾乎不消耗電力。又，可不必要準備用於斷電時之 備份電源。而且使用包含強介電體電容器之元件作爲非依 電性記憶元件的情形下可達到寫入動作的高速化。 又，此發明所構成之邏輯運算裝置係進行二個以上二 15進位數之加算的邏輯運算電路，其特徵在於具有：藉著將 上述任何邏輯運算電路配置成串聯及/或並聯而進行加算 〇 . 因此，以組合多數個以一個電路兼具邏輯運算部與記 憶部之上述邏輯運算電路以構成加算器的狀態，比較於習 2〇 知加算器，乃能將包含配線所需要之面積的電路面積弄得 非常小。因此，在能大幅地提昇裝置之積體度之同時亦能 抑制（減低）消耗電力。又，由於記憶係非依電性，因此能 不必要用以保持記憶的電力。又，由於可將加算動作時之 電力消耗量抑制得低，且待機時幾乎不消耗電力。又，可 1226061 玖、發明說明 不必要準備用於斷電時之備份電源。而且使用包含強介電 體電容器之元件作爲非依電性記憶元件的情形下可達到寫 入動作的高速化。 又，此發明所構成之邏輯運算裝置，二個以上之二進 5 位數爲被加算數、加算數及從下位位元的進位之三個二進 位數；邏輯運算裝置具有可算出三個二進位數之加算結果 的加算結果算出部、算出三個二進位數之加算中之進位的 進位算出部。加算結果算出部，使用並聯地連接之一對邏 輯運算電路而將對應於該對應三個二進位數之中二個進位 10 數之二進位數之排他性邏輯和的二進位數，作爲第1加算 結果並予以算出，且使用並聯地連接之一對邏輯運算電路 而將對應第1加算結果與對應三個二進位數之中剩餘之一 個二進位數的二進位數的排他性邏輯和的二進位數，作爲 第2加算結果並予以算出，且將已算出之第2加算結果作 15 爲該加算結果算出部之輸出。進位算出部使用多數的邏輯 運算電路並依據三個二進位數而算出三個二進位數之加算 中的進位，且將已算出之進位作爲該進位算出部之輸出。 爰此，可使用用以算出加算結果並記憶之二對邏輯運 算電路及用以算出進位並記憶之多數邏輯運算電路而構成 20 全加算器。因此，能容易地構成高積體度、低消耗電力之 全加法器。 又，此發明所構成之邏輯運算裝置係將邏輯運算分割 成多數階段而順序連續地進行的邏輯運算裝置，其特徵在 於：構成將上述任何邏輯運算電路配置成串聯及/或並聯 1226061 玖、發明說明 而進行邏輯運算。 因此，以組合多數個以一個電路兼具邏輯運算部與記 憶部之上述邏輯運算電路以構成各階段的狀態，比較於習 知管線邏輯運算裝置，乃能將包含配線所需要之面積的電 5 路面積弄得非常小。因此，在能大幅地提昇裝置之積體度 之同時亦能抑制（減低）消耗電力。又，由於記憶係非依電 性，因此能不必要用以保持記憶的電力。又，可將加算動 作時之電力消耗量抑制得低，且待機時幾乎不消耗電力。 又，可不必要準備用於斷電時之備份電源。而且使用包含 10 強介電體電容器之元件作爲非依電性記憶元件的情形下可 達到寫入動作的高速化。 又，此發明所構成之邏輯運算裝置，其特徵在於，邏 輯運算係包含被加算數、加算數及從下位位元的進位之三 個二進位數；該邏輯運算裝置包含第1加算階段運算部及 15 第2加算階段運算部，該第1加算階段運算部係使用一對 邏輯運算電路，可進行第1加算階段，該第1加算階段包 含將算出對應三個二進位數之中對應二個二進位數之二進 位數之排他性邏輯和的二進位數作爲第1加算結果而算出 並進行運算動作；該第2加算階段運算部可接著第1加算 20 階段之運算而進行第2加算階段的運算，該第2加算階段 的運算包含，使用並聯地連接之一對邏輯運算電路而將對 應第1加算結果與對應三個二進位數之中剩餘之一個二進 位數的二進位數的排他性邏輯和的二進位數，作爲第2加 算結果並予以算出並記憶，且使用多數的邏輯運算電路而 1226061 玖、發明說明 依據η個^^位數輸出三個二進位數之加算中之進位的動 作。 爱此，將用以算出加算結果之二對邏輯運算電路及用 - 以算出進位之多數邏輯運算電路分割成二個階段運算部而 ： 5 配置的狀態而能構成管線全加法器(Pipelined Full Adder)。 因此，能容易地構成高積體度、低消耗電力之全加法器。 又，此發明所構成之邏輯運算裝置，係可將二個二進 位乘算分割成多數階而順序連續性地進行的邏輯運算裝置 ® ，其特徵在於，具有部分積生成部及加法部，該部分積生 10 成部可生成被乘數與乘數的部分積，該加法部係準備多數 個作爲要素運算裝置的邏輯運算裝置，將該要素運算裝置 對應各階而配置成多數段，而將部分積及/或前段的加算 結果作爲輸入而順序進行各段之加算以獲得運算結果、 因此，以將上述管線全加法器作爲要素運算裝置並對 15 應乘算之各階且配置成多數段的狀態，乃能構成線乘法器 (Pipelined Multiplier)。因此，能容易地構成高積體度、低 鲁 消耗電力之管線全乘法器。 又，本發明所構成之邏輯運算裝置，多數之階係至少 - 相當於乘數之位元之數的階，部分積生成部係以分別配置 、 20 於進行各階之運算之各階運算部的要素部分生成部所構成 ’加法部係以分別配置於進行至少第2階以後之運算之各 P皆蓮算部的要素運算裝置所構成。又，進行至少第2階以 後之蓮算之各階運算部係具有第1階段運算部、第2階段 運算部、第3階段運算部及第4階段運算部，該第3階段 36 1226061 玖、發明說明 運算部及第4階段運算部係將第3及第4階段之運算接著 第2階段之運算而進行，該第1階段運算部係進行第1階 段之運算，該第1階段之運算係包含將構成被乘數之各位 - 元之中成爲現在運算對象之一個位元作爲運算對象被乘數 ： 5位元並予以記憶的動作；該第2階段運算部係進行第2階 段之運算，該第2階段之運算係接著第1階段之運算而進 行，該第2階段之運算包含使用要素部分積生成部而將運 算對象被乘數位元與於構成乘數之各位元之中對應該階之 ® 位元的邏輯積，作爲該運算對象被乘數位元之該階中的要 10 素部分積而算出並加以記憶的動作；該第3及第4階段之 運算係包含使用要素運算裝置而算出該階中的要素部分積 、前階中的部分積、以及對於該運算對象被乘數位元之前 位元之該階中之進位的三個二個進位數的和，而作爲該運 算對象被乘數位元之該階中的部分積並加以記憶，且將於 15 此加算時所產生之進位作爲該運算對象被乘數位元之該階 中的進位並加以記憶的動作。 · 爰此，藉著先賦予分別對應相當於乘數之位元數之數 之階運算部的位元値，且將被乘數之各位元値順序賦予第 - 1階運算部，並對中間階運算部以具有預定之延遲而從之 _ 20 前的階運算部順序賦予被乘數之各位元値的狀態，而能構 成串聯並聯型之管線乘法器。因此，能容易地構成高積體 度、低消耗電力之串聯並聯型之管線全乘法器。 以上記載雖已說明了本發明之最佳實施樣態，惟各用 語並非用於限定內容而係用於說明者，只要不脫離本發明 37 1226061 玖、發明說明 之範圍及精神，可於所附之申請專利範圍中加以變更° 【圖式簡單說明3 第1圖表示依據此發明之一實施樣態所構成之邏輯51 算電路1的電路圖。 5 第2圖表示邏輯運算電路1之動作的時序圖。 第3A、3B圖分別表示於重設動作時之邏輯蓮算電路 1的狀態及強介電體電容器CF1的分極狀態。 第4A、4B圖分別表示於運算·記憶動作時之邏輯運 算電路1的狀態及強介電體電容器CF1的分極狀態。 1〇 第5A、5B圖分別表示於保持記憶動作時之邏輯運算 電路1的狀態及強介電體電容器CF1的分極狀態。 第6A、6B圖分別表示於讀出動作時之邏輯運算電路 1的狀態及強介電體電容器CF1之分極狀態。 第7A圖表示於邏輯運算電路1進行ML = yl AND/ 15 y2之邏輯運算情形下之第1被運算資料y1、第2被運算資 料y2、輸出線ML値的關係表。第7B圖表示進行ML二yl N0R/y2之邏輯運算情形下之第1被運算資料y1、第2被 運算資料y2、輸出線ML値的關係表。 第8A圖係以方塊圖表現邏輯運算電路1的圖式。第 2〇 8B圖表示利用邏輯運算電路1之串聯加法器21的方塊圖 〇 第9圖係使用邏輯運算電路1而實現第8B圖所示之 串聯加算器21情形的電路圖。 第10圖表示賦予構成第1方塊BK1之邏輯運算電路 38 1226061 玖、發明說明 及第2方塊BK2之邏輯運算電路之控制信號的時序圖。 第11圖表示利用第1圖所示之邏輯運算電路1之串聯 並聯型之管線乘法器之構成一例的方塊圖。 第12圖係用以說明管線乘法器141之動作的圖式。 5 第13圖表示管線乘法器141之第2階運算部141b之 構成的方塊圖。 第14圖表示第2階運算部141b之構成的邏輯電路圖 〇 第15A圖係模式地表示使用TMR元件151作爲非依 10 電性記憶元件情形下之邏輯運算電路之一部分的平面圖。 第15B、15C圖分別表示於第15A圖之斷面b— b、斷面c 一 c的平面。 第16A〜16D圖係用以說明於寫入動作中，流通於輸 入線167、169之電流IC1、IC2的方向與強磁性層163之 15 磁化方向之變化關係的圖式。 第17A、17B圖係用以說明依據記憶於TMR元件151 之資料而控制電晶體MP之方法(讀出動作的方法）的圖式 【圖式之主要元件代表符號表】
5第2端？ 7 第1信號線 9 第2信號線 11第3端子 13第4端子 CF1 第1強介電體電容器 CF2 第2強介電體電容器 MP、M1〜M6鷗體 3 第1端子* 39 1226061 玖、發明說明 BY1第1位元線 BY2第2位元線 RS 重設線 CLK纖線 yl 第1被運^資料 y2 第2被運》?資料 P 分雛態 RWL寫入線 WL 字· GND接地電位 ML 輸出線 Vdd 電源電位 pre mm PL 極板線 BL 位元線 21 串聯加法器 23 全加法器 25 暫存機會踯 BK1第1方塊 BK2第2方塊 31 、 32 、 41 、 42 、 52 、 61 、 62 邏輯聽讎各 33 記懦幾能方塊 35 纖腦幾能方塊 37、47 Μη曰日體 41 邏輯體電路
51 連線OR 53、56麵器 67 電晶體 141管麟法器 141a〜141d 第1〜第4階 142 邏車各 143 全加法器 145a〜145d 第1〜第4階勝重 離 151 TMR元件 161、163 強磁注層 153 電源 165 非磁[4® 167、169 輸入線 161a 第1端子 163a 第2端ί ία、IC2 電流
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