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Die
vorliegende Erfindung betrifft eine Schaltung für eine programmierbare stufenlose
Taktverschiebung. Bei vielen elektronischen Anwendungen, zum Beispiel
digitale CDRs (Clock Recovery Unit = Taktrückgewinnungseinrichtung) ist
es erforderlich, ein Taktsignal mit programmierbarer Phasenverschiebung
in Bezug zu einem Referenztakt zu erzeugen.
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Bei
einer Anzahl von Situationen, bei denen Daten zwischen verschiedenen
Chips, Leiterplatten oder Geräten übergeben
werden müssen,
wird gewöhnlich
der dazugehörige
Takt nicht verteilt. Der Hauptgrund ist die Reduzierung der Pinzahl
und Energieeinsparung. Auf der Empfängerseite tritt dann das Problem
der Rückgewinnung
des dazugehörigen Takts
auf, um den eingehenden Datenstrom abzutasten und zu verarbeiten.
Der Vorgang des Phasenabgleichs kann oft nicht vermieden werden,
auch wenn der dazugehörige
Takt gemeinsam mit dem Datensignal verteilt wird.
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Es
ist möglich,
eine Taktrückgewinnungsschaltung
zu entwerfen, die ohne einen Bezugstakt arbeitet bei präzisen Annahmen über das
Datenmuster und den lokalen VCO Abstimmfrequenzbereich. Weil diese
Hypothese bei den Anwendungen oft nicht erfüllt ist, erfordern die bekannten
Lösungen
hauptsächlich
eine Bezugstaktfrequenz innerhalb eines genau definierten Toleranzbereichs.
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Eine
Anzahl von bekannten Techniken steht für das Erzeugen eines Taktsignals
mit programmierbarer Phasenverschiebung bereits zur Verfügung, nämlich verzögerte, verriegelte
Schleifen (DLL = Delay Locked Loop), phasenverriegelte Schleifen
(PLL = Phase Locked Loop), offene Schleifenverzögerungsleitungen, digitale
Phasenabgleicher (DPA = Digital Phase Aligner).
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Lösungen auf
Basis PLL erfordern beträchtliche
Leistung und Chipfläche
und sind im Allgemeinen nicht in der Lage, mit einem weiten Datenübergangsdichte-Bereich
oder langen CID (continous identical digits = kontinuierlich identische
Digits) Folgen fertig zu werden, die von den Anwendungen aber oft
verlangt werden.
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Oft
wird eine PLL verwendet, um N Phasen der Bezugstaktfrequenz zu erzeugen.
Diese werden alle zu jedem empfangenden Makro verteilt, wo eine ausgewählt wird
zum Abtasten der eingehenden Daten. Diese Lösung erfordert eine Menge Fläche für die "Verdrahtung". Darüber hinaus
werden Schaltstörungen,
Schwankungen der Phasendifferenz zwischen den Takt-Multiphasen und
Tastverhältnisverzerrungen
zu einem Thema mit Herausforderung, wenn ein langer Pfad abzudecken
ist; zusätzlich
ist der Minimalabstand in Grad zwischen zwei benachbarten Phasen
durch die Technologie, die für
den Chip eingesetzt wird, begrenzt.
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Bei
anderen vorgeschlagenen Schaltungen wird ein PLL verwendet, eine
gefilterte Taktphase zu erzeugen, die dann zu allen empfangenden
Makros verteilt wird. Lokal werden alle Phasen mit einem DLL erzeugt.
Der Energieverbrauch und die Chipfläche bleiben ein ernstes Thema.
Auch in diesen Fällen
ist der Minimalabstand in Grad zwischen zwei benachbarten Phasen
durch die Technologie begrenzt.
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Es
sind auch Fälle
bekannt, bei denen der Multiphasentakt mittels einer offenen Verzögerungsleitungs-Schleife
erzeugt wird. Bei diesen Schaltungen ist der Energiebedarf ein Thema
(die Phasen werden auch dann erzeugt, wenn sie nicht gebraucht werden).
Darüber
hinaus ist der ganze Algorithmus kompliziert, weil die Phasen 360° nicht abdecken
und der Phasenabstand PTV-(Process, Temperature and Supply = Prozess,
Temperatur und Spannung) abhängig
und begrenzt ist.
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Lösungen,
die die Daten verzögern
(Digital Phase Aligners, DPA = digitale Phasenabgleicher) sind auch
bekannt. Deren Hauptnachteil ist, dass die Verzögerungskettenlänge die
Jittertoleranzamplitude und nicht nur die Taktperiode abdecken soll,
was in längeren
Verzögerungsketten
resultiert. Das bringt geringere Augenhöhe und wieder einen PTV-abhängigen und
begrenzten Phasenabstand mit sich. Außerdem erfordert eine Architektur,
die die Daten verzögert,
dass lokal die exakte Sendertaktfrequenz zur Verfügung steht.
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In
US 5,594,759 und
DE 42 38 543 C1 werden
Taktrückgewinnungsschaltungen
offenbart, die jede einen lokalen Bezugstaktgenerator und ein 90° Modul umfassen,
um einen um 90° verschobenen Bezugstakt
zu erzeugen. Jede Taktrückgewinnungsschaltung
umfasst zwei parallele Rückgewinnungspfade.
Ein Pfad wird verwendet, um das eingehende Datensignal mit dem lokalen
Bezugstakt zu mischen, der andere Taktrückgewinnungspfad wird verwendet, um
das eingehende Datensignal mit dem um 90° verschobenen lokalen Bezugstakt
zu mischen. Anschließend
werden Amplituden- und Phasenabgleich vorgenommen.
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Deshalb
ist es im Hinblick auf die bekannten Lösungen, die nicht ganz leistungsfähig sind,
die Hauptaufgabe der vorliegenden Erfindung, eine Schaltung für eine programmierbare
stufenlose Taktverschiebung zur Verfügung zu stellen, die alle oben erwähnten Probleme
beseitigt.
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Die
Grundidee der vorliegenden Erfindung ist, eine Einrichtung zur programmierbaren
stufenlosen Taktverschiebung zur Verfügung zu stellen, bestehend
aus einem Splitter, der ein 0° und
ein 90° verschobenes
Taktsignal aus einem Bezugstakt erzeugt und einem Interpolator dieser
zwei Phasen, der am Ausgang die gewünschte vorbestimmte Taktphase
abgibt.
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Diese
und weitere Aufgaben werden gelöst durch
ein Verfahren und eine Schaltung, wie in den anhängenden Ansprüchen beschrieben,
die als integraler Bestandteil der vorliegenden Beschreibung angesehen
werden.
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Die
Erfindung wird durch die folgende detaillierte Beschreibung, die
lediglich als erläuterndes und
nicht als einschränkendes
Beispiel gegeben wird, sicher klar dargestellt, diese ist mit Bezug
auf die anhängenden
Zeichnungsseiten zu lesen, in denen:
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1 ein
Blockschaltbild der erfindungsgemäßen Schaltung ist.
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Wie
in 1 gezeigt, besteht die Lösung aus zwei Blöcken in
Serie, einem Splitter (SPLITTER) und einem Interpolator (INTERPOLATOR):
Der Splitter empfängt
einen Takt CK_REF und erzeugt zwei um 90° verschobene Taktphasen; der
Interpolator benutzt diese zwei Taktphasen und zwei Koeffizienten SIN_Φ und COS_Φ und produziert
einen Takt, der eine Phase hat, die nur von den Eingangskoeffizienten
abhängt.
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Im
Folgenden wird eine detaillierte Beschreibung der beiden Blöcke gegeben.
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SPLITTER
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Der
Eingangstakt CK_REF wird summiert (im Addierer S1) und subtrahiert
(im Subtrahierer S2) zu einem verzögerten Takt CK_DEL, der von
einer Verzögerungsschaltung
DEL geliefert wird. Es ist möglich,
analytisch oder graphisch zu zeigen, dass die beiden Taktsignale
an den Ausgängen
von S1 uns S2 aufbaubedingt um 90° verschoben
sind, unabhängig
vom Betrag der Verzögerung Δ, so lange folgende
Bedingung für
die Verzögerung
erfüllt
ist: Δ ≠ π + kπ,k =
{0, ±1, ±2, ...}
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Das
bedeutet, dass das Vektorprodukt des Eingangstakts CK_REF und des
verzögerten
Takts CK_DEL nicht null sein darf. In der Anwendung wird diese Bedingung
leicht erfüllt.
Typischerweise
ist der Wert von Δ =
90° ± 50%.
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Wenn
der Eingangstakt CK_REF und der verzögerte Takt CK_DEL orthogonal
zueinander sind, d.h. exakt um 90° verschoben,
dann sind die Ausgangsamplituden von S1 und S2 gleich. In anderen
Fällen
werden zwei Quadrierer SQ1 und SQ2 eingesetzt, um nach bekannter
Technik zwei Taktsignale CK_90 und CK_0 mit gleicher Amplitude auszugeben.
Das wird durch zwei Quadrierer erreicht, von denen jeder beispielsweise
zwei Blöcke
umfasst. Der erste Block formt eine sinusförmige Welle in eine Rechteckwelle
um, die Amplituden zwischen zwei vorbestimmten Werten hat; im Falle
des ersten Blocks von SQ1 ist, wenn der Wert von S1 größer ist als
null, nimmt der Ausgang des ersten Blocks einen ersten vorbestimmten
Wert an (größer als
null, z.B. +5 V), während,
wenn der Wert von S1 kleiner als null ist, nimmt der Ausgang des
ersten Blocks einen zweiten vorbestimmten Wert an (niedriger als
null, z.B. –5 V).
Das gleiche gilt für
den ersten Block von SQ2, der S2 in eine Rechteckwelle umwandelt.
Die Amplituden der Rechteckwellen sind die gleichen, wenn die gleichen
vorbestimmten Werte für
die ersten Blöcke
von SQ1 und SQ2 gewählt
werden. Die zweiten Blöcke der
Quadrierer SQ1 und SQ2 sind Tiefpassfilter (z.B. RC Filter) mit
der Aufgabe, die Grundwelle der Rechteckwelle vom ersten Block herauszufiltern
und die höheren
Harmonischen zu eliminieren, um sinusförmige Wellen CK_90 bzw. CK_0
zu erzielen, die die gleichen Amplituden haben, weil die Rechteckwellen identische
Amplituden haben, und weil gleiche Filter für die zweiten Blöcke der
beiden Quadrierer verwendet werden. Bei der Schaltungsherstellung
werden in der Praxis beide Quadrierer gleichzeitig hergestellt, um
Ausgangsamplitudengleichförmigkeit
sicherzustellen.
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INTERPOLATOR
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Dieser
Block empfängt
die beiden um 90° verschobenen
Taktsignale CK_90 und CK_0 vom Splitter und erzeugt ein Taktsignal
mit einer Phase, die programmierbar ist durch Setzen der beiden
passenden Eingangskoeffizienten.
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Das
Wirkungsprinzip beruht auf der folgenden trigonometrischen Beziehung: sin(ωt
+ Φ) =
sin(ωt)cosΦ + cos(ωt)sinΦ
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Durch
Summieren der beiden um 90° verschobenen
Taktphasen sin(ωt)
und cos(ωt),
mit entsprechenden Koeffizienten cosΦ und sinΦ multipliziert, ist es möglich, jede
verzögerte
Version sin(ωt
+ Φ) des
Eingangs-Bezugtakts sin(ωt)
zu erhalten.
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In
der Schaltung werden die beiden um 90° verschobenen Takte CK_90 und
CK_0 an die entsprechenden Eingänge
der zwei Multiplizierer M1 und M2 gelegt; der zweite Eingang von
M1 wird mit einem ersten Koeffizienten SIN_Φ und der zweite Eingang von
M2 mit einem zweiten Koeffizienten COS_Φ versorgt.
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Die
Ausgänge
von M1 und M2 werden an die Eingänge
eines Addierers S3 gelegt, der am Ausgang das gewünschte Taktbezugssignal
CK_REF_Φ mit
der vorbestimmten Phasendifferenz Φ mit Bezug auf den Eingangstakt
CK_REF abgibt.
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Die
beiden Koeffizienten SIN_Φ und
COS_Φ können auf
jede gewünschte
Weise ausgewählt
werden. Sie können
beispielsweise aus einer abgespeicherten Tabelle TAB kommen, die
entsprechend der gewünschten
Phasenverschiebung Φ adressiert
ist, die beliebig ist.
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Die
Vorteile der vorliegenden Erfindung sind klar.
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Der
Minimalwinkel zwischen zwei benachbarten Phasen ist unabhängig von
Technologie, Temperatur und Betriebsspannung. Die Auflösung kann so
fein wie erforderlich gewählt
werden (stufenlose Taktverschiebung).
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Die
Lösung
ist eine offene Schleife, so wird keine besonders sorgfältige Auslegung
der Schleife zur Sicherstellung von Stabilität erforderlich. Wenn sie in
CDRs eingesetzt wird, braucht keine minimale Datenübergangsdichte
definiert zu werden.
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Bei
einer Implementierung auf einem monolithischen Chip, beispielsweise
in einer VLSI Technologie, sind der niedrige Energiebedarf und die
kleine erforderliche Siliziumfläche
von Vorteil. Es braucht kein Filter implementiert zu werden.
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Weitere
Implementierungsdetails werden nicht beschrieben, denn der Fachmann
auf diesem Gebiet ist in der Lage, die Erfindung auszuführen, ausgehend
von der Lehre der vorstehenden Beschreibung.
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Für den Fachmann
auf diesem Gebiet sind viele Änderungen,
Modifikationen, Variationen und andere Einsatzgebiete und Anwendungen
der vorliegenden Erfindung offensichtlich nach dem Studium der Beschreibung
und der anhängenden
Zeichnungen, die deren bevorzugten Ausführungsbeispiele offenbaren.