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Die
vorliegende Erfindung betrifft das Gebiet der Speicher und näherhin speziell
der ROM-Speicher.
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Herkömmlicherweise
sind in einem ROM-Speicher Speicherelemente oder Speicherpunkte
an den Schnittpunkten von Zeilen und Spalten angeordnet, wobei jeweils
jeder Speicherpunkt einen Binärzustand,
d. h. einen Wert 0 oder einen Wert 1 zu speichern vermag. Somit
ist jeder Speicherpunkt ein Monobit-Speicherpunkt.
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Um
die Abmessung der Speicher zu verringern, hat man bereits vorgesehen,
dass jeder Speicherpunkt, statt sich nur in dem einen oder anderen
von zwei Zuständen
befinden zu können,
eine reichere Information zu liefern vermag, die charakteristisch
beispielsweise für
den einen oder anderen von drei oder vier Zuständen ist. Aus Gründen der
Speicherverwaltung wäre
es dabei vorzuziehen, dass jeder Speicherpunkt eine ganze Zahl von
Bits speichern kann, d. h. eine Zahl von Informationen gleich einem
ganzzahligen Vielfachen von 2. Jeder Speicherpunkt würde beispielsweise
einem Transistor entsprechen, dessen Leitfähigkeitspegel mehr oder weniger
groß ist,
wenn er in seinen leitenden Zustand gesteuert ist. Hierfür kann man
am Ort jedes Speicherpunkts jeweils Transistoren größerer oder
kleinerer Abmessung vorsehen oder auch Transistoren mit flottierendem
Gate, deren Gate mehr oder weniger vorgespannt ist. Jedoch hat keine
dieser Lösung
in CMOS-Technologie industriellen Erfolg gefunden, wahrscheinlich
weil alle diese Lösungen
technologisch relativ komplexe Operationen einschließen und
den Vergleich eines Spannungs- oder Strompegels mit mehreren distinkten
verschiedenen Schwellwerten erfordert. Diese Operation ist stets
relativ komplex und läuft
Gefahr, an einem Mangel an Zuverlässigkeit zu leiden, wenn die
charakteristischen Werte der Komponenten driften.
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Somit
ist ein Ziel der vorliegenden Erfindung, in einem einfachen Speicherpunkt
die Speicherung mehrerer Informationen, d. h. einer Information
mit mehreren Bits oder Multibit-Information zu ermöglichen.
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Ein
anderes Ziel der vorliegenden Erfindung ist die Schaffung einer
Matrix derartiger Speicherpunkte, in welcher die Speicherpunkte
sämtlich
identisch sind.
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Ein
anderes Ziel der vorliegenden Erfindung ist die Schaffung einer
derartigen Matrix von Speicherpunkten, in welcher die Lese-Operationen
binär und
zuverlässig
sind.
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Ein
anderes Ziel der vorliegenden Erfindung ist die Schaffung einer
derartigen Matrix von Speicherpunkten, die besonders einfach zu
verwirklichen ist und wenig Platz auf einer integrierten Schaltung
einnimmt.
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Zur
Erreichung dieser Ziele sieht die vorliegende Erfindung einen ROM-Speicher gemäß Anspruch
1 vor.
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Gemäß einer
Ausführungsform
der vorliegenden Erfindung sind die Gates der MOS-Transistoren ein und
derselben Zeile miteinander verbunden.
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Diese
und weitere Gegenstände,
Ziele, Eigenschaften, Merkmale und Vorteile der vorliegenden Erfindung
werden in der nachfolgenden nicht-einschränkenden Beschreibung spezieller
Ausführungsbeispiele
im einzelnen auseinandergesetzt, in Verbindung mit den beigefügten Zeichnungsfiguren;
in diesen zeigen:
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1 eine
Spalte von Speicherpunkten des Typs mit Codierung durch die Lage
bzw. Stellung von Verbindungen,
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2 eine
Ausführungsform
einer Spalte von Dibit-Speicherpunkten gemäß der vorliegenden Erfindung,
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3A und 3B Lese-Schaltungen
in Anpassung an die Speicherspalte von 2,
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4 eine
Ausführungsform
eines Ensembles bzw. einer Gruppe von Spalten von Dibit-Speicherpunkten
gemäß der vorliegenden
Erfindung,
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5 eine
Ausführungsform
einer Spalte von Tribit-Speicherpunkten gemäß der vorliegenden Erfindung,
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6A, 6B und 6C Lese-Schaltungen
in Anpassung an die Speicherspalte von 5, sowie
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7 eine
Ausführungsform
eines Ensembles bzw. einer Gruppe von Tribit-Speicherspalten gemäß der vorliegenden
Erfindung.
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Eine
der Grundlagen der Erfindung bestand für den Erfinder in einer Betrachtung
und Klassifizierung der verschiedenen Typen bekannter Speicherzellen,
um zu erforschen, ob eine dieser Zellen in eine Multibit-Zelle umwandelbar
ist.
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Die
geläufigsten
Speicherzellen sind diejenigen, in welchen an der Stelle eines Kreuzungspunkts
eine gespeicherte Information sich durch das Vorhandensein oder
Fehlen eines Transistors, oder allgemeiner durch das Vorhandensein
eines aktiven oder inaktiven Transistors, konkretisiert. Ein aktiver
Transistor ist ein Transistor, der beim Anlegen eines Signals an
seinen Steueranschluss, im allgemeinen das Gate, da die Speicher im
allgemeinen auf der Grundlage von MOS-Transistoren konzipiert sind,
leitend wird. Ein inaktiver Transistor ist ein Transistor, der gesperrt
bleibt, während
das an sein Gate angelegte Signal ausreicht, um einen entsprechenden
aktiven Transistor leitend zu machen. Ein derartiger inaktiver Transistor
wird im allgemeinen realisiert wie ein aktiver Transistor, bei dem
man jedoch eine oder mehrere Herstellungsstufe(n) überspringt
oder hinzufügt,
derart dass er nicht-funktional wird. Man kann sagen, dass diese
herkömmlichen
Speicher Speicher mit Codierung durch das Vorliegen oder Fehlen
eines Transistors sind.
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Ein
zweiter Typ von Speicherpunkt wurde in der
Amerikanischen Patentschrift 5 917 224 von
L. Zangara, die an die vorliegende Anmelderin übertragen wurde, beschrieben.
Die Architektur einer Spalte von Speicherpunkten dieses zweiten
Typs ist in
1 dargestellt. Diese Spalte
umfasst eine Kette von Transistoren T, wobei zwei benachbarte Transistoren
jeweils ihre Source-Drain-Bereiche miteinander verschmolzen haben. Jeder
Spalte sind jeweils zwei Leitungen A und B zugeordnet, wobei man
beim Lesen zu bestimmen sucht, ob es zwischen den beiden Leitungen
Leitungsverbindung gibt oder nicht. Im allgemeinen ist eine dieser
Leitungen mit einem Bezugspotential versehen, während die andere Leitung vorgespannt
wird, worauf man nach dem Ende der Vorspannung die Potentialdifferenz
zwischen den beiden Leitungen liest, während einer der Speicherpunkte
T adressiert wird. Alle diese Speicherpunkte sind identische und
aktive Transistoren, wobei jedoch jeder Transistor an seinen Hauptanschlüssen entweder
mit derselben Leitung oder mit zwei verschiedenen Leitungen verbunden
ist. Wenn die beiden Anschlüsse
mit derselben Leitung verbunden sind und man diesen Transistor adressiert,
so bleibt die vorgespannte Leitung auf dem Vorspannungspotential,
was einen ersten Zustand charakterisiert. Wenn die beiden Anschlüsse des
jeweils adressierten Transistors mit unterschiedlichen Leitungen
verbunden sind, so schließt
dieser Transistor die beiden Leitungen kurz und das Potential der
vorgespannten Leitung sinkt ab, was einen zweiten Zustand charakterisiert.
Man kann sagen, dass dieser zweite Speichertyp ein Speicher mit
Codierung durch die Lage bzw. Stellung von Verbindungen ist.
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Die
vorliegende Erfindung schlägt
eine Modifizierung dieses zweiten Speichertyps vor, um hieraus einen
Multibit-Speicher zu machen. Die Erfindung wird zunächst für den Fall
beschrieben, wo ein Speicherpunkt eine Information mit zwei Bits
speichern kann, sodann für
den Fall, wo ein Speicherpunkt die Speicherung einer Information
mit drei Bits gestattet, und hieraus wird sich eine Verallgemeinerung
der vorliegenden Erfindung ergeben.
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Dibit-Speicherpunkt
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2 veranschaulicht
eine Ausführungsform
eines Speichers mit Zwei-Bit-Speicherpunkten
gemäß einer
Ausführungsform
der vorliegenden Erfindung. Jede Spalte des Speichers umfasst eine
Kette von Transistoren T1, die vier (22)
Leitungen A, B, C, D zugeordnet sind. Jede Spalte ist einer Lese-Schaltung der in
den 3A und 3B veranschaulichten
Art zugeordnet. Für
zwei nebeneinander liegende Transistoren ein und derselben Spalte
entspricht der Drain-Anschluss des einen dem Source-Anschluss des
anderen Transistors. Jeder Transistor hat jeweils seinen Drain-Anschluss
mit einer der Leitungen A, B, C, D verbunden und seinen Source-Anschluss
mit einer der Leitungen A, B, C, D (gegebenenfalls derselben). Sämtliche
Transistoren sind gleichartig und sind aktive Transistoren.
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Zum
Lesen wird einer der Transistoren der Spalte ausgewählt und
die Lese-Schaltung
aufeinanderfolgend in die in 3A veranschaulichte
Konfiguration und sodann in die in 3B veranschaulichte
Konfiguration gebracht. Dieser Übergang
von einer Konfiguration in die andere kann mit jedem beliebigen
Kommutationsmittel erfolgen. Lese-Schaltungen in Zuordnung zu Speichermitteln
könnten
auch gleichzeitig verwendet werden.
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In
der Konfiguration gemäß 3A sind
zwei der Leitungen, nämlich
die Leitungen A und C, mit einem Bezugspotential verbunden, das
im folgenden einfachheitshalber mit Masse bezeichnet wird, das jedoch
nur von einem im folgenden erwähnten
Vorspannpotential verschieden sein muss. Die beiden anderen Leitungen, B
und D, können
vorgespannt werden und werden sodann mit einem AND-Gatter 10 verbunden,
und zwar über Leseverstärker A1
bzw. A2. Wenn daher der Transistor der Spalte, der an seinen mit
derselben Leitung verbundenen Anschlüssen, d. h. mit der Leitung
B und der Leitung D oder mit der Leitung A und der Leitung C, ein
Steuersignal zugeführt
erhält,
so verbindet dieser Transistor keine der Leitungen B und D mit Masse.
Diese Leitungen bleiben auf der Vorspann-Spannung, die beiden Verstärker A1
und A2 liefern ein Signal auf hohem Pegel (1) und das AND-Gatter 10 gibt
am Ausgang eine 1 ab. Wenn hingegen der betrachtete Transistor die Leitung
B oder D mit der Leitung A oder der Leitung C verbindet, so wird
ein Wert 0 detektiert. Dies entspricht dem Lesen eines ersten Bits
des betrachteten Speicherpunkts.
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In
einer zweiten Lese-Phase, zum Lesen des zweiten Bits, kann man die
Lese-Schaltung wie in 3B modifiziert verwenden, in
welcher die Leitungen A und D mit Masse verbunden sind und die Leitungen B
und C vorgespannt und dann ,gelesen' werden können. Wenn der betrachtete
Transistor T1 an seinen Hauptanschlüssen mit derselben Leitung
verbunden ist, d. h. mit den Leitungen A und D oder den Leitungen B
und C, so werden die Leitungen B und C nicht entladen. Wenn hingegen
der betrachtete Transistor einen seiner Anschlüsse mit der Leitung B oder
C und den anderen seiner Anschlüsse
mit der Leitung A oder D verbunden hat, so kommt es zu einer Entladung
der Leitung B oder C. Im ersten Fall wird im Ausgang des AND-Gatters 10 eine
1 detektiert und im zweiten Fall eine 0.
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Ausgehend
von diesen Überlegungen
und unter Bezugnahme auf die in den
3A und
3B veranschaulichten
speziellen Lese-Schaltungen, erkennt man, dass für jeden Speicherpunkt die Daten
00, 01, 10 und 11 auf eine der in der nachfolgenden Tabelle 1 angegebenen
vier Arten codiert werden können. Tabelle 1
| Daten | Drain-Source-Verbindungen
des MOS-Transistors |
| 00 | AB | BA | CD | DC |
| 01 | AD | BC | CB | DA |
| 10 | AC | BD | CA | DB |
| 11 | AA | BB | CC | DD |
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Aus
Gründen
der Vollständigkeit
der Tabelle ist beispielsweise angegeben, dass das Datum 00 durch die
Verbindung AB oder BA und durch die Verbindung CD oder DC kreiert
werden könnte.
Tatsächlich
handelt es sich um symmetrische Verbindungen.
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Durch
einen Vergleich dieser Tabelle mit den Lese-Schaltungen der 3A und 3B erkennt
man, dass diese Schaltungen tatsächlich
wirksam die für
die angegebenen Verbindungen angegebenen Zwei-Bit-Daten decodieren.
Als Beispiel ist in 2 die zu jedem der Transistoren
der Spalte gehörige
Codierung angegeben, und zwar aufeinanderfolgend 10, 01, 10, 00,
11, 10 und 00, für
den in den 3A und 3B veranschaulichten
Lese-Mode.
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Allgemein
gilt, dass, sobald man einen Lese-Mode der beiden Bits gewählt hat,
indem man eine Leitung als Bezugsleitung zuweist (hier die Leitung
A) und sodann durch ,Lesen' in
einem ersten Zeitpunkt zwei der Leitungen B, C, D (hier die Leitungen
B und D), sodann in einem zweiten Zeitpunkt zwei andere der Leitungen
B, C, D (hier die Leitungen B und C), man eine Codierungstabelle
der Transistoren konstruieren kann. Bedeutsam ist, dass man für jeden
Transistor, um jede beliebige ausgewählte Codierung zu bewirken,
eine Verbindung mit irgendeiner der Leitungen und mit einer anderen
ausgewählten
Leitung vorsehen kann, angesichts der Tatsache, dass zwei benach barte
Transistoren einen Anschluss gemeinsam haben und dass daher, nachdem
ein Transistor programmiert ist, die Anschlussverbindung eines der
Anschlüsse
des unmittelbar benachbarten Transistors vorgegeben ist.
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Da
eine der Leitungen A, B, C und D, hier die Leitung A, sich stets
auf dem Bezugspotential befindet, können zwei benachbarte Spalten
sich eine gemeinsame Leitung teilen. Dies ist in 4 dargestellt,
in welcher vier aufeinanderfolgende Zeilen i + 3 bis i – 3 und
vier aufeinanderfolgende Spalten j – 1 bis j + 2 veranschaulicht
sind. Die Spalte j – 1
umfasst vier Leitungen Dj-1, Cj-1,
Bj-1 und Aj-1, und
die Spalte j umfasst vier aufeinanderfolgende Leitungen Aj, Bj, Cj und
Dj. Die Leitungen Aj-1 und
Aj stellen ein und dieselbe einzige Leitung
dar. Gleiches für
die Spalten j + 1 und j + 2, die Leitung Aj+1 und
die Leitung Aj+2 sind miteinander verschmolzen.
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Verschiedene
Varianten und Modifikationen ergeben sich für den Fachmann. In der Zeichnung
ist jeweils jeder Speicherpunkt als ein MOS-Transistor veranschaulicht.
In allgemeiner Form kann es sich um jede beliebige Struktur, welche
einen steuerbaren Schalter darstellt, handeln und die verschiedenen
in der Technik bekannten Typen steuerbarer Schalter können verwendet
werden.
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Ein
bedeutsamer Vorteil der vorliegenden Erfindung beruht auf dem Umstand,
dass jeweils jedes gespeicherte Bit-Paar durch zwei aufeinanderfolgende
Lesungen von Binär-Zuständen detektiert
wird. Bei jeder Lesung detektiert man einen hohen oder niedrigen
Pegel und nicht verschiedene Zwischenpegel.
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Tribit-Speicherpunkt
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5 veranschaulicht
eine Spalte eines Speichers gemäß der vorliegenden
Erfindung, in welchem jeweils jeder Speicherpunkt drei Informationsbits
zu speichern vermag. Jede Spalte umfasst jeweils eine Kette von
Transistoren T2, in Zuordnung zu acht (23)
Leitungen A, B, C, D, E, F, G, H. Jeder Transistor hat seinen Drain-Anschluss
mit einer der Leitungen A, B, C, D, E, F, G, H und seinen Source-Anschluss
mit einer der Leitungen A, B, C, D, E, F, G, H (eventuell derselben)
verbunden.
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Das
Auslesen eines derartigen Speicherpunkts erfolgt unter aufeinanderfolgender
Anwendung der Lese-Schaltungen, wie sie beispielsweise in den 6A, 6B und 6C veranschaulicht
sind. In jeder Lese-Schaltung sind jeweils vier Leitungen mit Masse
verbunden und vier Leitungen sind vorspannbar und mit Lese-Verstärkern A11,
A12, A13 und A14 verbunden, deren Ausgänge mit einem AND-Gatter 20 verbunden sind.
Die Lese-Schaltungen unterscheiden sich darin, dass in jeder Schaltung
jeweils vier Leitungen, die von denen der vorhergehenden Schaltung
verschieden sind, mit den Lese-Verstärkern verbunden
sind. In der Praxis kann dies mittels geeigneter Kommutierschaltungen
realisiert werden. Diese Lese-Schaltungen werden aufeinanderfolgend
zum Lesen des ersten, zweiten und dritten gespeicherten Bits in
jedem Speicherpunkt verwendet. In Analogie zu der Dibit-Schaltung
ersieht man:
- – Für die in 6A dargestellte
Schaltung zum Lesen des ersten Bits hat der Ausgang den Betrag 1,
wenn die Anschlüsse
des betrachteten Speicherpunkts zwischen den Leitungen A, C, E und
G oder zwischen den Leitungen B, D, F und H oder derselben angeschlossen
sind; und der Ausgang hat den Betrag 0, wenn die Verbindungen des
betrachteten Speicherpunkts zwischen einer beliebigen der Leitungen
B, D, F und H und einer beliebigen der Leitungen A, C, E und G angeordnet
sind;
- – für die in 6B dargestellte
Schaltung zum Lesen des zweiten Bits hat man eine Ausgangsgröße mit dem
Wert 1, wenn der betrachtete Speicherpunkt mit seinen Anschlüssen zwischen
einer der Leitungen A, D, E oder H oder zwischen einer der Leitungen
B, C, F oder G oder an zwei Leitungen oder an derselben Leitung
liegen; und die Ausgangsgröße beträgt 0, wenn
die Verbindungen des betreffenden Speicherpunkts zwischen einer
beliebigen der Leitungen B, C, F und G und einer beliebigen der
Leitungen A, D, E und H angeordnet sind; und
- – für die in 6C dargestellte
Schaltung zum Lesen des dritten Bits hat man eine Ausgangsgröße mit dem Betrag
1, wenn der Speicherpunkt seine Anschlüsse zwischen den Leitungen
A, B, G oder H oder zwischen den Leitungen C, D, E oder F oder an
derselben Leitung angeschlossen hat; und der Ausgang beträgt 0, wenn
der Speicherpunkt zwischen einer der Leitungen C, D, E, F und einer
der Leitungen A, B, G oder H angeschlossen ist.
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Dies
entspricht der nachfolgenden Tabelle 2. Tabelle 2
| Daten | Drain/Source-Verbindungen
des MOS-Transistors |
| 000 | AF | BE | CH | DG | EB | FA | GD | HC |
| 001 | AB | BA | CD | DC | EF | FE | GH | HG |
| 010 | AD | BC | CB | DA | EH | FG | GF | HE |
| 011 | AH | BG | CF | DE | ED | FC | GB | HA |
| 100 | AC | BD | CA | DB | EG | FH | GE | HF |
| 101 | AG | BH | CE | DF | EC | FD | GA | HB |
| 110 | AE | BF | CG | DH | EA | FB | GC | HD |
| 111 | AA | BB | CC | DD | EE | FF | GG | HH |
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Man
ersieht, dass in den Lese-Schaltungen der Tribit-Zelle, wie für die Dibit-Zelle, eine Leitung
(die Leitung A) konstant ständig
mit Masse verbunden ist. Diese Leitung kann zwei benachbarten Zellenspalten
gemeinsam sein. Dies ist in 7 dargestellt,
wo man erkennt, dass zwischen den Leitungen A bis H der Spalten j – 1 und
j die Leitungen Aj und Aj-1 ein
und dieselbe einzige Leitung bilden.
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Multibit-Speicherpunkt
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Das
vorstehend Beschriebene lässt
sich auf Speicherpunkte zu N Bits verallgemeinern. Hierfür wird jeweils
jede Spalte 2N Leitungen umfassen und die
Speicherpunkte werden ihre Anschlüsse mit einer dieser 2N Leitungen verbunden haben. Es sind N Lese-Schaltungen
vorgesehen, die selektiv mit 2N-1 verschiedenen Leitungen
unter den 2N Leitungen verbunden sind. Auf
der Grundlage dieser Verbindungen kann der Fachmann eine Codierungstabelle
entsprechend den obigen Tabellen 1 und 2 bestimmen.
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Die
vorliegende Erfindung ist zahlreichen Modifizierungen zugänglich,
welche sich für
den Fachmann ergeben. Insbesondere kann man, in Abhängigkeit
von den jeweils für
die Verbindungen von Lese-Zellen getroffenen Wahlen jedes Mal eine
entsprechende Tabelle ableiten, welche eine Identifizierung von
N Bits je Speicherpunkt in Zuordnung zu 2N Leitungen
gestatten.
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In
einer praktischen Ausführungsform
ist der Fachmann in der Lage, die dargestellte Schaltung in verschiedenen
Arten zu implementieren, beispielsweise indem er die verschiedenen,
jeweils eine Spalte bildenden Leitungen in verschiedenen Metallisierungsniveaus
oder -lagen vorsieht und Verbindungen (sogenannte vias) zwischen
den verschiedenen Metallisierungsniveaus vorsieht. Wie angegeben,
ist jeder Transistor jeweils mit einer aus mehreren Leitungen bestehenden
Spalte verbunden. Die Ausdrücke
Spalten und Zeilen sind vertauschbar, der Ausdruck Spalte impliziert
nicht notwendigerweise, dass die entsprechenden Leitungen vertikal
verlaufen.
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In
der Beschreibung ist zwar angegeben, dass jeweils jeder Speicherpunkt
ein MOS-Transistor ist, der seinen Drain- oder Source-Bereich mit
dem Source- oder Drain-Bereich des in derselben Spalte benachbarten MOS-Transistors gemeinsam
hat; jedoch kann jeder beliebige steuerbare Schalter Anwendung finden.