DE602004012310T2 - Speicherschnittstelle für systeme mit mehreren prozessoren und einem speichersystem - Google Patents

Speicherschnittstelle für systeme mit mehreren prozessoren und einem speichersystem Download PDF

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Tord Nilsson
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Description

  • KREUZBEZUG AUF ZUGEHÖRIGE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität aus den U.S. Provisional Application Nos. 60/509,503, eingereicht am 8. Oktober 2003; 60/510,074, eingereicht am 9. Oktober 2003; und 60/530,960, eingereicht am 19. Dezember 2003, alle mit dem Titel „High Performance and Reliability Memory Interface for Systems with Multiple CPUs and One Memory".
  • HINTERGRUND
  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf Speichersysteme und insbesondere auf eine Schnittstelle für ein Speichersystem, auf welches durch mehrere Prozessoren zugreifbar ist.
  • STAND DER TECHNIK
  • Ein Steuerprozessor (CPU) erfordert einen Speicher, um arbeiten zu können. Der Speicher kann auf der gleichen integrierten Schaltung oder dem „Chip" mit der CPU integriert sein, wie im Falle von einer digitalen anwendungsspezifischen integrierten Schaltung (ASIC), oder kann sich extern befinden. Ein On-Chip Speicher hat den Vorteil darin, schneller als ein externer Speicher zu sein, ist jedoch teurer und nicht sehr skalierbar. Somit ist die Anzahl von On-Chip Speichern in den meisten digitalen ASICs relativ gering. Ein externer Speicher kostet andererseits weniger und ist skalierbar. Daher wird für gewöhnlich eine relativ hohe Anzahl von externen Speichern zusätzlich zu irgendeinem On-Chip Speicher, welcher vorliegen kann, bereitgestellt. Ein Kommunikationsbus unterstützt eine Datenübertragung an und von der CPU und dem externen Speicher. Der Kommunikationsbus wird typischerweise durch eine externe Speicherschnittstelle gesteuert, welche einen Zugriff auf den Kommunikationsbus steuert.
  • In einigen Systemen können mehr als eine CPU vorliegen, wobei jede CPU einen Zugriff auf den Speicher erfordert. Um die Kosten des Gesamtsystems für solche Systeme gering zu halten, können die CPUs den gleichen externen Speicher gemeinsam benutzen. Beispielsweise greifen bei bestimmten Systemen der Steuerprozessor und eine Direktspeicher-Zugriffssteuerung auf den gleichen externen Speicher zu. Da lediglich eine CPU den externen Speicher jeweils steuern kann, sind Herausforderungen bezogen auf den Entwurf von der Speicherschnittstelle gesetzt. Insbesondere muss die Speicherschnittstelle dazu in der Lage sein, jeder CPU eine bestimmte minimal erforderliche Bandbreite zu dem externen Speicher zu geben. Die Speicherschnittstelle muss ebenfalls dazu in der Lage sein, einen gleichzeitigen Zugriff auf den externen Speicher handzuhaben. Weitere Herausforderungen enthalten eine Aktualisierung des Speichers (d. h., welche CPU die Aktualisierung durchführen wird), ein Verhindern, dass eine CPU weitere CPU-Daten modifiziert, ein Bestimmen der Wartezeit oder der Latenz für jede CPU, und dergleichen.
  • Bestehende Speicherschnittstellen verwenden ein asynchrones Anforderungs-und-Bewilligungs-System, um mehrere CPUs handzuhaben. Typischerweise, wenn eine CPU auf den externen Speicher zugreifen muss, sendet diese CPU ein Speicherzugriff-Anforderungssignal an die Speicherschnittstelle. Die Speicherschnittstelle sendet ein Antwortsignal an die CPU zurück, welches bestätigt, dass die Anforderung empfangen wurde. Die Speicherschnittstelle entscheidet dann, ob die Anforderung bewilligt werden kann, und zwar basierend auf ein bestimmtes vordefiniertes Schema. Das Schema kann beispielsweise ein First-In-First- Out-Schema, ein prioritätsbasiertes Schema, ein Direktzugriff-Schema und dergleichen sein. Die Speicherschnittstelle sendet danach ein Bewilligungssignal an die CPU, und die CPU kann antworten, indem ein Bestätigungssignal an die Speicherschnittstelle zurückgesendet wird. Der Zugriff auf den externen Speicher kann dann stattfinden.
  • Die EP 1 132 818 offenbart ein Schlichtungsverfahren und -System, um es mehreren Prozessoren zu ermöglichen, auf einen gemeinsam benutzten Speicher zuzugreifen. Das Verfahren enthält ein Bestimmen eines ersten Zeitschlitzes und eines zweiten Zeitschlitzes; ein Bewilligen eines Zugriffes auf den gemeinsam benutzten Speicher für einen ersten Prozessor während des ersten vorbestimmten Zeitschlitzes, und ein Bewilligen eines Zugriffes auf den gemeinsam benutzten Speicher für einen zweiten Prozessor während des zweiten vorbestimmten Zeitschlitzes.
  • UMRISS DER ERFINDUNG
  • Eine Speicherschnittstelle stellt vorbestimmte Zeitschlitze bereit, bei welchen jede aus einer Mehrzahl von CPUs auf den externen Speicher zugreifen kann. Ein Zeitschlitz, welcher jeder CPU zugewiesen ist, kann gemäß den erwarteten Speicheranforderungen von der CPU bestimmt werden. Jeder CPU wird garantiert, eine bestimmte Größe einer zugewiesenen Bandbreite zu dem externen Speicher zu erhalten. Die vorbestimmten Zeitschlitze erlauben es, dass die Latenz des Systems bekannt wird, welches für echtzeitorientierte Anwendungen hilfreich ist. Darüber hinaus kann jede CPU ihren eigenen Takt während des zugewiesenen Zeitschlitzes verwenden, um den externen Speicher zu steuern, wodurch verschiedene Taktdomänen in dem System angepasst werden. Speicheraktualisierungs- und Datenschutz-Funktionen werden ebenfalls bereitgestellt.
  • Im Allgemeinen ist die Erfindung in einem Aspekt gerichtet auf ein Verfahren zum Bewilligen eines Zugriffes auf einen einzelnen externen Speicher von mehreren Steuerprozessoren. Das Verfahren enthält die Schritte eines Bestimmens von einem ersten Zeitschlitz und einem zweiten Zeitschlitz, eines Bewilligens eines Zugriffes auf den externen Speicher an einen ersten Steuerprozessor während des ersten vorbestimmten Zeitschlitzes, und eines Bewilligens eines Zugriffes auf den externen Speicher an einen zweiten Steuerprozessor während des zweiten vorbestimmten Zeitschlitzes.
  • Im Allgemeinen ist die Erfindung in einem Aspekt gerichtet auf eine Speicherschnittstelle, um mehreren Steuerprozessoren einen Zugriff auf einen einzelnen externen Speicher zu erlauben. Die Speicherschnittstelle enthält einen ersten Steuerprozessor, einen zweiten Steuerprozessor und eine Schlichtereinrichtung, welche im Zwischenbetrieb mit einem aus dem ersten und zweiten Steuerprozessor verbunden und damit synchronisiert ist. Die Schlichtereinrichtung ist dazu konfiguriert, um einen Zugriff auf den externen Speicher an den ersten Steuerprozessor während eines ersten vorbestimmten Zeitschlitzes zu bewilligen, und einen Zugriff auf den externen Speicher an den zweiten Steuerprozessor während des zweiten vorbestimmten Zeitschlitzes zu bewilligen.
  • Es wird hervorgehoben, dass der Ausdruck enthält/enthaltend, wenn in dieser Beschreibung verwendet, dazu hergenommen wird, um das Vorliegen von angegebenen Merkmalen, Ganzzahlen, Schritten oder Bauteilen zu spezifizieren, jedoch das Vorliegen oder die Hinzufügung von einem oder mehreren weiteren Merkmalen, Ganzzahlen, Schritten, Bauteilen oder Gruppen davon nicht ausschließt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Vorhergehenden und weiteren Vorteile der Erfindung werden anhand der folgenden detaillierten Beschreibung und unter Bezugnahme auf die Zeichnungen deutlich, in welchen:
  • 1 ein Blockdiagramm von einer beispielhaften Speicherschnittstelle darstellt, welche eine separate Speichersteuerung für jede CPU hat; und
  • 2 ein Blockdiagramm von einer weiteren beispielhaften Speicherschnittstelle darstellt, welche eine einzelne Speichersteuerung für alle CPUs hat.
  • BESCHREIBUNG VON DARSTELLHAFTEN AUSFÜHRUNGSFORMEN VON DER ERFINDUNG
  • Das Folgende gibt eine detaillierte Beschreibung von darstellhaften Ausführungsformen von der Erfindung mit Bezug auf die Zeichnungen wieder, wobei die gleichen Bezugszeichen für gleiche oder ähnliche Elemente verwendet werden. Wie hier verwendet, bedeutet der Ausdruck „Zugriff", wenn in Verbindung mit dem Ausdruck „externer Speicher" verwendet, jeglichen Speicherbetrieb, und bezieht sich darauf, welcher Lesebetriebe, Schreibbetriebe und Aktualisierungsbetriebe enthält, wobei er jedoch nicht notwendigerweise darauf beschränkt ist.
  • Obwohl asynchrone Anforderung-und-Bewilligungs-Systeme recht gut arbeiten, sind Verbesserungen in mehreren Bereichen erwünscht. Beispielsweise können verschiedene Handshakes, welche zwischen der CPU und der Speicherschnittstelle stattfinden, eine beträchtliche Bandbreite verbrauchen. Zusätzlich ist es schwierig, die Latenz des Systems mit jeglicher Genauigkeit für eine vorgegebene CPU vorherzusagen, weil der Speicherzugriff, sobald bewilligt, für gewöhnlich nicht unterbrochen wird, bis die CPU fertig ist. Diese unbekannte und potenziell lange Wartezeit kann für weitere CPUs Probleme bereiten, insbesondere bei echtzeitorientierten Anwendungen.
  • Daher kann eine Speicherschnittstelle vorbestimmte Zeitschlitze verwenden, um einen Zugriff auf den externen Speicher an die CPUs zu bewilligen. Der Zeitschlitz, welcher jeder CPU zugewiesen ist, kann gemäß den erwarteten Speicheranforderungen von der CPU bestimmt werden. Auf diese Art und Weise wird jeder CPU garantiert, eine minimale Größe einer zugewiesenen Bandbreite an den externen Speicher zu erhalten. Das Vorliegen von vorbestimmten Zeitschlitzen erlaubt es ebenfalls, dass die Latenz des Systems bekannt wird, welches bei echtzeitorientierten Anwendungen hilfreich ist.
  • Bezug nehmend nun auf 1, ist ein Blockdiagramm, welches eine Speicherschnittstelle 100 darstellt, gezeigt. Die Speicherschnittstelle 100 verbindet eine erste CPU (CPU1) und eine zweite CPU (CPU2) mit einem einzelnen externen Speicher 102. Sowohl die CPU1 als auch die CPU2 können auf einem einzelnen Chip vorliegen, wie im Falle von vielen digitalen ASICs, oder die CPU1 und die CPU2 können auf einem separaten Chip vorliegen. Wenn die CPU1 und die CPU2 auf einem einzelnen Chip vorliegen, kann sich die Speicherschnittstelle 100 auf dem gleichen Chip wie die CPUs befinden oder kann sich die Speicherschnittstelle 100 auf einem separaten Chip befinden. Die CPU1 und die CPU2 können die gleichen Funktionen durchführen, oder jede CPU kann eine unterschiedliche Funktion durchführen (beispielsweise ein Netzwerkzugriff gegen eine Anwendungsausführung). Im letzten Fall können die CPU1 und die CPU2 unterschiedliche Taktfrequenzen als auch unterschiedliche Bandbreiten-Anforderungen mit Bezug auf den externen Speicher 102 haben.
  • Die Speicherschnittstelle 100 enthält eine separate Speichersteuerung für jede aus der CPU1 und der CPU2. Somit ist in dem Beispiel von 1 die CPU1 mit einer Speichersteuerung 104 verbunden, während die CPU2 mit einer weiteren Speichersteuerung 106 verbunden ist. Die Speichersteuerungen 104 und 106 können jegliche geeignete Speichersteuerung sein, welche dazu in der Lage ist, geeignete Steuersignale, welche eine Schreib-Freigabe, Lese-Freigabe, Speicheradresse, Daten und dergleichen enthalten, dem externen Speicher 102 bereitzustellen. Jede aus den Speichersteuerungen 104 und 106 ist mit dem externen Speicher 102 über einen Multiplexer 108 verbunden, welcher beispielsweise ein Kombinier-Multiplexer sein kann.
  • Eine Schlichtereinrichtung 110 ist mit dem Multiplexer 108 verbunden. Die Schlichtereinrichtung 110 kann jegliche geeignete Logikvorrichtung sein, und ist dazu konfiguriert, um zu steuern, welche aus der Speichersteuerung 104 oder 106 zu irgendeiner vorgegebenen Zeit mit dem externen Speicher 102 gemultiplext wird. Ein Zugriff auf den externen Speicher 102 wird auf einer Zeitschlitzbasis bewilligt, bei welcher die Speichersteuerung 104 oder die Speichersteuerung 106 für eine spezifizierte Zeitdauer freigegeben wird. Die Länge der Zeitschlitze kann vorbestimmt sein, beispielsweise gemäß den Anforderungen des externen Speichers von der CPU, der Taktfrequenz von der CPU oder einem bestimmten weiteren Faktor. Jede CPU hat somit eine bestimmte minimale Bandbreite und eine bestimmte maximale Latenz mit Bezug auf den externen Speicher 102. Die Schlichtereinrichtung 110 kann ebenfalls programmierbar sein, so dass die Länge von den Zeitschlitzen, wenn notwendig, zeitweise eingestellt werden kann.
  • Im Betrieb wird jede aus den Speichersteuerungen 104 und 106 mit der CPU1 oder der CPU2 synchronisiert. Mit anderen Worten, wird die Speichersteuerung 104 mit der CPU1 synchronisiert, und wird die Speichersteuerung 106 mit der CPU2 synchronisiert, so dass jede Speichersteuerung gemäß der Taktfrequenz von ihrer jeweiligen CPU arbeitet. Somit gibt es, wenn einer CPU (beispielsweise CPU1 oder CPU2) ein Zugriff auf den externen Speicher 102 bewilligt wird, einen synchronen Pfad von der CPU zu dem externen Speicher 102 und zurück. Auf eine ähnliche Weise wird die Schlichtereinrichtung 110 ebenfalls mit einer der CPUs (beispielsweise CPU1) synchronisiert. Für gewöhnlich wird die Schlichtereinrichtung 110 mit der CPU mit dem höchsten Takt synchronisiert, um die höchste Zeitschlitz-Auflösung zu erzielen. Die Schlichtereinrichtung 110 wird ebenfalls mit der Speichersteuerung (beispielsweise Speichersteuerung 104) für diese CPU synchronisiert, jedoch nicht notwendigerweise mit der Speichersteuerung für die weitere CPU bzw. die weiteren CPUs.
  • Wenn eine aus der CPU1 oder CPU2 einen Zugriff auf den externen Speicher 102 wünscht, stellt die zugreifende CPU lediglich die gewünschte Adresse bzw. die gewünschten Adressen, der jeweiligen Speichersteuerung (d. h. die Speichersteuerung 104 oder 106) bereit. Wenn ein Schreibbetrieb einbezogen ist, stellt die zugreifende CPU ebenfalls die zu schreibenden Daten dem externen Speicher 102 bereit. Auf jeden Fall braucht kein Anforderungs-und-Bewilligungs-Handshake zwischen der zugreifenden CPU und der jeweiligen Speichersteuerung stattfinden, weil die jeweilige Speichersteuerung der zugreifenden CPU zugewiesen ist. Wenn der Zeitschlitz der zugreifenden CPU beginnt, sendet die Schlichtereinrichtung 110 ein Freigabesignal an die jeweilige Speichersteuerung und bewirkt, dass der Multiplexer 108 die Steuersignale von dieser Speichersteuerung an den externen Speicher 102 multiplext. Typischerweise wird ein „Bereit"- oder „Daten verfügbar"- oder „Warten"-Signal dazu verwendet, um anzuzeigen, wann die derzeitige Datenübertragung (Daten lesen oder Daten schreiben) vollständig ist. Dies ermöglicht es der CPU, auf die Daten zuzugreifen, ohne die exakte Latenz zu kennen. Danach fährt der Speicherbetrieb normal fort, bis der Zeitschlitz abgelaufen ist, und der Prozess wird im nächsten Zeitschlitz der CPU wiederholt.
  • Um sicherzustellen, dass die Daten für jede aus der CPU1 und CPU2 geschützt sind, kann die Schlichtereinrichtung 110 in einigen Ausführungsformen von der Erfindung Register (nicht ausdrücklich gezeigt) enthalten, welche Speicherparameter für jede aus der CPU1 und der CPU2 enthalten. Die Register können beispielsweise bestimmen, welche Bereiche des externen Speichers 102 durch welche CPU zugreifbar sind, und welche Bereiche des externen Speichers 102 durch beide CPUs zugreifbar sind. Wenn eine Speichersteuerung die gewünschte Adresse, bzw. die gewünschten Adressen, von einer CPU empfängt, leitet die Speichersteuerung die empfangene Adressinformation an die Schlichtereinrichtung 110 weiter. Die Schlichtereinrichtung 110 überprüft danach die Adressinformation mit einer Information, welche in den Registern von der Schlichtereinrichtung 110 gespeichert ist, und bestimmt, ob die CPU eine Erlaubnis dazu hat, auf jenen Bereich des externen Speichers 102 zuzugreifen. Wenn dies der Fall ist, erlaubt die Schlichtereinrichtung 110, dass der Speicherbetrieb normal fortfährt. Wenn dies nicht der Fall ist, deaktiviert die Schlichtereinrichtung 110 die Speichersteuerung, und es wird eine Fehlerbedingung an die CPU gemeldet.
  • In einigen Ausführungsformen von der Erfindung kann die Schlichtereinrichtung 110 ebenfalls eine Aktualisierungsfunktion für den externen Speicher 102 enthalten. Solche Speicheraktualisierungs-Funktionen sind dem Fachmann bekannt und werden nicht weiter beschrieben. Als eine weitere Option kann die Aktualisierungsfunktion auf einer der CPUs vorliegen, beispielsweise die CPU, mit welcher die Schlichtereinrichtung 110 verbunden ist, und wird während des Speicherzugriff-Zeitschlitzes der CPU durchgeführt.
  • Obwohl lediglich zwei CPUs in 1 gezeigt sind, wird der Fachmann verstehen, dass zusätzliche CPUs, wenn notwendig, hinzugefügt werden können. Darüber hinaus, obwohl eine separate Speichersteuerung für jede CPU gezeigt ist, wird der Fachmann erkennen, dass ebenfalls eine einzelne Speichersteuerung verwendet werden kann, wie im Folgenden beschrieben.
  • Bezug nehmend nun auf 2 ist eine Speicherschnittstelle 200 zur Verwendung mit einer einzelnen Speichersteuerung gezeigt. Die Speicherschnittstelle 200 ist ähnlich der Speicherschnittstelle 100 von 1, wobei sie eine erste CPU (CPU1) und eine zweite CPU (CPU2) mit einem einzelnen externen Speicher 202 verbindet. Jedoch, anstelle einer separaten Speichersteuerung für jede aus der CPU1 und der CPU2, enthält die Speicherschnittstelle 200 eine einzelne Speichersteuerung 204 für beide aus der CPU1 und der CPU2. Ein Multiplexer 206 multiplext jede CPU zusammen mit dem Taktsignal für diese CPU an die Speichersteuerung 204. Wie zuvor ist kein Anforderungs-und-Bewilligungs-Handshake zwischen den CPUs und der Speichersteuerung 204 notwendig, da die Speichersteuerung aufgrund des Multiplexers 206 einer einzelnen CPU wirksam zugewiesen ist. Eine Schlichtereinrichtung 208 steuert, welche aus den CPUs durch den Multiplexer 206 der Speichersteuerung 204 auf einer Zeitschlitzbasis gemultiplext wird.
  • Um das Problem von unterschiedlichen Taktdomänen (und einer potenziell reduzierten Bandbreite) zu lösen, werden die durch die Speichersteuerung 204 verwendeten Takte aus den zugreifenden CPUs ausgewählt. Somit wird die Logik in der Speichersteuerung 204 synchron mit der zugreifenden CPU laufen, und zwar sogar dann, wenn die CPU1 und die CPU2 in Relation zueinander asynchron laufen.
  • Ein weiterer Unterschied zwischen 2 und 1 liegt darin, dass in 2 jener Bereich, welcher gleich dem von einer Speichersteuerung pro CPU gleicht, sichergestellt ist. Ebenfalls kann die Steuerfunktionalität des Speichers selber (beispielsweise Bank-Auswahl, usw.) einfacher sein, wenn es lediglich eine Speichersteuerung gibt. Andererseits kann eine Verwendung von mehreren Speichersteuerungen, wie in 1, einen Vorteil darin haben, dass sie den Zustand der Speichersteuerungen beibehält, wenn einer weiteren CPU ein Zugriff gegeben wird.
  • In einigen Ausführungsformen von der Erfindung kann einer CPU zeitweilig ein längerer Zeitschlitz als gewöhnlich in Abhängigkeit von den Notwendigkeiten von den verschiedenen CPUs gegeben werden. Wenn beispielsweise eine CPU Echtzeitaufgaben durchführt, sollte jener CPU eine festgelegte Zuweisung der Speicherschnittstelle-Speichertransaktionen garantiert werden, während die weiteren CPU-Zuweisungen flexibler sind. Jedoch, in Fällen, bei welchen die Echtzeit-CPU Zeitperioden von geringer Aktivität erfährt, und diese Zeitperioden mit einer Programmumschaltung auf die weiteren CPUs übereinstimmen, welche einen häufigen Speicherzugriff erfordern, können den weiteren CPUs eine größere als normale gemeinsame Benutzung des externen Speicherzugriffes bewilligt werden. Daher kann eine Schlichtereinrichtung derart entworfen sein, um die Zeitschlitze, welche den weiteren CPUs zugewiesen sind, auf einer temporären Basis zu erweitern, wenn in der Echtzeit-CPU eine Inaktivität erfasst wird. Als eine weitere Option, anstelle der Zeitschlitze, kann die Schlichtereinrichtung derart entworfen sein, um den weiteren CPUs eine zusätzliche Anzahl von Speichertransaktionen zu bewilligen. Sobald die zeitweilige Zuweisung abgelaufen ist, kann die Schlichtereinrichtung beispielsweise auf eine festgelegte Zuweisung zurückkehren.
  • Zusätzlich zu ihren Speicherzugriff-Steuerfunktionen können die oben beschriebenen Schlichtereinrichtungen ebenfalls eine Gatekeeper-Funktion sicherstellen. Beispielsweise können die Schlichtereinrichtungen in einigen Ausführungsformen dazu verwendet werden, um die Art und Weise zu steuern, auf welche Anwendungen, welche auf einer von den CPUs laufen, wie beispielsweise die CPU2, deren Takt nicht mit der Schlichtereinrichtung synchronisiert ist, auf den externen Speicher zugreifen können. Genauer gesagt, wenn diese Anwendungen es wünschen, auf Daten oder einen Programmcode zuzugreifen, welche im externen Speicher gespeichert sind, können die Schlichtereinrichtungen erfordern, dass die Anwendungen zunächst (über CPU2) die Daten oder den Programmcode, welche im externen Speicher gespeichert sind, authentifizieren, bevor den Anwendungen ein Zugriff auf den Speicherbereich bewilligt wird, in welchem jene Daten oder jener Programmcode gespeichert wurde. Die Authentifizierung kann beispielsweise unter Verwendung von jeglicher geeigneter Technik durchgeführt werden, welche dem Fachmann bekannt ist. Auf diese Art und Weise, wenn die Daten oder der Programmcode, welche im externen Speicher gespeichert wurden, gültig sind (d. h., dass sie durch die Anwendungen authentifiziert werden können), werden die Schlichtereinrichtungen die Daten oder den Programmcode für die Anwendungen verfügbar machen. Ungültige Daten oder ein ungültiger Programmcode (d. h., Daten oder ein Programmcode, welche nicht authentifiziert werden können), werden der Anwendung jedoch nicht verfügbar gemacht, um somit zu verhindern, dass die ungültigen Daten oder der ungültige Programmcode dem System irgendeine Gefahr oder Schaden zufügen werden.
  • Obwohl die vorliegende Erfindung mit Bezug auf eine oder mehrere bestimmte Ausführungsformen beschrieben wurde, wird der Fachmann anerkennen, dass vielerlei Änderungen darauf vorgenommen werden können, ohne vom Umfang von der vorliegenden Erfindung abzuweichen. Bei jeder von diesen Ausführungsformen und offensichtlichen Variationen davon wird angenommen, dass sie innerhalb des Umfangs von der beanspruchten Erfindung fallen, welcher in den folgenden Ansprüchen dargelegt ist.

Claims (21)

  1. Verfahren zum Bewilligen eines Zugriffes auf einen einzelnen externen Speicher (102) von mehreren Steuerprozessoren (CPU 1, CPU 2), wobei jedem Steuerprozessor (CPU 1, CPU 2) ein Zugriff auf den einzelnen externen Speicher (102) während eines zugewiesenen Zeitschlitzes bewilligt wird, wobei das Verfahren gekennzeichnet ist durch: Bewilligen eines Zugriffes auf den externen Speicher (102) an einen ersten Steuerprozessor (CPU 1) über eine erste Speichersteuerung (104) während eines ersten vorbestimmten Zeitschlitzes; und Bewilligen eines Zugriffes auf den externen Speicher (102) an einen zweiten Steuerprozessor (CPU 2) über eine zweite Speichersteuerung (106) während eines zweiten vorbestimmten Zeitschlitzes; dadurch gekennzeichnet, dass die erste und zweite Speichersteuerung (104, 106) jeweils einen ersten Takt und einen zweiten Takt enthalten, und der erste und zweite Takt von der ersten und zweiten Speichersteuerung (104, 106) jeweils mit einem ersten Takt und einem zweiten Takt von dem ersten und zweiten Steuerprozessor (CPU 1, CPU 2) synchronisiert werden.
  2. Verfahren nach Anspruch 1, bei welchem die Schritte des Bewilligens eines Zugriffes ein Multiplexen von der ersten und zweiten Speichersteuerung (104, 106) an den externen Speicher (102) jeweils während des ersten und zweiten Zeitschlitzes enthalten.
  3. Verfahren nach Anspruch 1, welches ferner ein Definieren von Bereichen innerhalb des externen Speichers (102), welcher durch jeden von dem ersten und zweiten Steuerprozessor (CPU 1, CPU 2) zugreifbar ist, enthält.
  4. Verfahren nach Anspruch 3, welches ferner enthält: Verhindern, dass der erste Steuerprozessor (CPU 1) auf einen Bereich innerhalb des externen Speichers zugreift, welcher durch den zweiten Steuerprozessor (CPU 2) zugreifbar ist; und Verhindern, dass der zweite Steuerprozessor (CPU 2) auf einen Bereich innerhalb des externen Speichers zugreift, welcher durch den ersten Steuerprozessor (CPU 1) zugreifbar ist.
  5. Verfahren nach Anspruch 1, welches ferner ein Implementieren des ersten und zweiten Steuerprozessors (CPU 1, CPU 2) auf eine einzelne integrierte Schaltung enthält.
  6. Verfahren nach Anspruch 1, welches ferner ein Bereitstellen eines ersten und zweiten Steuerprozessors (CPU 1, CPU 2) enthält, welche unterschiedliche Taktfrequenzen haben.
  7. Verfahren nach Anspruch 1, welches ferner ein Einstellen von einer Länge von dem ersten Zeitschlitz und/oder dem zweiten Zeitschlitz basierend auf einer Speicherzugriffsaktivität von jeweils dem ersten und/oder zweiten Steuerprozessor (CPU 1, CPU 2) enthält.
  8. Verfahren nach Anspruch 1, bei welchem der externe Speicher (102) einen Takt hat, welcher mit dem Takt von jeglicher Speichersteuerung (104, 106) synchronisiert ist, welcher ein Zugriff auf den externen Speicher bewilligt ist.
  9. Verfahren nach Anspruch 1, welches ferner ein Anfordern an den zweiten Steuerprozessor (CPU 2) zum Authentifizieren von Daten oder einem Programmcode, für welchen ein Zugriff auf den externen Speicher (102) gewünscht wird, bevor dem zweiten Steuerprozessor (CPU 2) ein Zugriff auf den externen Speicher (102) bewilligt wird, enthält.
  10. Verfahren zum Bewilligen eines Zugriffes auf einen einzelnen externen Speicher (202) von mehreren Steuerprozessoren (CPU 1, CPU 2), wobei jedem Steuerprozessor (CPU 1, CPU 2) ein Zugriff auf den einzelnen externen Speicher (202) während eines zugewiesenen Zeitschlitzes bewilligt wird, wobei das Verfahren gekennzeichnet ist durch: Multiplexen, durch eine einzelne Speichersteuerung (204), von einem ersten Steuerprozessor (CPU 1) und einem zweiten Steuerprozessor (CPU 2) an den externen Speicher (202), jeweils während eines ersten Zeitschlitzes und eines zweiten Zeitschlitzes, wobei ein erster Takt von dem ersten Steuerprozessor (CPU 1) und ein zweiter Takt von dem zweiten Steuerprozessor (CPU 2) an den externen Speicher (202) jeweils während des ersten und zweiten Zeitschlitzes gemultiplext werden.
  11. Speicherschnittstelle (100), um mehreren Steuerprozessoren (CPU 1, CPU 2) einen Zugriff auf einen einzelnen externen Speicher (102) zu erlauben, wobei jedem Steuerprozessor (CPU 1, CPU 2) ein Zugriff auf den einzelnen externen Speicher (102) während eines zugewiesenen Zeitschlitzes bewilligt ist, wobei die Speicherschnittstelle (100) gekennzeichnet ist durch: einen ersten Prozessortakt für einen ersten Steuerprozessor (CPU 1); einen zweiten Prozessortakt für einen zweiten Steuerprozessor (CPU 2); eine erste Speichersteuerung (104), welche einen ersten Steuertakt hat; eine zweite Speichersteuerung (106), welche einen zweiten Steuertakt hat; eine Schlichtereinrichtung (110), welche im Zwischenbetrieb mit einem aus dem ersten und zweiten Steuerprozessor (CPU 1, CPU 2) verbunden und damit synchronisiert ist, wobei die Schlichtereinrichtung (110) dazu konfiguriert ist, um: einen Zugriff auf den externen Speicher (102) an den ersten Steuerprozessor (CPU 1) über die erste Speichersteuerung (104) während eines ersten vorbestimmten Zeitschlitzes zu bewilligen; und einen Zugriff auf den externen Speicher (102) an den zweiten Steuerprozessor (CPU 2) über die zweite Speichersteuerung (106) während eines zweiten vorbestimmten Zeitschlitzes zu bewilligen; wobei der erste und zweite Steuertakt von der ersten und zweiten Speichersteuerung (104, 106) jeweils mit dem ersten und zweiten Prozessortakt von dem ersten und zweiten Steuerprozessor (CPU 1, CPU 2) synchronisiert sind.
  12. Speicherschnittstelle nach Anspruch 11, welche ferner einen Multiplexer (108) enthält, welcher dazu konfiguriert ist, um die erste und zweite Speichersteuerung (104, 106) an den externen Speicher (102) jeweils während des ersten und zweiten Zeitschlitzes zu multiplexen.
  13. Speicherschnittstelle (100) nach Anspruch 11, bei welcher die Schlichtereinrichtung (110) ferner dazu konfiguriert ist, um Bereiche innerhalb des externen Speichers (102) zu definieren, welche durch jeden von den Steuerprozessoren (CPU 1, CPU 2) zugreifbar sind.
  14. Speicherschnittstelle (100) nach Anspruch 11, bei welcher die Schlichtereinrichtung (110) ferner dazu konfiguriert ist, um zu verhindern, dass der erste Steuerprozessor (CPU 1) auf einen Bereich innerhalb des externen Speichers zugreift, welcher durch den zweiten Steuerprozessor (CPU 2) zugreifbar ist, und umgekehrt.
  15. Speicherschnittstelle (100) nach Anspruch 11, bei welcher der erste und zweite Steuerprozessor (CPU 1, CPU 2) auf einer einzelnen integrierten Schaltung vorliegen.
  16. Speicherschnittstelle (100) nach Anspruch 11, bei welcher der erste und zweite Steuerprozessor (CPU 1, CPU 2) unterschiedliche Taktfrequenzen haben.
  17. Speicherschnittstelle (100) nach Anspruch 11, bei welcher die Schlichtereinrichtung (110) ferner dazu konfiguriert ist, um eine Länge von dem ersten Zeitschlitz und/oder dem zweiten Zeitschlitz basierend auf einer Speicherzugriffaktivität von jeweils dem ersten und/oder zweiten Steuerprozessor (CPU 1, CPU 2) einzustellen.
  18. Speicherschnittstelle (100) nach Anspruch 11, bei welcher der externe Speicher (102) einen Takt hat, welcher mit dem Takt von jeglicher Speichersteuerung (104, 106) synchronisiert ist, welcher ein Zugriff auf den externen Speicher (102) bewilligt ist.
  19. Speicherschnittstelle nach Anspruch 11, welche ferner ein Mittel enthält, um bei dem zweiten Steuerprozessor (CPU 2) zu erfordern, Daten oder einen Programmcode zu authentifizieren, für welchen ein Zugriff auf den externen Speicher (102) gewünscht ist, bevor dem zweiten Steuerprozessor (CPU 2) ein Zugriff auf dem externen Speicher (102) bewilligt ist.
  20. Speicherschnittstelle (200), um mehreren Steuerprozessoren (CPU 1, CPU 2) einen Zugriff auf einen einzelnen externen Speicher (202) zu erlauben, wobei einem ersten Steuerprozessor (CPU 1) und einem zweiten Steuerprozessor (CPU 2) ein Zugriff auf den einzelnen externen Speicher (202) während eines zugewiesenen Zeitschlitzes durch eine einzelne Speichersteuerung (204) bewilligt ist, wobei die Speicherschnittstelle (200) gekennzeichnet ist durch: eine Schlichtereinrichtung (208), welche im Zwischenbetrieb mit einem aus dem ersten und zweiten Steuerprozessor (CPU 1, CPU 2) verbunden und damit synchronisiert ist, wobei die Schlichtereinrichtung (208) dazu konfiguriert ist, um: einen Zugriff auf den externen Speicher (202) an den ersten Steuerprozessor (CPU 1) über die Speichersteuerung (204) während eines ersten vorbestimmten Zeitschlitzes zu bewilligen; und einen Zugriff auf den externen Speicher (202) an den zweiten Steuerprozessor (CPU 2) über die Speichersteuerung (204) während des zweiten vorbestimmten Zeitschlitzes zu bewilligen; und einen Multiplexer (206), welcher dazu konfiguriert ist, um einen ersten Takt und einen zweiten Takt von jeweils dem ersten und zweiten Prozessor (CPU 1, CPU 2) an den externen Speicher (202) während des ersten und zweiten Zeitschlitzes zu multiplexen.
  21. Speicherschnittstelle nach Anspruch 20, bei welcher der Multiplexer (206) dazu konfiguriert ist, um den ersten und zweiten Steuerprozessor (CPU 1, CPU 2) an den externen Speicher (202) jeweils während des ersten und zweiten Zeitschlitzes zu multiplexen.
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