DE3943095A1 - Einrichtung und verfahren zum zuordnen verfuegbaren speicherraums zum systemspeicherraum in einem computersystem - Google Patents

Description

Die Erfindung bezieht sich auf Selbstidentifizierungssysteme für Speicher in Computersystemen und insbesondere auf eine Einrichtung und ein Verfahren zum Identifizieren der Speicher­ größe in Speichermodulen eines Computersystems.

Viele bekannte Computersysteme enthalten zahlreiche Module, beispielsweise Prozessormodule, Speichermodule usw., die über ein Bussystem miteinander kommunizieren. Typischerweise werden die Module von einem gemeinsamen oder synchronisierten Taktsi­ gnal gesteuert. Generell liefert eine solche Konfiguration eine CPU-Taktsignal auf den Bus. Einzelne Module erzeugen auf dem Bus Signale synchron zum CPU-Taktsignal.

Es wird angenommen, daß eine deterministische Beziehung wäh­ rend der Konstruktion verschiedener Modulen existiert. Module, wie die Verarbeitungseinheit, können dann so ausgebildet wer­ den, daß sie eine feste Anzahl von Wartezuständen ihren Zu­ griffszyklen hinzuaddieren, um eine Anpassung an langsamere Module zu erreichen.

Ein solcher Systemaufbau kann Änderungen an einzelnen Modulen bedingen, wenn die CPU-Taktgeschwindigkeit erhöht wird.

Die Erfindung stellt eine Systemarchitektur und ein Busproto­ koll zur Verfügung, die eine Änderung der CPU-Taktgeschwindig­ keit ohne Beeinträchtigung anderer Modulen im System ermögli­ chen.

Bei Computersystemen ist es außerdem möglich, gewisse Konfigu­ rationsinformationen über gewisse Modulen an andere Modulen im System zu geben. So kann beispielsweise der Prozessormodul Informationen bedingen bezüglich der Geschwindigkeit eines bestimmten Speichermoduls, der Art des Speicherzugriffsbe­ triebs, die der jeweilige Speichermodul zu unterstützen geeig­ net ist (z.B. statische Spalte, schnelle Seite, Stoß usw.), der auf dynamischen Direktzugriffsspeicher(DRAM)-Chips benutz­ ten Seitengröße usw.

Die Erfindung stellt ferner ein Computersystem mit einem Pro­ tokoll zur Unterstützung zahlreicher Modulkonfigurationen zur Verfügung; das Protokoll ermöglicht die Übertragung derartiger Konfigurationsinformationen zwischen den Systemmodulen.

Bekannte Computersysteme verwenden typischerweise mehrere Konfigurations- oder "dip"-Schalter. Die Schalter dienen dazu, an die Prozessoreinheit Informationen bezüglich der Konfigura­ tion installierter Modulen zu liefern. So kann ein spezielles System mit einer ersten Speicherkarte mit vier Megabytes Spei­ cherkapazität und einer zweiten Speicherkarte mit zusätzlichen acht Megabytes Speicherkapazität konfiguriert werden. In die­ ser Konfiguration können Konfigurationsschalter entweder auf der Hauptsystemkarte (Mutterkarte oder Basiskarte) oder auf den individuellen Zusatzmodulen zu einer solchen Anzeige ein­ gestellt werden, daß vier Megabytes an Speicherkapazität auf der ersten Speicherkarte und acht Megabytes auf der zweiten Speicherkarte installiert sind.

Bei solchen Systemen kann eine Adressendecodierlogik auf jeder Speicherkarte im System verwendet werden. Auf der Basis der Einstellung der Konfigurationsschalter in dem oben beschriebe­ nen beispielhaften System kann die Adressendecodierlogik so verwendet werden, daß die erste Karte den Speicher im System­ speicherraum von der Speicheradresse 0 bis zur Speicheradresse 4M-1 und die zweite Karte den Speicher im Systemspeicherraum von der Speicheradresse 4M bis zur Speicheradresse 12M-1 adressiert.

Das beschriebene Computersystem ermöglicht die Übertragung von den installierten Speicheradreßraum betreffenden Informationen ohne die Notwendigkeit einer Verwendung komplizierter Konfigu­ rationsschalter, die vom Benutzer eingestellt werden. Das beschriebene Computersystem soll auch ohne eine separate Zu­ ordnung einer Adressendecodierlogik auf jedem Speichermodul im System auskommen.

Die Erfindung ist auf ein Computersystem mit einem Selbstiden­ tifizierungsschema für Speichermodulen gerichtet. Das Compu­ tersystem weist wenigstens einen Prozessor und mehrere "Schlitze" oder "Ports" zur Aufnahme von Karten mit Speicher­ zugriff auf den Prozessor auf. Jede Speicherkarte kann eine der 2ⁿ Speicherkonfigurationen sein, wobei "n" ein Wert zwischen 0 und der Anzahl der während der Initialisierungspha­ se verwendeten Steuerleitungen ist.

Bei einem bevorzugten Ausführungsbeispiel der Erfindung werden zwei Steuerleitungen verwendet (d.h. n=2), was vier mögliche Speicherkonfigurationen ergibt. Bei diesem Ausführungsbeispiel können Speicherkarten eine Speicherkapazität von 0, 4, 8 oder 16 Megabytes haben. Beim zweiten Ausführungsbeispiel der Er­ findung werden vier Steuerleitungen verwendet (n=4), was sech­ zehn Speicherkonfigurationen ermöglicht. Bei diesem Ausfüh­ rungsbeispiel kann eine Speicherkarte 0, 1, 2, 4, 6, 8, 12, 16, 24, 32, 48, 64, 80, 96, 128 oder 256 Megabytes an Spei­ cherraum haben. Außerdem kann der "Mutterkarte" des Computer­ systems zusätzlicher Speicherraum für den Prozessor zur Verfü­ gung stehen. Der auf der Mutterkarte existierende Speicher ist dem Speicher auf einer Speicherkarte funktionell äquivalent, und das Speichervolumen wird in der gleichen Weise wie bei Speicherkarten identifiziert.

Das Computersystem enthält einen Systembus zum Übertragen von Daten, Adreß- und Steuerinformationen zwischen dem Prozessor und Speichereinheiten.

Das Computersystem weist außerdem eine Decodiereinrichtung auf. Die Decodiereinrichtung nimmt Speichergrößenidentifizie­ rungsinformationen von jedem der Speicher auf und ordnet jedem der Speicher Systemspeicheradressenraum zu. Die Decodierein­ richtung ist bei dem bevorzugten Ausführungsbeispiel mit dem Systembus gekoppelt. Vorzugsweise ist die Decodiereinrichtung so ausgebildet, daß sie beim Einschalten des Systems ein er­ stes Signal entwickelt, welches von den Speichern Speicherka­ pazitätsidentifizierungsinformationen abruft. In Abhängigkeit der Anlage des ersten Signals liefert jeder der Speicher Spei­ chergrößenidentifizierungsinformationen. Die Speichergrößeni­ dentifizierungsinformationen identifizieren die Größe (Spei­ cherkapazität bzw. Speicherplatzmenge) des Speichermoduls. Die Decodiereinrichtung ordnet sodann auf der Basis der Speicher­ größenidentifizierungsinformationen jedem Speichermodul Sy­ stemspeicher-Adreßraum zu.

Die Erfindung gibt zwei alternative Ausführungsbeispiele zur Speicheridentifizierung an. Bei einem ersten Ausführungsbei­ spiel sind Steuerleitungen jedem Schlitz und der Mutterkarte zum System-Einschaltzeitpunkt zugeordnet. Signale auf den jedem Schlitz zugeordneten Leitungen werden von der Speicher­ karte in diesem Schlitz angesteuert, um die Speicherkonfigura­ tion des Schlitzes zu identifizieren. Konfigurationsleitungen für jeden Schlitz werden gleichzeitig für alle Schlitze ange­ steuert. Jedem Schlitz zugeordnete Leitungen werden in vorge­ gebener Reihenfolge von der Decodiereinrichtung abgefragt, um die Speicherkonfiguration für jeden Schlitz zu bestimmen.

Bei einem zweiten Ausführungsbeispiel treibt die Decodierein­ richtung während der Systemeinschaltung ein Steuersignal, um einen Schlitz in einer vorgegebenen Sequenz auszuwählen. Wäh­ rend der Zeit der Auswahl des Schlitzes (d.h. des Treibens des Steuersignals) tastet die Decodiereinrichtung "n" Steuerlei­ tungen ab, die als die YCONFIG.-Leitungen bezeichnet werden. Diese Leitungen werden von der Speicherkarte im Schlitz (so­ weit vorhanden) angesteuert, um die Speicherkonfiguration dieses Schlitzes während der Zeit der Anwahl bzw. Ansteuerung des Schlitzes anzuzeigen. Nach Aufnahme der Speicherkonfigura­ tionsinformationen des ersten Schlitzes steuert die Decodier­ einrichtung jeden der anderen Schlitze im System an. Während der Ansteuerung bzw. Auswahl der Schlitze treibt der angesteu­ erte Schlitz die -YCONFIG.-Leitungen.

Nach Erhalt der Konfigurationsinformationen durch die Deco­ diereinrichtung nach einer der oben angegebenen Verfahrenswei­ sen signalisiert die Decodiereinrichtung einer Einschalt-Rück­ setzschaltung, daß die Speicheridentifizierungssequenz abge­ schlossen ist. Die normale Systemoperation kann danach gestar­ tet werden.

Im folgenden wird die Erfindung anhand von in der Zeichnung schematisch dargestellten Beispielen näher erläutert. In der Zeichnung zeigt

Fig. 1 ein Blockschaltbild eines erfindungsgemäß verwendbaren Computersystems;

Fig. 2 ein Zeitdiagramm, das anfängliche Speicher­ identifizierungssignale veranschaulicht, wie sie von der Erfindung benutzt werden können;

Fig. 3A ein Zeitdiagramm, das ein Entscheidungsproto­ koll veranschaulicht, wie es erfindungsgemäß verwendet werden kann;

Fig. 3B ein Zeitdiagramm, das ein Bus-Master-Aus­ tauschprotokoll veranschaulicht, wie es erfin­ dungsgemäß verwendet werden kann;

Fig. 3C ein Zeitdiagramm, das ein Betriebsmittelent­ zugs (prelumption-Entscheidungsprotokoll dar­ stellt, wie es erfindungsgemäß verwendet wer­ den kann;

Fig. 4A ein Zeitdiagramm, das einen deterministischen Lesezyklus veranschaulicht;

Fig. 4B ein Zeitdiagramm, das einen asynchronen Lese­ zyklus veranschaulicht;

Fig. 4C ein Zeitdiagramm, das einen deterministischen Schreibzyklus veranschaulicht;

Fig. 4D ein Zeitdiagramm, das einen asynchronen Schreibzyklus veranschaulicht;

Fig. 4E ein Zeitdiagramm, das eine schnelle, seiten­ orientierte Operation (Lese- oder Schreib-) und eine Schreiboperation im statischen Spal­ tenmodus darstellt; und

Fig. 4F ein Zeitdiagramm, das eine statische Spalten­ modus-Leseoperation veranschaulicht.

Beschrieben wird ein Verfahren und eine Schaltung zum Identi­ fizieren der Speichermodulgröße und zur Zuordnung des System­ speicher-Adreßraums. In der folgenden Beschreibung werden zahlreiche spezielle Einzelheiten, wie Signalnamen usw. ange­ geben, um die vorliegende Erfindung besser verständlich zu machen. Es ist jedoch für den Fachmann klar, daß die Erfindung auch ohne diese speziellen Einzelheiten realisiert werden kann. In anderen Fällen sind bekannte Schaltungen, Strukturen und Methoden nicht im einzelnen angegeben und beschrieben, um die Erfindung nicht mit überflüssigen Einzelheiten zu bela­ sten.

Die Erfindung befaßt sich mit einer Computersystemarchitektur und einem Busprotokoll, das die Übertragung gewisser Konfigu­ rationsinformationen betreffend die Einzelmodulen im Computer­ system über den Systembus ermöglicht. Bei dem beschriebenen Ausführungsbeispiel werden Konfigurationsinformationen bezüg­ lich der Speichergröße für jeden einzelnen Speichermodul zum System-Einschaltzeitpunkt an den Systembus gegeben. Eine zwei­ te Menge von Konfigurationsinformationen wird von den einzel­ nen Modulen in Abhängigkeit von einer Bedienungsanforderung von diesen Modulen geliefert.

Durch die Verwendung der neuen Schaltungsanordnung und des neuen Protokolls können erhöhte CPU-Taktgeschwindigkeiten verarbeitet und unterstützt werden, ohne konstruktive Änderun­ gen an anderen existierenden Modulen im System erforderlich zu machen.

Außerdem kann Speicherraum dem Systemspeicher-Adreßraum zuge­ ordnet werden, ohne daß "dip"-Schalter zur Identifizierung der Speichermodulgröße eingestellt zu werden brauchen. Außerdem kann eine Adreßdecodierlogik zentral im Computersystem ange­ ordnet sein und braucht nicht an jedem Speichermodul dupli­ ziert zu werden.

GESAMTÜBERSICHT ÜBER DAS COMPUTERSYSTEM Allgemeine Systembeschreibung

Die Erfindung beschreibt ein Verfahren zum "Entkoppeln" des Prozessors eines modernen Computersytems von den anderen Sy­ stemmodulen. Die interne Taktgeschwindigkeit des Prozessors ist unabhängig von den Taktgeschwindigkeiten der anderen Modu­ len des Computersystems.

In modernen Computersystemen können bekanntliche Modulen, wie Prozessoren und Speichergeräte, asynchron voneinander operie­ ren. Bei derartigen Computersystemen ist jedoch eine Strafe einer Übertragung zwischen den unabhängigen Blöcken zugeord­ net. Die "Strafe" kann sich ausdrücken durch eine Verlustzeit oder Wartezustände, die sich durch Synchronisieren eines in einen Modul einlaufenden Signals auf die Taktgeschwindigkeit des Moduls ergibt oder ergeben.

Die Erfindung beschreibt den Betrieb des Prozessors und ande­ rer Modulen in asynchronen Moden, wobei Synchronisationsstra­ fen herkömmlicher Computersysteme vermieden werden.

Generell beschreibt die Erfindung einen Prozessor (oder eine andere Bus-Master-Einrichtung), die eine Anforderung nach einem Speicher (oder einer anderen Ressource bzw. einem ande­ ren Betriebsmittel, wie I/O) über einen Bus gibt. Zum Zeit­ punkt der Anforderungsauslösung durch den Prozessor befindet sich der Bus in einem deterministischen Zustand (d.h. der Prozessor kennt die für den Zugriff auf einen vorgegebenen Speicher ungünstigstenfalls erforderliche Zeitspanne). Der Prozessor wartet auf eine Antwort vom Speicher. Der Speicher kann auf die Anforderung mit Informationen über seinen Typ, Operationsgeschwindigkeit und -modus antworten.

Wenn der Speicher antwortet, daß auf ihn in einer determini­ stischen Weise zugegriffen werden kann, wartet der Prozessor die entsprechende Anzahl von Taktzyklen (die Anzahl der Takt­ zyklen bestimmt sich nach den aus dem Modul zurückgeschickten Informationen) und liest die Daten von dem Bus. Wenn der Spei­ cher antwortet, daß er nicht in einer deterministischen Weise zugegriffen werden kann (d.h. daß er asynchron zugegriffen werden muß), tritt der Prozessor mit dem Speicher in asynchro­ ner Weise unter den innewohnenden Synchronisationsstrafen in Verbindung.

In der derzeit bevorzugten Ausführungsform unterstützt die Erfindung eine 32-Bit-Busarchitektur, die ein Standard-IBM- kompatibles PC/AT-Interface ergänzt. Der Bus dient in erster Linie als Speicherbus; er ist jedoch geeignet, mehrere Bus-Master- und I/O-Systeme zu unterstützen. Dies ermöglicht es, daß die Erfindung in zukünftigen Ausführungsbeispielen mit Koprozessoren verwendet werden kann, die hohe Busbandbreiten erforderlich machen.

Blockschaltbild des bevorzugten Ausführungsbeispiels

Ein Blockdiagramm eines Computersytems in der derzeit bevor­ zugten Ausführungsform ist in Fig. 1 dargestellt. Ein Prozes­ sormodul 101 weist einen Prozessor 102 mit einem Cache-Spei­ cher 103 auf, dem ein Adressen-Identifizierungskennzeichen (tag)-Puffer 104 und eine Steuerschaltung 105 zugeordnet sind. Der Prozessor 102 und der Adreß-tag-Puffer 104 sind über einen Adreßbus 107 mit einem Pufferinterface 106 gekoppelt. Der Prozessor 102 ist zusammen mit dem Cache-Speicher 103 außerdem mit dem Pufferinterface 106, und zwar über einen Datenbus 108 gekoppelt.

Der Prozessormodul 101 ist über das Pufferinterface 106 mit dem Systembus 120 gekoppelt. Wie oben gesagt, können abgewan­ delte, gegebenenfalls zukünftige Ausführungsformen der Erfin­ dung mehrere Koprozessoren enthalten, die mit dem Systembus 120 gekoppelt sind. Der Prozessormodul 101 kann auf einen Speicher, beispielsweise einen Speicher 130, über den Sytembus 120 zugreifen.

Wie genauer unter Bezugnahme auf Fig. 2 beschrieben werden wird, wird der Speicher des Computersystems nach der Erfindung zum Zeitpunkt der Einschaltung des Computersystems konfigu­ riert (d.h. Speichermodulen werden Adressen im Systemspeicher- Adreßraum zugeordnet). Das bevorzugte Ausführungsbeispiel der Erfindung enthält einen Adressendecodiermodul 140, der zum Konfigurieren des Systemspeichers mit dem Systembus 120 gekop­ pelt ist. Jeder Speichermodul im System stellt Konfigurations­ informationen für den Adreßdecodiermodul 140 zum Einschalt­ zeitpunkt des Systems zur Verfügung.

Mehrere Erweiterungsschlitze, wie der Erweiterungsschlitz 150, sind mit dem Systembus 120 gekoppelt. Zusätzlicher Speicher­ raum oder andere Ressourcen können in diese Erweiterungs­ schlitze eingesteckt werden und mit dem Prozessor 101 über den Systembus 120 kommunizieren.

I/O-Modulen oder andere Ressourcen können über das Interface 160 mit dem Systembus 120 gekoppelt werden und ermöglichen die Kommunikation über den Systembus 120 mit dem Prozessormodul 101.

Signalbezeichnungskonventionen

Die Erfindung läßt sich unter Bezugnahme auf die Zeitdiagramme gemäß den Fig. 2, 3A-C und 4A-C leichter verständlich ma­ chen. In diesen Figuren und im begleitenden Text werden Signa­ le generell mit Signalnamen bezeichnet. Es ist klar, daß spe­ zielle Signalnamen ohne Abweichung vom Erfindungsgedanken geändert werden können. Die benutzte Notation bezieht sich normalerweise auf Signalzustände als aktiv oder inaktiv im Gegensatz zu hoch oder tief, 1 oder 0, wahr oder unwahr usw.. Generell werden bei der Beschreibung, des bevorzugten Ausfüh­ rungsbeispiels Signale, die in ihrem niedrigen Signalzustand aktiv sind, mit einem vorausgesetzten Minuszeichen ("-") ver­ sehen. Für den Fachmann ist klar, daß der aktive Zustand der Signale gegenüber dem beschriebenen umgedreht werden kann. Als Beispiele für diese Signalbezeichnungskonvention wird auf die nachfolgende Tabelle I verwiesen:

Tabelle I

Bei der Beschreibung von Signalen kann eine Mehrzahl von Si­ gnalen vereinfacht als Gruppe bezeichnet werden. Bei der Be­ schreibung von Signalgruppen können Signale unter Verwendung der Konvention auf einer Dezimalbasis bezeichnet werden, wie YD(31:0), was 32 Datenleitungen eines Busses bezeichnet. In­ nerhalb jeder Gruppe wird das am niedrigsten bewertete Bit mit einem Suffix von "0" versehen, z.B. YD0 gezeichnet die am niedrigsten bewertete Datenleitung des Bus und YD31 bewertet die am höchsten bewertete Datenleitung.

Bei dem beschriebenen Ausführungsbeispiel der Erfindung sind mehrere Kartenschlitze zur Kopplung von Karten mit dem System­ bus 120 vorgesehen. In einigen Fällen haben Signalnamen ein nachgestelltes kleines "n". In solchen Fällen entspricht "n" einem der Kartenschlitze. So bezieht sich -YREQn auf eines aus einer Mehrzahl von Signalen, die alle einem Kartenschlitz zugeordnet sind. -YREQ3 bezieht sich auf ein der Karten­ schlitznummer 3 zugeordnetes Signal.

Signalbeschreibungen

Es ist zur Erleichterung des Verständnisses für die Erfindung zweckmäßig, gewisse bei dem bevorzugten Ausführungsbeispiel benutzte Signale generell zu beschreiben.

Adressensignalgruppe

Diese Signalgruppe umfaßt Adreßsignale, welche von einem An­ forderer zu Beginn eines Zugriffs angesteuert werden.

YADDR oder YADDR(31:2) bezieht sich auf die 30 tri-state- Adreßleitungen auf dem Adreßbus. Die Adreßleitungen brauchen vom Prozessor nicht verriegelt zu werden und brauchen während des gesamten Buszyklus nicht gültig zu bleiben.

-YBE(3:0) Diese Leitungen beziehen sich jeweils auf die vier Bytes eines von den YADDR(31:2) Signalleitungen adressierten 32-Bit-Worts. Zusammen enthalten die YBE(3:0) und YADDR(32:2) den 32-Bit-Bus-Adressiermechanismus entsprechend der vorlie­ genden Erfindung.

Datensignalgruppe

YD(31:0) oder YDATA(31:0) bezieht sich auf die 32-tri-state- Datenleitungen auf dem Datenbus.

Anforderungssignalgruppe

Diese Signale werden vom Anforderer angesteuert, wenn er auf den Bus Zugriff zu nehmen sucht und erhält, und von der Ent­ scheidungseinheit, wenn Zugriff auf den Bus gewährt wird.

-YREQn Das YREQn-Signal gibt an, daß ein Prozessor die Verwen­ dung des Systembusses anfordert. Wenn beispielsweise ein Pro­ zessor im Schlitz 2 die Verwendung des Systembusses verlangt, so aktiviert der Prozessor im Schlitz 2 das Signal -YREQ2 (bringt es auf ein niedriges Potential). Der Prozessor setzt die Aktivierung des Signals -YREQ2 solange fort, wie er die Verwendung des Systembusses wünscht.

-YPRYn Das -YPRYn-Signal wird von einem anfordernden Prozessor angesteuert und wird immer dann als stabil angenommen, wenn ein Prozessor sein -YREQn-Signal anlegt. Wenn das YPRYn-Si­ gnal inaktiv ist, betrifft die Anforderung das Befolgen eines Betriebsmittelentzugs-Austauschprotokolls (genauer beschrieben unter Bezugnahme auf Fig. 3C und im Betriebsmittelentzugspro­ tokoll). Wenn das YPRYn-Signal aktiv ist, so betrifft die Anforderung das Folgen eines normalen Austauschprotokolls (genauer beschrieben unter Bezugnahme auf Fig. 3B und die Beschreibung des normalen Austauschprotokolls).

YSTAT(2:0) Diese drei Signale definieren die Art der vom Bus­ teilnehmer gewünschten Übertragung. Transfers können entweder I/O- oder Speicheroperationen sein.

-YGNTn In Abhängigkeit von der Aktivierung eines -YREQn-Si­ gnals gewährt eine zentrale Entscheidungseinheit die Benutzung des Systembusses an einen nachsuchenden Prozessor, wenn keine Anforderungseinheit mit höherer Priorität ein -YREQn-Signal aktiviert. Die zentrale Entscheidungseinheit aktiviert das -YGNTn-Signal, um der anfordernden Prozessoreinheit mitzutei­ len, daß ihr Zugriff zum Systembus gewährt worden ist. Nach der Zugriffserteilung zum Bus an einen Anforderer kann die zentrale Entscheidungseinheit den Zugriff durch Inaktivierung des -YGNTn-Signals unterbrechen. Der Anforderer hat die Mög­ lichkeit, den Informationsaustausch während des laufenden Buszyklus zu beenden und danach sein -YREQn-Signal zu entakti­ vieren.

Antwortsignalgruppe

Diese Signale werden aktiviert (oder im Falle von YRDY inakti­ viert) durch einen auf eine Anforderung von einer Busstation antwortenden Modul.

YMODE(1:0) Diese Signalgruppe zeigt die Art des Zugriffsmoden an, den ein spezieller ausgewählter Speicher unterstützen kann.

YSPD(1:0) Diese Signalgruppe definiert die Zugriffsgeschwin­ digkeit eines speziellen angesteuerten Speichergeräts.

YSIZE(1:0) Diese Signalgruppe definiert die Dichte des spezi­ ellen angesteuerten Speichergeräts, verwendet für Schnellsei­ tenmodenoperationen (fast page mode operations).

-YCEN Bei Aktivierung zeigt diese Leitung an, daß der speziel­ le Speicherzugriff Cache-speicherbar ist.

YRDY Dieses Signal ist normalerweise auf dem Bus hoch. Es wird während der Bus-Ruhezyklen hochgezogen. Wenn eine spezielle Antwortstation in einem deterministischen Moden antworten kann, treibt die Station das YRDY-Signal nicht, und es bleibt auf dem Bus hoch (aktiv). Wenn die Antwortstation in einem asynchronen Moden antwortet, so treibt die Station das YRDY-Signal inaktiv und löst damit ein asynchrones Quittungs­ betriebsprotokoll (handshaking protocol) aus.

Befehlssignalgruppe

Diese Signale dienen als Befehle zur Auslösung und Beendigung von Zugriffen auf den Bus und zur Anzeige einer Rücksetz­ folge.

-YASTB Das -YASTB-Signal ist die Bus-Zugriffs-strobe-Leitung, die den Beginn und das Ende von Busereignissen angibt.

-YCASTB Das -YCASTB-Signal dient einem Anforderer zur Auslö­ sung und Beendigung einer Schnellseitenmoden- oder statischen Spaltenmoden-Speicheranforderung. Das -YASTB-Signal wird aktiv gehalten, um den Speicher aktiv zu halten, und einzelne Zyklen werden vom -YCASTB-Signal ausgelöst und beendet.

-RESETDRV Hierbei handelt es sich um das Rücksetzsignal auf dem Systembus, das den Modulen in Erweiterungsschlitzen den Beginn einer Rücksetzfolge beispielsweise bei einer Systemein­ schaltung anzeigt.

Speicherinitialisierungssignale

-YSELn Das YSELn-Signal wird von der Adressendecodierlogik erzeugt und zeigt im aktiven Zustand einer ausgewählten Res­ source an auf welchen Modul zugegriffen wird. Jeder Schlitz hat sein eigenes YSEL-Signal, wobei der zugehörige Schlitz durch das n bezeichnet ist.

YCONFIG(3:0) Die YCONFIG(3:0)-Signalleitungen dienen zur Defi­ nition der Speichermodulgröße zum Zeitpunkt der Systemein­ schaltung bei einem Ausführungsbeispiel der Erfindung.

YIDn(1:0) Die YIDn(1:0) Signale sind jedem Schlitz zugeordnet und dienen zur Definition der Speichermodulgröße zum Zeitpunkt der Systemeinschaltung bei einem zweiten Ausführungsbeispiel der Erfindung.

SPEICHERGRÖSSENIDENTIFIZIERUNG (Fig. 2)

Unter Bezugnahme auf Fig. 2 wird das bei einem bevorzugten Ausführungsbeispiel der Erfindung verwendete Verfahren zum Identifizieren der Speichergröße genauer beschrieben. Die Erfindung ermöglicht den Karten im Computersystem, die für Prozessoren zugreifbaren Speicherraum enthalten, die Speicher­ größe bzw. -kapazität zu identifizieren, welche zum Zeitpunkt des Einschaltens des Systems verfügbar ist. Es ist dem Fach­ mann klar, daß die Speichergrößenidentifizierung nicht genau im Einschaltzeitpunkt zu sein braucht und daß andere System- Managementfunktionen vor der Speichergrößenidentifizierung ausgeführt werden können. Für den Fachmann ohne weiteres ver­ ständlich ist auch eine Systemimplementierung des beschriebe­ nen Verfahrens, die eine Neu-Zuordnung des Systemspeichers nach dem Einschalten des Computersystems ermöglicht. So kann beispielsweise zusätzlicher Speicherraum nach dem Einschalten für die Prozessoren des Systems zugreifbar abgerufen werden.

Bei dem beschriebenen System ist ein zentraler Adreßdecodier­ modul 140 (Fig. 1) vorgesehen. Wenn auch in dem beschriebenen Ausführungsbeispiel ein getrennter Modul zum Implementieren der Decodierfunktion vorgesehen ist, ist es für den Fachmann klar, daß andere Mittel für diesen Zweck geeignet sind, so beispielsweise die Verwendung eines Universalprozessors zum Decodieren der Adreßsignale und Zuweisen des Systemspeicher­ adreßraums. Der Adreßdecodiermodul verriegelt Größen- bzw. Kapazitätsinformationen, die von jedem Speichermodul im System erhalten werden. Der Adreßdecodiermodul weist dann System­ adreßraum jedem Speichermodul im System zu.

Der Systemadressenraum vom Speicherplatz 0 bis (erste Spei­ chermodulgröße -1) wird dem ersten Speichermodul zugewiesen. Der Systemadreßraum vom Speicherplatz (erste Speichermodul­ größe) zum Speicherplatz (zweite Speichermodulgröße -1) wird dem zweiten Speichermodul zugewiesen. Der Systemadreßraum vom Speicherplatz (erste Speichermodulgröße + zweite Speichermo­ dulgröße) zum Speicherplatz (erste Speichermodul + zweite Speichermodulgröße + dritte Speichermodulgröße -1) wird dem dritten Speichermodul zugeordnet. Dieses Muster setzt sich unter Zuordnung des Systemadreßraums zu jedem Speichermodul im System fort.

Bei dem bevorzugten Ausführungsbeispiel gemäß Fig. 2 wird eine Zustandsmaschine in der Adreßdecodierschaltung von dem -RESETDRV-Signal 201 beispielsweise zum Zeitpunkt der Ein­ schaltung des Systems oder zu beliebigen anderen Zeiten wäh­ rend der Systemoperation, in denen ein Systemrücksetzen erfor­ derlich ist (Zeitpunkt t 1) aktiviert. Die Zustandsmaschine hält das RESETDRV-Signal während des Selbstidentifizierungs­ prozesses aktiv. Die Zustandsmaschine setzt einen internen Adreßzähler auf 0. Dieser Zähler dient zur Zuweisung des Spei­ cheradreßraums für die verschiedene Module. Die Zustandsma­ schine treibt danach das YSELn 202-Signal für den Schlitz 0 (Zeitpunkt t 2) in den aktiven Zustand. Ist eine Karte im Schlitz 0, werden Konfigurationssignale YCONFIG 204 veranlaßt, die Größe des im Schlitz verfügbaren Speichers anzugeben. Bei dem beschriebenen Ausführungsbeispiel werden YCONFIG-Signale auf dem Bus über Signalleitungen übertragen, die während der nicht-reset-Perioden für andere Signale gebraucht werden.

Bei einem Ausführungsbeispiel der Erfindung dienen die -YIDn1-Signalleitung und -YIDn2-Signalleitung zur Erzeugung der Speichergrößen-Identifizierungsinformationen, wie unter Bezugnahme auf Tabelle II(a) weiter unten dargestellt ist. In Tabelle II(a) und anderen Tabellen dieser Beschreibung be­ zeichnet ein "H" einen hohen Zustand auf dem Bus und ein "L" einen niedrigen Zustand.

Tabelle II (a)

Bei diesem ersten Ausführungsbeispiel liefern alle Module in allen Schlitzen des Systems Speichergrößeninformationen auf dem speziellen Schlitz zugeordneten Signalleitungen während der Aktivierung des -RESETDRV-Signals. Die Modulen halten diese Signale solange aufrecht, bis das -RESETDRV-Signal inak­ tiviert wird. Bei aktiviertem -RESETDRV-Signal ruft der Deco­ diermodul die jedem Schlitz zugeordneten Signale ab und be­ stimmt die Speicherkonfigurationsinformation für diesen Schlitz.

Bei einem zweiten Ausführungsbeispiel der Erfindung werden die YCONFIG-Signalleitungen während der Rücksetzperiode für die Speicherkonfiguration verwendet. Die Speichergrößeninforma­ tion, die bei diesem Ausführungsbeispiel übertragen wird, ergibt sich aus Tabelle II(b)

Tabelle II (b)

Wie aus den Tabellen II(a) und II(b) zu erkennen ist, wird bei Fehlen eines Moduls in einem Schlitz oder bei Fehlen von für das System verfügbarem Speicherraum im Modul eine Zustandsin­ formation zurückgeschickt, die angibt, daß kein Speicherraum (0 Megabytes) verfügbar ist.

Im Falle des zweiten Ausführungsbeispiels dient das -YSELn-Si­ gnal zur Auswahl eines Schlitzes für die Lieferung der Spei­ cherkonfigurationsinformation. Wie aus Fig. 2 zu erkennen ist, wird das -RESETDRV-Signal 201 zum Zeitpunkt t 1 aktiviert. In Abhängigkeit von der Aktivierung des -RESETDRV-Signals beginnt der Decodiermodul jeden der Schlitze nach Speicherkonfigurati­ onsinformationen dadurch abzufragen, daß er das entsprechende -YSELn-Signal 202 erzeugt. So erzeugt beispielsweise der Deco­ diermodul zuerst das -YSELn-Signal 202 zur Auswahl des Schlit­ zes 0 im Zeitpunkt t 2. Der Modul im Schlitz 0 treibt dann die Konfigurationsinformation auf die YCONFIG-Leitungen 204 zum Zeitpunkt t 3 und hält die gültige Information auf diesen Lei­ tungen solange aufrecht, bis der Decodiermodul das -YSELn-Si­ gnal 202 zum Zeitpunkt t 4 inaktiviert. Der Modul im Schlitz 0 stoppt dann die Ausgabe gültiger Informationen zum Zeitpunkt t 5.

Wenn der Modul im Schlitz 0 mit einer Speicherkonfiguration von mehr als 0 Mbytes antwortet, schaltet der Decodiermodul den internen Zähler weiter und ordnet Sytemadreßraum in der oben beschriebene Weise dem Modul zu.

Dieser Zyklus wird für jeden Schlitz vom Decodiermodul wieder­ holt, der das entsprechende -YSELn-Signal 202 ausgibt und den Modul im entsprechenden Schlitz zu einer Antwort durch Ansteu­ erung von YCONFIG-Leitungen 204 während der Zeit t 7 veran­ laßt.

Die Zustandsmaschine unterbricht ihre Steuerung des -RESETDRV-Signals 201 nach Beendigung dieses Zyklus für jeden Speichermodul.

Der Adreßdecodiermodul identifiziert während nachfolgender Informationsaustausche zwischen den Modulen im System den einer vorgegebenen Adresse entsprechenden Speichermodul. Die­ ses Protokoll ermöglicht die Eliminierung von Konfigurations­ schaltern auf der Mutterkarte des Systems zum Speicherkonfigu­ rieren an individuellen Speichermodulen. Außerdem ist die Adreßdecodierlogik zentral im Adreßdecodiermodul 140 angeord­ net. Dies macht eine Adreßdecodierschaltung auf jedem der individuellen Speichermodulen überflüssig.

BUSENTSCHEIDUNGSZYKLUS

Die Erfindung beschreibt drei Entscheidungszyklen zur Ent­ scheidung über den Zugriff eines Anfordernden auf den System­ bus. Generell legt ein Prozessor sein -YREQn-Signal und - in Abhängigkeit von der Art der gewünschten Zuweisungsentschei­ dung - sein -YPRYn-Signal an. Eine zentrale Entscheidungsein­ heit erhält separate -REQn- und -YPRYn-Signale für jeden po­ tentiellen Anforderer im System. Die zentrale Entscheidungs­ einheit wertet Anforderungen aus und weist Verfügung über den Bus entsprechend der Beschreibung in Verbindung mit Fig. 3A-C zu. Die drei Entscheidungszyklen werden bezeichnet als: (1) normale Zuweisungsentscheidung, (2) Austauschprotokoll und (3) Betriebsmittelentzugprotokoll.

Normale Entscheidung - (Fig. 3A)

In Fig. 3A, auf die zunächst Bezug genommen wird, ist das normale Busentscheidungsprotokoll dargestellt. Bei der norma­ len Zuweisungsentscheidung hat ein Standardbusbesitzer, bei dem beschriebenen Ausführungsbeispiel der Mutterkartenprozes­ sor, die Kontrolle über den Bus. Ein Koprozessor (Anforderer) macht sein -YREQn-Signal 301 aktiv und sein -PRYn-Signal 302 zum Zeitpunkt t 1 inaktiv. In Abhängigkeit von der Aktivierung des -YREQn-Signals 301 durch den Koprozessor unterbricht die zentrale Entscheidungseinheit die Zugriffsmöglichkeit des Standard-Busbesitzers auf den Bus durch Inaktivierung von dessen -YGNTn-Signal (nicht dargestellt) und aktiviert danach im Zeitpunkt t 2 (nachdem der vorgehende Busbesitzer seine -YREQn-Leitung freigegeben hat) das -YGNTn-Signal 303 des Anforderers. Der Anforderer tastet sein -YGNTn-Sginal 303 ab, das aktiv gemacht worden ist, und legt die geeignete Übertra­ gungsinformation an den Bus 304 zum Zeitpunkt t 3.

Der Anforderer treibt weiterhin sein -YREQn-Signal 301 aktiv, solange er mit der Informationsübertragung über den Bus fort­ fährt (während des Zeitraums t 3 bis t 4). Solange nicht eine Anforderung mit höherer Priorität empfangen oder ein Regenera­ tionszyklus erforderlich ist, fährt die zentrale Entschei­ dungseinheit fort, das -YGNTn-Signal 303 aktiv zu halten. Nach Beendigung der Informationsübertragung inaktiviert der Anfor­ derer sein -YREQn-Signal (zum Zeitpunkt t 5). Die Entschei­ dungseinheit inaktiviert danach das -YGNTn-Signal und gewährt dem mit höchster Priorität anstehenden Anforderer Zugriff auf den Bus.

Austauschprotokoll (Fig. 3B)

In Fig. 3B ist das Bus-Austauschprotokoll dargestellt. Das Bus-Austauschprotokoll ermöglicht den Wechsel oder Austausch der Kontrolle des Busses von einem Koprozessor zu einem ande­ ren. In der Darstellung gemäß Fig. 3B hat der Koprozessor 1 die Kontrolle über den Bus zum Zeitpunkt t 1 (die zentrale Entscheidungseinheit legt das -YGNT1-Signal 316 an und sein -YPRY-Signal ist inaktiv, wodurch dem Koprozessor 1 Zugriff auf den Bus gegeben wird). Koprozessor 0, der eine niedrigere Priorität als der Koprozessor 1 hat, verlangt Zugriff auf den Bus durch Aktivierung seines -YREQ0-Signal 310 zum Zeitpunkt t 1. Koprozessor 0 legt weiterhin sein -YREQ0-Signal 310 an, bis ihm Kontrolle über den Bus gewährt wird. Koprozessor 0 legt nicht sein -YPRY0-Signal 311 an. Daher handelt es sich hier nicht um eine Betriebsmittelentzugsanforderung (preemp­ tion request und Koprozessor 1 kann seinen Informationsaus­ tausch auf dem Bus abschließen (gültige Daten werden weiter während des Zeitintervalls t 1 bis t 2 auf dem Bus 313 übertra­ gen.

Koprozessor 1 beendet zum Zeitpunkt t 2 seinen Informationsaus­ tausch. Er aktiviert danach zum Zeitpunkt t 3 das -YREQ1-Si­ gnal, wodurch er der zentralen Entscheidungseinheit mitteilt, daß er zur Aufgabe der Kontrolle über den Bus bereit ist. Die zentrale Entscheidungseinheit inaktiviert zum Zeitpunkt t 4 das -YGNT1-Signal 316 und aktiviert zum Zeitpunkt t 5 das -YGNT0-Signal 312. Die Aktivierung des -YGNT0-Signals gewährt dem Koprozessor 0 Zugriff auf dem Bus. Zum Zeitpunkt t 6 be­ ginnt Koprozessor 0 mit seinem Informationsaustausch auf dem Bus 313.

Betriebsmittelentzugsprotokoll (Fig. 3C)

Ein Prozessor kann einem anderen Koprozessor den Zugriff auf den Bus durch Anlegen seines -YPRYn-Signals entziehen, wenn er höhere Priorität hat. Die Prioritätsniveaus im Computersystem sind für das beschriebene Ausführungsbeispiel in Tabelle III gezeigt:

Prioritätsniveaus
Schlitz
0
Regenerieren
1	System CPU (hoch Priorität aktiv)
2	Kartenschlitz 0 (YPRYn aktiv)
3	Kartenschlitz 1 (YPRYn aktiv)
4	Kartenschlitz 2 (YPRYn aktiv)
5	I/O
6	Kartenschlitz 0 (YPRYn inaktiv)
7	Kartenschlitz 1 (YPRYn inaktiv)
8	Kartenschlitz 2 (YPRYn inaktiv)
9	System CPU (hoch Priorität inaktiv)

Bei dem beschriebenen Ausführungsbeispiel kommt dem Priori­ tätsniveau 0 die höchste Priorität und dem Prioritätsniveau 9 die niedrigste Priorität zu. Der Standardbusbesitzer ist die Mutterkarte; alle anderen Anforderer haben eine höhere Priori­ tät, so daß eine anstehende Anforderung durch einen anderen Anforderer der Mutterkarte den Zugriff bzw. die Verfügung entzieht.

Bei dem beschriebenen Beispiel der Erfindung werden zwei Prio­ ritätsniveaus für jede Koprozessorkarte verwendet. Das erste Niveau (bei dem beschriebenen Ausführungsbeispiel als "norma­ les Niveau" bezeichnet) ist ein niedrigeres Prioritätsniveau als die Priorität des I/O-Systems. Dieses Prioritätsniveau dient zur normalen Verarbeitung. Das zweite Prioritätsniveau (bei dem beschriebenen Beispiel als "verstärktes Niveau" be­ zeichnet) ist ein höheres Prioritätsniveau als das Prioritäts­ niveau des I/O-Systems. Koprozessoren können ihre Busanforde­ rungen über das Niveau des I/O-Systems anheben. Bei dem be­ schriebenen Ausführungsbeispiel unterbricht aber ein das ver­ stärkte Prioritätsniveau benutzender Koprozessor nicht einen I/O-Zyklus, jedoch wird ein I/O-Untersystem daran gehindert, dem Koprozessor den Zugriff zu entziehen, nachdem letzterer Zugriff auf den Systembus gewonnen hat. Auf dem normalen Ni­ veau kann das I/O-Untersystem jedoch einem Koprozessor Zugriff entziehen, nachdem dieser zum Systembus Zugriff erlangt hat. Erhöhte Prioritätsniveaus sind zweckmäßig, wo es erwünscht ist, den Koprozessoren das Arbeiten in einer Umgebung mit einer erhöhten Belegung der Busbandbreite zu ermöglichen.

Wie aus Tabelle III zu sehen ist, operiert die CPU bei Imple­ mentierungen, in denen sie einen ununterbrochenen Zugriff auf den Systembus erfordert, auf dem Prioritätsniveau 1 (dem der höchsten Priorität nächsten Prioritätsniveau). In allen ande­ ren Fällen operiert sie auf dem Prioritätsniveau 9 (dem niedrigsten Prioritätsniveau).

Das Entzugsprotokoll gemäß Ausführungsbeispiel der Erfindung wird genauer unter Bezugnahme auf Fig. 3C beschrieben. Kopro­ zessor n hat zum Zeitpunkt t 1 (-YGNTn-Signal 322 ist aktiv) Kontrolle über den Bus und überträgt Informationen über den Bus 323. Koprozessor m, der im Normalbetrieb auf einem niedri­ geren Prioritätsniveau ist als Koprozessor n, sucht die Kon­ trolle über den Bus zu gewinnen; zum Zeitpunkt t 1 aktiviert Koprozessor m zunächst sein -YPRYm-Signal 324 und zeigt da­ durch an, daß er eine Busentzugsanforderung geben wird. Bei dem beschriebenen Ausführungsbeispiel kann Koprozessor m ent­ weder sein normales oder sein erhöhtes -YPRYm-Signal aktivie­ ren. Zum Zeitpunkt t 2 aktiviert Koprozessor m das -YREQm-Si­ gnal 325, um Kontrolle über den Bus zu verlangen. In Abhängig­ keit von dieser Anforderung und dem aktiven Zustand des -YPRYm-Signals inaktiviert die zentrale Entscheidungseinheit zum Zeitpunkt t 3 das -YGNTn-Signal 322.

Koprozessor n fährt zunächst fort, den Bus zu kontrollieren, überträgt Informationen während des nächsten Buszyklus (bis zum Zeitpunkt t 4) und inaktiviert danach sein -YREQn-Signal 321 (Zeitpunkt t 5). In Abhängigkeit von der Inaktivierung des -YREQn-Signals 321 durch den Koprozessor n aktiviert die zen­ trale Entscheidungseinheit das Signal -YGNTm 326 zum Zeitpunkt t 6. Koprozessor m kontrolliert danach den Bus und kann seine Informationsübertragung über den Bus 323 (vom Zeitpunkt t 7 bis t 8) durchführen.

Zu irgendeinem Zeitpunkt nach Feststellung des Beginns eines Busereignisses (-YASTB wird aktiv gemacht) kann Koprozessor n sein -YREQn-Signal 321 reaktivieren, um die Kontrolle des Busses anzufordern und seine unterbrochene Busübertragung zu beenden. Die Kontrolle über den Bus wird an den Koprozessor n zurückgegeben, nachdem der Koprozessor m seine Informations­ übertragung beendet hat, sofern keine Anforderungen mit höhe­ rer Priorität anstehen.

Nach Beendigung seiner Informationsübertragung inaktiviert der Koprozessor m das -YREQm-Signal 325 (zum Zeitpunkt t 9). Die zentrale Entscheidungseinheit inaktiviert danach das -YGNTm-Signal 326 zum Zeitpunkt t 10 in Abhängigkeit davon, daß der Koprozessor m seine Anforderung fallenläßt. Koprozessor m kann sein -YPRYm-Signal 324 inaktivieren, nachdem das -YGNTm-Signal 326 inaktiviert worden ist (beispielsweise zum Zeitpunkt t 11).

ANFORDERUNGS/ANTWORTPROTOKOLL

Die Erfindung gibt ein Anforderungs/Antwort-Protokoll an, das den Speichergeräten die Möglichkeit gibt, ihren Zugriffsmoden, (YMODE(1:0)), Seitengröße (YSIZE(1:0)), Cachefähigkeit (-YCEN) des Speichergeräts, Geschwindigkeit des Speichergeräts (YSPD(1:0)) zu identifizieren und festzustellen, ob das Gerät deterministisch oder asynchron zugegriffen werden kann (YRDY).

Das beschriebene Ausführungsbeispiel ermöglicht vier Zugriffs­ moden: (1) Standard-RAS/CAS-Modus, (2) Schnellseitenmodus, (3) statischer Spaltenmodus und (4) Stoß- oder Burstmodus. Das Speichergerät identifiziert den Modus, in welchem es arbeiten kann, durch Aktivieren oder Inaktivieren der entsprechenden YMODE(1:0) Gruppensignale, wie sich aus der nachfolgenden Tabelle IV ergibt:

Tabelle IV

Der Standard-RAS/CAS-Modus wird für I/O und andere Buszugriffe sowie Standardspeicherzugriffe verwendet. Der statische Spal­ tenmodus ist ein Modus, bei dem die Zeilenadressen vom Spei­ chergerät verriegelt und die Spaltenadressen durchlaufen wer­ den. Daten ändern sich bezüglich der Spaltenadressen (d.h. eine Matrix kann auf ihren Spalten abwärts gelesen werden). Der schnelle Seitenmodus ist ähnlich dem statischen Spaltenmo­ dus; jedoch laufen die CAS-Adressen nicht durch, sondern wer­ den bei jedem aufeinanderfolgenden Zugriff von der aktiv ver­ laufenden Flanke des CAS verriegelt. Der Burstmodus ist zur Unterstützung eines zukünftigen Prozessors reserviert, mit dessen Hilfe Daten "stoßweise" und mit hoher Geschwindigkeit zu oder von einem Prozessor übertragen werden können. Eine tiefere Kenntnis über die Arbeitsweise eines der speziellen Moden ist jedoch für die Erläuterung der Erfindung nicht er­ forderlich.

Die YSIZE(1:0)-Signale werden nachfolgend unter Bezugnahme auf die Tabelle V definiert:

Tabelle V

Das YCEN-Signal wird unter Bezugnahme auf Tabelle VI inter­ pretiert. Ein Speicherzugriff wird als Cache-fähig angesehen, wenn die Kohärenz von Daten im Speicher und Cache-Speicher erzwungen werden kann.

-YCEN
Cache-fähig
L
Der Speicherzugriff ist Cache-fähig
H	Der Speicherzugriff ist nicht Cache-fähig

Das -YSPD-Signal wird unter Bezugnahme auf Tabelle VII inter­ pretiert. Die Geschwindigkeit wird bei dem bschriebenen Aus­ führungsbeispiel nach der RAS (Zeilenadreßstrobe) Zugriffszeit definiert.

Tabelle VII

Wenn ein Prozessor eine Anforderung erzeugt, identifiziert er die Art der Anforderung unter Verwendung eines Satzes von Anforderungsleitungen YSTAT(2:0). Die YSTAT(2:0)-Leitungen definieren die Art des aktuellen Zugriffs auf den Bus und werden entsprechend der nachfolgenden Tabelle VIII bei dem beschriebenen Ausführungsbeispiel codiert:

Tabelle VIII

Wenn ein Koprozessor (Anforderer) eine Anforderung zum Zugriff auf ein Speichergerät erzeugt, so antwortet das antwortende Speichergerät generell innerhalb einer vorgegebenen Zeitspanne auf die Anforderung mit Informationen, welche seine Charakte­ ristiken identifizieren. Wenn das Speichergerät antwortet, daß es in einer deterministischen Weise zu arbeiten vermag, wartet der anfordernde Koprozessor eine vorgegebene Zeitspanne und zieht danach Daten vom Bus ab. Wenn das Speichergerät antwor­ tet, daß es in einer asynchronen Weise arbeiten muß, greift der anfordernde Prozessor auf das Speichergerät asynchron zu und nimmt die Synchronisationsstrafen entsprechend dem erfor­ derlichen Quittungsbetrieb bzw. Handshaking in Kauf.

Fig. 4A-D stellen Zugriffsprotokolle für deterministisches Lesen, asynchrones Lesen, deterministisches Schreiben bzw. asynchrones Schreiben dar.

Deterministischer Lesezyklus - Fig. 4A

Im folgenden wird zunächst auf Fig. 4A Bezug genommen. Nachdem einem Prozessor die Kontrolle über den Bus in der anhand der Fig. 3A-C beschriebenen Weise gewährt worden ist, gibt der Prozessor eine Adresse 401 auf den Bus zum Zeitpunkt t 1. Der Prozessor gibt auch entsprechend Darstellung in Tabelle VIII (zum Zeitpunkt t 1) die entsprechenden Anforderungssignale 402 aus.

Nach dem Aufbau der Adresse 401 und der Anforderungssignale 402 aktiviert der Prozessor das -YASTB-Signal 403 zum Zeit­ punkt t 2. Das -YASTB-Signal 403 zeigt den Beginn eines Buser­ eignisses an.

Wenn das YRDY-Signal 404 aktiv ist, wird ein deterministischer Zugriff unterstellt. Das YRDY-Signal 404 ist normalerweise im aktiven Zustand, und daher braucht ein deterministisches Gerät dieses Signal nicht anzulegen. Bei einem deterministischen Zugriff legt die Bushilfseinheit (Bus-slave; Speichermodul) die entsprechenden Antwortgruppensignale an. Auf der Basis des oben angegebenen Zugriffsmodus und der Geschwindigkeit be­ stimmt der Prozessor die richtige Anzahl von Wartezuständen, bevor er auf Daten auf dem Bus zugreift. Auf diese Weise (d.h. Erzeugung einer Anforderung und Erhalt einer Antwort - Anfor­ derungs/Antwort-Protokoll) ist der Prozessor in der Lage, Zugriffe auf den Speicher auf der Basis des besonderen Typs und der Geschwindigkeit des zuzugreifenden Speichers anzupas­ sen. Außerdem kann diese Speicheranpassung ohne vom Benutzer eingestellte Schalter bewerkstelligt werden.

Die deterministische Periode wird bei dem beschriebenen Aus­ führungsbeispiel auf der Basis der Zugriffszeit berechnet, die der Speicher zur Beantwortung einer vorgegebenen Anforderung benötigt. Die deterministische Periode ändert sich in Abhän­ gigkeit von dem Modus der Speicheroperation und der Geschwin­ digkeit des Speichergeräts. Generell kann die deterministische Periode wie folgt berechnet werden:

T _del + Taccess + T _{data setup} = T _{deterministisch}

wobei:
T _del = Die Zeitspanne seit der Prozessorbezugnahme auf das aktive -YASTB-Signal auf dem Bus (gewöhnlich mit Bezug auf einen Takt, z.B. -YASTB, geschaltet auf der Basis des Prozes­ sortakts; es gibt jedoch eine Verzögerung zwischen dem Takt und der Zustandsänderung des -YASTB-Signals. T _del enthält diese Verzögerung) ;
Taccess = Die Zeitspanne von der Aktivierung von -YASTB auf dem Bus bis zu gültigen Daten auf dem Bus (beispielsweise ist diese Zeitspanne 140ns bei einem 100ns-Speicher, wie er bei dem beschriebenen Ausführungsbeispiel verwendet werden kann);
T _{data setup} = Die Datenaufbauperiode des Prozessors;
und
T _{deterministisch} = Die deterministische Speicherzu­ griffszeit für ein Standard-RAS/CAS-Gerät.

Nach der Lieferung der Steuerinformationen auf den YMODE, YSIZE, YCEN und YSP-Steuerleitungen kann der Datenbus (YD) 405 mit gültigen Daten von einem Bus-slave angesteuert werden. Der Prozessor wartet eine deterministische Zeitspanne (t 3 bis t 4-Zeitspanne wird bestimmt auf der Basis der Geschwindigkeit und des Typs des Speichers), und danach kann er auf Daten auf dem Bus zugreifen. Daten auf dem Bus werden nach Ablauf der deterministischen Periode als für deterministische Übertragun­ gen gültig angenommen.

Nach dem Lesen der Daten von dem Bus gibt der Prozessor die Adreßleitungen 401 frei und inaktiviert zum Zeitpunkt t 5 seine Anforderungssignale 402. Der Prozessor inaktiviert danach das -YASTB-Signal 403 zum Zeitpunkt t 6. Wenn der Bus-slave das -YASTB-Signal 403 als inaktiviert erkennt, gibt er die Daten­ leitungen (YD) 405 frei.

Dieses Protokoll wird wiederholt für alle weiteren Leseopera­ tionen, die aus dem Speicher von dem Prozessor verlangt wer­ den.

Asynchroner Lesezyklus - Fig. 4B

Im folgenden wird auf Fig. 4B Bezug genommen, in der das Pro­ tokoll für einen asynchronen Lesebetrieb dargestellt ist. Bei einem asynchronen Lesen gibt ein Prozessor, dem die Kontrolle über den Bus gewährt worden ist, Adreßsignale (ADDRESS) 411 auf den Bus und steuert seine Anforderungsleitungen 412 zum Zeitpunkt t 1 an. Der Prozessor aktiviert danach zum Zeitpunkt t 2 das -YASTB-Signal 413.

Der ausgewählte Bus-slave (z.B. Speicher) deaktiviert das YRDY-Signal 414 zum Zeitpunkt t 3, um anzuzeigen, daß die Lese­ operation eine asynchrone Leseoperation sein wird. Im Falle eines asynchronen Lesens werden die YSIZE- und YSP-Signale vom Prozessor ignoriert, und auf den Speicher wird in einem Stan­ dard-Zugriffsmodus auf asynchrone Weise zugegriffen.

Als Antwort auf das YASTB-Signal 413 in aktivem Zustand be­ ginnt das ausgewählte Gerät, Daten auf den Datenbus (YD) 415 zum Zeitpunkt t 4 zu geben. Wenn gültige Daten zur Verfügung stehen, treibt der Bus-slave das YRDY-Signal 414 aktiv (Zeit­ punkt t 5). Der Bus-master kann danach Daten von dem Bus lesen. Nach dem Abtasten des in den aktiven Zustand getriebenen YRDY-Signals 414 unterbricht der Bus-master das Anlegen seiner ADRESS-Signale 411 (Zeitpunkt t 6) und entaktiviert das -YASTB-Signal 413 zum Zeitpunkt t 7.

Der Bus-slave stellt das -YASTB-Signal 413 im inaktiven Zu­ stand fest und unterbricht die Anlage von Datensignalen 415 zum Zeitpunkt t 8. Das YRDY-Signal 414 ist aktiv und bleibt so über die Dauer des Bus-Ruhezustandes.

Der Bus-master kann eine Übertragung von mehr Daten durch Wiederholung des oben beschriebenen Protokolls verlangen.

Deterministischer Schreibzyklus - Fig. 4C

In Fig. 4C, auf die im folgenden Bezug genommen wird, ist der deterministische Schreibzyklus des bevorzugten Ausführungsbei­ spiels dargestellt. Zum Zeitpunkt t 1 treibt der Bus-master, dem die Kontrolle über den Bus gewährt worden ist, eine Adres­ se auf den Bus (Adreßsignal 421), treibt sein Anforderungssi­ gnal 422 und die zu übertragenden Daten (YD(31:0) 425) auf den Bus. Der Prozessor legt dann zum Zeitpunkt t 2 das -YASTB-Signal 423 an.

Vor dem Anlegen des -YASTB-Signals wird das Adreßsignal 421 decodiert, um das spezielle Speichergerät zu bestimmen, das den ausgewählten Speicheradreßplatz hat. Bei dem bevorzugten Ausführungsbeispiel ist die Auswahl eines speziellen Speicher­ geräts von den Systemspeicher-Adreßraumzuweisungen, basierend auf der Speichergrößenidentifizierungsinformation von jedem der Speichermodulen an den Decodiermodul im Einschaltzeitpunkt des Systems abhängig.

Nach einer deterministischen Zugriffszeit des Systembus gibt der Prozessor das Anforderungssignal 422 zum Zeitpunkt t 3, Adreßsignale 421 zum Zeitpunkt t 4 frei, deaktiviert das -YASTB-Signal 423 zum Zeitpunkt t 5 und gibt Datensignale 425 zum Zeitpunkt t 6 frei. Wie oben beschrieben worden ist, ba­ siert die deterministische Zugriffsperiode auf den Charakteri­ stiken des Speichergeräts; diese Charakteristiken werden dem Prozessor zu dem Zeitpunkt zugeführt, zu dem das Speichergerät mit Antwortsignalen antwortet. YRDY-Signal 424 bleibt während des gesamten Zyklus aktiv. Dies beendet den deterministischen Speicher-Schreibzyklus.

Asynchroner Schreibzyklus - Fig. 4D

Im folgenden wird auf Fig. 4D Bezug genommen, in der ein asyn­ chroner Schreibzyklus dargestellt ist. Erneut treibt der aktu­ elle Bus-master (Prozessor, dem Zugriff auf den Bus gewährt worden ist) Adreßsignale (ADDRESS 431) auf den Bus, gibt An­ forderungssignale 432 aus und legt Daten (YD(31:0) 435) zum Zeitpunkt t 1 auf den Bus. Das -YASTB-Signal 433 wird zum Zeit­ punkt t 2 angelegt.

In Abhängigkeit von der Anlage des -YASTB-Signals 433 wird das Adreßsignal decodiert und der zugehörige Speicher während der Zeitspanne t 2 bis t 3 ausgewählt. Wenn das ausgewählte Gerät auf die Schreibanforderung nicht in einer deterministischen Zeit antworten kann (d.h. auf ein asynchrones Schreiben ange­ wiesen ist), inaktiviert das ausgewählte Speichergerät das YRDY-Signal 434 zum Zeitpunkt t 4. Der Informationsaustausch wird während derjenigen Zeit verzögert, in der das YRDY-Signal 434 inaktivert ist (Zeitspanne t 4 bis t 5). Wenn das ausgewähl­ te Speichergerät zur Antwort bereit ist, wird zum Zeitpunkt t 5 das YRDY-Signal 434 erneut aktiviert.

In Abhängigkeit von dem aktiven Zustand des YRDY-Signals 434 gibt der Bus-master das Anforderungssignal 423 zum Zeitpunkt t 5 frei, gibt die Adreßsignalleitungen 431 zum Zeitpunkt t 6 frei und inaktiviert das -YASTB-Signal 433 zum Zeitpunkt t 7.

Der ausgewählte Speicher stellt den inaktiven Zustand des -YASTB-Signals 433 fest und gibt das YRDY-Signal 434 zum Zeit­ punkt t 8 frei. Bei dem beschriebenen Ausführungsbeispiel wird jedoch das YRDY-Signal 434 von einem Anhebewiderstand aktiv gehalten. Der Bus-master gibt dann die Datenleitungen 435 zum Zeitpunkt t 8 frei.

Schnellseitenmodusoperation (Lesen oder Schreiben) Statische Spaltenmodusoperation (Schreiben) Fig. 4E

Im folgenden wird auf Fig. 4E Bezug genommen. Dort ist das Protokoll für Schnellseitenmodusoperationen, sowohl Lesen als auch Schreiben, oder statische Spaltenmodus-Schreiboperationen dargestellt. Während einer dieser Operationen gibt der Prozes­ sor die gewünschte Adresse auf den Bus, Leitungen 443. Der Prozessor treibt auch die Anforderungsgruppensignale, Leitun­ gen 444. Im Falle einer Schreiboperation (entweder im Schnell­ seitenmodus oder im statischen Spaltenmodus) treibt der Pro­ zessor auch die Datenleitungen 446.

Der Adreßdecodiermodul erzeugt dann das entsprechende -YSELn-Signal 442, um das von der Adresse auf Leitungen 443 adressierte Speichergerät auszuwählen. Der Prozeß legt dann das -YASTB-Signal 441 an, um die erste Operation auszulösen. Der angesteuerte Speicher erzeugt dann die entsprechenden Antwortsignale 445, die den Typ desjenigen Speichermodus an­ gibt, in welchem der adressierte Speicher arbeiten kann. Die Antwortsignale bleiben stabil während der ganzen Zeitspanne, in der das YASTB-Signal 441 ansteht.

Nach der Auswahl des Speichers und der Erzeugung einer Antwort kann der Decodiermodul das -YSELn-Signal 442 abnehmen. Der ausgewählte Speicher bleibt für die gesamte Periode angesteu­ ert, in der das YASTB-Signal ansteht.

Ein wesentliches Merkmal der Erfindung besteht darin, daß der Prozessor das YCASTB-Signal 448 aktiviert, um die Beendigung der ersten Operation anzuzeigen, nachdem auf der Basis von Antwortsignalen 445 festgestellt worden ist, daß auf den Spei­ cher entweder in dem Schnellseitenmodus oder im statischen Spaltenmodus zugegriffen werden kann. Ein Ereignis ist abge­ schlossen entweder nach Beendigung der Datenablage auf den Bus für die Übertragung zum Speicher auf den Leitungen 446 oder nach Beendigung der Speicheradressierung und dem Ablegen der Daten auf dem Bus, Leitungen 447.

Für den Fall, daß der Prozessor feststellt, daß die nächste Operation auf dieselbe Seite des Speichers durchgeführt werden soll, entaktiviert der Prozessor das -YCASTB-Signal 448. Das -YCASTB-Signal wird nach Beendigung der zweiten Operation erneut angelegt.

Zu dem Zeitpunkt, an dem der Prozessor feststellt, daß er alle seine Operationen beendet hat, oder wenn ein Prozessor fest­ stellt, daß die nächste Operation zu einer Seitenverfehlung führt, nimmt der Prozessor das -YASTB-Signal ab.

Der Prozeß des Anlegens und Abnehmens des -YCASTB-Signals zur Steuerung von Zugriffen auf die gleiche Seite des Speichers, wobei das -YASBT-Signal während eines gesamten Zyklus von Zugriffen auf eine vorgegebene Seite aktiv gehalten wird, hat wesentliche Vorteile gegenüber bekannten Verfahrensweisen.

Statische Spaltenmodus-Leseoperation - Fig. 4F

Im folgenden wird auf Fig. 4F Bezug genommen, in der das er­ findungsgemäß verwendete Verfahren zur Durchführung von stati­ schen Spaltenmodus-Leseoperationen genauer dargestellt ist. Wie oben in Verbindung mit Fig. 4E gesagt wurde, treibt der Prozessor eine Adresse auf den Bus, Leitungen 453, zusammen mit einem Anforderungstyp auf Anforderungsleitungen 254. Die Adreßdecodierlogik dient zur Auswahl eines speziellen Spei­ chers. Der ausgewählte Speicher wird von -YSELn-Leitung 452 bezeichnet. Der Prozessor legt dann das YASTB-Signal 451 an, um eine Leseoperation auszulösen. Die ausgewählte Ressource bzw. das ausgewählte Betriebsmittel antwortet mit Informatio­ nen auf Antwortleitungen 455 und teilt mit, daß sie befähigt ist, statische Spaltenmodus-Speicherzugriffe zu unterstützen.

Der Decodiermodul kann danach das Anlegen des -YSELn-Signals 452 unterbrechen. Der ausgewählte Speicher bleibt solange angesteurt, wie das -YASTB-Signal aktiv bleibt.

Das -YCASTB-Signal 457 wird bei Beginn des Lesezyklus inaktiv und bleibt nach jeder statischen Spaltenleseanforderung aktiv. Der Prozessor liest Daten auf Leitungen 456 nach dem ersten Speicherzugriffszyklus. Die Daten werden in der oben beschrie­ benen Weise innerhalb einer deterministischen Zeitperiode zurückgeschickt. Der Prozessor kann danach neue Adreßinforma­ tionen auf Adreßleitungen 453 zuführen, und ein zweiter Lese­ zyklus wird eingeleitet. Weitere Lesezyklen können, soweit erforderlich, für mehr Daten auf derselben Seite initiiert werden. Nachdem der Prozessor seine Datenleseerfordernisse beendet hat, oder wenn eine neue Seite ausgewählt werden soll, wird das -YASTB-Signal unterbrochen.

Bei dem beschriebenen Verfahren bleibt das -YCASTB-Signal 457 nach einer statischen Spaltenleseoperation inaktiv, und es wird nach einer statischen Spaltenschreiboperation angelegt. Das -YCASTB-Signal wird nach einem Schreibzyklus abgenommen, um anzuzeigen, daß ein neuer Zyklus begonnen worden ist.

Bei der Erfindung werden zwei Operationsmoden für Schnellsei­ tenmodusoperationen benutzt. Ein erster Modus ermöglicht Schnellseitenmodusoperationen sowohl für Lese- als auch Schreiboperationen. Das -YASTB-Signal wird nach einem Zugriff im Vorgriff auf einen anderen Zyklus mit Zugriff auf dieselben DRAM-Seite aufrechterhalten. Der zweite Operationsmodus des Schnellseitenmodus dient nur für Schreibzyklen, bei denen bei Beendigung des laufenden Schreibzyklus ein anderer Zyklus anhängig ist. In diesem zweiten Modus sind Leseoperationen stets Standard-RAS/CAS-Zugriffe.

Claims (18)

1. Computersystem mit einer Prozessoreinrichtung (101) zur Informationsverarbeitung, mehreren Speichereinheiten (130, 150) zum Speichern der Informationen und einer Übertragungs­ einrichtung (120) zur Übertragung von Informationen zwischen der Prozessoreinrichtung und den Speichereinheiten, wobei die Prozessoreinrichtung und die verschiedenen Speichereinheiten mit der Übertragungseinrichtung gekoppelt sind, dadurch gekennzeichnet, daß eine Decodiereinrichtung (140) zum Decodieren der Adreßsi­ gnale mit der Übertragungseinrichtung (120) gekoppelt ist, daß die Übertragungseinrichtung Speichergrößeninformationen an die verschiedenen Speichereinheiten (130, 150) übertragende Mittel aufweist, die Übertragungsmittel mit der Decodiereinrichtung (140) elektrisch gekoppelt sind, und daß die Decodiereinrich­ tung so angeordnet ist, daß sie jeder der Speichereinheiten Speicheradreßraum auf der Basis der Speichergrößeninformatio­ nen zuordnet.

2. Computersystem nach Anspruch 1, dadurch gekennzeichnet, daß die Mittel (120) zur Übertragung von Speichergrößeninfor­ mationen wenigstens eine Steuerleitung enthalten.

3. Computersystem nach Anspruch 2, dadurch gekennzeichnet, daß jeder der Speichereinheiten (130, 150) zwei Steuerleitun­ gen zugeordnet sind.

4. Computersystem nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Mittel (120) zur Übertragung von Spei­ chergrößeninformationen vier Steuerleitungen enthalten.

5. Computersystem nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß jede der Speichereinheiten (130, 150) zur Lieferung von Speichergrößeninformationen von der Decodierein­ richtung (140) ansteuerbar ist.

6. Computersystem nach Anspruch 5, dadurch gekennzeichnet, daß jede der Speichereinheiten (130, 150) bei Aufruf durch die Decodiereinrichtung (140) Speichergrößeninformationen lie­ fert.

7. Computersystem nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Decodiereinrichtung (140) jede der verschiedenen Speichereinheiten (130, 150) zur Gewinnung der Speichergrößeninformationen sequentiell ansteuert.

8. Computersystem mit einem Prozessor (101), einem Systembus (20) und mehreren Schlitzen (150) zur Aufnahme von Karten, die für den Prozessor zugreifbaren Speicherraum haben, wobei der Systembus mit dem Prozessor und den Schlitzen gekoppelt ist und eine elektrische Verbindung zwischen dem Prozessor und den Schlitzen herstellt, dadurch gekennzeichnet, daß eine Decodiereinrichtung (140) zur Aufnahme von Speicher­ größeninformationen von jedem der Speicher (150) vorgesehen ist und daß die Decodiereinrichtung so ausgebildet ist, daß sie Systemadreßraum auf der Basis der Speichergrößeninforma­ tion zuweist.

9. Computersystem nach Anspruch 8, dadurch gekennzeichnet, daß vier Schlitze vorgesehen sind.

10. Computersystem nach Anspruch 8 oder 9, dadurch gekenn­ zeichnet, daß wenigstens ein erstes Steuermittel jedem der Schlitze zur Übertragung von Speichergrößeninformationen an die Decodiereinrichtung (140) zugeordnet ist.

11. Computersystem nach Anspruch 10, dadurch gekennzeichnet, daß ein zweites Steuermittel zur Einleitung des Transfers der Speichergrößenidentifizierungsinformationen vorgesehen ist.

12. Computersystem nach Anspruch 10 oder 11, dadurch gekenn­ zeichnet, daß wenigstens eines der ersten Steuermittel eine erste Steuerleitung und eine zweite Steuerleitung enthält.

13. Computersystem nach Anspruch 12, dadurch gekennzeichnet, daß die Decodiereinrichtung (140) einen inaktiven Zustand auf der ersten Steuerleitung und ein inaktiven Zustand auf der zweiten Steuerleitung als Anzeige dafür interpretiert, daß ein der ersten Steuerleitung und der zweiten Steuerleitung zuge­ ordneter erster Speicher ohne verfügbaren Speicherraum ist.

14. Computersystem nach Anspruch 13, dadurch gekennzeichnet, daß die Decodiereinrichtung (140) einen inaktiven Zustand auf der ersten Steuerleitung und einen aktiven Zustand auf der zweiten Steuerleitung als Anzeige dafür interpretiert, daß der erste Speicher einen Speicherraum von 4 Megabytes hat.

15. Computersystem nach Anspruch 14, dadurch gekennzeichnet, daß die Decodiereinrichtung (140) einen aktiven Zustand auf der ersten Steuerleitung und einen inaktiven Zustand auf der zweiten Steuerleitung als Anzeige dafür interpretiert, daß der erste Speicher einen Speicherraum von 8 Megabytes hat.

16. Computersystem nach Anspruch 15, dadurch gekennzeichnet, daß die Decodiereinrichtung (140) einen aktiven Zustand der ersten Steuerleitung und einen aktiven Zustand auf der zweiten Steuerleitung als Anzeige dafür interpretiert, daß der erste Speicher 16 Megabytes an Speicherraum hat.

17. Verfahren zur Zuordnung verfügbaren Speicherraums zum Systemspeicherraum in einem Computersystem, das mehrere Spei­ chereinheiten, eine Prozessoreinrichtung zum Zugreifen auf die verschiedenen Speichereinheiten und Übertragungsmittel zum Übertragen von Informationen zwischen der Prozessoreinrichtung und den verschiedenen Speichereinheiten aufweist, wobei die Übertragungsmittel mit der Prozessoreinrichtung und den ver­ schiedenen Speichereinheiten unter Herstellung einer elektri­ schen Kopplung zwischen der Prozessoreinrichtung und den ver­ schiedenen Speichereinheiten gekoppelt gehalten werden, da­ durch gekennzeichnet, daß Speichergrößenidentifizierungsinfor­ mationen von jeder der verschiedenen Speichereinheiten zu einer Decodiereinrichtung übertragen werden und daß auf der Basis dieser Speichergrößenidentifizierungsinformationen Spei­ cheradreßraum von der Decodiereinrichtung jeder Speicherein­ heit zugeordnet wird.

18. Verfahren nach Anspruch 17 unter Verwendung einer System- Mutterkarte, dadurch gekennzeichnet, daß dem Speicher auf der Mutterkarte der am niedrigsten nummerierte Speicheradreßraum zugeordnet wird.