DE4033854A1

DE4033854A1 - System zur prioritaetsueberwachung

Info

Publication number: DE4033854A1
Application number: DE4033854A
Authority: DE
Inventors: Takashi Yamasaki
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-10-24
Filing date: 1990-10-24
Publication date: 1991-04-25
Anticipated expiration: 2010-10-25
Also published as: JPH03137757A; DE4033854C2; US5083258A

Description

Die Erfindung betrifft ein System zur Prioritätsüberwachung zum Festlegen von Rechten für die Busverwendung zum Ausführen direkten Datentransfers zwischen dem Speicher mit wahlfreiem Zugriff (RAM) eines Datenprozessors und Peripheriegeräten, und zwar ohne die Verwendung der zentralen Verarbeitungseinheit (CPU).

Bei Busunterbrechungen für Übertragungen unter direktem Speicher zugriff (im folgenden DMA-Transfer genannt; vgl. direct memory access) sind zwei Fälle zu unterscheiden: In dem einen Fall werden 1434 Rechten der Busverwendung mittels der CPU in einer Hauptgruppe Prioritäten zugewiesen, und in dem anderen Fall wird eine Priori tätsordnung für eine Untergruppe einer anfordernden Quelle in der Hauptgruppe festgelegt.

Ein herkömmliches System zur Prioritätsüberwachung ist in Fig. 3 gezeigt. Das System zur Prioritätsüberwachung umfaßt eine CPU 1; einen dynamischen Speicher oder RAM 2; vier Eingabe/Ausgabe einrichtungen 3 (im folgenden I/O-Einrichtungen genannt); einen Datenbus 4; einen Adressenbus 5 und eine Vorrichtung zum Über wachen direkten Speicherzugriffs 7 (im folgenden DMA-Controller genannt).

Der DMA-Controller 7 umfaßt einen Abtastsignalgenerator 6; eine Prioritätsschaltung 8; einen Prioritätscodierer 9; einen Zugriffs- Controller 10 und einen DRAM-Controller 11. Der RAM erfordert periodische Auffrischung. Die Prioritätsschaltung 8 bestimmt eine Prioritätsordnung für die Busanforderungen. Die Prioritäts schaltung 8 für die Hauptabtastung umfaßt eine Schaltung, bei der eine Ordnung für die Unterbrechungspriorität mittels Hardware festgelegt ist. Der Prioritätscodierer 9 zum Festlegen einer Prioritätsordnung für die Kanäle der I/O-Einrichtungen 3 umfaßt eine Schaltung zum Ausführen von Hilfsabtastungen. Beispielsweise weist der Prioritätscodierer 9 vier Kanaleingangsanschlüsse auf, wobei einem der Kanäle Priorität gegeben ist, und zwar unter Abgabe als Busanforderung an einen vorbestimmten Kanal der Prio ritätsschaltung 8. Die I/O-Einrichtungen 3 umfassen beispielsweise vier Schaltungsperipherie-Einrichtungen, die mit entsprechenden Kanaleingangsanschlüssen des Prioritätscodierers 9 verbunden sind. Die Prioritätsordnung von oben nach unten in der Prioritäts schaltung 8 ist folgendermaßen: (1) Anforderung der RAM-Auf frischung durch den DRAM-Controller 11; (2) HOLD-Anforderung bezüglich einer externen Unterbrechung; (3) DRQ-Bus-Anforderung durch die I/O-Einrichtungen 3; und (4) Busanforderungen durch die CPU 1. Somit gibt es eine Hauptprioritätsgruppe, die mit der Prioritätsschaltung 8 verbunden ist, und eine Hilfsprioritäts gruppe innerhalb der I/O-Einrichtungen 3, die einen Eingang bezüg lich der Prioritätsschaltung 8 darstellt. Der Abtastsignalgenera tor 6 gibt einen grundlegenden Takt im Hinblick auf den Geräte zyklus an die Prioritätsschaltung 8 und ein Abtastsignal 2 mit der halben Frequenz des Gerätezyklus an den Prioritätscodierer 9. Gatter 1-1, 1-2, 10-1, 10-2, 11-1 und 11-2 verbinden die Busse 4 und 5 mit den entsprechenden Controllern. DMACK ist ein Antwort signal an den I/O-Chip einer Busanforderungsquelle usw., woran eine Priorität gegeben wird.

Nachstehend ist der Betrieb unter Bezugnahme auf Fig. 4 erläutert. Der grundlegende Takt Φ, synchronisiert mit dem Gerätezyklus (beispielsweise), und der halbe Takt 2Φ, welcher durch Halbieren des grundlegenden Taktes gewonnen wird, werden dem Abtastsignal generator 6 eingegeben. Demzufolge werden DRQL und DRQH synchron mit "H" von Φ in den Perioden "H" und "L" von 2Φ abgegeben. DRQL und DRQH werden dem Prioritätscodierer 9 bzw. der Prioritätsschal tung 8 eingegeben. Der Prioritätscodierer 9 tastet DMA-Anforderun gen DRQs von den entsprechenden I/O-Einrichtungen synchron mit der aufsteigenden Flanke von DRQL ab, um eine Anforderung der höchsten Priorität auszuwählen, und gibt es als eine Busanforderung BRQ an die Prioritätsschaltung 8. Die Prioritätsschaltung 8 tastet die Busanforderung BRQ usw. synchron mit der ansteigenden Flanke von DRQH ab, akzeptiert das BRQ, wenn weder eine DRAM-Auffrischan forderung a noch eine HOLD-Anforderung b auftreten, welche höhere Prioritäten haben als das BRQ, und gibt ein BAK-Signal ab. Die Gatter 1-1 und 1-2, welche die Busse 4 und 5 mit der CPU 1 ver bunden haben, werden abgeschaltet und die Gatter 10-1 und 10-2, welche mit dem Zugriffs-Controller 10 (DMAC) verbunden sind, werden eingeschaltet, um die Busüberwachung durch den DMAC 10 zu starten. Wenn der DMAC 10 die I/O-Einrichtungen 3 und den RAM 2 mittels der Busüberwachung verbindet, wird ein Signal DMACK zum Auswählen eines Chips, an welches die höchste Priorität gegeben wird, und zwar mittels des Prioritätscodierers 9, an eine vorbe stimmte I/O-Einrichtung 3 abgegeben, um einen DMA-Transfer zu bewirken.

Wenn jedoch das BUSY-Signal zur Hauptabtastzeit DRQH "H" ist, ist der DMAC 10 nicht dazu in der Lage, das Busverwendungs-Recht zu empfangen, so daß er warten muß, bis das BUSY-Signal "L" wird. Die Zeitspanne zwischen dem ersten Abtasten bei dem Hilfsabtast signal DRQL und der Zeit, zu der der DMAC 10 die Busverwendung wieder aufnimmt, kann so lang sein wie bei A in Fig. 4 gezeigt ist, so daß die Information zu alt wird; das bedeutet, daß es sich nicht um die jüngste DMA-Anforderung von einer anderen I/O- Einrichtung 3 handelt.

Demzufolge liegt der Erfindung die Aufgabe zugrunde, ein System zur Prioritätsüberwachung zu schaffen, das dazu in der Lage ist, die Busverwendungszustände zu erfassen, um entweder die Haupt- oder die Hilfsabtastung zu verwenden, wodurch nicht nur die Periode zwischen der Hilfsabtastung und dem Beginn der Busverwen dung konstant gemacht wird, sondern auch eine Antwort in der kürzesten Zeit erfolgt.

Erfindungsgemäß wird die gestellte Aufgabe mit einem System nach Anspruch 1 bzw. 4 gelöst.

Wenn der Buszustandsdetektor feststellt, daß der Bus nicht ver wendet wird, wird nur die Hauptabtastung der Busanforderungs quellen der Hauptgruppe genommen. Durch Konstantmachen der Periode zwischen der Hilfsabtastung der Hilfsgruppe und dem Beginn der Busverwendung und Freigeben des DMA-Controllers, um unmittelbar die Busanforderung anzunehmen, die von einer Busanforderungsquelle in der Hauptgruppe bei Abschluß der Busverwendung durch die Hilfs gruppe erfolgt, ist es möglich, das Recht der Busverwendung ohne Zeitverlust an die Hauptgruppe der höheren Priorität zu übergeben.

Nachstehend ist die Erfindung anhand bevorzugter Ausführungsbei spiele unter Bezugnahme auf die beiliegenden Zeichnungen mit weiteren Einzelheiten näher erläutert. Dabei zeigt

Fig. 1 ein Blockschaltbild eines Systems zur Prioritäts überwachung nach einem Ausführungsbeispiel der Erfindung;

Fig. 2 ein Zeitdiagramm zum Erläutern des Betriebs des Systems zur Prioritätsüberwachung nach Fig. 1;

Fig. 3 ein Blockschaltbild eines herkömmlichen Systems zur Prioritätsüberwachung; und

Fig. 4 ein Zeitdiagramm zur Erläuterung des Betriebs des Systems zur Prioritätsüberwachung nach Fig. 3.

Gemäß Fig. 1 umfaßt das System zur Prioritätsüberwachung nach einem Ausführungsbeispiel der Erfindung eine CPU 1; einen dynami schen Speicher oder RAM 2; vier I/O-Einrichtungen 3; einen Daten bus 4; einen Adressenbus 5; und einen DMA-Controller 17.

Der DMA-Controller 17 umfaßt eine Prioritätsschaltung 8; einen Prioritätscodierer 9; einen Zugriffs-Controller 10; einen DRAM- Controller 11; einen Busverwendungsdetektor 14; und einen Abtast signalgenerator 13. Der RAM 2 erfordert periodische Auffrischun gen. Die Prioritätsschaltung 8 bestimmt eine Prioritätsfolge unter den Busanforderungen. Die Prioritätsschaltung 8 zum Ausfüh ren der Hauptabtastung umfaßt eine Schaltung, in welcher die Reihenfolge der Unterbrechungspriorität mittels Hardware festge legt ist. Der Prioritätscodierer 9 bestimmt eine Prioritätsreihen folge für die Kanäle und führt die Hilfsabtastung durch. Bei spielsweise sind vier Kanaleingangsanschlüsse vorgesehen, von denen einem Kanal Priorität gegeben wird. Es erfolgt eine Ausgabe an einen vorbestimmten Eingangsanschluß der Prioritätsschaltung 8 als eine Busanforderung durch die I/O-Einrichtungen 3. Die I/O- Einrichtungen 3 haben z. B. vier Peripherie-Geräte, welche an entsprechende Kanäle des Prioritätscodierers 9 angeschlossen sind. Die Prioritätsfolge von oben nach unten in der Prioritäts schaltung 8 ist wie folgt: (1) DRAM-Auffrisch-Anforderung für den RAM; (2) HOLD-Anforderung betreffend externe Unterbrechung; (3) BRQ-Bus-Anforderung durch die I/O-Einrichtungen 3; und (4) Busan forderungen durch die CPU 1. Somit ist eine Hauptprioritätsgruppe mit der Prioritätsschaltung 8 und einer Hilfsprioritätsgruppe innerhalb der I/O-Einrichtungen 3 verbunden, die einen der Ein gänge zu der Prioritätsschaltung 8 darstellt. Der Buszustands detektor 14 erfaßt die Verwendungszustände der Busse 4 und 5 auf der Grundlage eines Bus-Erkennungs-BAK, welches von der Priori tätsschaltung 8 an die CPU 1 abgegeben wird.

Der Betrieb ist nachstehend unter Bezugnahme auf Fig. 2 erläutert. Der Buszustandsdetektor 14 erfaßt die Verwendungszustände der Busse 4 und 5, um ein BUSY-Signal zu erzeugen. In Abhängigkeit von dem BUSY und dem internen Takt Φ erzeugt der Abtastsignalge nerator 13 DRQL und DRQH. Das bedeutet, daß DRQL und DRQH synchron mit "H" von Φ während "H" bzw. "L" des BUSY erzeugt werden. Da der Bus während der Periode T₂ verwendet wird, in welcher das BUSY "H" ist, wird die Hilfsgruppe abgetastet. Der Prioritäts codierer 9 tastet DMA-Anforderungen DRQs von den entsprechenden I/O-Einrichtungen synchron mit der ansteigenden Flanke von DRQL ab, um eine Anforderung der höchsten Priorität auszuwählen, und gibt ein Busanforderungs-BRQ an die Prioritätsschaltung 8. Wenn das BUSY "H" bleibt oder der Bus durchgängig verwendet wird, werden die obige Hilfsabtastung und die Zuweisung von Priorität der Hilfsgruppe wiederholt, um die Information zu aktualisieren. Die Prioritätsschaltung 8 tastet die Busanforderung BRQ etc. synchron mit der ansteigenden Flanke von DRQH ab um ein BAK-Signal zu erzeugen, wenn weder eine DRAM-Auffrisch-Anforderung a noch eine HOLD-Anforderung b auftritt, welche höhere Prioritäten als das BRQ haben, und zwar unter Abschaltung der Gatter 1-1 und 1-2, welche die Busse 4 und 5 mit der CPU 1 verbunden haben, und Ein schalten der Gatter 10-1 und 10-2, welche an den DMAC 10 ange schlossen sind, um die Busüberwachung durch den DMAC 10 zu be ginnen. Gleichzeitig wird ein Signal DMACK zum Auswählen eines Chips, an welches die höchste Priorität gegeben wird, und zwar durch den Prioritätscodierer 9, an die anfordernde I/O-Einrichtung abgegeben, um den DMA-Transfer auszuführen.

Wenn das BUSY "L" wird oder der Bus nicht verwendet wird, werden die Busanforderung BRQ usw. synchron mit der ansteigenden Flanke des DRQH abgetastet. Da die Abtastzeit mit "L" des BUSY synchro nisiert ist, so daß der Bus nicht verwendet wird, ist es für die Hauptabtastung unnötig, auf den Abschluß der Busverwendung zu warten. Darüber hinaus wird die Hilfsabtastung immer verwendet, um die Information während der Busverwendung zu aktualisieren, oder wenn das BUSY "H" ist, so daß die Hauptabtastung mit der letzten Information erfolgt (das Ergebnis der Prioritätszuweisung der Hilfsgruppe).

Es sei darauf hingewiesen, daß die Erfindung auf allgemeine Bus anforderungen und auf die DMA-Überwachung anwendbar ist.

Wie vorstehend beschrieben umfaßt das System zur Prioritätsüber wachung nach der Erfindung eine Hauptgruppe von Busanforderungs quellen, von denen eine eine Hilfsgruppe Busanforderungsquellen und einen Busverwendungszustandsdetektor zum Erfassen der Busver wendungszustände umfaßt, um entweder die Haupt- oder die Hilfs abtastung auszuführen, wobei ein Abtastsignal synchron mit dem Ergebnis erzeugt wird, so daß es möglich ist, die Hauptabtastung unmittelbar nach der letzten Hilfsabtastung auszuführen. Darüber hinaus ist es möglich, mit der minimalen Zeit auf die Busanfor derung einer Busanforderungsquelle in der Hauptgruppe der höchsten Priorität für das Busverwendungsrecht zu antworten, wodurch die DMA-Transferfähigkeit verbessert wird.

Die in der vorstehenden Beschreibung, den Ansprüchen sowie der Zeichnung offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebigen Kombinationen für die Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.

Claims

1. System zur Prioritätsüberwachung mit einem Bus, das umfaßt:

- eine Hauptgruppe erster Busanforderungsquellen;
- eine Hilfsgruppe zweiter Busanforderungsquellen, die in einer der ersten Busanforderungsquellen vorgesehen ist;
- Mittel zum Wechseln zwischen Haupt- und Hilfsabtastung zum Prüfen, ob eine Busanforderung für die Haupt- oder die Hilfsgruppe vorliegt; und
- einen Busverwendungs-Zustandsdetektor zum Erfassen der Verwendungszustände des Busses, um entweder die Haupt- oder die Hilfsabtastung auszuwählen.

2. System nach Anspruch 1, dadurch gekennzeichnet, daß während der Verwendung des Busses nur die Hilfsabtastung von der Hilfsgruppe ausgeführt wird.

3. System nach Anspruch 1 oder 2, dadurch gekenn zeichnet, daß dann, wenn der Bus nicht verwendet wird, nur die Hauptabtastung von der Hauptgruppe ausgeführt wird.

4. System zur Prioritätsüberwachung, das umfaßt:

- eine Hauptgruppe erster Busanforderungsquellen;
- eine Prioritätsschaltung (8) zum Festlegen einer Priori tätsordnung betreffend die ersten Busanforderungsquel len;
- eine Hilfsgruppe zweiter Busanforderungsquellen, die in einer der ersten Busanforderungsquellen vorgesehen ist;
- einen Prioritätscodierer (9) zum Festlegen einer Priori tätsordnung der zweiten Busanforderungsquellen;
- einen Abtastsignalgenerator (13) zum selektiven Aus führen der Hauptabtastung, um in der Prioritätsschaltung (8) zu prüfen, ob eine Busanforderung vorliegt, und der Hilfsabtastung, um in dem Prioritätscodierer (9) zu prüfen, ob eine Busanforderung vorliegt; und
- einen Busverwendungs-Zustandsdetektor (14), der auf ein Signal von der Prioritätsschaltung (8) reagiert, um Busverwendungszustände zu erfassen, so daß der Abtast signalgenerator (13) auf ein Erfassungssignal damit reagiert, daß wahlweise die Haupt- und die Hilfsab tastung ausgeführt werden.